JP2005338033A - 半導体集積回路装置と周波数スペクトラム測定方法。 - Google Patents

Abstract

【課題】 ジッタ特性の周波数スペクトラムを高精度で測定できる測定回路を有する半導体集積回路装置及び周波数スペクトラム測定方法を提供する。
【解決手段】 ＰＬＬ回路で形成されたクロック信号を受ける内部回路を備えた半導体集積回路装置において、上記クロック信号を第１遅延回路で遅延させ、上記第１遅延回路を通したクロック信号を複数の遅延段により順次遅延させる遅延信号発生回路により複数の遅延信号を出力し、上記クロック信号を第２遅延回路で遅延させて上記複数の遅延信号のそれぞれエッジに対応して複数のフリップフロップ回路で取り込み、その出力信号からデジタル化された信号遷移時刻信号をエンコーダ回路で形成するジッタ特性測定回路を設け、上記遅延信号発生回路に上記第１遅延回路を通したクロック信号を順次遅延させる第１モードと、上記複数の遅延段をリング状に接続して発振動作を行わせて発振信号を出力させる第２モードとを設ける。
【選択図】 図１

Description

本発明は、半導体集積回路装置と周波数スペクトラム測定方法に関し、例えばＰＬＬ（フェーズ・ロックド・ループ）回路で構成されたクロック信号の周波数スペクトラム測定技術に利用して有効な技術に関するものである。

周波数スペクトラム測定器に関するものとして、特開２０００−３１４７６７公報がある。同公報では、位相の異なる複数のパルスをタイミング発生器で生成し、それと比較器を使用して、信号遷移時刻を順次デジタル化してメモリに格納する。全ての信号遷移時刻の測定が完了した後に、メモリに格納されたジッタ特性に対して一括して離散的フーリエ変換を実施するというものである。ジッタ特性テスト用ＢＩＳＴ回路に関するものとして、特開２００３−１２１５０５公報がある。同公報では、可変遅延回路とフリップフロップ回路を使用してデジタル化した信号遷移時刻を繰り返し求め、計数器により所望の基準値を超えた回数を測定するというものである。
特開２０００−３１４７６７公報 特開２００３−１２１５０５公報

特許文献１の技術においては、（１）測定器自体が高価であること、（２）被測定デバイスから被測定クロック信号を取り出して測定するものであるために高周波数の測定が困難であること、（３）補間等の演算や間引き測定のために測定時間が長大になること、（４）ジッタ測定回数及びビット幅に比例してメモリ容量が増大するために、測定精度がメモリ容量で制限されてしまうという問題を有する。特許文献２の技術においては、上記（１）、（２）（３）の問題は解決するものの、半導体集積回路装置に大容量のメモリを搭載することが不可能であるために、測定精度が要求される周波数スペクトラム測定が実質的に不可能であるという問題を有する。

この発明の目的は、ジッタ特性の周波数スペクトラムを高精度で測定できる測定回路を有する半導体集積回路装置及び周波数スペクトラム測定方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロック信号を形成するＰＬＬ回路と、上記クロック信号を受ける内部回路を備えた半導体集積回路装置において、上記クロック信号を第１遅延回路で遅延させ、上記第１遅延回路を通したクロック信号を複数の遅延段により順次遅延させる遅延信号発生回路により複数の遅延信号を出力し、上記クロック信号を第２遅延回路で遅延させて上記複数の遅延信号のそれぞれエッジに対応して複数のフリップフロップ回路で取り込み、その出力信号からデジタル化された信号遷移時刻信号をエンコーダ回路で形成するジッタ特性測定回路を設けるとともに、上記遅延信号発生回路に上記第１遅延回路を通したクロック信号を順次遅延させる第１モードと、上記複数の遅延段をリング状に接続して発振動作を行わせて発振信号を出力させる第２モードとを設ける。

クロック信号のジッタ特性測定回路と、第１レジスタ、加算回路、乗算回路及び第２レジスタを用い、上記加算回路により上記第１レジスタに格納された前回ジッタ測定時におけるスペクトラム値と上記ジッタ特性測定回路から出力された信号遷移時刻信号とを上記加算回路で加算する第１動作と、上記乗算器により上記加算出力と上記第２レジスタに格納された離散的フーリエ変換の複素数を乗算してスペクトラム値を求めて上記第１レジスタのスペクトラム値を更新するという第２動作を指定された複数回数行って周波数スペクトラムを算出する。

クロック信号のジッタ特性の周波数スペクトラムを高精度で測定することができる。

図１には、この発明に係る半導体集積回路装置に搭載されるジッタ特性テスト回路の一実施例のブロック図が示されている。上記半導体集積回路装置は、図示しないＰＬＬ回路及びそれにより形成されるクロック信号を受けて動作する内部回路を備えている。ジッタ特性テスト回路は、ジッタ特性測定回路、エンコーダ及び逐次離散的フーリエ変換回路及びそのインターフェイス回路ＩＦから構成されて、上記ＰＬＬ回路で形成されたクロック信号のジッタ特性テストのための動作を行う。上記ジッタ特性測定回路は、可変遅延回路ＤＬ１を通したクロック信号を、遅延信号発生回路を構成する縦列接続の遅延段Ｄ１、Ｄ２、Ｄ３により順次遅延させて複数のタイミング信号を形成してフリップフロップ回路ＦＦ１〜ＦＦ３のクロック端子に供給し、これに対して遅延回路ＤＬ２を通した１周期遅れのクロック信号を上記複数のフリップフロップ回路ＦＦ１〜ＦＦ３で取り込んで、クロック信号のエッジを検出してジッタ特性の測定を行う。

この実施例では、上記遅延信号発生回路を構成する遅延段Ｄ１、Ｄ２、Ｄ３の１段当たりの遅延時間を測定するためにマルチプレクサＭＸ１が設けられる。上記マルチプレクサＭＸ１は、遅延測定モード信号により制御されて、上記可変遅延回路ＤＬ１を通したクロック信号又は上記遅延信号発生回路を構成する最終段Ｄ３の遅延信号を選択する動作を行う。例えば、上記遅延測定モード信号がロウレベル（論理０）のときには、上記可変遅延回路ＤＬ１の遅延信号が選択されて、上記のようなジッタ測定動作が行われる。上記遅延測定モード信号がハイレベル（論理１）のときには、上記遅延信号発生回路の最終遅延段Ｄ３の遅延信号が選択されて、上記遅延段Ｄ１、Ｄ２、及びＤ３によってリングオシレータが構成される。このときの発振信号は、バッファ回路Ｂ１を通して後述のテスタ等の外部装置に伝えられる。例えば、外部装置においては、上記発振信号の周波数（周期）を検出し、上記遅延段数で除算することにより、１段当たりの遅延時間を算出することができる。

上記遅延回路ＤＬ１と遅延回路ＤＬ２の遅延時間との相対的な関係により、複数のフリップフロップ回路ＦＦ１〜ＦＦ３のうち、中間のフリップフロップ回路ＦＦ２のクロック端子に供給されるクロック信号と、それに対して１周期遅れのクロック信号とがほぼ一致するように、上記固定遅延回路ＤＬ２の遅延時間が設定され上記可変遅延回路ＤＬ１の遅延時間の調整が行われる。同図では、最も簡単に３つの遅延段で構成されているが、実際にはＰＬＬ回路のジッタ特定測定に必要な時間幅に対応した３以上の複数段の遅延段Ｄ１〜Ｄｎから構成される。前記のように、最終段を入力側に帰還してリングオシレータを構成するために、上記ｎは５、７、９等のような奇数とされる。上記遅延段の１段当たりの遅延時間ｔと、上記ジッタ最大値Ｔとの関係（ｎ／２≒Ｔ／ｔ）で、上記遅延段数ｎが選ばれる。例えば、ナビゲーション、ＤＶＤシステムあるいは自動車向等の高性能化及び高機能化に向けたＬＳＩでは、上記遅延段はおおよそ３００程度に設定されるものである。

上記ジッタ特性測定回路は、ＰＬＬ回路で形成されたクロック信号からみると、１周期前に入力されたクロック信号を可変遅延回路ＤＬ１及び遅延信号発生回路を構成する遅延段Ｄ１、Ｄ２、Ｄ３等で遅延した複数のうちの中間遅延信号がほぼ一致するようにされており、１つ前のクロック信号に対するジッタ量が上記フリップフロップ回路ＦＦ１〜ＦＦ３の論理０、論理１のパターンとして測定される。例えば、ジッタ０の無い場合にフリップフロップ回路ＦＦ２が論理１を取り込むよう遅延回路ＤＬ１、ＤＬ２が設定されていると、ジッタの無いクロック信号が入力されるとＦＦ１〜ＦＦ３は、０１１を取り込むこととなる。これに対して、上記クロック信号において上記遅延段の１段分遅れる方向にジッタが生じると、ＦＦ１〜ＦＦ３は００１を取り込むようになる。逆に、上記クロック信号において上記遅延段の１段分進む方向にジッタが生じると、ＦＦ１〜ＦＦ３は１１１を取り込むようになる。上記フリップフロップ回路ＦＦ１〜ＦＦ３の出力信号は、ジッタに対応した温度符号的なデジタル信号とされ、エンコーダによって２値化されたデジタル化信号遷移時刻（ｆ_N ）に変換される。

図２には、図１のジッタ特性測定回路及びエンコーダで形成されたデジタル化ジッタ値の一例を説明するための特性図が示されている。クロック信号の周期Ｔに対応した時刻Ｔ、２Ｔ、３Ｔ、…に対応し、上記エンコーダによってデジタル化されたジッタ値が３ビットにより例示的に示されている。同図に示すように時刻Ｔ〜５Ｔまでは、１１１（ｆ₁ ）、０１１（ｆ₂ ）、１１０（ｆ₃ ）、００１（ｆ₄ ）、１０１（ｆ₅ ）のように刻々変化する。

上記デジタル化信号遷移時刻（ｆ_N ）は、逐次離散的フーリエ変換回路によってリアルタイムで信号処理される。つまり、上記デジタル化信号遷移時刻（ｆ_N ）は、加算回路ＡＤＤによってレジスタＲＥＧ１に保持されている１つ前のスペクトラム値と加算される。この加算結果は、乗算器ＭＵＴにより複素数Ｗ^K と乗算されて、マルチプレクサＭＸ２を通して上記レジスタＲＥＧ１に入力される。上記複素数Ｗ^K は、インターフェイス回路ＩＦを通して外部から上記レジスタＲＥＧ２に保持されている。上記レジスタＲＥＧ１に保持されるスペクトラム値は、上記演算（加算と乗算）毎にその結果が置き換えられて更新される。例えば、１回測定測定時のスペクトラム値を、ｆ₀ ×Ｗ^K とすると１回目の加算結果はｆ₀ ×Ｗ^K ＋ｆ₁ となり、乗算結果は（ｆ₀ ×Ｗ^K ＋ｆ₁ ）×Ｗ^K となって、マルチプレクサＭＸ２を通してレジスタＲＥＧ１に入力される。つまり、上記レジスタＲＥＧ１は、１回目の演算動作によってスペクトラム値が上記ｆ₀ ×Ｗ^K から（ｆ₀ ×Ｗ^K ＋ｆ₁ ）×Ｗ^K に更新される。

上記ジッタ特性測定回路により２回目の測定値ｆ₂ が形成されると、加算器ＡＤＤでは上記スペクトラム値（ｆ₀ ×Ｗ^K ＋ｆ₁ ）×Ｗ^K と測定値ｆ₂ を加算し、それに乗算器ＭＵＴにより複素数Ｗ^K を乗算して２回目のスペクトラム値（（ｆ₀ ×Ｗ^K ＋ｆ₁ ×Ｗ^K ＋ｆ₂ ）×Ｗ^K に更新される。このような演算（加算と乗算）を上記測定結果に対応してレジスタＲＥＧ３に指定されたＮ回繰り返して行うことにより、Ｎ回目において上記レジスタＲＥＧ１に離散的フーリエ変換によるスペクトラム値Ｆ_K が生成される。

図３には、図１の逐次離散的フーリエ変換回路で形成された離散的スペクトラム値の一例を説明するための特性図が示されている。上記図２のデジタル化ジッタ値を用いた加算及び乗算結果により各時刻Ｔ〜５Ｔに対応した離散的スペクトラム値Ｆ₁ 、Ｆ₂ 、Ｆ₃ 、Ｆ₄ 、Ｆ₅ が形成される。

この実施例の逐次離散的フーリエ変換回路においては、上記のような加算器ＡＤＤ、乗算器ＭＵＴ及びレジスタＲＴＥＧ１〜ＲＥＧ３及びマルチプレクサＭＸ２及び制御回路ＣＯＮＴのような比較的簡単な回路を用い、レジスタＲＥＧ１に前回演算されたスペクトラム値と、ジッタ特性測定回路で形成されたデジタル化信号遷移時間（ｆ_N ）を使用して、今回測定時におけるスペクトラム値を演算して、上記レジスタＲＥＧ１に格納して更新させるという動作を上記測定毎に繰り返すことにより、前記特許文献１のような大容量のメモリを使用しないで、それと同等のスペクトラム値を求めることができる。マルチプレクサＭＸ２は、上記逐次離散的フーリエ変換動作の他に１回目の加算のスペクトラム値０をレジスタＲＥＧ１に入力したり、自身の保持データを再入力したりする動作を行うために用いられる。

（式１）

以上の演算動作は上記式１で示すようになり、それを展開式から各回数の測定時のスペクトラム値を逐次に算出することにより、前記のような測定値を一括して保持するようなメモリ回路を不要にすることができる。

図４には、この発明に係る半導体集積回路装置に搭載されるジッタ特性テスト回路の他の一実施例のブロック図が示されている。前記図１の構成では、ジッタ特性測定回路においてクロック信号の周期毎に形成されるデジタル化信号遷移時刻（ｆ_N ）に対応してレジスタＲＥＧ１には、前回測定時のスペクトラム値が保持されていることが必要である。したがって、クロック信号の周期よりも上記加算及び乗算に要する時間が短いことが必要であるという制約がある。

この実施例は、上記のような制約を改善するために、逐次離散的フーリエ変換回路においてバッファメモリＦＩＦＯ（先入れ先出しメモリ）が設けられる。この実施例では、離散的フーリエ変換回路を前記図１のような回路ブロックの形態ではなく、回路動作の形態で表している。つまり、ステージ１、２〜ステージＮのそれぞれにおいて演算（加算→乗算）動作１、演算動作２〜を行う。ステージ１からステージ２に移行するには演算動作１を完了していることが必要であるが、かかる時間がクロック信号の周期よりも長くてもよいようにバッファメモリＦＩＦＯが設けられる。

この実施例では、ジッタ特性測定回路は、クロック信号の周期に対応してデジタル化信号遷移時刻ｆ₁ 、ｆ₂ 、ｆ₃ …をバッファメモリＦＩＦＯに入力する。これに対して、逐次離散的フーリエ変換回路では、上記のような演算動作（加算→乗算）によるレジスタＲＥＧ１へのスペクトラム値の更新を待って上記バッファメモリＦＩＦＯからのデジタル化信号遷移時刻ｆ₂ 、ｆ₃ …を取り出す。これにより、クロック信号の周期が上記演算動作により短くても上記逐次離散的フーリエ変換動作を行うようにすることができる。

例えば、ジッタ測定回数がＮのとき、クロック信号の周期がＴ１のときにはジッタ特性測定時間はＮ×Ｔ１となる。一方、上記加算と乗算によりレジスタＲＥＧ１にスペクトラム値が更新されるに要する時間がＴ２（＞Ｔ１）のときには、スペクトラム値Ｆ_X を得るに要する演算時間はＮ×Ｔ２となる。したがって、バッファメモリは、Ｍ＞Ｎ（Ｔ２−Ｔ１）／Ｔ１のようなＭ個のデジタル化信号遷移時刻を記憶するような小さな記憶容量で済むものである。

前記図１及び図４において、ＪＴＡＧのようなインターフェイス回路ＩＦを通してジッタ測定回数（Ｎ）をレジスタＲＥＧ３に入力し、複素数（Ｗ^K ）をレジスタＲＥＧ２に入力し、及び制御信号等を制御回路ＣＯＮＴ等に入力する。そして、レジスタＲＥＧ１に保持されたスペクトラム値Ｆ_X 、あるいはジッタ値等を必要に応じて出力させる。例えば、レジスタＲＥＧ１に１を入力すると、レジスタＲＥＧ１にはデジタル化信号遷移時刻ｆ_N そのものが格納されるので、それをジッタ値として出力させることもできる。

図５には、この発明に係る半導体集積回路装置の選別方法を説明するための一実施例のフロチャート図が示されている。ステップ（１）においては、測定回数（Ｎ）と測定する周波数帯を決定する。これは人手によりテスタに対して行われる。上記周波数帯は、被測定信号（クロック信号）の周波数のｋ倍（ｋ＝０，１，…Ｎ−１）とされる。

ステップ（２）において、回転複素数（Ｗ^K ）と測定回数（Ｎ）とは前記インターフェイス回路ＩＦを通してレジスタＲＥＧ１とＲＥＧ２に入力される。ここで、Ｗ^N ＝１。このようなレジスタＲＥＧ１、ＲＥＧ２への入力動作は、テスタにより行われる。

ステップ（３）において、逐次離散的フーリエ変換回路において離散的スペクトラム値が０とされる。以下、ジッタ特性測定回路においてステップ（４）により測定回数がＮに達するまでステップ（５）の動作が繰り替えられる。ステップ（５）では、デジタル化信号遷移時刻の測定を行う。ステップ（６）では、上記デジタル化信号遷移時刻に対応した離散的スペクトラム値の算出（加算→乗算）による更新が行われて、つまり、ステップ（４）（５）（６）により、デジタル化信号遷移時刻の測定とそれに対応した離散的スペクトラム値の更新がＮ回繰り返して行われる。

ステップ（７）から（１１）は、テスタにより行われる信号処理であり、ステップ（７）においてジッタ特性測定回路から出力される発振信号から遅延信号発生回路の１段当たりの遅延時間の算出が行われる。ステップ（８）では、スペクトラム値の算出を行う。つまり、スペクトラム値＝前記離散的スペクトラム値Ｆ_X ×１段当たりの遅延時間の計算が行われる。ステップ（９）では、上記計算されたスペクトラム値が仕様の期待値を満たすかの判定が行われ、仕様を満たすと判定されたならステップ（１０）において良品とされる。仕様を満たさないと判定されたなら不良品とされる。

図６には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例は、中央処理ユニット（マイクロプロセッサＣＰＵ）、メモリ回路、アナログ回路、ロジック回路、ＰＬＬ回路及びこの発明に係るジッタ特性測定回路及び逐次離散的フーリエ変換回路から構成される。上記メモリ回路には、ＣＰＵの動作を指示するプログラムや処理されるデータ等が格納される。上記アナログ回路は、外部から入力されるアナログ信号をデジタル信号に変換したり、あるいは内部動作で形成されたデジタル信号をアナログ信号として出力させたりする信号変換動作等を行う。ロジック回路は、特に制限されないが、ユーザー特有の信号処理動作を行うものである。そして、ＰＬＬ回路は、これらの各回路の動作に必要なクロック信号やタイミング信号を生成する。ジッタ特性測定回路は、いわゆるＢＩＳＴ(Built in Self Test)であり、特に制限されないが、インターフェイス回路ＩＦとしてはＪＴＡＧが用いられ、図示しないが、外部のテスタ等との間でクロック端子ＴＣＫに同期し、モード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテスト出力データＴＤＯをシリアルに入出力する。

図７には、この発明に係る半導体集積回路装置に設けられるＰＬＬ（位相・ロックド・ループ）回路の一実施例のブロック図が示されている。この実施例の各回路ブロックは、半導体集積回路装置を構成する他の回路とともに１つの半導体基板上において形成される。この実施例のＰＬＬ回路は、次の各回路ブロックから構成される。

外部端子には、基準クロックｆ_INが供給される。この基準クロックｆ_INは、入力回路による遅延回路を通して位相比較器の一方の入力に供給される。内部クロック信号を形成するクロック分配系からの帰還クロックｆ_FBは、可変Ｍ分周回路を通して上記位相比較器の他方の入力に供給される。特に制限されないが、上記可変Ｍ分周器には、外部端子から供給される逓倍比Ｍによりその分周比（Ｍ）が設定される。分周比Ｍは、１、２、３、４等である。このような分周比Ｍの設定によりＰＬＬ回路にあっては、複数通りの内部クロック信号の周波数を設定することができる。

上記位相比較器で形成された位相比較結果に対応してチャージポンプ回路が動作し、位相差に対応してチャージアップ電流又はディスチャージ電流を形成する。このチャージアップ電流又はディスチャージ電流がキャパシタＣ_F に伝えられ、制御電圧Ｖ_F が生成される。この制御電圧Ｖ_F は、電圧電流変換器を通して電流制御発振器に伝えられ、その発振周波数を制御する。特に制限されないが、上記位相比較器の出力信号は、パルス幅電流変換器を通して上記電流制御発振器に伝えられる。このパルス幅電流変換器により、位相差が急激に大きくなったときに上記パルス幅電流変換器が検知して電流制御発振器の周波数（位相）を制御するのでＰＬＬループの高周波数応答性が改善させられる。

上記電流制御発振器の出力信号は、２分周回路を通して出力される。この分周回路は、レベル増幅回路を兼ねており、デューティ５０％のパルス信号を形成する。この２分周器の出力信号は、クロック分配系を介して図示しない内部回路に伝えられる。このようなＰＬＬ回路では、基準クロックｆ_INと、Ｍ分周された帰還クロックｆ_FBとを位相比較（周波数比較）し、その位相差（周波数差）に対応した位相出力によりロウパスフィルタを構成するチャージホンプ回路とキャパシタＣ_F 及び電圧電流変換器（パルス幅電流変換器）を介して電流制御発振器を制御するので、両クロックｆ_INとｆ_FBの位相（周波数）が一致するように電流制御発振器の発振動作が行われる。

上記ＰＬＬ回路の分周器を通した出力信号は、同図に点線で示した前記のようなジッタ特性測定回路に入力され、ここで形成されたデジタル化ジッタ値が逐次離散的フーリエ変換回路に入力されてスペクトラム値が算出される。このスペクトラム値は、前記のようなＰＬＬ回路が仕様を満足するか否かの判定（選別テスト）に用いられる。この他に、この実施例では、特定の動作モードの指定によって、上記スペクトラム値が所定値を超えたときにチャージポンプ回路に帰還信号を入力し、意図的に微小ジッタを生じさせる。つまり、ＰＬＬ回路のロック状態を維持したままチャージポンプ回路に微小信号を与えて発振位相を変化させる。これは、ＰＬＬ回路の特性がよすぎてクロック信号にジッタが極端に少ないと望ましくないＥＭＩを生じさせる電源ノイズの原因となるので、かかる状態を上記逐次離散的フーリエ変換回路により検出し、上記のようにチャージポンプ回路に帰還をかけてスペクトラム拡散を図るようにするものである。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ジッタ特性測定回路を構成する可変遅延回路は、インバータに代えて２入力ＮＡＮＤを用いることにより偶数段数でも構成可能とするもの等種々の実施形態をとることができる。また、例えば、ＰＬＬ回路を構成する電流制御発振器は、インバータ回路に可変電流源に動作電流を供給して可変遅延回路を構成し、それによりリングオシレータを構成するもの、あるいは差動回路の動作電流源に上記可変電流源を用いて反転増幅回路を構成して、上記同様にリングオシレータを構成するものの等種々の実施形態をとることができる。この発明は、マイコンやシステムＬＳＩ等のようなＰＬＬ回路を備えた各種半導体集積回路装置と、半導体集積回路装置での周波数スペクトラム測定方法に広く利用することができる。

この発明に係る半導体集積回路装置に搭載されるジッタ特性テスト回路の一実施例を示すブロック図である。 図１のジッタ特性測定回路及びエンコーダで形成されたデジタル化ジッタ値の一例を説明するための特性図である。 図１の逐次離散的フーリエ変換回路で形成された離散的スペクトラム値の一例を説明するための特性図である。 この発明に係る半導体集積回路装置に搭載されるジッタ特性テスト回路の他の一実施例を示すブロック図である。 この発明に係る半導体集積回路装置の選別方法を説明するための一実施例を示すフロチャート図である。 この発明に係る半導体集積回路装置の一実施例を示すブロック図である。 この発明に係る半導体集積回路装置に設けられるＰＬＬ回路の一実施例を示すブロック図である。

符号の説明

ＦＦ１〜ＦＦ３…フリップフロップ回路、ＤＬ１…可変遅延回路、ＤＬ２…固定遅延回路、Ｄ１〜Ｄ３…遅延段、ＭＸ１〜ＭＸ２…マルチプレクサ、Ｂ１…出力バッファ、ＡＤＤ…加算回路、ＭＵＴ…乗算回路、ＲＥＧ１〜ＲＥＧ３…レジスタ、ＣＯＮＴ…制御回路、ＩＦ…インターフェイス回路、ＣＰＵ…中央処理ユニット。

Claims (11)

1. ＰＬＬ回路と、
   上記ＰＬＬ回路で形成されたクロック信号を受ける内部回路と、
   上記ＰＬＬ回路で形成されたクロック信号のジッタ特性測定回路とを備え、
   上記ジッタ特性測定回路は、
   上記ＰＬＬ回路で形成されたクロック信号を遅延させる第１遅延回路と、
   上記第１遅延回路を通したクロック信号を順次遅延させる複数の遅延段を有し、上記各遅延段から複数の遅延信号を出力する遅延信号発生回路と、
   上記ＰＬＬ回路で形成されたクロック信号を遅延させる第２遅延回路と、
   上記複数の遅延信号のそれぞれエッジに対応して上記第２遅延回路で遅延されたクロック信号を取り込む複数のフリップフロップ回路と、
   上記複数のフリップフロップ回路の出力信号を受けて、デジタル化された信号遷移時刻信号を形成するエンコーダ回路とを有し、
   上記遅延信号発生回路は、上記第１遅延回路を通したクロック信号を順次遅延させる第１モードと、上記複数の遅延段をリング状に接続して発振動作を行わせて発振信号を出力させる第２モードとを有することを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１遅延回路は、可変遅延回路であり、
   上記第２遅延回路は、固定遅延回路であり、
   上記第１遅延回路の遅延時間は、上記複数遅延段の中間段における遅延信号が、上記第２遅延回路から出力されるクロック信号のほぼ１周期遅れと一致するように調整されるものであることを特徴とする半導体集積回路装置。
3. 請求項２において、
   逐次離散的フーリエ変換回路を更に備え、
   上記逐次離散的フーリエ変換回路は、
   第１レジスタと、加算回路、乗算回路及び第２レジスタとを含み、
   上記第１レジスタに格納された前回ジッタ測定時におけるスペクトラム値と、上記ジッタ特性テスト回路から出力された信号遷移時刻信号とを上記加算回路で加算し、その加算出力と上記第２レジスタに格納された離散的フーリエ変換の複素数を上記乗算器で乗算してスペクトラム値を求めて上記第１レジスタのスペクトラム値を更新するという動作を指定された複数回数行うことを特徴とする半導体集積回路装置。
4. 請求項３において、
   バッファメモリを更に有し、
   上記バッファメモリは、上記ジッタ特性測定回路からのデジタル化された信号遷移時刻信号を取り込み、
   上記逐次離散的フーリエ変換回路の動作速度に対応して上記取り込んだ信号遷移時刻信号を順次に取り出して上記加算回路に伝えるものであることを特徴とする半導体集積回路装置。
5. 請求項３において、
   第３レジスタを更に有し、
   上記第３レジスタに信号遷移測定回数が格納され、かかる信号遷移測定回数に対応して上記第１レジスタのスペクトラム値の更新回数が設定されることを特徴とする半導体集積回路装置。
6. 請求項５において、
   上記第１レジスタのスペクトラム値は、外部に出力可能とされ、
   上記第２及び第３レジスタには、外部から上記複素数及び信号遷移測定回数が入力可能とされることを特徴とする半導体集積回路装置。
7. 請求項６において、
   上記半導体集積回路装置のテストモードにおいて、上記ジッタ特性測定回路及び逐次離散的フーリエ変換回路が動作状態にされ、
   かかるテストモードにおいて、上記第２及び第３レジスタに上記複素数及び信号遷移測定回数が入力され、それに対応した上記１レジスタのスペクトラム値が出力されることを特徴とする半導体集積回路装置。
8. 請求項６において、
   上記内部回路の動作状態において、上記ジッタ特性測定回路及び逐次離散的フーリエ変換回路が動作状態にされ、
   上記１レジスタのスペクトラム値が所定値を超えた時に、上記ＰＬＬ回路に対してクロック信号にジッタが生じるよう制御信号を入力する帰還経路を設けてなることを特徴とする半導体集積回路装置。
9. クロック信号のジッタ特性測定回路と、第１レジスタ、加算回路、乗算回路及び第２レジスタを用い、
   上記第１レジスタに格納された前回ジッタ測定時におけるスペクトラム値と上記ジッタ特性測定回路から出力された信号遷移時刻信号とを上記加算回路で加算する第１動作と、その加算出力と上記第２レジスタに格納された離散的フーリエ変換の複素数を上記乗算器で乗算してスペクトラム値を求めて上記第１レジスタのスペクトラム値を更新するという第２動作を指定された複数回数行うことを特徴とする周波数スペクトラム測定方法。
10. 請求項９において、
    上記クロック信号は、ＰＬＬ回路で形成され、
    上記ＰＬＬ回路及びジッタ特性測定回路と、第１レジスタ、加算回路、乗算回路及び第２レジスタは、１つの半導体集積回路装置内に設けられるものであることを特徴とする周波数スペクトラム測定方法。
11. 請求項１０において、
    上記ジッタ特性測定回路は、
    上記ＰＬＬ回路で形成されたクロック信号を遅延させる第１遅延回路と、
    上記第１遅延回路を通したクロック信号を順次遅延させる複数の遅延段を有し、上記各遅延段から複数の遅延信号を出力する遅延信号発生回路と、
    上記ＰＬＬ回路で形成されたクロック信号を遅延させる第２遅延回路と、
    上記複数の遅延信号のそれぞれエッジに対応して上記第２遅延回路で遅延されたクロック信号を取り込む複数のフリップフロップ回路と、
    上記複数のフリップフロップ回路の出力信号を受けて、デジタル化された信号遷移時刻信号を形成するエンコーダ回路とを有し、
    上記遅延信号発生回路は、上記第１遅延回路を通したクロック信号を順次遅延させる第１モードと、上記複数の遅延段をリング状に接続して発振動作を行わせて発振信号を出力させる第２モードとを有することを特徴とする周波数スペクトラム測定方法。
    

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