CN112311492B - 基于fpga的高精度时钟同步方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA的高精度时钟同步方法，包括以下步骤：获取与主节点频率同步的恢复时钟；通过FPGA内部逻辑进行倍频处理，生成数据发送时钟和系统时钟；通过恢复时钟与FPGA内部时钟逻辑生成DDMTD时钟，以根据系统时钟和DDMTD时钟的相位差确定数据包接收时时间戳的相位，实现时钟同步。该方法使用FPGA内部资源实现了高精度时钟同步的节点，将其封装为一个FPGA模块(IP核)，不需要借助额外的电路便能够实现时钟同步的功能，极大简化了WR节点的设计。
Description
技术领域
本发明涉及时钟同步网络技术领域，特别涉及一种基于FPGA的高精度时钟同步方法。
背景技术
时钟信号是时序逻辑的基础，用于决定逻辑单元中的状态何时更新，是有固定周期并与运行无关的信号量。在数字电路中，时钟信号基本是方波，常采用方波的上升沿或下降沿作为电路动作的触发。对于分布式的数字系统或在时间敏感的大型分布式设备中，各个节点的均有各自的时钟信号，初始状态下各个节点的时钟之间存在一定的偏差，往往需要高精度的时钟同步网络技术，经过同步之后系统才能有相对统一的时钟。时钟同步的性能决定了设备所采集数据的时间分辨率和设备协同动作操作的频率，当下已经有许多针对时间同步的研究与成熟的实现方案。目前主流的时钟同步方案是基于IEEE1588-PTP协议，通过主从端之间的数据包交换，测量数据主节点到从节点的时间延迟，计算主从节点之间的时钟偏差，以此调节从节点的本地时间。同时，可以通用有线传输(光纤、铜缆等)或者无线传输(射频信号、蓝牙等)的技术实现。其中，光纤由于具有较好的信号传输质量和确定的延迟参数，在高精度长距离的时钟同步方案中具有极大的优势。
具体地，当大型分布式设备需要时钟同步功能时，常见有两种集成方式：一是通过购买高精度时钟同步网络的末端节点，时钟节点与时钟网络中间设备共同连成一个时钟同步网络，客户通过节点的标准化时钟接口获取全局同步的时钟；二是客户在分布式系统末端设备的设计上结合时钟同步功能，购买时钟同步的设计方案，将时钟同步功能集成到自身的电子学板的软件和硬件当中。
这两种常见的方式都存在一定的缺点。第一种方式需要用户节点预留一定的接口与时钟网络末端节点连接,且分布式节点末端系统的设备上需要有相应的机械结构与之匹配安装，这种情况会为用户节点增加额外的体积；第二种方式则需要在分布式电路设计中增加一系列外围电路，同时在代码上进行功能的融合，增加额外的研发与调试成本。
因此，亟待一种从考虑末端节点，且不需要借助额外的电路便能够实现时钟同步的方法。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的目的在于提出一种基于FPGA的高精度时钟同步方法，该方法不需要额外外部电路的WR从节点方案，仅利用FPGA内部的逻辑资源便能够实现WR的功能，极大简化了WR节点的设计。
为达到上述目的，本发明实施例提出了一种基于FPGA的高精度时钟同步方法，包括：获取与主节点频率同步的恢复时钟；通过FPGA内部逻辑进行倍频处理，生成数据发送时钟和系统时钟；以通过所述恢复时钟与FPGA内部时钟逻辑生成DDMTD时钟，以根据所述系统时钟和所述DDMTD时钟的相位差确定数据包接收时时间戳的相位，实现时钟同步。
本发明实施例的基于FPGA的高精度时钟同步方法，使用FPGA内部时钟逻辑产生DDMTD时钟，避免了DDMTD时钟产生电路；同时使用FPGA内部的时钟相位调整模块，能够免去DAC等外部相位调控电路，使得整个方案仅需要相应的网络通讯电路和提供FPGA工作时钟的电路便能够实现WR时钟同步的功能，减轻了研发周期和成本。
另外，根据本发明上述实施例的基于FPGA的高精度时钟同步方法还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述实现时钟同步，包括：根据主从节点之间的相位偏差调节时钟相位，以得到与所述主节点同步的时钟信号；利用DDMTD测量调相时钟与从节点的系统时钟之间的相位差进行调整。
进一步地，在本发明的一个实施例中，利用同步以太网技术在网络的物理层实现主从节点之间的频率同步；通过DDMTD精确测量时钟信号的相位差；通过WR-PTP协议计算获得所述主从节点之间的相位偏差。
进一步地，在本发明的一个实施例中，所述主从节点之间的相位偏差计算公式为：
offset＝t1-t2+DelayMS
其中，offset为所述主从节点之间的相位偏差值，t1为待测时钟1的相值位，t2为待测时钟2的相位值，DelayMS为光纤往返延迟。
进一步地，在本发明的一个实施例中，在WR-PTP协议的计算过程中，通过网络传输获得时钟同步的数据包，以满足网络传输的相关协议。
进一步地，在本发明的一个实施例中，将从节点封装为一个IP核，用户在FPGA工程设计中直接调用所述IP核实现从节点的功能。
进一步地，在本发明的一个实施例中，所述IP核对数据包进行筛选时，时钟同步数据包在所述IP核的内部进行处理，对于非时钟同步数据包传递到所述IP核的外部进行处理。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为时钟同步的概念示意图；
图2为WR技术中，当周期N取8时，各时钟时序关系示意图；
图3为改进版IEEE1588-PTP协议的数据包交换示意图；
图4为WR技术中，主从节点之间的链路延迟模型图；
图5为WR技术的工作流程图；
图6为本发明一个实施例的基于FPGA的高精度时钟同步方法流程图；
图7为本发明一个实施例的基于FPGA的高精度时钟同步方法的工作原理图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
首先，当前相关技术方案中，WR高精度时钟同步网络是一个较为成熟的方案。WR技术是由CERN提出的一项基于以太网的高精度时钟同步方案，能够实现亚纳秒的时钟同步准确度和数十皮秒的时钟精度。WR网络是一个开源的项目，目前已经有多家商业公司能够提供WR的设备。
WR时钟同步的分为三个步骤，首先是利用同步以太网技术在网络的物理层实现主从节点之间的频率同步，再通过DDMTD技术精确测量时钟信号的相位差，最后通过改进的IEEE1588-PTP协议测量主从节点之间的时钟偏差，对时钟计数和相位进行调整，如图1所示，实现时钟计数和相位的同步，同步准确度能达到亚纳秒级别。
具体而言，频率同步通过同步以太网技术实现，主节点在利用本地时钟对数据流进行编码，当从节点接收到数据流的时候，能够利用PLL模块(锁相环)从中恢复出相同频率的时钟信号，因此能够实现两个节点之间的频率同步。锁相环路是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。FPGA内部也包含可编程的PLL逻辑资源。同步以太网技术是一项成熟的网络技术，网络上有较多相关资料，不再赘述。
DDMTD全称是数字双混频鉴相器，其相位测量的原理是用与待测频率相近的DDMTD时钟信号对待测信号进行采样。DDMTD的时钟信号与待测时钟信号的频率关系f_DDMTD＝N/(N+1)*f_clk。由于DDMTD时钟与待测时钟存在频率差，所以能够采集到周期性的到0-1序列，周期为N倍的待测时钟周期。当N取8时，各时钟时序关系如图2所示。通过这种方式，能够将待测时钟1和待测时钟2的相位差放大N倍，后续通过计算能够得到精确的相位差。
如图3所示，时钟同步通过改进版IEEE1588-PTP协议实现，主从节点在发送和接收数据包的时候会记录时间戳。常见时间戳测量方法只能够精确到时钟计数的量级，但是由于DDMTD的使用，在WR中时间戳能够测量相位部分的数据，精确到皮秒量级。数据由节点发送的时候，数据是由节点的时钟进行编码的，因此数据流与节点的时钟是严格对齐的，时间戳的相位部分为0；数据经过物理链路传输，在到达接收端的时候与接收节点的时钟大概率是不对齐的，因此相位部分是有读数的(即t1、t3相位部分为0)。数据链路的链路的往返延迟为DelayMM＝(t4-t1)-(t3-t2)
在光纤链路对称的情况下，单向的延迟为往返延迟的一半。但是由于主节点到从节点的信号和从节点到主节点的信号波长不一致，因此链路存在不对称性。因此引入链路的不对称系数α，该系数定义了在某两个波长(主节点发送和接收)下，信号传输单位长度所需时间的关系，该系数可通过实验标定。
据在主从节点之间除了经过光纤，还经过硬件上的电路和单端口SFP光模块等，这些都存在一定的延迟，图4为主从节点之间的链路延迟模型。
图中Δtxm、Δrxm、Δtxs、Δrxs为硬件延迟，不受信号波长影响，可以通过实验标定；εs、εm为恢复时钟过程中数据对齐的延迟，可以通用软件读出；δMS、和δSM为光纤传输的延迟。光纤不对称性系数的定义为：
其中
Δ＝Δtxm+Δrxm+Δtxs+Δrxs+εm+εs
主从节点之间的偏差可以由下式得到：
offset＝t1-t2+DelayMS
因此从节点根据offset的数值调整本地的时钟即可与主节点实现时钟计数和相位上的同步。
如图5所示，WR方案需要外围电路支持，需要两个VCXO(压控频率震荡器)和时钟管理芯片产生FPGA系统工作时钟和DDMTD时钟。系统的工作时钟频率为125M，参数N取值为16384。两个VCXO受到FPGA内部时钟管理进程的控制。在主从节点同步过程中，从节点通过PTP计算得到时钟的时钟计数差和相位差。时钟计数部分可以通过FPGA内部的逻辑进行调整；相位差部分，FPGA内的时钟管理进程计算得到控制量，通过DAC对VCXO进行时钟相位的调整。初始时相位偏差较大，PTP计算得到的结果也较大，通过控制VCXO减小相位偏差，此时PTP计算得到的结果也随之减小，VCXO的控制量也减小，最后收敛。至此主从节点的时钟实现相位同步。
目前能够购买到的WR设备主要有两类：WR交换机和WR节点。通过WR交换机能够构建WR时钟同步局域网络，网络顶端需要提供稳定的时钟源，网络的末端连接WR节点，全网络便能够实现时钟同步。目前商用的节点主要是提供不同的接口，用户在自己的电路设计上预留合适的接口便能够从WR节点处得到所需的时钟信号。由于WR技术是开源的，因此用户在自己的电路设计上也能够直接结合WR的方案进行设计，将WR的电路直接整合到自己的电路板中，实现产品的一体化。
在WR方案中，为了使系统工作时钟与DDMTD时钟保持频率上的比例关系，需要两个VCXO产生不同的频率，同时通过DAC对两个VCXO进行控制，整个控制过程是闭环收敛的。其中参数N决定了DDMTD的时钟频率，从而影响相位测量的精度。
根据上述可知，传统的WR节点设计方案需要额外的外围时钟电路才能够实现WR时钟同步的功能。所需部分电路需要自己设计，或者是购买商用节点与自己的分布式末端节点相匹配，需要耗费较大的研发周期和成本。
基于此，本发明实施例为避免DDMTD时钟产生电路等其他缺点，提出了基于FPGA的高精度时钟同步方法，使用FPGA内部时钟逻辑产生DDMTD时钟；同时使用FPGA内部的时钟相位调整模块，免去DAC等外部相位调控电路，使得整个方案仅需要相应的网络通讯电路和提供FPGA工作时钟的电路便能够实现WR时钟同步的功能，该两部分电路也是FPGA分布式节点电子设计中所必须的，从而使得本发明实施例不会增加额外的电路设计成本。
下面参照附图描述根据本发明实施例提出的基于FPGA的高精度时钟同步方法。
图6是本发明一个实施例的基于FPGA的高精度时钟同步方法流程图。
如图6所示，该基于FPGA的高精度时钟同步方法包括以下步骤：
在步骤S601中，获取与主节点频率同步的恢复时钟。
具体而言，如图7所示，利用同步以太网技术，WR从节点获得一个与主节点频率同步的恢复时钟Recovery_CLK。
在步骤S602中，通过FPGA内部逻辑进行倍频处理，生成数据发送时钟和系统时钟。
具体地，如图7所示，恢复时钟经过FPGA内部逻辑倍频，产生用于数据发送的时钟和SYS_CLK，SYS_CLK为该模块系统工作的主时钟。
在步骤S603中，通过恢复时钟与FPGA内部时钟逻辑生成DDMTD时钟，以根据系统时钟和DDMTD时钟的相位差确定数据包接收时时间戳的相位，实现时钟同步。
进一步地，在本发明的一个实施例中，实现时钟同步，包括：根据主从节点之间的相位偏差调节时钟相位，以得到与主节点同步的时钟信号；利用DDMTD测量调相时钟与从节点的系统时钟之间的相位差进行调整。
具体而言，如图7所示，恢复时钟通过FPGA内部时钟逻辑产生一个DDMTD时钟DDMTD_CLK，其中受到FPGA配置的限制，参数N取值为4096。DDMTD通过测量SYS_CLK与Recovery_CLK的相位差即可确定数据包接收时时间戳的相位信息。将SYS_CLK输入相位调整部分，根据WR-PTP计算得到的主从节点之间的相位偏差调节时钟相位，得到与主节点同步的时钟信号Synced_CLK。其中，相位调整部分本质也是PLL，通过外部的逻辑实时配置可实现动态的相位调整。时钟控制逻辑还会利用DDMTD测量调相时钟与从节点系统时钟之间的相位差，通过小的闭环反馈控制实现相位的精确调整。
需要说明的是，本发明实施例的其他部分逻辑与上述的WR方案类似，也是通过WR-PTP协议实现主从节点时间偏差的计算。由于本发明实施例的逻辑不需要外部的时钟电路和控制电路参与，故可将整个WR从节点设计封装为一个IP核，用户在FPGA工程设计中直接调用本IP核能够实现WR从节点的功能。
在WR-PTP协议的计算过程中，其同步的数据包都是通过网络传输，满足网络传输的相关协议。因此，当本发明实施例的IP核针对数据包进行筛选时，对于时钟同步的数据包在IP内部进行处理。对于非时钟同步数据包，则可以传递到IP核外。从用户的角度看，本发明实施例的IP核内部为一个黑盒子，外部留下了时钟接口和网络数据收发接口：时钟接口可包含PPS信号和TAI接口等，网络数据收发接口则是自定义的数据传输接口。
综上，如图7所示，本发明实施例的基本工作过程为：本地维护一个固定的系统时钟SYS_CLK，该时钟与WR主节点的时钟存在一个确定的相位关系。WR主节点发送数据到从节点之后，从节点利用这个系统时钟在数据的接收时刻打下时间戳，同时系统时钟还负责从节点端的数据发送。通过WR-PTP协议计算主从节点之间的时钟偏差后，本发明实施例调整本地时钟的计数之后不再调整系统时钟的相位，至此仅能实现主从节点时钟计数级的同步。WR-PTP计算得到的相位偏差则用于控制相位调整模块。相位调整模块的输入端为从节点的系统时钟，输出端为调相后的时钟，该时钟与主节点的时钟相位对齐，为用户所需的同步时钟，且不参与WR内部的逻辑。
因此，本发明实施例提出的基于FPGA的高精度时钟同步方法与传统的WR节点设计方案相比，是以WR从节点的设计方案，只需要在FPGA工程内集成一个IP核，经过简单配置便能够实现高精度的时钟同步，无需要额外的外围时钟电路才能够实现WR时钟同步的功能，也无需自行设计部分电路，或者是购买商用节点与自己的分布式末端节点相匹配，同时，IP核本身也是一个网络接口，能免去网络通讯的底层开发，在大规模的分布式系统中能够减轻研发周期和成本。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (4)
1.一种基于FPGA的高精度时钟同步方法，其特征在于，包括：
获取与主节点频率同步的恢复时钟；
通过FPGA内部逻辑进行倍频处理，生成数据发送时钟和系统时钟；
所述系统时钟与主节点的时钟存在一个确定的相位关系，利用所述系统时钟在数据的接收时刻打下时间戳，以及
通过所述恢复时钟与FPGA内部时钟逻辑生成DDMTD时钟，以根据所述系统时钟和所述DDMTD时钟的相位差确定数据包接收时时间戳的相位，实现时钟同步；
所述实现时钟同步，包括：
根据主从节点之间的相位偏差调节时钟相位，以得到与所述主节点同步的时钟信号；
利用DDMTD测量调相时钟与从节点的系统时钟之间的相位差进行调整；
将从节点封装为一个IP核，用户在FPGA工程设计中直接调用所述IP核实现从节点的功能；
所述IP核对数据包进行筛选时，时钟同步数据包在所述IP核的内部进行处理，对于非时钟同步数据包传递到所述IP核的外部进行处理。
2.根据权利要求1所述的方法，其特征在于，
利用同步以太网技术在网络的物理层实现主从节点之间的频率同步；
通过DDMTD精确测量时钟信号的相位差；
通过WR-PTP协议计算获得所述主从节点之间的相位偏差。
3.根据权利要求2所述的方法，其特征在于，所述主从节点之间的相位偏差计算公式为：
其中，为所述主从节点之间的相位偏差值，/>为待测时钟1的相值位，/>为待测时钟2的相位值，/>为光纤往返延迟。
4.根据权利要求2所述的方法，其特征在于，在WR-PTP协议的计算过程中，通过网络传输获得时钟同步的数据包，以满足网络传输的相关协议。
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Non-Patent Citations (1)
| Title |
|---|
| 基于FPGA的高精度同步时钟系统设计;谌普江;龚光华;;单片机与嵌入式系统应用(第11期);全文 * |
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| Publication number | Publication date |
|---|---|
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