CN115001646B - 一种适用于多板卡的时钟同步校准方法及装置 - Google Patents

Abstract

本发明提供了一种适用于多板卡的时钟同步校准方法及装置，方法应用于包括主板、背板及多个子板的系统中，方法包括控制主板与子板的时钟模块走线长度，并获取主板和子板的时钟信号，对不同相位的时钟信号独立调整以实现所有时钟信号的同相，进而完成对时钟的同步校准。本发明提供的方法可适应不同类型的业务板模块，保证时钟到不同业务板模块均可实现同源同频同相，输出时钟通道数量可根据实际进行自由组合或增减，不受业务板模块数量限制，同时能够简化主板和子板的互联背板PCB走线设计。

Description

一种适用于多板卡的时钟同步校准方法及装置

技术领域

本发明属于通信技术领域，具体涉及一种适用于多板卡的时钟同步校准方法及装置。

背景技术

在主从结构的系统中，通信设备一般由一块主控板、背板和多块业务板组成。通常情况下，主控板控制整个网络设备的运行， 业务板则负责数据转发的工作，主控板需要通过背板对业务板进行管理，以保证整个系统的正常运行。

但是，随着系统复杂度的增加，业务板模块数量将大幅增加，在规模较大的系统中，业务板模块数量通常在几十块以上；另一方面，随着业务功能的变化，业务板模块内部一般会包含多片处理器芯片，且业务板的类型可能各不相同。如何保证主控板模块与多块业务板模块、业务板模块内部各FPGA之间进行稳定可靠的高速通信成为设计中不可规避的问题。

采用同步时钟系统，为各板卡提供同源同频同相时钟为当下的最优方案，但现有技术中，同步时钟系统的精度仍不够高，使同步时钟系统真正同频同相、时钟之间无延迟、保证可靠通信依旧较难实现。

发明内容

为了克服上述现有技术的缺陷，本发明提出一种适用于多板卡的时钟同步系统及其校准方法，采用同源时钟方案，通过校准保证主控板模块到各个业务板模块内部处理器的时钟信号同源同频同相，精度可达ps级别，可满足高速serdes信号传输要求，实现无误码高速稳定通信。

具体通过以下技术方案实现：

本发明提出了一种适用于多板卡的时钟同步校准方法，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该方法包括：

控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；

同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；

若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；

通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。

进一步地，所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；

所述PLL模块连接所述本地晶振或外部参数时钟输入模块；

所述分频模块连接所述PLL模块；

所有的所述信号通道连接所述分频模块。

优选地，所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；

其中，所述主模块分别连接各所述子模块；

在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。

具体地，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。

优选地，所述第一时钟模块、所述第二时钟模块均采用差分模式输出，输出的时钟信号配置成CML、LVDS或LVPECL信号标准。

本发明还提出了一种适用于多板卡的时钟同步校准装置，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该装置包括：

控制模块，用于控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；

信号获取模块，用于同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；

确定模块，用于若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；

同步校准模块，用于通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。

进一步地，所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；

所述PLL模块连接所述本地晶振或外部参数时钟输入模块；

所述分频模块连接所述PLL模块；

所有的所述信号通道连接所述分频模块。

优选地，所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；

其中，所述主模块分别连接各所述子模块；

在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。

具体地，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。

优选地，所述第一时钟模块还包括第一输出模块，所述第二时钟模块还包括第二输出模块，所述第一输出模块、所述第二输出模块均采用差分模式输出，所述第一输出模块、所述第二输出模块输出的时钟信号配置成CML、LVDS或LVPECL信号标准。

本发明至少具有以下有益效果：

本发明提出的方法可适应不同类型的业务板模块，主板到各子板的时钟无需进行等长设计，降低PCB走线难度，通过校准保证了主控板模块到各个业务板模块内部处理器的时钟信号同源同频同相，精度可达ps级别，可满足高速serdes信号传输要求，实现无误码高速稳定通信。

以此，本发明提供了一种适用于多板卡的时钟同步校准方法及装置，本发明提供的方法可适应不同类型的业务板模块，保证时钟到不同业务板模块均可实现同源同频同相，输出时钟通道数量可根据实际进行自由组合或增减，不受业务板模块数量限制，同时能够简化主板和子板的互联背板PCB走线设计。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为实施例1提供的适用于多板卡的时钟同步校准方法应用的系统的整体结构示意图；

图2为实施例1提供的适用于多板卡的时钟同步校准方法的流程示意图；

图3为级联的多个第一时钟模块的结构示意图；

图4为高速示波器与第一时钟模块、第二时钟模块连接的结构示意图；

图5为实施例2提供的适用于多板卡的时钟同步校准装置的模块结构示意图。

附图标记：

1-控制模块；2-信号获取模块；3-确定模块；4-同步校准模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下文中，将更全面地描述本发明的各种实施例。本发明可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本发明的各种实施例限于在此公开的特定实施例的意图，而是应将本发明理解为涵盖落入本发明的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所公开的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。

在本发明的各种实施例中，表述“或”或“A或/和B中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“A或B”或“A或/和B中的至少一个”可包括A、可包括B或可包括A和B二者。

在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。

应注意到：在本发明中，除非另有明确的规定和定义，“安装”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接、也可以是可拆卸连接、或者一体地连接；可以是机械连接，也可以是电连接；可以是直接连接，也是可以通过中间媒介间接相连；可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，本领域的普通技术人员需要理解的是，文中指示方位或者位置关系的术语为基于附图所示的方位或者位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。

实施例1

本实施例提供了一种适用于多板卡的时钟同步校准方法，应用于包括主板、背板及多个子板的系统中；

请参考图1，主板中设置有第一时钟模块、第一校准接口和主板处理器；第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路主时钟信号输出至主板处理器，另一路主时钟信号输出至第一校准接口，其余路主时钟信号均连接背板；

各子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各第二时钟模块的输入端均通过背板连接一主时钟信号，不同的第二时钟模块连接不同的主时钟信号；

第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；第二校准接口及至少一个子板处理器各自连接一不同的子时钟信号；

请参考图2，具体地，方法包括：

S100：控制第一长度差与第二长度差相同，进入步骤S200。

需要说明的是，第一长度差ΔL0为第一时钟模块到第一校准接口的走线长度ΔL0′与第一时钟模块到主板处理器L0的走线长度的差值；第二长度差ΔLk为第二时钟模块到第二校准接口的走线长度Lk′与第二时钟模块到任一子板处理器Lk的走线长度的差值；每个子板设置的第二时钟模块到该子板内部处理器的走线长度Lk相同。

进一步地，通过公式ΔL=max（ΔL0，ΔL1，ΔL2，…，ΔLn）得到布线差值ΔL，各所述子板的时钟模块到处理器的同步时钟根据各所述子板对应的Lk进行差分等长走线，各所述子板的时钟模块到时钟校准接口的同步时钟根据各所述子板对应的Lk+ΔL进行差分等长走线；

优选地，各所述子板的时钟模块到处理器的同步时钟的差分走线误差不大于±5mil，各所述子板的时钟模块到时钟校准接口的同步时钟的差分走线误差不大于±50mil。

S200：同时获取第一校准接口的主时钟信号，及各第二校准接口输出的子时钟信号。进入步骤S300。

S300：判断是否存在子时钟信号与主时钟信号不同相位的情况。

若存在子时钟信号与主时钟信号不同相位，进入步骤S400。

S400：设置与主时钟信号不同相位的子时钟信号为待调整信号，并确定待调整信号对应的信号通道，进入步骤S500。

S500：通过调整所确定的信号通道中的时延模块，使得待调整信号的相位与主时钟信号的相位相同，完成时钟同步校准。

需要说明的是，各信号通道均设置有用于对主时钟信号进行时间延迟处理的时延模块，即图1中示出的Delay模块，本实施例中第一时钟模块包括第一延迟模块，时延模块均设置于第一延迟模块。

在常规时钟系统中，为保证主板到各子板的时钟延迟相同，需要进行时钟等长设计，从而增加背板PCB设计复杂度，本方法应用的系统中主板到各子板的时钟无需进行等长设计，降低PCB走线难度。

需要说明的是，PCB（Printed Circuit Board），中文名称为印制电路板，是重要的电子部件，是电子元器件的支撑体，是电子元器件电气相互连接的载体。由于它是采用电子印刷术制作的，故又称为印刷电路板。

优选地，第二时钟模块通过多个信号通道输出多路子时钟信号，第二时钟模块的信号通道亦设置有用于对所述子时钟信号进行时间延迟处理的时延模块，第二时钟模块包括第二延迟模块，第二时钟模块中的时延模块设置于第二延迟模块。

本实施例提出的方法中，调节时延模块仅限于调节第一时钟模块中的时延模块，但也可通过调节第二时钟模块中的时延模块使得所有时钟信号的相位相同。另外，若存在多个时钟信号不同相的情况时，可通过设置同一相数量最多的信号的相位为基准相位，进而调节其它时钟信号对应的时延模块。

第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、多个信号通道。若子板数量较多时，主板若只仅设置单个第一时钟模块，无法满足将主时钟信号连接到各个子板的需求，优选地，请参考图3，主板设置有多个级联的第一时钟模块，PLL模块用于接收时钟源信号，PLL模块设置有用于切换接收信号来源的切换开关。多个第一时钟模块中的一个为主模块，其它为子模块；其中，主模块分别连接各子模块。因此，方法还包括：

主模块的PLL模块通过切换开关选择连接本地晶振发送的时钟信号作为时钟源信号，并基于该时钟源信号通过多个信号通道输出多路主时钟信号；

子模块的PLL模块通过切换开关选择连接主模块输出的主时钟信号作为时钟源信号，并基于该时钟源信号通过多个信号通道输出多路主时钟信号。

需要说明的是，PLL(Phase Locked Loop)为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时由相应的器件实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。

本实施例中，子模块的外部参数时钟输入模块用于连接主模块发送的时钟信号，子模块选择接收主模块输出的主时钟信号作为时钟源信号时，PLL模块通过切换开关连接外部参数时钟输入模块，以获取外部参数时钟输入模块发送的时钟信号作为时钟源信号。

为实现时钟信号的同频，第一时钟模块还包括第一分频模块，第一分频模块设置于PLL模块与第一延迟模块之间，所述“基于该时钟源信号通过多个信号通道输出多路主时钟信号”具体还包括：

在第一分频模块对时钟源信号进行分频后，通过多个信号通道输出多路主时钟信号。

因此，具体地，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述第一分频模块，所述输出端连接所述时延模块。

优选地，第二时钟模块包括外部参考时钟输入模块和第二分频模块，第二时钟模块中外部参考时钟输入模块的作用与子模块中外部参考时钟输入模块的作用相同，第二分频模块用于对第二时钟模块连接的主时钟信号进行分频，以使该第二时钟模块输出的子时钟信号与其它第二时钟模块输出的子时钟信号、主时钟信号同频。

优选地，所述第一时钟模块、所述第二时钟模块的输出均采用差分模式，输出的时钟信号可配置成CML、LVDS或LVPECL信号标准；为增加驱动能力，第一时钟模块还包括第一输出模块，第二时钟模块还包括第二输出模块，所述方法还包括：

第一输出模块对处理后的主时钟信号提供buffer扇出后，通过多个信号通道输出多路主时钟信号；

第二输出模块对处理后的子时钟信号提供buffer扇出后，通过多个信号通道输出多路子时钟信号。

需要说明的是，CML（Current-mode logic）是内部做好匹配的一种电路，不需再进行匹配，为三极管结构，也是差分线，速度能达到3G以上，只能点对点传输；LVDS（LowVoltage Differential Signaling）是为降低电磁辐射并同时提高开关速度提出的标准；LVPELC（Low Voltage PECL）的不同电平不能直接驱动，中间可用交流耦合、电阻网络或专用芯片进行转换；buffer即为缓冲器，本实施例中buffer为输出缓冲器，用于暂时存放处理器送往外设的数据。

本实施例中，第一延迟模块设置于第一分频模块与第一输出模块之间，第二延迟模块设置于第二分频模块与第二输出模块之间。

具体地，请参考图4，系统还包括高速示波器，高速示波器通过探头分别连接第一校准接口的主时钟信号和第二校准接口输出的子时钟信号，步骤200由高速示波器实现。

本实施例提出的方法采用了同源时钟方案，通过校准保证主控板模块到各个业务板模块内部处理器的时钟信号同源同频同相，精度可达ps级别，可满足高速serdes信号传输要求，实现无误码高速稳定通信。

实施例2

请参考图5，本实施例提出了一种适用于多板卡的时钟同步校准装置，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该装置包括：

控制模块1，用于控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；

信号获取模块2，用于同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；

确定模块3，用于若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；

同步校准模块4，用于通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。

需要说明的是，第一长度差ΔL0为第一时钟模块到第一校准接口的走线长度ΔL0′与第一时钟模块到主板处理器L0的走线长度的差值；第二长度差ΔLk为第二时钟模块到第二校准接口的走线长度Lk′与第二时钟模块到任一子板处理器Lk的走线长度的差值；每个子板设置的第二时钟模块到该子板内部处理器的走线长度Lk相同。

进一步地，通过公式ΔL=max（ΔL0，ΔL1，ΔL2，…，ΔLn）得到布线差值ΔL，各所述子板的时钟模块到处理器的同步时钟根据各所述子板对应的Lk进行差分等长走线，各所述子板的时钟模块到时钟校准接口的同步时钟根据各所述子板对应的Lk+ΔL进行差分等长走线；

优选地，各所述子板的时钟模块到处理器的同步时钟的差分走线误差不大于±5mil，各所述子板的时钟模块到时钟校准接口的同步时钟的差分走线误差不大于±50mil。

还需要说明的是，各信号通道均设置有用于对主时钟信号进行时间延迟处理的时延模块，即图1中示出的Delay模块，本实施例中第一时钟模块包括第一延迟模块，时延模块均设置于第一延迟模块。

优选地，第二时钟模块通过多个信号通道输出多路子时钟信号，第二时钟模块的信号通道亦设置有用于对所述子时钟信号进行时间延迟处理的时延模块，第二时钟模块包括第二延迟模块，第二时钟模块中的时延模块设置于第二延迟模块。前文中调节时延模块仅限于调节第一时钟模块中的时延模块，但也可通过调节第二时钟模块中的时延模块使得所有时钟信号的相位相同。另外，若存在多个时钟信号不同相的情况时，可通过设置同一相数量最多的信号的相位为基准相位，进而调节其它时钟信号对应的时延模块。

优选地，第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、多个信号通道。若子板数量较多时，主板若只仅设置单个第一时钟模块，无法满足将主时钟信号连接到各个子板的需求，优选地，请参考图3，主板设置有多个级联的第一时钟模块，PLL模块用于接收时钟源信号，PLL模块设置有用于切换接收信号来源的切换开关。多个第一时钟模块中的一个为主模块，其它为子模块；其中，主模块分别连接各子模块。

需要说明的是，本实施例中，主模块的PLL模块接收的时钟源信号来自于本地晶振，子模块的外部参数时钟输入模块用于连接主模块发送的时钟信号，子模块选择接收主模块输出的主时钟信号作为时钟源信号时，PLL模块通过切换开关连接外部参数时钟输入模块，以获取外部参数时钟输入模块发送的时钟信号作为时钟源信号。

进一步地，第一时钟模块还包括依此连接的第一分频模块、第一延迟模块和第一输出模块，时延模块设置于第一延迟模块，第一延迟模块用于确定与第一校准接口的主时钟信号不同相位的第二校准接口的子时钟信号对应的时延模块，并使之本信号通道的主时钟信号进行时间延迟处理；第一分频模块设置于PLL模块与第一延迟模块之间，用于对时钟源信号进行分频；第一输出模块用于对处理后的主时钟信号提供buffer扇出以增加驱动能力。

因此，具体地，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述第一分频模块，所述输出端连接所述时延模块。

所述第二时钟模块包括外部参考时钟输入模块、PLL模块、第二分频模块和第二延迟模块，所述第二时钟模块的PLL模块、第二分频模块、第二延迟模块和第二输出模块依次连接；

第二时钟模块中外部参考时钟输入模块、PLL模块的作用与第一时钟模块中外部参考时钟输入模块、PLL模块的作用相同，第二分频模块用于对第二时钟模块连接的主时钟信号进行分频，第二延迟模块用于对子时钟信号进行时间延迟处理，第二输出模块对处理后的子时钟信号提供buffer扇出以增加驱动能力。

优选地，所述第一时钟模块、所述第二时钟模块的输出均采用差分模式，输出的时钟信号可配置成CML、LVDS或LVPECL信号标准。

优选地，请参考图4，本实施例中信号获取模块2包括高速示波器，高速示波器通过探头分别连接第一校准接口的主时钟信号和第二校准接口输出的子时钟信号，高速示波器用于同时获取主时钟信号和子时钟信号。

综上所述，本发明提供了一种适用于多板卡的时钟同步校准方法及装置，本发明提供的方法可适应不同类型的业务板模块，保证时钟到不同业务板模块均可实现同源同频同相，输出时钟通道数量可根据实际进行自由组合或增减，不受业务板模块数量限制，同时能够简化主板和子板的互联背板PCB走线设计。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种适用于多板卡的时钟同步校准方法，其特征在于，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该方法包括：

控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；

同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；

若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；

通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。

2.根据权利要求1所述的适用于多板卡的时钟同步校准方法，其特征在于，

所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；

所述PLL模块连接所述本地晶振或外部参数时钟输入模块；

所述分频模块连接所述PLL模块；

所有的所述信号通道连接所述分频模块。

3.根据权利要求2所述的适用于多板卡的时钟同步校准方法，其特征在于，

所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；

其中，所述主模块分别连接各所述子模块；

在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。

4.根据权利要求2所述的适用于多板卡的时钟同步校准方法，其特征在于，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。

5.根据权利要求1所述的适用于多板卡的时钟同步校准方法，其特征在于，所述第一时钟模块、所述第二时钟模块均采用差分模式输出，输出的时钟信号配置成CML、LVDS或LVPECL信号标准。

6.一种适用于多板卡的时钟同步校准装置，其特征在于，应用于包括主板、背板及多个子板的系统中；所述主板中设置有第一时钟模块、第一校准接口和主板处理器；所述第一时钟模块通过多个信号通道输出多路主时钟信号，其中一路所述主时钟信号输出至所述主板处理器，另一路所述主时钟信号输出至所述第一校准接口，其余路所述主时钟信号均连接所述背板；各所述子板均设置有第二时钟模块、第二校准接口和至少一个子板处理器；各所述第二时钟模块的输入端均通过所述背板连接一所述主时钟信号，不同的所述第二时钟模块连接不同的所述主时钟信号；所述第二时钟模块基于输入端输入的主时钟信号输出多路子时钟信号；所述第二校准接口及至少一个子板处理器各自连接一不同的所述子时钟信号；该装置包括：

控制模块，用于控制第一长度差与第二长度差相同；所述第一长度差为所述第一时钟模块到所述第一校准接口的走线长度与所述第一时钟模块到所述主板处理器的走线长度的差值；所述第二长度差为所述第二时钟模块到所述第二校准接口的走线长度与所述第二时钟模块到任一所述子板处理器的走线长度的差值；

信号获取模块，用于同时获取所述第一校准接口的主时钟信号，及各所述第二校准接口输出的子时钟信号；

确定模块，用于若存在所述子时钟信号与所述主时钟信号不同相位，则设置与所述主时钟信号不同相位的所述子时钟信号为待调整信号，并确定所述待调整信号对应的所述信号通道；各所述信号通道均设置有用于对所述主时钟信号进行时间延迟处理的时延模块；

同步校准模块，用于通过调整所确定的所述信号通道中的时延模块，使得所述待调整信号的相位与所述主时钟信号的相位相同，完成时钟同步校准。

7.根据权利要求6所述的适用于多板卡的时钟同步校准装置，其特征在于，

所述第一时钟模块设置有本地晶振、外部参数时钟输入模块、PLL模块、分频模块、多个信号通道；

所述PLL模块连接所述本地晶振或外部参数时钟输入模块；

所述分频模块连接所述PLL模块；

所有的所述信号通道连接所述分频模块。

8.根据权利要求7所述的适用于多板卡的时钟同步校准装置，其特征在于，

所述第一时钟模块的数量为多个，其中一个为主模块，其它为子模块；

其中，所述主模块分别连接各所述子模块；

在各所述子模块内，所述PLL模块均连接所述外部参数时钟输入模块，所述外部参数时钟输入模块连接所述主模块上一所述信号通道的输出端；不同所述子模块内的所述外部参数时钟连接所述主模块上不同的信号通道。

9.根据权利要求7所述的适用于多板卡的时钟同步校准装置，其特征在于，所述信号通道包括：所述时延模块及输出端，所述时延模块连接所述分频模块，所述输出端连接所述时延模块。

10.根据权利要求6所述的适用于多板卡的时钟同步校准装置，其特征在于，所述第一时钟模块还包括第一输出模块，所述第二时钟模块还包括第二输出模块，所述第一输出模块、所述第二输出模块均采用差分模式输出，所述第一输出模块、所述第二输出模块输出的时钟信号配置成CML、LVDS或LVPECL信号标准。

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