CN215420233U - 一种多路时钟输出及输入对齐零延时电路 - Google Patents

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皮德义
郑慧
周安恺
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Abstract

本申请提供一种多路时钟输出及输入对齐零延时电路，包括：总线、鉴相器和调相器，多路输入时钟和输出时钟都可以通过总线传输至鉴相器；本申请通过总线传输需要被对齐的时钟信号，因此需要被对齐的时钟信号可以在芯片上的任意位置，且其位置可以相距较远；本申请提供的多路时钟输出及输入对齐零延时电路的电路架构简单，且可灵活调整，可实现同时有多种不同的时钟对齐信号，做到时钟信号零延时，从而保证时钟信号时间同步的精度。

Description

一种多路时钟输出及输入对齐零延时电路
技术领域
本申请涉及电子电路技术领域，特别的，尤其涉及一种多路时钟输出及输入对齐零延时电路。
背景技术
随着通信网络的不断发展，时钟信号的时间同步有着越来越广泛的需求，对其时间同步的精度要求也越来越高。若时钟信号时间同步的精度差，则会影响通信网络的通信质量和数据传输效率。
现有技术中，主要通过时钟对齐来达到时钟信号的时间同步。在一些情况下需要多路输出时钟与输入时钟对齐，或者多路不同的输出时钟对齐；另外一些情况下又需要同时存在多种不同的时钟对齐信号，以满足不同的应用需求。而如何兼顾这两种情况，已成为本领域亟待解决的技术难题。
实用新型内容
鉴于上述背景技术内容中存在的问题，本申请提供了一种简单且可灵活调整的多路时钟输出及输入对齐零延时电路，用以实现时钟信号零延时，从而保证时钟信号时间同步的精度。
为了实现上述目的，本申请提供了以下技术方案：
一种多路时钟输出及输入对齐零延时电路，包括：总线、鉴相器和调相器，其中：
所述总线用于将输入时钟和所述调相器的输出时钟传输至所述鉴相器；
所述鉴相器的第一输入端用于获取所述总线上传输的时钟信号；
所述鉴相器的第二输入端与所述调相器的输出端相连，所述鉴相器用于比较所述总线上传输的时钟信号与经所述调相器处理后的输出时钟的相位，得到表示两者相位差的信号；
所述调相器的第一输入端用于获取本地时钟，所述调相器的第二输入端与所述鉴相器的输出端相连，所述调相器用于根据所述鉴相器的输出信号调整所述本地时钟的相位，得到与所述总线上传输的时钟信号对齐的输出时钟；
当需要所述输出时钟与所述输入时钟对齐时，将所述输入时钟通过所述总线传输至所述鉴相器；通过所述鉴相器比较所述输入时钟与所述调相器处理后的输出时钟的相位，得到表示两者相位差的信号；由所述调相器根据所述鉴相器的输出信号调整所述本地时钟的相位，得到与所述输入时钟对齐的输出时钟，实现所述输出时钟与所述输入时钟零延时；
当需要所述不同的输出时钟对齐时，将所述调相器处理后的目标输出时钟通过所述总线传输至所述鉴相器；通过所述鉴相器比较所述目标输出时钟和需要调整的输出时钟的相位，得到表示两者相位差的信号；由所述调相器根据所述鉴相器的输出信号调整所述本地时钟的相位，得到和目标输出时钟对齐的输出时钟，实现所述输出时钟零延时。
进一步的，所述总线可同时接入多种不同的时钟信号。
进一步的，所述总线的数量与同时具有的不同的时钟对齐信号的种类数保持一致。
进一步的，所述时钟信号对齐方式为上升沿对齐和/或下降沿对齐。
本申请所述的多路时钟输出及输入对齐零延时电路，包括：总线、鉴相器和调相器，多路输入时钟和输出时钟都可以通过总线传输至鉴相器；当需要输出时钟与输入时钟对齐时，将输入时钟通过总线传输至鉴相器，然后通过鉴相器比较输入时钟与调相器处理后的输出时钟的相位，得到表示两者相位差的信号，再由调相器根据鉴相器的输出信号调整本地时钟的相位，得到与输入时钟对齐的输出时钟；当需要不同的输出时钟对齐时，将调相器处理后的目标输出时钟通过总线传输至鉴相器，然后通过鉴相器比较目标输出时钟和需要调整的输出时钟的相位，得到表示两者相位差的信号，再由调相器根据鉴相器的输出信号调整本地时钟的相位，得到和目标输出时钟对齐的输出时钟。
本申请通过总线传输需要被对齐的时钟信号，因此需要被对齐的时钟信号可以在芯片上的任意位置，且其位置可以相距较远；同时本申请提供的多路时钟输出及输入对齐零延时电路的电路架构简单，且可灵活调整，可实现同时有多种不同的时钟对齐信号，做到时钟信号零延时，从而保证时钟信号时间同步的精度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种多路时钟输出及输入对齐零延时电路的结构示意图；
图2为本申请实施例提供的另一种多路时钟输出及输入对齐零延时电路的结构示意图。
具体实施方式
本申请提供一种简单且可灵活调整的多路时钟输出及输入对齐零延时电路，用以实现时钟信号零延时，从而保证时钟信号时间同步的精度，用于实现通信网络中时钟信号时间同步。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
为了方便理解，在本申请实施例公开的技术方案中，以两路输入时钟、两路输出时钟、一条总线为例来说明本申请实施例的原理。
请参见附图1，为本申请实施例提供的一种多路时钟输出及输入对齐零延时电路的结构示意图。如图1所示，该多路时钟输出及输入对齐零延时电路，包括：总线10、鉴相器21、调相器31、鉴相器22、调相器32，其中：
所述总线10用于将输入时钟Clkin1、输入时钟Clkin2、所述调相器31的输出时钟Clkout1，以及所述调相器32的输出时钟Clkout2传输至所述鉴相器21和所述鉴相器22。
所述鉴相器21的第一输入端用于获取所述总线10上传输的时钟信号，所述鉴相器21的第二输入端与所述调相器31的输出端相连，所述鉴相器21用于比较所述总线10上传输的时钟信号与经所述调相器31处理后的输出时钟Clkout1的相位，得到表示所述总线10上传输的时钟信号与经所述调相器31处理后的输出时钟Clkout1的相位差的信号Vpd1。
所述调相器31的第一输入端用于获取本地时钟Clklocal1，所述调相器31的第二输入端与所述鉴相器21的输出端相连，所述调相器31用于根据所述鉴相器21的输出信号Vpd1调整所述本地时钟Clklocal1的相位，得到与所述总线10上传输的时钟信号对齐的输出时钟Clkout1。
所述鉴相器22的第一输入端用于获取所述总线10上传输的时钟信号，所述鉴相器22的第二输入端与所述调相器32的输出端相连，所述鉴相器22用于比较所述总线10上传输的时钟信号与经所述调相器32处理后的输出时钟Clkout2的相位，得到表示所述总线10上传输的时钟信号与经所述调相器32处理后的输出时钟Clkout2的相位差的信号Vpd2。
所述调相器32的第一输入端用于获取本地时钟Clklocal2，所述调相器32的第二输入端与所述鉴相器22的输出端相连，所述调相器32用于根据所述鉴相器22的输出信号Vpd2调整所述本地时钟Clklocal2的相位，得到与所述总线10上传输的时钟信号对齐的输出时钟Clkout2。
当需要所述输出时钟Clkout1和所述输出时钟Clkout2，与所述输入时钟Clkin1或所述输入时钟Clkin2对齐时，将所述输入时钟Clkin1或所述输入时钟Clkin2通过所述总线10传输至所述鉴相器21和所述鉴相器22。然后通过所述鉴相器21比较所述输入时钟Clkin1或所述输入时钟Clkin2与所述调相器31处理后的输出时钟Clkout的相位，得到表示两者相位差的信号Vpd1，再由所述调相器31根据所述鉴相器21的输出信号Vpd1调整所述本地时钟Clklocal1的相位，得到与所述输入时钟Clkin1或所述输入时钟Clkin2对齐的输出时钟Clkout1；通过所述鉴相器22比较所述输入时钟Clkin1或所述输入时钟Clkin2与所述调相器32处理后的输出时钟Clkout2的相位，得到表示两者相位差的信号Vpd2，再由所述调相器32根据所述鉴相器22的输出信号Vpd2调整所述本地时钟Clklocal2的相位，得到与所述输入时钟Clkin1或所述输入时钟Clkin2对齐的输出时钟Clkout2。
当需要所述输出时钟Clkout1和所述输出时钟Clkout2对齐时，将所述调相器31处理后的输出时钟Clkout1或所述调相器32处理后的输出时钟Clkout2通过所述总线10传输至所述鉴相器22或所述鉴相器21，然后通过所述鉴相器22或所述鉴相器21比较所述输出时钟Clkout1和所述输出时钟Clkout2的相位，得到表示两者相位差的信号，再由所述调相器32或所述调相器31根据所述鉴相器22或所述鉴相器21的输出信号调整所述本地时钟Clklocal2或所述本地时钟Clklocal1的相位，得到对齐的输出时钟Clkout1和Clkout2。
为了方便理解，在本申请实施例公开的技术方案中，以两路输入时钟、两路输出时钟、两条总线为例来说明本申请实施例的原理。
请参见附图2，图2为本申请实施例公开的另一种多路时钟输出及输入对齐零延时电路的结构示意图。如图2所示，该多路时钟输出及输入对齐零延时电路，包括：总线20、总线30、数据选择器11、鉴相器21、调相器31、数据选择器12、鉴相器22、调相器32，其中：
所述总线20和所述总线30用于将输入时钟Clkin1、输入时钟Clkin2、所述调相器31的输出时钟Clkout1，以及所述调相器32的输出时钟Clkout2传输至所述数据选择器11和所述数据选择器12。
所述数据选择器11的第一输入端用于获取所述总线20上传输的时钟信号，所述数据选择器11的第二输入端用于获取所述总线30上传输的时钟信号，所述数据选择器11用于根据需要选择所述总线20或所述总线30上传输的时钟信号，作为所述数据选择器11的输出信号Clk1。
所述鉴相器21的第一输入端连接所述数据选择器11的输出端，所述鉴相器21的第二输入端与所述调相器31的输出端相连，所述鉴相器21用于比较所述数据选择器11的输出信号Clk1与经所述调相器31处理后的输出时钟Clkout1的相位，得到表示所述数据选择器11的输出信号Clk1与经所述调相器31处理后的输出时钟Clkout1的相位差的信号Vpd1。
所述调相器31的第一输入端用于获取本地时钟Clklocal1，所述调相器31的第二输入端与所述鉴相器21的输出端相连，所述调相器31用于根据所述鉴相器21的输出信号Vpd1调整所述本地时钟Clklocal1的相位，得到与所述总线20或所述总线30上传输的时钟信号对齐的输出时钟Clkout1。
所述数据选择器12的第一输入端用于获取所述总线20上传输的时钟信号，所述数据选择器12的第二输入端用于获取所述总线30上传输的时钟信号，所述数据选择器12用于根据需要选择所述总线20或所述总线30上传输的时钟信号，作为所述数据选择器12的输出信号Clk2；
所述鉴相器22的第一输入端连接所述数据选择器12的输出端，所述鉴相器22的第二输入端与所述调相器32的输出端相连，所述鉴相器22用于比较所述数据选择器12的输出信号Clk2与经所述调相器32处理后的输出时钟Clkout2的相位，得到表示所述数据选择器12的输出信号Clk2与经所述调相器32处理后的输出时钟Clkout2的相位差的信号Vpd2。
所述调相器32的第一输入端用于获取本地时钟Clklocal2，所述调相器32的第二输入端与所述鉴相器22的输出端相连，所述调相器32用于根据所述鉴相器22的输出信号Vpd2调整所述本地时钟Clklocal2的相位，得到与所述总线20或所述总线30上传输的时钟信号对齐的输出时钟Clkout2。
当需要所述输出时钟Clkout1与所述输入时钟Clkin1对齐，所述输出时钟Clkout2与所述输入时钟Clkin2对齐时，将所述输入时钟Clkin1、所述输入时钟Clkin2分别通过所述总线20、所述总线30传输至所述数据选择器11、所述数据选择器12；然后所述数据选择器11选择所述输入时钟Clkin1作为输出信号，所述数据选择器12选择所述输入时钟Clkin2作为输出信号；最后通过所述鉴相器21比较所述数据选择器11的输出信号Clk1与所述调相器31处理后的输出时钟Clkout1的相位，得到表示两者相位差的信号Vpd1，再由所述调相器31根据所述鉴相器21的输出信号Vpd1调整所述本地时钟Clklocal1的相位，得到与所述输入时钟Clkin1对齐的输出时钟Clkout1；通过所述鉴相器22比较所述数据选择器12的输出信号Clk2与所述调相器32处理后的输出时钟Clkout2的相位，得到表示两者相位差的信号Vpd2，再由所述调相器32根据所述鉴相器22的输出信号Vpd2调整所述本地时钟Clklocal2的相位，得到与所述输入时钟Clkin2对齐的输出时钟Clkout2。
需要说明的是，所述时钟信号对齐方式为上升沿对齐和/或下降沿对齐。
本申请实施例提供一种多路时钟输出及输入对齐零延时电路，包括：总线、鉴相器和调相器，多路输入时钟和输出时钟都可以通过总线传输至鉴相器；当需要输出时钟与输入时钟对齐时，将输入时钟通过总线传输至鉴相器，然后通过鉴相器比较输入时钟与调相器处理后的输出时钟的相位，得到表示两者相位差的信号，再由调相器根据鉴相器的输出信号调整本地时钟的相位，得到与输入时钟对齐的输出时钟；当需要不同的输出时钟对齐时，将调相器处理后的目标输出时钟通过总线传输至鉴相器，然后通过鉴相器比较目标输出时钟和需要调整的输出时钟的相位，得到表示两者相位差的信号，再由调相器根据鉴相器的输出信号调整本地时钟的相位，得到和目标输出时钟对齐的输出时钟。
本申请实施例提供的多路时钟输出及输入对齐零延时电路通过总线传输需要被对齐的时钟信号，因此需要被对齐的时钟信号可以在芯片上的任意位置，且其位置可以相距较远；同时，本申请实施例提供的多路时钟输出及输入对齐零延时电路，电路架构实现简单，且可灵活调整，可实现同时有多种不同的时钟对齐信号，做到时钟信号零延时，从而保证时钟信号时间同步的精度。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
至此，本领域技术人员应认识到，虽然本文已详尽示出和描述了本申请的多个示例性实施例，但是，在不脱离本申请精神和范围的情况下，仍可根据本申请公开的内容直接确定或推导出符合本申请原理的许多其他变型或修改。因此，本申请的范围应被理解和认定为覆盖了所有这些其他变型或修改。

Claims (4)

1.一种多路时钟输出及输入对齐零延时电路，其特征在于，包括：总线、鉴相器和调相器，其中：
所述总线用于将输入时钟和所述调相器的输出时钟传输至所述鉴相器；
所述鉴相器的第一输入端用于获取所述总线上传输的时钟信号；
所述鉴相器的第二输入端与所述调相器的输出端相连，所述鉴相器用于比较所述总线上传输的时钟信号与经所述调相器处理后的输出时钟的相位，得到表示两者相位差的信号；
所述调相器的第一输入端用于获取本地时钟，所述调相器的第二输入端与所述鉴相器的输出端相连，所述调相器用于根据所述鉴相器的输出信号调整所述本地时钟的相位，得到与所述总线上传输的时钟信号对齐的输出时钟；
当需要所述输出时钟与所述输入时钟对齐时，将所述输入时钟通过所述总线传输至所述鉴相器；通过所述鉴相器比较所述输入时钟与所述调相器处理后的输出时钟的相位，得到表示两者相位差的信号；由所述调相器根据所述鉴相器的输出信号调整所述本地时钟的相位，得到与所述输入时钟对齐的输出时钟，实现所述输出时钟与所述输入时钟零延时；
当需要所述不同的输出时钟对齐时，将所述调相器处理后的目标输出时钟通过所述总线传输至所述鉴相器；通过所述鉴相器比较所述目标输出时钟和需要调整的输出时钟的相位，得到表示两者相位差的信号；由所述调相器根据所述鉴相器的输出信号调整所述本地时钟的相位，得到和目标输出时钟对齐的输出时钟，实现所述输出时钟零延时。
2.根据权利要求1所述的多路时钟输出及输入对齐零延时电路，其特征在于，所述总线可同时接入多种不同的时钟信号。
3.根据权利要求1所述的多路时钟输出及输入对齐零延时电路，其特征在于，所述总线的数量与同时具有的不同的时钟对齐信号的种类数保持一致。
4.根据权利要求1所述的多路时钟输出及输入对齐零延时电路，其特征在于，所述时钟信号对齐方式为上升沿对齐和/或下降沿对齐。
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