JPH02299216A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02299216A JPH02299216A JP1118790A JP11879089A JPH02299216A JP H02299216 A JPH02299216 A JP H02299216A JP 1118790 A JP1118790 A JP 1118790A JP 11879089 A JP11879089 A JP 11879089A JP H02299216 A JPH02299216 A JP H02299216A
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- Japan
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- chip
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- wafer
- manufacturing process
- chips
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000001459 lithography Methods 0.000 claims abstract description 4
- 239000003550 marker Substances 0.000 claims abstract description 4
- 238000012360 testing method Methods 0.000 abstract description 18
- 238000007689 inspection Methods 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明目的１
（産業上の利用分野）
この発明は、同−ｒクエハ内に複数種のチップどして形
成される半導体装置に関し、特にそれぞれのチップに個
別の情報を持たせた°半導体装置に圓する。
成される半導体装置に関し、特にそれぞれのチップに個
別の情報を持たせた°半導体装置に圓する。
（従来の技術）
電子機器の小型化、コストダウンを図るために、Ａｓ
Ｉ Ｃ（Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃＢｉｃ
Ｉ Ｃ）に代表されるような特定用途向けの集積回路
は、必要不可欠なものになっている。このような特定用
途向けＩＣは、その性格上少量多品種型の集積回路であ
る。このため、機能が異なる数種類の回路を同一のウェ
ハ内に一度に製造する場合が生じる。
Ｉ Ｃ（Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃＢｉｃ
Ｉ Ｃ）に代表されるような特定用途向けの集積回路
は、必要不可欠なものになっている。このような特定用
途向けＩＣは、その性格上少量多品種型の集積回路であ
る。このため、機能が異なる数種類の回路を同一のウェ
ハ内に一度に製造する場合が生じる。
また、ＧａＡｓに代表される化合物半導体は、高速化の
観点から注目され、開発が進められている。このような
化合物半導体は、シリコン半導体に比べて高価である。
観点から注目され、開発が進められている。このような
化合物半導体は、シリコン半導体に比べて高価である。
このため、館述した特定用途向けのＩＣと同様に少開多
品種で製造されることになり、数種の回路が同一のつ１
ハ内に形成されることがある。
品種で製造されることになり、数種の回路が同一のつ１
ハ内に形成されることがある。
このような場合には、同一のウェハ内のそれぞれのチッ
プ毎に回路構成やプロセス条件が異なる場合が多い。こ
のため、形成された集積回路をテストする場合には、そ
れぞれの回路構成やプロセス条件等の個別の情報に応じ
てテスト内容を設定する必要がある。
プ毎に回路構成やプロセス条件が異なる場合が多い。こ
のため、形成された集積回路をテストする場合には、そ
れぞれの回路構成やプロセス条件等の個別の情報に応じ
てテスト内容を設定する必要がある。
このため、！ｌｌ造時あるいは検査時において、同一ウ
ェハ内に形成されるそれぞれのチップの個別情報を認識
しなければならない。したがって、同一ウェハ内に数種
の回路が形成される少量多品種型のＩＣにあっては、そ
れぞれのチップ毎にそれぞれのチップの個別情報を表わ
す標識等が必要であった。
ェハ内に形成されるそれぞれのチップの個別情報を認識
しなければならない。したがって、同一ウェハ内に数種
の回路が形成される少量多品種型のＩＣにあっては、そ
れぞれのチップ毎にそれぞれのチップの個別情報を表わ
す標識等が必要であった。
（発明が解決しようとする課題）
しかしながら、従来の少量多品種型の集積回路が形成さ
れるチップにあっては、重連したようなそれぞれのチッ
プの個別情報を認識するためのものが形成されていなか
った。
れるチップにあっては、重連したようなそれぞれのチッ
プの個別情報を認識するためのものが形成されていなか
った。
このため、それぞれのチップ毎にプロセス条件やテスト
内容を外部から容易に認識することが極めて困難であっ
た。また、ウェハ内のそれぞれのチップを切断分離した
後にあっては、それぞれのチップの回路構成やプロセス
条件等の個別情報が不明になるおそれがある。
内容を外部から容易に認識することが極めて困難であっ
た。また、ウェハ内のそれぞれのチップを切断分離した
後にあっては、それぞれのチップの回路構成やプロセス
条件等の個別情報が不明になるおそれがある。
したがって、少量多品種型の集積回路にお（）る製造工
程及び検査工程の自動化が非常に困難であった。
程及び検査工程の自動化が非常に困難であった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、同一ウェハ内に形成される
複数種の集積回路のそれぞれのチップの個別情報を外部
から容易に認識して、周一ウェハ内に形成される複数種
の集積回路における製造工程及び検査工程の自動化を達
成し得る半導体装置を提供することにある。
、その目的とするところは、同一ウェハ内に形成される
複数種の集積回路のそれぞれのチップの個別情報を外部
から容易に認識して、周一ウェハ内に形成される複数種
の集積回路における製造工程及び検査工程の自動化を達
成し得る半導体装置を提供することにある。
［発明の構成１
（課題を解決するための手段）
上記目的を達成するために、この発明は、ウェハ内に形
成されたそれぞれのチップに、それぞれのチップの個別
情報を示す標識を形成して構成される。
成されたそれぞれのチップに、それぞれのチップの個別
情報を示す標識を形成して構成される。
（作用）
上記構成において、この発明は、製造工程及びテスト時
に、それぞれのチップの個別情報を読取り、読取った個
別情報にしたがって製造及びテストを行うようにしてい
る。
に、それぞれのチップの個別情報を読取り、読取った個
別情報にしたがって製造及びテストを行うようにしてい
る。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る半導体装置における
構成を示す図であり、ウェハ内に多数形成されるチップ
の概略構成を示す図である。
構成を示す図であり、ウェハ内に多数形成されるチップ
の概略構成を示す図である。
第１図において、チップ１は、その略中央部に集積回路
本体２が形成されており、集積回路本体２の周囲にリー
ド線（図示りず）を介して外部と接続されるパッド部３
が形成されている。このパッド部３は、その配置が同一
ウェハ内に形成されるチップ１にあっては同一となるよ
うに形成されている。これは、ウェハ状態で集積回路本
体２をテストする際に、ブローバの配置を変更すること
なく１度のテストで１枚のウェハ内に形成されたチップ
をテストするためである。
本体２が形成されており、集積回路本体２の周囲にリー
ド線（図示りず）を介して外部と接続されるパッド部３
が形成されている。このパッド部３は、その配置が同一
ウェハ内に形成されるチップ１にあっては同一となるよ
うに形成されている。これは、ウェハ状態で集積回路本
体２をテストする際に、ブローバの配置を変更すること
なく１度のテストで１枚のウェハ内に形成されたチップ
をテストするためである。
また、チップ１には、そのチップ１の個別情報を示す標
識となるバーコード４が隅部に設けられている。＜【お
、個別情報を示す標識は、バーコードでなくとも他の形
式であってもよく、例えば、同じチップ１内に形成され
たリソグラフィー用のマーカ５にその機能を持たせて兼
用するようにしてもよい。個別情報としては、例えば回
路の構成。
識となるバーコード４が隅部に設けられている。＜【お
、個別情報を示す標識は、バーコードでなくとも他の形
式であってもよく、例えば、同じチップ１内に形成され
たリソグラフィー用のマーカ５にその機能を持たせて兼
用するようにしてもよい。個別情報としては、例えば回
路の構成。
製造プロセスの条件、テスト時のテスト条件といったそ
れぞれのチップの個別な情報等である。なお、個別情報
は上記し・たちのに限ることなく、例えば回路特性等の
情報を含んでもよい。
れぞれのチップの個別な情報等である。なお、個別情報
は上記し・たちのに限ることなく、例えば回路特性等の
情報を含んでもよい。
このように構成されたチップ１は、同一のウェハ内に複
数形成される。例えば、４インチの１枚のＧａＡＳウェ
ハにＳ ＣＦ Ｌ （５ｏｕｒｃｅＣｏｕｐｌｅｄ
Ｆ Ｅ Ｔ Ｌ ｏｇｉｃ）回路とＤＣＦＬ （Ｑ
１ｒｅｃｔ Ｏ，ｏｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌ
ｏｇｉｃ）回路を用いた４ビツトのマルチプレクサ（
ＭＵＸ）、デマルチプレクサ（ＤＭＵＸ）、シフトレジ
スタ（ＳＲ）を混載したとする。
数形成される。例えば、４インチの１枚のＧａＡＳウェ
ハにＳ ＣＦ Ｌ （５ｏｕｒｃｅＣｏｕｐｌｅｄ
Ｆ Ｅ Ｔ Ｌ ｏｇｉｃ）回路とＤＣＦＬ （Ｑ
１ｒｅｃｔ Ｏ，ｏｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌ
ｏｇｉｃ）回路を用いた４ビツトのマルチプレクサ（
ＭＵＸ）、デマルチプレクサ（ＤＭＵＸ）、シフトレジ
スタ（ＳＲ）を混載したとする。
このような場合に、個別情報を示すバーコードは、例え
ば上記回路を構成するトランジスタのゲート電極と同じ
耐熱性金属の窒化タングステン（ＷＮｘ ）で形成され
ている。５ＣＦＬ回路からなるＭＵＸ、ＤＭＬＩＸ、５
Ｒ（７）バーコード４は、例えば１０００００００００
”、“０１０００ｏ ｏ ｏ ｏ ｏ ”、″１１０
０００００００°′とし、ＤＣＦＬ回路からなるＭＵＸ
、ＤＭＵＸ、５Ｒ１ｔ、例えば００１０００００００”
、１ｏｉｏ。
ば上記回路を構成するトランジスタのゲート電極と同じ
耐熱性金属の窒化タングステン（ＷＮｘ ）で形成され
ている。５ＣＦＬ回路からなるＭＵＸ、ＤＭＬＩＸ、５
Ｒ（７）バーコード４は、例えば１０００００００００
”、“０１０００ｏ ｏ ｏ ｏ ｏ ”、″１１０
０００００００°′とし、ＤＣＦＬ回路からなるＭＵＸ
、ＤＭＵＸ、５Ｒ１ｔ、例えば００１０００００００”
、１ｏｉｏ。
０００００ ”、０１１０００００００”とした。
このように形成されたバーコード４は、その個別情報が
例えばＨｅ！−Ｎｅレーザ光の照射による反射率の変化
として読取られる。′？ｌなわち、窒化ダンゲステンと
ＧａＡｓＦ、４４１ｉｉとのレーザ光の反射率の違いと
して個別情報が得られる。なお、バーコード化した個別
情報の読取りにあっては、上記に限ることはなく、例え
ばレーザ光の照射による熱波（１ノーマルウエーブ）の
振動を検出する熱波測定法を用いてもよい。
例えばＨｅ！−Ｎｅレーザ光の照射による反射率の変化
として読取られる。′？ｌなわち、窒化ダンゲステンと
ＧａＡｓＦ、４４１ｉｉとのレーザ光の反射率の違いと
して個別情報が得られる。なお、バーコード化した個別
情報の読取りにあっては、上記に限ることはなく、例え
ばレーザ光の照射による熱波（１ノーマルウエーブ）の
振動を検出する熱波測定法を用いてもよい。
このようにして個別情報が読取られるバー」−ドが設（
）られたチップ１が同一のウェハ内のずべてのチップに
適用されていると、製造工程にお（プる例えばイオン注
入時にあって、それぞれのチップ毎の個別情報を読取り
、読取った個別情報に応じてそれぞれのチップ毎にイオ
ン注入条件を変えることが可能となる。なお、同一ウェ
ハ内のツベてのチップがイオン注入に関する同一の個別
情報を有している場合には、つＩハ全面に対して同一条
件でイオン注入が行われる。このように、チップ毎にイ
オン注入条件を変更することは、ウェハ状態での異なる
特性を有するチップを集積化するにあたって、極めて有
効なものとなる。
）られたチップ１が同一のウェハ内のずべてのチップに
適用されていると、製造工程にお（プる例えばイオン注
入時にあって、それぞれのチップ毎の個別情報を読取り
、読取った個別情報に応じてそれぞれのチップ毎にイオ
ン注入条件を変えることが可能となる。なお、同一ウェ
ハ内のツベてのチップがイオン注入に関する同一の個別
情報を有している場合には、つＩハ全面に対して同一条
件でイオン注入が行われる。このように、チップ毎にイ
オン注入条件を変更することは、ウェハ状態での異なる
特性を有するチップを集積化するにあたって、極めて有
効なものとなる。
また、ウェハ状態での製造工程が終了した後、ウェハ状
態で形成された集積回路をテストする場合には、それぞ
れのチップ１に対して個別情報を読取り、読取った個別
情報に応じてそれぞれのチップ１毎にテスト条件を設定
することが可能となる。例えば、電源電圧にあっては、
５ＣＦＬ回路ｒは−５，２Ｖ程度、ＤＣＦＬ回路Ｆは２
Ｖ程度に設定される。また、回路構成によって、Ｊなわ
ち、ＭＵＸ、ＤＭＵＸ、ＳＲかに、Ｊ：、って−ｊスト
パターンを変更してテストを実行することが可能となる
。これにより、同一ウェハ内のすべてのチップにおいて
、プローブの配置が同一になるようにパッドが配置され
ていれば、１枚のウェハに対して一度の起動で、すべて
のチップ１を自動的にテストすることができるようにな
る。
態で形成された集積回路をテストする場合には、それぞ
れのチップ１に対して個別情報を読取り、読取った個別
情報に応じてそれぞれのチップ１毎にテスト条件を設定
することが可能となる。例えば、電源電圧にあっては、
５ＣＦＬ回路ｒは−５，２Ｖ程度、ＤＣＦＬ回路Ｆは２
Ｖ程度に設定される。また、回路構成によって、Ｊなわ
ち、ＭＵＸ、ＤＭＵＸ、ＳＲかに、Ｊ：、って−ｊスト
パターンを変更してテストを実行することが可能となる
。これにより、同一ウェハ内のすべてのチップにおいて
、プローブの配置が同一になるようにパッドが配置され
ていれば、１枚のウェハに対して一度の起動で、すべて
のチップ１を自動的にテストすることができるようにな
る。
さらに、ウェハをそれぞれのチップに切断分離してパッ
ケージした後、不良が発生した場合であっても、チップ
内に形成されたバーコードから得られる個別情報を読取
ることによって、そのチップのプロセス条件等が認識さ
れ、不良解析時の重要なデータとして用いることができ
る。これにより、信頼性評価を確実に行うことができる
ようになる。
ケージした後、不良が発生した場合であっても、チップ
内に形成されたバーコードから得られる個別情報を読取
ることによって、そのチップのプロセス条件等が認識さ
れ、不良解析時の重要なデータとして用いることができ
る。これにより、信頼性評価を確実に行うことができる
ようになる。
なお、この発明は上記実施例に限定されることはなく、
チップ内に形成される集積回路の集積度や基板の種類に
寄らず実施できることは勿論である。
チップ内に形成される集積回路の集積度や基板の種類に
寄らず実施できることは勿論である。
［発明の効果］
以上説明したように、この発明によれば、それぞれのチ
ップ毎にそれぞれのチップの個別情報を示す標識を形成
するようにしたので、それぞれのチップの個別情報を読
取り、読取った個別情報にしたがって製造条件、テスト
条件を変更するようにすれば、同一ウェハ内に複数の種
類のチップが形成された場合であっても、製造工程及び
検査工程を容易に自動化することが可能となる。
ップ毎にそれぞれのチップの個別情報を示す標識を形成
するようにしたので、それぞれのチップの個別情報を読
取り、読取った個別情報にしたがって製造条件、テスト
条件を変更するようにすれば、同一ウェハ内に複数の種
類のチップが形成された場合であっても、製造工程及び
検査工程を容易に自動化することが可能となる。
第１図はこの発明の一実施例に係る半導体装置の概略構
成を示ず図である。 １・・・チップ、 ２・・・集積回路本体、３・・・パ
ッド部、４・・・バーコード、５・・・リソグラフィ用
のマーカ。
成を示ず図である。 １・・・チップ、 ２・・・集積回路本体、３・・・パ
ッド部、４・・・バーコード、５・・・リソグラフィ用
のマーカ。
Claims (2)
- （１）ウェハ内に形成されたそれぞれのチップに、それ
ぞれのチップの個別情報を示す標識を形成したことを特
徴とする半導体装置。 - （２）前記標識は半導体装置の製造工程におけるリソグ
ラフィ工程で使用される位置合せ用のマーカであること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118790A JPH02299216A (ja) | 1989-05-15 | 1989-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118790A JPH02299216A (ja) | 1989-05-15 | 1989-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299216A true JPH02299216A (ja) | 1990-12-11 |
Family
ID=14745160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118790A Pending JPH02299216A (ja) | 1989-05-15 | 1989-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02299216A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19956107B4 (de) * | 1998-11-25 | 2008-01-24 | Komatsu Ltd. | Form einer durch einen Laserstrahl hergestellten Mikromarkierung und Verfahren zur Mikromarkierung |
| DE10025835B4 (de) * | 1999-11-22 | 2008-07-31 | Komatsu Ltd. | Mikropunktmarkierungsverfahren |
| US8993919B2 (en) | 2010-04-20 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Laser source and laser beam machine |
-
1989
- 1989-05-15 JP JP1118790A patent/JPH02299216A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19956107B4 (de) * | 1998-11-25 | 2008-01-24 | Komatsu Ltd. | Form einer durch einen Laserstrahl hergestellten Mikromarkierung und Verfahren zur Mikromarkierung |
| DE10025835B4 (de) * | 1999-11-22 | 2008-07-31 | Komatsu Ltd. | Mikropunktmarkierungsverfahren |
| US8993919B2 (en) | 2010-04-20 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Laser source and laser beam machine |
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