JPS63183689A

JPS63183689A - 半導体集積回路装置

Info

Publication number: JPS63183689A
Application number: JP62014059A
Authority: JP
Inventors: Toshiyuki Sakuta; 俊之作田; Hitoshi Tanaka; 均田中; Katsutaka Kimura; 木村　勝高
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1987-01-26
Filing date: 1987-01-26
Publication date: 1988-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、昇圧回路を有するグイナミンク型ＲＡＭなどに利用
して特に有効な技術に関するものである。

〔従来の技術〕

そのメモリアレイが、情報蓄積用キャパシタとアドレス
選択用のＭＯＳＦＥＴからなるいわゆる１棄子型メモリ
セルによって構成されるダイナミック型ＲＡＭがある。

このようなダイナミック型ＲＡＭにおいて、メモリセル
の情報蓄積用キャパシタに書込みあるいは再書込みを行
うときのハイレベルがアドレス選択用ＭＯ３ＦＥＴのし
きい値電圧によって低下するのを防止しまたメモリセル
の読み出し動作の高速化を図ることを目的として、ワー
ド線の選択レベルを回路の電源電圧以上に昇圧する方法
が採られる。この場合、ダイナミック型ＲＡＭに、昇圧
回路（ブートストラップ回路）が設けられる。

このような昇圧回路については、例えば、アイイーイー
イー　ジャーナル　オン　ツリラド　ステート　サーキ
ット（ＩＥＥＥ　　ＪｏｕｒｎａｌｏｆＳｏｌｉｄ　　
５Ｌａｔｅ　　Ｃ１ｒｃｕｉｔｓ　）のＶｏｌ、　５Ｃ
１６，Ｎｏ、５の４９２頁〜４９７頁に記載されている
。

〔発明が解決しようとする問題点〕ダイナミック型ＲＡＭが大記憶容量化され、その回路素
子の微細化が進むにしたがって、上記のような昇圧回路
を含むダイナミック型ＲＡＭの素子破壊が問題になって
いる。特に、回路の電源電圧を異常に高くすることによ
って行われるエージング試験などにおいては、昇圧回路
の出力信号が回路の電源電圧よりさらに高められること
によって、素子破壊を招きまた正常な試験を阻害する要
因となっている。

これに対処するため、先に本願発明者等は、回路の電源
電圧に応じて昇圧回路の昇圧レベルを制限する方法を考
えた。すなわち、第５図に示されるように、ブースト容
量Ｃｐとタイミング発生回路の出力ＭＯ３ＦＥＴＱＰ６
との間に伝送ゲートＭＯＳＦＥＴＱＮ７が設けられる。

このＭＯＳＦＥＴＱＮ７のゲートには、ＭＯＳＦＥＴＱ
Ｎ、１４及びＱＮ１５を介して、レベル制御回路ＬＶＣ
によって形成される制御電圧ＶＬが供給される０回路の
電源電圧が所定の電圧以下であるとき、第４図に示され
るように、この制御電圧ＶＬはほぼ電源電圧Ｖｃｃと同
じ電圧とされ、また回路の電源電圧が所定の電圧を超え
るとき、制御電圧ＶＬは直列形態とされる複数のＭＯＳ
ＦＥＴＱＮ２〜ＱＮ４の合成しきい値電圧によつて決ま
る最大電圧ＶＬｔｓａｘに制限される。

伝送ゲートＭＯ３ＦＥＴＱＮ？＋２）ゲート電圧ＶＣは
、例えば内部制御信号ｒａｓがハイレベルとされＭＯ３
ＦＥＴＱＰ６がオン状態となるときにセルフブーストさ
れるが、ダイオード形態とされるＭＯＳＦＥＴＱＮ１４
によって、ＶＬ＋ＶＴＨＮ（ＶＴＨＮはＮチャンネ７１
ｚＭＯ３ＦＥＴのしきい値電圧）の電圧にクランプされ
る。また、同様に、ＭＯ３ＦＥＴＱＮ７のゲート電圧Ｖ
Ｃが低下しようとすると、ダイオード形態のＭＯ３ＦＥ
ＴＱＮ１５によって、ゲート電圧ＶＣはＶＬ−ＶＴＨＮ
となる。制御電圧ＶＬが電源電圧Ｖｃｃによってクラン
プされまたＭＯＳＦＥＴＱＮ７のゲート電圧Ｖ（ＪＭＯ
ＳＦＥＴＱＮＩ　４及びＱＮ１５によって制限されるこ
とによって、ブースト容量Ｃｐに供給されるブースト電
圧Ｖｐは、最大時でも上記ＶＬ　ｌ１ａｘ以下とされる
。これにより、例えばエージング試験などにおいて回路
の電源電圧が異常に高くされる場合でも、ワード線の選
択レベルが必要以上に昇圧されることを防ぎ、回路素子
の破壊を防止しようとした。

ところが、本願発明者等がさらに研究を進めた結果、第
５図の回路には次のような問題点が残されていることが
明らかとなった。すなわち、ＭＯ８ＦＥＴＱＮ７のゲー
ト電圧ＶＣが変動しダイオード形態のＭＯＳＦＥＴＱＮ
１４又はＱＮ１５がオン状態となることによって、その
コンダクタンスが大きく変化することによって、レベル
制御回路ＬＶＣの回路特性が変化してしまう、このため
、制御電圧ＶＬのクランプレベルそのものが変動し、所
期の電圧制限機能が行われず、依然素子破壊のおそれが
あるものである。

この発明の目的は、昇圧レベルを制限し素子破壊の防止
を図９た昇圧回路を含む半導体集積回路装置を提供する
ことにある。

この発明の前記な′らびにその他の目的と新規な特徴は
、この明細書の記述及び添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
昇圧回路のブースト容量とタイミング発生部との間に伝
送ゲートＭＯ３ＦＥＴを設け、この伝送ゲートＭＯＳＦ
ＥＴのゲートと回路の電源電圧及び回路の接地電位との
間にそのゲートに所定の制御電圧を受けるＮチャンネル
型及びＰチャンネル型のクランプＭＯ３ＦＥＴをそれぞ
れ設けるものである。

〔作　　用〕

上記した手段によれば、伝送ゲートＭＯＳＦＥＴのゲー
ト電圧は、クランプＭＯＳＦＥＴのゲートに与えられる
制御電圧に従って制限される。したがって、どちらかの
クランプＭＯＳＦＥＴがオン状態となった場合でも、制
御電圧を形成するレベル制御回路がその特性に影響を受
けることはない。このため、制御電圧は安定化され、昇
圧回路の昇圧レベルは回路の電源電圧が所定の電圧以上
となることによって制限され、素子破壊を防止すること
ができる。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例の回路ブロック図が示されている。同図の
各回路素子は、公知のＣＭＯ５築積回路の製造技術によ
って、特に制限されないが、単結晶シリコンからなる１
個の半導体基板上に形成される。以下の図において、チ
ャンネル（バンクゲート）部に矢印が付加されたＭＯＳ
ＦＥＴはＰチャンネル型であって、矢印の付加されない
ＮチャンネルＭＯ３ＦＥＴと区別される。

第２図において、メモリアレイＭ−ＡＲＹは、特に制限
されないが、２交点く折り返しビット線）方式とされ、
同図の垂直方向に配置されるｍ＋１本のワード線ＷＯ〜
Ｗｍと同図の水平方向に配置されるｎ＋１組の相補デー
タ線ＤＯ・ＤＯ〜Ｄｎ−ττ及びこれらのワード線と相
補データ線の交点に格子状に配置される（ｍ＋１）Ｘ　
（ｎ＋１）個のメモリセルによって構成される。

各メモリセルは、直列形態とされる情報蓄積用キャパシ
タＣｓ及びＮチャンネル型のアドレス選択用ＭＯ３ＦＥ
ＴＱｍによって構成される。同一の列に配置されるｍ＋
１個のメモリセルの入出力ノードは、対応する相補デー
タ線ＤＯ・丁■〜Ｄｎ−１７百に、所定の規則性をもっ
て結合される。

また、同一の行に配置されるｎ＋１個のメモリセルのア
ドレス選択用ＭＯ３ＦＥＴのゲートは、対応するワード
線ＷＯ〜Ｗｍに結合される。

メモリアレイＭ−ＡＲＹを構成する各相補データ線は、
その一方においてプリチャージ回路ＰＣの対応するプリ
チャージＭＯＳＦＥＴを経て、センスアンプ回路ＳＡの
対応する単位回路ＵＳＡＯ〜ＵＳＡｎに結合される。

プリチャージ回路ＰＣは、相補データ線ＤＯ・７丁ない
しＤｎ−Ｉｒτの非反転信号線及び反転信号線の間にそ
れぞれ設けられるｎ＋１個のＮチャンネル型のスイッチ
ＭＯＳＦＥＴＱＩ　７〜Ｑ１８により構成される。これ
らのスイッチＭＯＳＦＥＴＱ１７〜Ｑ１Ｂのゲートには
、チップ非選択状態においてハイレベルとされるプリチ
ャージ用タイミング信号φｐｃが供給される。プリチャ
ージ回路ｐｃのスイッチＭＯ３ＦＥＴＱ１７〜Ｑ１Ｂは
、ダイナミック型ＲＡＭの非選択状態において一斉にオ
ン状態となり、前回のメモリアクセスにおいてハイレベ
ル又はロウレベルとされた各相補データ線の非反転信号
線及び反転信号線を短絡する。

これにより、各相補データ線の両信号線のレベルは、電
源電圧Ｖｃｃの約１／２のようなハーフプリチャージレ
ベルとする。

このハーフプリチャージ方式では、ハイレベル又はロウ
レベルとされた各相補データ線の両信号線を単に短絡す
ることでハーフプリチャージレベルが形成されるため、
低消費電力化が図られる。

また、後述するセンスアンプ回路ＳＡの増幅動作におい
て、各相補データ線の電位は上記ハーフプリチャージレ
ベルからハイレベル又はロウレベルに向かってコモンモ
ードで変化するため、読み出し動作を高速化できるとと
もに、容量カップリングなどにより発生するノイズレベ
ルを低減することができる。

センスアンプ回路ＳＡは、単位回路ＵＳＡＯ（ＵＳＡｎ
）に代表されるように、ＰチャンネルＭＯＳＦＥＴＱ３
．Ｑ４　（Ｑ５．Ｑ６）及びＮチャンネルＭＯ３ＦＥＴ
ＱＩ　１．Ｑｌ　２　（Ｑｌ　３．Ｑｌ４）からなるＣ
ＭＯＳラッチ回路により構成される。これらのＣＭＯＳ
ラッチ回路の入出力ノードは、対応する相補データ線Ｄ
Ｏ・Ｄｏ（Ｄｎ・σ１）に結合される。また、上記ラン
チ回路には、特に制限されないが、並列形態のＰチャン
ネルＭＯ３ＦＥＴＱＩ、Ｑ２からなるセンスアンプ駆動
回路を通して電源電圧Ｖｃｃが供給され、並列形態のＮ
チャンネルＭＯＳＦＥＴＱＩ　５．Ｑｌ　６からなるも
う一つのセンスアンプ駆動回路を通して回路の接地電圧
が供給される。これらのセンスアンプ駆動回路は、同じ
メモリマント内の他の列に対応して同様に設けられるセ
ンスアンプ回路ＳＡの単位回路に対して共通に用いられ
る。つまり、同じメモリマント内の各単位回路を構成す
るＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦ
ＥＴのソースは共通ソース線ＰＳ又はＮＳにそれぞれ共
通接続される。センスアンプ駆動回路を構成するＭＯＳ
ＦＥＴＱＩ及びＱｌ５は、一方のＭＯ３ＦＥＴＱ２及び
Ｑｌ６に比較して、小さなコンダクタンスを持つように
される。

センスアンプ駆動回路のＭＯＳＦＥＴＱＩ及びＱｌ５の
ゲートには、タイミング制御回路ＴＣから相補タイミン
グ信号φｐａｌ及び“ｉ”ｉｉ’ｉＴがそれぞれ供給さ
れ、ＭＯＳＦＥＴＱ２及びＱｌ６のゲートには、上記相
補タイミング信号φｐａｌ及びＴｉＴにやや遅れて形成
される相補タイミング信号φｐａ２及び６５丁がそれぞ
れ供給される。これにより、センスアンプＳＡの増幅動
作は２段階に分けて行われる。すなわち、相補タイミン
グ信号φｐａ１及びＴｉＴが形成される第１段階におい
て、対応する一対の相補データ線を介して与えられる選
択されたメモリセルの微小読み出し信号は、比較的小さ
いコンダクタンスのＭＯＳＦＥＴＱＩ及びＱｌ５による
電流制限作用によって不所望なレベル変動を受けること
なく、センスアンプ回路ＳＡの対応する単位回路によっ
てそれぞれ増幅される。

センスアンプ回路の増幅動作によって相補データ線の両
信号線間の電位差がある程度大きくされた後、相補タイ
ミング信号φｐａ２及び１１１−が形成され、センスア
ンプ回路ＳＡの増幅動作は第２段階に入る。これにより
、比較的大きなコンダクタンスを持つＭＯ３ＦＥＴＱ２
及びＱｌ６がオン状態となる。センスアンプ回路ＳＡの
増幅動作は、ＭＯＳＦＥＴＱ２及びＱｌ６の比較的大き
な電流供給能力によって速（され、各相補データ線の両
信号線のレベルは急速にハイレベル又はロウレベルに拡
大される。このようにセンスアンプ回路ＳＡの増幅動作
を２段階に分けて行わせることによって、相補データ線
の不所望なレベル変化を防止しつつ、記憶データの高速
読み出しを行うことができる。

各相補データ線は、その他方において、カラムスイッチ
Ｃ８Ｗの対応するスイッチＭＯＳＦＥＴを介して、選択
的に相補共通データ線ＣＤ　−ＣＤに接続される。

カラムスイッチＣ５Ｗは、相補データ線ＤＯ・１了〜Ｄ
ｎ−Ｄｎ°に対応して設けられゝるｎ＋１対のスイッチ
ＭＯ３ＦＥＴＱ１９・Ｑ２０〜Ｑ２１・Ｑ２２により構
成される。これらのスイッチＭＯＳＦＥＴの一方の端子
は、相補共通データ線の非反転信号線ＣＤ又は反転信号
線ＣＤに共通に結合される。また、各スイッチＭＯＳＦ
ＥＴ対のゲートはそれぞれ共通接続され、カラムアドレ
スデコーダＣＤＣＲから対応するデータ線選択信号ＹＯ
〜Ｙｎがそれぞれ供給される。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスデ
コーダＣＡＤＢから供給される相補内部アドレス信号ｉ
ｙＯ〜ａｙｉ（ここで例えば外部アドレス信号ＡＹＯと
同゛相の内部アドレス信号ａｙＯ及び逆相の内部アドレ
ス信号ａｙＱをあわせて相補内部アドレス信号ａｙＱの
ように表す、以下同じ）をデコードし、タイミング制御
回路ＴＣから供給されるデータ線選択タイミング信号φ
ｙに従って、上記データ線選択信号ＹＯ〜Ｙｎを形成し
、カラムスイッチＣ８Ｗに供給する。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａ
ｔを介して供給されるＹアドレス信号ＡＹＯ−ＡＹｉを
受け、相補内部アドレス信号ａｙＯ〜土ｙｌを形成して
カラムアドレスデコーダＣＤＣＨに供給する。この実施
例のダイナミック型ＲＡＭは、カラムアドレスを指定す
るためのＹアドレス信号ＡＹＯ〜ＡＹｉとロウアドレス
を指定するためのＸアドレス信号ＡＸＯ〜ＡＸｉが共通
の外部端子ＡＯ〜Ａｉを介して供給されるいわゆるアド
レスマルチプレクス方式を採っている。したがって、外
部から制御信号として供給されるロウアドレスストロー
ブ信号ＲＡＳの立ち下がりに同期してＸアドレス信号Ａ
ＸＯ〜ＡＸｉが、またカラムアドレスストローブ信号Ｃ
ＡＳの立ち下がりに同期してＹアドレス信号ＡＹＯ〜Ａ
ＹＬがそれぞれ供給される。このため、カラムアドレス
バッファＣＡＤＢは、タイミング制御回路ＴＣにおいて
カラムアドレスストローブ信号ＣＡＳの立ち下がりを検
出して形成されるタイミング信号φａｃに従って、外部
端子ＡＯ〜Ａｔに供給されるＹアドレス信号ＡＹＯ〜Ａ
Ｙｉを取り込みそれを保持するとともに、相補内部アド
レス信号ａｙＯ−土ｙｉ形成し、上記カラムアドレスデ
コーダＣＤＣＲに供給する。

一方、メモリアレイＭ−ＡＲＹを構成するワード線ＷＯ
〜Ｗｍは、４本のワード線を１群とする（ｍ＋１）／４
組のワード線群に分割される。各ワード線群を構成する
４本のワード線は、ワード線群ごとに対応して設けられ
る２次ロウアドレスデコーダＲＤＣＲ２の単位回路ＵＤ
ＣＲ２０−ＵＤＣＲ２にの対応するワード線駆動ＭＯＳ
　Ｆ　ＥＴＱ３０〜Ｑ３３ないしＱ４４〜Ｑ４°７にそ
れぞれ結合される。

この実施例のダイナミック型ＲＡＭには、１次ロウアド
レスデコーダＲＤＣＲ］及び２次ロウアドレスデコーダ
ＲＤＣＲ２が設けられ、そのロウ系選択回路は２段構成
とされる。

１次ロウアドレスデコーダＲＤＣＲＩには、ロウアドレ
スバッファＲＡＤＢから下位２ピントの相補内部アドレ
ス信号ａｘＱ及びａｘｌが供給される。また、１次ロウ
アドレスデコーダＲＤＣＲ１には、後述するタイミング
制御回路ＴＣのタイミング発生回路φｘＧにより形成さ
れるワード線選択タイミング信号φＸが供給される。こ
のワード線選択タイミング信号φＸのハイレベルは、例
えば＋８■のような比較的高いレベルとされる。

１次ロウアドレスデコーダＲＤＣＲ１は二下位２ビット
の相補内部アドレス信号ａｘＯ及び土ｘ１をデコードし
、ワード線選択タイミング信号φＸ００〜φｘｌｌを形
成して２次ロウアドレスデコーダＲＤＣＲ２に供給する
。特に制限されないが、ワード線選択タイミング信号φ
ｘ００は反転内部アドレス信号ｒマて及びａｘＬがとも
に論理／’％イレベルである時に形成され、同様にワー
ド線選択タイミング信号φｘｌＯは反転内°部アドレス
信号ａｇ。

及び非反転内部アドレス信号ａｘｌが、φｘｏ１は非反
転内部アドレス信号ａＸＯ及び反転内部アドレス信号ａ
Ｘゴが、またφＸｌｌは非反転内部アドレス信号ａｘｏ
及びａｘｌが、それぞれともにノ＼イレベルである時に
ハイレベルとされる。また、これらのワード線選択タイ
ミング信号φＸＯＯ〜φｘｌｌのハイレベルは、上記ワ
ード線選択タイミング信号φＸの比較的高いハイレベル
をそのまま伝承する。これにより、メモリセルに対する
論理“１”すなわちハイレベルの書き込み又は再書き込
みが行われるとき、データ線のハイレベルがアドレス選
択用ＭＯＳＦＥＴのしきい値電圧によって低下するのを
防止し、あわせて情報蓄積用キャパシタの情報蓄積量を
大きくすることができる。

一方、２次ロウアドレスデコーダＲＤＣＲ２は、ロウア
ドレスバッファＲＡＤＢから供給される上位の相補内部
アドレス信号ａｘ２〜ａｘｉをデコードし、上記ワード
線群を選択するためのワード線群選択信号を形成する。

また、これらのワード線群選択信号と上記１次ロウアド
レスデコーダＲＤＣＲ１から供給されｐワード線選択タ
イミング信号φＸＯＯ〜φｘｌｌを組み合わせることに
よって、Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定される一
本のワード線を対応するワード線駆動ＭＯＳＦＥＴによ
って選択状態とする。第１図には、２次ロウアドレスデ
コーダＲＤＣＲ２のワード線ＷＯ〜Ｗ３からなる第１番
目のワード線群とワード線Ｗ−一３〜Ｗｍからなる第に
＋１番目のワード線群に対応する単位回路ＵＤＣＲ２０
及びＵＤＣＲ２にの具体的な回路が例示的に示されてい
る。

２次ロウアドレスデコーダＲＤＣＲ２の単位回路ＵＤＣ
Ｒ２０（υＤＣＲ２ｋ）は、それぞれのゲートに非反転
内部アドレス信号ａ！２〜ａｘｉ及び反転内部アドレス
信号ａｘ２〜ａｘｉがその与えられたアドレスに従うて
組み合わされて供給される直列形態のＮチャンネルＭＯ
３ＦＥＴＱ２４〜Ｑ２５（Ｑ３８〜Ｑ３９）と並列形態
のＰチャンネルＭＯＳＦＥＴＱ７〜Ｑ８　（Ｑ９〜ＱＩ
Ｇ）とからなるＣＭＯＳナントゲート回路を含む。

これらの直列ＭＯ３ＦＥＴ及び並列ＭＯ３ＦＥＴの共通
接続ノードは、このナントゲート回路の出力ノードとさ
れ、インパーク回路ＮＤＩ　（ＮＤ２）の入力端子に結
合される。また、これらの出力ノードは、各ワード線と
回路の接地電位との間に設けられるＮチャンネルＭＯ３
ＦＥＴＱ３４〜Ｑ３７（Ｑ４８〜Ｑ５１）の共通接続さ
れたゲートに結合される。ナントゲート回路の出力ノー
ドの電位は、ナントゲート回路を構成する各ＭＯ３ＦＥ
Ｔのゲートに所定の組み合わせとされて供給される全て
の内部アドレス信号が論理ハイレベルであるとき、すな
わち相補内部アドレス信号ａｘ２〜ａｘｉが対応するワ
ード線群を指定するアドレスとなワたとき、論理ロウレ
ベルとなる。すなわち、対応する内部アドレス信号が論
理ハイレベルとなることで、直列形態のＮチャンネルＭ
Ｏ３ＦＥＴＱ２４〜Ｑ２５（Ｑ３８〜Ｑ３９）は全てオ
ン状態となり、また並列形態のＰチャンネルＭＯＳＦＥ
ＴＱ７〜Ｑ８　（Ｑ９〜ＱＩＯ）は全てオフ状態となる
。これにより、ナントゲート回路の出力ノードは直列形
態のＮチャンネルＭＯＳＦＥＴを介して回路の接地電位
に引き抜かれ、論理ロウレベルとなる。この出力ノード
のロウレベルの出力信号はインバータ回路ＮＤＩ　（Ｎ
Ｄ２）によつて反転され、Ｎチャンネル型のカットＭＯ
ＳＦＥＴＱ２６〜Ｑ２９（Ｑ４０〜Ｑ４３）を介して、
Ｎチャンネル型の駆動ＭＯ８ＦＥＴＱ３０〜Ｑ３３（Ｑ
４４〜Ｑ４７）のゲートに伝えられる。

これらの駆動ＭＯ３ＦＥＴＱ３０〜Ｑ３３（Ｑ４４〜Ｑ
４７）のソースは、ワード線駆動の対応するワ・−ド線
ＷＯ〜Ｗ３　　（Ｗｗ−３〜Ｗ　ｍ　）にそれぞれ結合
され、そのドレインには対応するワード１ｎｉｎ択タイ
ミング信号φＸＯＯ〜φｘｌｌがそれぞれ供給される。

これにより、２次ロウアドレスデコーダＲＤＣＲ２の各
単位回路では、相補内部アドレス信号土ｘ２〜ａｘｉが
その単位回路を指定するアドレスとなりかつ相補内部ア
ドレス信号１ｘＯ及び土ｘ１がワード線群内の対応する
ワード線を指定するアドレスとなることで、指定される
１本のワード線が選択状態とされる。このとき、このワ
ード線には、対応するワード線駆動ＭＯ３ＦＥＴを介し
て、対応するワード線選択タイミング信号φｘ００〜φ
Ｘｌｌのハイレベルの選択レベルが伝達される。

カットＭＯ３ＦＥＴＱ２６〜Ｑ２９（Ｑ４０〜Ｑ４３）
は、上記ワード線駆動ＭＯ８ＦＥＴＱ３Ｏ〜Ｑ３３（Ｑ
４４〜Ｑ４７）によって比較的高いハイレベルとされる
ワード線選択信号が伝達されるとき、そのゲートに容量
結合によりて誘起される比較的高いハイレベルによって
オフ状態となり、対応する駆動ＭＯ３ＦＥＴＱ３０〜Ｑ
３３（Ｑ４４〜Ｑ４７）がオフ状態となることを防止す
る。また、各ワード線と回路の接地電位との間に設けら
れるＮチャンネルＭＯ３ＦＥＴＱ３４〜Ｑ３７（Ｑ４８
〜Ｑ５１）は、各ワード線群の非選択状態において対応
するナントゲート回路の出力ノードがハイレベルとなる
ことによってオン状態となり、対応するワード線のレベ
ルを確実に回路の接地電位のようなロウレベルとする。

対応するワード線群が選択状態となり対応するナントゲ
ート回路の出力ノードがロウレベルになると、これらの
ＭＯＳＦＥＴＱ３４〜Ｑ３７（Ｑ４８〜Ｑ５１）はすべ
てオフ状態となる。

ロウ系の選択回路を以上のような２段構成とすることで
、ロウアドレスデコーダＲＤＣＲ２の単位回路のピッチ
（間隔）とワード線のピッチを合わせることができ、半
導体基板上のレイアウトを効率的なものとすることがで
きる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、そ
れを保持するとともに、相補内部アドレス信号ａｘＱ〜
ａｘｉを形成して、上記１次ロウアドレスデコーダＲＤ
ＣＲ１及び２次ロウアドレスデコーダＲＤＣＲ２に供給
する。

ところで、この実！！！！ｆＮのダイナミック型ＲＡＭ
には、メモリセルの記憶データを所定の周期内に読み出
し、再書き込みするための自動リフレッシュモードが設
けられ、この自動リフレッシュモードにおいてリフレッ
シュすべきワード線を順次指定するためのリフレッシュ
アドレスカウンタＲＥＦＣが設け・られる、アドレスマ
ルチプレクサＡＭＸは、タイミング制御回路ＴＣから供
給されるタイミング信号φｒｅｆに従って、外部端子Ａ
Ｏ〜Ａｉを介して供給されるＸアドレス信号ＡＸＯ〜Ａ
Ｘｉ又はリフレッシュアドレスカウンタＲＥＦＣから供
給されるリフレッシエアドレス信号ｃｘＱ〜ｃｘｉを選
択し、ロウアドレス信号としてロウアドレスバッファＲ
ＡＤＢに伝達する。すなわち、タイミング信号φｒｅｆ
がロウレベルとされる通常のメモリアクセスモードにお
いて、外部端子ＡＯ〜Ａ１を介して外部の装置から供給
されるＸアドレス信号ＡＸＯ〜ＡＸｉを選択し、タイミ
ング信号φｒｅｆがハイレベルとされる自動リフレッシ
ュモードにおいて、リフレッシュアドレスカウンタＲＥ
ＦＣから出力されるリフレッシュアドレス信号ＣＸＯ〜
ｃｘｉを選択する。

Ｘアドレス信号Ａ　Ｘ−０〜ＡＸｉは、外部から制御信
号として供給されるロウアドレスストローブ信号ＲＡＳ
の立ち下がりに同期して供給される。

このため、ロウアドレスバッファＲＡＤＢによるロウア
ドレス信号の取り込みは、タイミング制御回路ＴＣにお
いてロウアドレスストローブ信号ＲＡＳの立ち下がりを
検出することによって形成されるタイミング信号φａｒ
に従って行われる。

共通相補データＭＡＣＤ−τ丁には、メインアンプＭＡ
の入力端子が結合されるとともに、データ大カバフファ
ＤＩＢの出力端子が結合される。また、相補共通データ
線の非反転信号線ＣＤ及び反転信号線で百の間には、Ｎ
チャンネル型のプリチャージＭＯ３ＦＥＴＱ２３が設け
られる。プリチャージＭＯＳＦＥＴＱ２３のゲートには
、上述のタイミング信号φｐｃが供給される。プリチャ
ージＭＯ３ＦＥＴＱ２３は、タイミング信号φｐＣが論
理ハイレベルとされるダイナミック型ＲＡ　Ｍの非選択
状態においてオン状態となり、相補共通データ線ＣＤ　
−ＣＤの両信号線を短絡する。これにより、相補共通デ
ータ線ＣＤ−σ百の両ｆＲ号線のレベルは、電源電圧Ｖ
ｃｃの約１／２となるようなハーフプリチャージレベル
となる。

メインアンプＭＡは、選択された相補データ線から相補
共通データ線ＣＤ−τ百を介して伝達される２値読み出
し信号をさらに増幅し、データ出力バッファＤＯＢに伝
える。データ出力バッファＤＯＬ３は、ダイナミック型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｒによって動
作状態とされ、メインアンプＭＡの出力信号を出力端子
Ｄｏａｔから外部の装置に出力する。ダイナミック型Ｒ
ＡＭの非選択状態及び書き込み動作モードにおいて、デ
ータ出力バッファＤＯＢの出力はハイインピーダンス状
態とされる。

データ入カバソファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷによって動作状態と
され、入力端子Ｄｉｎを介して外部の装置から供給され
る書き込みデータを相？ｉｉｉ！ｌＦき込み信号とし、
相補共通データ線ＣＤ−ＣＤに伝達する。ダイナミック
型ＲＡＭの非選択状態及び読み出し動作モードにおいて
、データ入カバソファＤＩＢの出力はハイインピーダン
ス状態とされる。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣを
計数し、リフレッシュすべきワード線のアドレスを指定
する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号Ｒτ丁、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥにより、上記各種のタイミング信号を形成し、各回
路に供給する。

第１図には、ｊ＠２図のダイナミック型ＲＡＭのタイミ
ング制御回路゛ｒＣに含まれるワード線選択タイミング
信号発生回路φｘＧ及びレベル制御回路１．　Ｖ　Ｃの
一実施例の回路図が示されている。特に制服されないが
、レベル制御回路ＬＶＣは、このダイナミック型ＲＡＭ
に内蔵される複数の昇圧回路によって、共通に用いられ
る。

ワード線選択タイミング信号発生回路φｘＧは、タイミ
ング制御回路ＴＣ内の他のタイミング発生回路から供給
される非反転内部制御信号ｒａｓに従って、ワード線選
択タイミング信号φＸを形成する。ワード線選択タイミ
ング信号発生回路φＸＧは、ブートストラップ型の昇圧
回路を含むため、このワード線選択タイミング信号発生
回路φｘＧによって形成されるワード線選択タイミング
信号φＸのハイレベルは、回路の電源電圧Ｖｃｃよりも
昇圧回路のブースト電圧分高くされる。昇圧回路のブー
スト電圧は、レベル制御回路ＬＶＣにより形成される制
御電圧ＶＬに従って設定される。制御電圧ＶＬは、回路
の電源電圧Ｖｃｃが上昇することによって高（されるが
、電源電圧Ｖｃｃが所定の電圧を超えると、その最大電
圧ＶＬｍａｘでクランプされる。これにより、ワード線
選択タイミング信号φＸのハイレベルは制限され、素子
破壊が防止される。

第１図において、タイミング制御回路ＴＣの図示されな
い他のタイミング発生回路によって形成される内部制御
信号ｒａｓは、インバータ回路Ｎｌ及びＮ４の入力端子
に供給される。この内部制御信号ｒａｓは、このダイナ
ミック型ＲＡＭに制御信号として供給されるロウアドレ
スストローブ信号ＲＡＳをもとに形成され、ダイナミッ
ク型ＲＡＭの非選択状態において論理ロウレベルとされ
またダイナミック型ＲＡＭの選択状態において論理ハイ
レベルとされる。インバータ回路Ｎ１は、直列形態とさ
れるインバータ回！８Ｎ２及びＮ３とともに第１の遅延
回路を構成する。また、インバータ回路Ｎ４は、同様に
直列形態とされるインバータ回路Ｎ５及びＮＧとともに
、第２の遅延回路を構成する。インバータ回路Ｎ１−Ｎ
３からなる第１の遅延回路の遅延時間は、インバータ回
路Ｎ４〜Ｎ６からなる第２の遅延回路の遅延時間より大
きくされる。

インバータ回路Ｎ３の出力信号すなわち第１の遅延回路
の出力信号は、反転遅延信号ｄｒ２とされる。また、イ
ンバータ回路Ｎ６の出力信号すなわち第２の遅延回路の
出力信号は、反転遅延信号ｄｒｌとされる。

第１の遅延回路から出力される反転遅延信号ｄｒ２は、
ＰチャンネルＭＯ３ＦＥＴＱＰ６及びＮチャンネルＭＯ
ＳＦＥＴＱＮ９のゲートに供給される。ＭＯ３ＦＥＴＱ
Ｐ６のソースには回路の電源電圧Ｖｃｃが供給され、そ
のドレインは、伝送ゲートＭＯ３ＦＥＴＱＮ７を介して
、ブースト容量Ｃｐの一方の電極に結合される。また、
ＭＯＳＦＥＴＱＰ６のドレインと回路の接地電位との間
には、そのゲートにプリチャージ信号ｐｃを受けるＮチ
ャンネルＭＯ３ＦＥＴＱＮ８が設けられる。

一方、ＭＯ３ＦＥＴＱＮ９のソースは回路の接地電位に
結合され、七〇ドレインは上記ブースト容量Ｃｐの一方
の電極に結合される。また、このＭＯＳＦＥＴＱＮ９に
は、そのゲートに上記プリチャージ信号ｐｃを受けるＮ
チャンネルＭ　ＯＳ　Ｆ　ＥＴＱＮＩＯが並列形感に設
けられる。プリチャージ１１号ｐｃは、このダイナミッ
ク型ＲＡＭの非選択状態において論理ハイレベルとされ
、このダイナミック型ＲＡ　Ｍが選択状態にされること
で論理ロウレベルとされる。ダイナミック型ＲＡＭが非
選択状態となりプリチャージ信号ｐｃが論理ハイレベル
とされることで、ＭＯ３ＦＥＴＱＮ８及びＱＮＩＯがと
もにオン状態となり、ＭＯ３ＦＥＴＱＰ６のドレイン電
圧及び上記ブースト容ｔｉｃｐの一方の電極の電圧をロ
ウレベルとする。また、反転遅延信号ｄｒ２がハイレベ
ルとされる間、同様にＭＯ３ＦＥＴＱＮ９がオン状態と
なり、ブースト容量Ｃｐの一方の電極を回路の接地電位
に接続する。

ブースト容量Ｃｐの他方の電極と回路の１ｉ源電圧Ｖｃ
ｃとの間には、そのゲートに上記プリチャージ信号ｐｃ
を受けるＮチャンネルＭＯ３ＦＥＴＱＮｉｌが設けられ
る。また、ブースト容量Ｃｐの他方の電極とこのワード
線選択タイミング信号発生回路φｘＧの出力端子との間
には、ＰチャンネルＭＯＳＦＥＴＱＰ７が設けられる。

このＭＯ８Ｆ”ＥＴＱＰ７のゲートには、上記反転遅延
信号ｄｒ１が供給される。ＭＯＳＦＥＴＱＰ７のバック
ゲートは、そのソースに共通接続される。

ＭＯＳＦＥＴＱＮＩ　１は、上記プリチャージ信号ｐｃ
がハイレベルとされるダイナミック型ＲＡＭの非選択状
態においてオン状態となり、ブースト容−Ｃｐの他方の
電極の電圧を電源電圧Ｖｃｃのようなハイレベルにプリ
チャージする。ダイナミック型ＲＡＭＩＪ＜選択状態と
なりプリチャージ信号ｐｃがロウレベルとなることで、
ＭＯ３ＦＥＴＱＮｉｌはオフ状態となる。

ワード線選択タイミング信号発生回路φｘＧの出力端子
φＸと回路の接地電位との間には、直列形態のＮチャン
ネルＭＯ３ＦＥＴＱＮＩ　２及びＱＮ１３が設けられる
。ＭＯＳＦＥＴＱＮＩ　２のゲートには、定常的に回路
の電源電圧Ｖｃｃが供給されルｅ　コｋＬニより、ＭＯ
ＳＦＥＴＱＮＩ　２は、通常オン状態とされる。ワード
線選択タイミング信号発生回路φｘＧからブーストされ
たワード線選択タイミング信号φＸが出力されるとき、
ＭＯ５ＦＥ’ｒＱＮ１２はオフ状態となり、ＭＯＳＦＥ
ＴＱＮＩ３とともに昇圧された出力電圧を分圧し、ＭＯ
５ＦＥｉ”Ｑ１３の素子破壊を防ぐ作用を持つ。

ＭＯＳＦＥＴＱＮＩ　３のゲートには、上記反転遅延信
号ｄｒｌが供給される。

ところで、上記伝送ゲートＭＯ８ＦＥＴＱＮ７のゲート
と回路の電源電圧Ｖｃｃとの間には、Ｎチャンネル型の
クランプＭＯＳＦＥＴＱＮ６　（第１のＭ、０５ＦＥＴ
）が設けられる。また、ＭＯＳＦＥＴＱＮ７のゲートと
回路の接地電位との間には、Ｐチャンネル型のクランプ
ＭＯＳＦＥＴＱＰ５　（第２のＭＯＳＦＥＴ）が設けら
れる。これらのＭＯＳＦＥＴＱＮ６及びＱＰ５のゲート
は共通接続され、さらにサージ吸収用キャパシタＣｓの
一方の電極に結合される。このキャパシタＣ３の一方の
電極の電位は、制御電圧ＶＬとされる。キャパシタＣ３
の他方の電極は、回路の接地電位に結合される。キャパ
シタＣ３の一方の電極と回路の電源電圧Ｖｃｃとの間に
は、そのゲートが回路の接地電位に結合されるＰチャン
ネルＭＯ３ＦＥＴＱＰ４が設けられる。このＭＯＳＦＥ
ＴＱＰ４のコンダクタンスは、比較的小さくなるように
設計される。ＭＯ３ＦＥＴＱＰ４は、そのゲートが回路
の接地電位に結合されることによって通常オン状態とな
り、制御電圧ＶＬのノードがフローティング状態となる
ときそのレベルをｌｉ源電圧Ｖｃｃに安定化させる作用
を持つ。

キャパシタＣ３の一方の電極と回路の電源電圧Ｖｃｃ及
び接地電位との間には、ＮチャンネルＭＯＳＦＥＴＱＮ
５及びＰチャンネルＭＯＳ　Ｆ　ＥＴＱＰ３がそれぞれ
設けられる。このＭＯ３ＦＥＴＱＮ５のゲートと回路の
電源電圧ＶＣＣとの間には、そのゲートが回路の接地電
位に供給されるＰチャンネルＭＯＳＦＥＴＱＰＩが設け
られる。また、ＭＯＳＦＥＴＱＮ５（７）ゲートと上記
ＭＯＳＦＥＴＱＰ３のゲートとの間には、Ｐチャンネル
ＭＯＳＦＥＴＱＰ２が設けられる。このＭＯＳＦＥＴＱ
Ｐ２は、そのゲートとドレインが結合されことによって
ダイオード形態とされる。ＭＯＳＦＥＴＱＰ３のゲート
と回路の接地電位との間には、直列形態のＮチャンネル
ＭＯＳＦＥＴＱＮ２〜ＱＮ４が設けられる。特に制限さ
れないが、これらの直列ＭＯ３ＦＥＴの数は例えば９個
とされ、その合成しきい値電圧ＶＴＨＨは例えば５．５
ｖと程度とされる。これらの直列ＭＯ３ＦＥＴには、そ
のゲートが回路の電源電圧Ｖｃｃに結合されるＮチャン
ネルＭＯ３ＦＥＴＱＮＩが設けられる。ＭＯＳＦＥＴＱ
ＮＩは、そのコンダクタンスが比較的小さくなるように
設計される。

第４図には、このレベル制御回路ＬＶＣの一実施例の出
力特性図が示されている。同図の横軸は、回路の電源電
圧Ｖｃｃの電圧値が示され、その縦軸には、レベル制御
回路ＬＶＣによって形成される制御電圧ＶＬの電圧値が
示される。第１図及び第４図をもとに、まずレベル制御
回路ＬＶＣの動作の概要を説明する。

回路の電源電圧Ｖｃｃが例えば通常の＋５ｖのような比
較的低い電圧であるとき、レベル制御回路ＬＶＣ（７）
直列ＭＯ３ＦＥＴＱＮ２〜ＱＮ４はオフ状態となる。Ｍ
Ｏ３ＦＥＴＱＮＩは、そのゲートが電源電圧Ｖｃｃに結
合されることでオン状態となるが、そのコンダクタンス
は小さく、そのドレイン電圧はほぼ電源電圧Ｖｃｃのよ
うなハイレベルとなる。このため、ＭＯ３ＦＥＴＱＮ５
がオン状態となり、またＭＯＳＦＥＴＱＰ３はオフ状態
となる。これにより、制御電圧ＶＬのレベルは、はぼ電
源電圧Ｖｃｃのようなハイレベルとなる。また、この制
御電圧ＶＬのレベルは、電源電圧Ｖｃｃに比例して変動
する。。

一方、例えばエージング試験などにより、電源電圧Ｖｃ
ｃが異常に高くされ、上記直列ＭＯＳＦＥＴＱＮ２〜Ｑ
Ｎ４にかかる電圧がその合成しきい値電圧ＶＴＨＨを超
えると、これらの直列ＭＯ３ＦＥＴがオン状態となる。

これにより、ＭＯＳＦＥＴＱＰ３のゲート電圧はほぼＶ
ＴＨＨとなり、またＭＯ３ＦＥＴＱＮ５のゲート電圧は
ＶＴＨＨ＋ＶＴＨＰ　　（ココテＶｙＨｐはＰチャンネ
ル間Ｏ８ＦＥＴのしきい値電圧）となる、したがって、
ＰチャンネルＭＯ３ＦＥＴＱＰ３は、制御電圧ｖＬのレ
ベルがそのゲート電圧よりもＶＴＨＰ分高くなるとき、
すなわちＶＴＨＨ＋ＶＴＨＰ以上となるときに、選択的
にオン状態となり、制御電圧ＶＬのレベルを低くしよう
とする。また、ＮチャンネルＭＯＳＦＥＴＱＮ５は、制
御電圧ＶＬのレベルがそのゲート電圧よりもそのしきい
値電圧ＶＴＨＨ分低いとき、すなわち（ＶＴＨＨ＋Ｖｙ
Ｈｐ　）　−ＶＴＨＮ　Ｊｄ下トｆＸ＆ときに、選択的
にオン状態となり、制御電圧ＶＬのレベルを高（する、
つまり、Ｐチャンネル間Ｏ３ＦＥＴのしきい値電圧ＶＴ
ＨＰとＮチャンネルＭＯ３ＦＥＴのしきい値電圧ＶＴＨ
ＮがおなじＶＴＨであるとすると、電源電圧Ｖｃｃが所
定の電圧を超えた後の制御電圧ＶＬのレベルは％ＶＴＨ
ＨからＶｆＨＨ＋ＶＴＨ（Ｄ、間となるように制御され
る。制御電圧ＶＬが最も高（なるときの電圧ＶＴＨＨ＋
ＶＴＨは、制御電圧ＶＬの最大電圧ＶＬｓ＋ａｘとされ
る。

このような制御電圧ＶＬをそのゲートに受けるクランプ
ＭＯＳＦＥＴＱＮ６及びＱＰ５は、上記ＭＯＳＦＥＴＱ
Ｎ５及びＱＰ３と同様な機能を持つ、すなわち、これら
のクランプＭＯ３ＦＥＴＱＮ６及びＱＰ５のドレインは
、上記ワード線選択タイミング信号発生回路φｘ、Ｇの
伝送ゲートＭＯＳＦＥＴＱＮ７のゲートに結合される。

したがワて、この伝送ゲートＭＯ８ＦＥＴＱＮ７のゲー
ト電圧ＶＣが制御電圧ＶＬよりも低くなり、ＶＬ−ＶＴ
ＨＮ以下となると、ＮチャンネｎｔＭＯＳＦＥＴＱＮ６
がオン状態となる。これにより、伝送ゲートＭＯＳＦＥ
ＴＱＮ７のゲート容量がチャージされ、ゲート電圧ＶＣ
はＶＬ　　Ｖｎ＋ｓ以下となることはない、一方、反転
遅延信号ｄｒｇが論理ロウレベルとなり、Ｐチャンネル
ＭＯ３ＦＥＴＱＰ６がオン状態となると、ＭＯ３ＦＥＴ
ＱＮ７のセルフブースト効果によりてそのゲート電圧Ｖ
Ｃは押し上げられる。このゲート電圧ＶＣがＶＬ＋ＶＴ
ＨＰ以上になると、Ｐチャンネル型のクランプＭＯ８Ｆ
ＢＴＱＰ５がオン状態となる。これにより、伝送ゲート
ＭＯ３ＦＥＴＱＮ７のゲート容量はディスチャージされ
、ゲート電圧ＶＣはＶＬ＋ＶＴＨＰ以上となることはな
い、つまり、エージング試験などにより回路の電源電圧
Ｖｃｃが異常に高くされる場合でも、伝送ゲートＭＯＳ
ＦＥＴＱＮ７のゲート電圧ＶＣは制御電圧ＶＬの最大電
圧ＶＬｓａＸ＋ＶＴＨＰ以上とならないように制限され
る。

第３図には、ワード線選択タイミング信号発生回路φｘ
Ｇの一実施例のタイミング図が示されている０次に、こ
の第３図及び第１図をもとに、ワード線選択タイミング
信号発生回路φｘＧの動作の概要を説明する。

前述のように、このダイナ°ミック型ＲＡＭが非選択状
態とされるとき、内部制御信号ｒａｇは論理ロウレベル
とされ、プリチャージ信号ｐｃは論理ハイレベルとされ
る。また、反転遅延信号ττＴ及びｄｒ２はともに論理
ハイレベルとされる。

これにより、ワード線選択タイミング信号発生回路φｘ
Ｇでは、ＮチャンネルＭＯ３ＦＥＴＱＮ８゜ＱＮ９．Ｑ
ＮＩＯ及びＱＮＩＩが一斉にオン状態となり、ブースト
容１ｉｉｃｐの一方の電極の電圧Ｖｐをロウレベルとし
、またその他方の電極の電圧をハイレベルにプリチャー
ジする。これにより、ブースト容量ｃｐの他方の電極の
電圧は、はぼＶＣＣ−ＶＴＨＮとなる。ＰチャンネルＭ
Ｏ３ＦＥＴＱＰ６．ＱＰ７はともにオフ状態となる。ま
た、反転遅延信号ｄｒｌの論理ハイレベルによりて、Ｎ
チャンネルＭＯＳＦＥＴＱＮ１３がオン状態となり、こ
のワード線選択タイミング信号発生回路φｘＧの出力信
号すなわちワード線選択タイミング信号φＸを、回路の
接地電位のようなロウレベルとする。

ダイナミック型ＲＡＭが選択状態になると、まずプリチ
ャージ信号ｐｃが論理ロウレベルとなり、つづいて内部
制御信号ｒａｓが論理ハイレベルになる。これにより、
やや遅れて反転遅延信号ｄｒＴが論理ロウレベルとなり
、さらに少し遅れて反転遅延信号ｄｒ２が論理ロウレベ
ルとなる。

ワード線選択タイミング信号発生回路φｘＧでは、プリ
チャージ信号ｐｃが論理ロウレベルとなることで、Ｎチ
ャンネルＭＯ３ＦＥＴＱＮ８．ＱＮＩＯ及びＱＮＩＩが
オフ状態となり、プリチャージ動作を停止する０次に、
反転遅延信号「７了が１余理ロウレベルとなることで、
ＭＯ３ＦＥＴＱＮ１３がオフ状態となり、代わってＰチ
ャンネルＭＯＳＦＥＴＱＰ７がオン状態となる。さらに
、すこし遅れて反転遅延信号ｄｒ２が論理ロウレベルと
なることで、ＭＯＳＦＥＴＱＮ９がオフ状態となり、代
わってＰチャンネルＭＯＳＦＥＴＱＰ６がオン状態とな
る。これにより、伝送ゲートＭＯ８ＦＥＴＱＮ７を介し
て、ブースト容量Ｃｐの一方の電極の電圧Ｖｐは、ハイ
レベルとなる。ところが、前述のように、伝送ゲートＭ
Ｏ３ＦＥＴＱＮ７のゲート電圧ＶＣは、そのレベルが制
御電圧ＶＬに従って制限されるため、ブースト容量Ｃｐ
のブースト電圧ＶｐはＶＣ−ＶＴＨＮまでしか上昇しな
い、したがって、ブースト電圧Ｖｐの最大電圧は、（Ｖ
　Ｌｓａｘ　＋ＶｒＨｐ　）　　ＶＴＨＮすなわちほぼ
ＶＬ−ａｘとなる。また、このとき、伝送ゲートＭＯＳ
ＦＥＴＱＮ７のセルフブースト効果によッテＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　Ｎ　７　（７）ゲート電圧ＶＣがブー
ストされるが、制御電圧ＶＬがクランプＭＯＳＦＥＴＱ
Ｎ６及びＱＰ５のゲートに供給されていることから、こ
のブーストされるゲート電圧ＶＣによってレベル制御回
路ＬＶＣの動作特性が影響を受けることはない。

ブースト容ＲＣｐの他方の電極の電圧は、ブースト電圧
Ｖｐによって押し上げられ、はぼＶｃｃ＋ＶＣ−２・ｖ
ｒｓＮとなる。この電圧は制御電圧ＶＬに従って変動す
るが、通常その値は、例えばワード線選択タイミング信
号φＸの容量性負荷などによってチャージシェアされ、
例えば＋８ｖとなる。また、ワード線選択タイミング信
号φＸの最大電圧は、Ｖｃｃ＋　Ｖ　Ｌｖａａｘ　−Ｖ
ＴＨＮとなる。前述のように、このワード線選択タイミ
ング信号φＸは、ＭＯＳＦＥＴＱＰ７を介して、１次ロ
ウアドレスデコーダＲＤＣＲ１に供給される。

以上のように、この実施例のダイナミック型ＲＡＭのタ
イミング制御回路ＴＣのワード線選択タイミング信号発
生回路φｘＧには、反転遅延信号「７１を伝達す！ＭＯ
３ＦＥＴＱＰ６とブースト容量Ｃｐとの間に、伝送ゲー
トＭＯＳＦＥＴＱＮ７が設けられる。また、この伝送ゲ
ートＭＯＳＦＥＴＱＮ７のゲートと回路の電源電圧及び
接地電位との間には、そのゲートにレベル制御回路ＬＶ
Ｃによって形成される制御電圧ＶＬを受けるＮチャンネ
ル型及びＰチャンネル型のクランプＭＯＳＦＥＴＱＮ６
及びＱＰ５がそれぞれ設けられる。

この制御電圧ＶＬは、電源電圧ＶＣＣが所定の電圧以下
であるとき電源電圧Ｖｃｃとともに上昇され、また電源
電圧Ｖｃｃが所定の電圧を超えるときその最大電圧ＶＬ
ｍａｘで制限される。このため、ブースト容量Ｃｐに与
えられるブースト電圧Ｖｐは、レベル制御回路ＬＶＣの
制御電圧Ｖｔ、に影響を与ｘ　ルコトｆｘ　＜、ＶＬｍ
ａｘ　＋ＶＴＨＰ　　ＶＴＨＮすなわちほぼＶＬｓａｘ
にクランプされる。これにより、例えばエージング試験
などによって回路の電源電圧Ｖｃｃが異常に高くされる
場合でも、ワード線選択タイミング信号φＸの最大電圧
はＶｃｃ＋ＶＬ■ａＸ−ＶＴＨＮを超えることはないた
め、高電圧による素子破壊を防止できるものである。

以上の本実施例に示されるように、この発明を昇圧回路
を含むダイナミック型ＲＡＭに適用した場合、次のよう
な効果が得られる。すなわち、（１）昇圧回路のブース
ト容量とタイミング発生部との間に伝送ゲートＭＯＳＦ
ＥＴを設け、この伝送ゲートＭＯＳＦＥＴのゲートと回
路の電源電圧及び回路の接地電位との間にそのゲートに
所定の制御電圧を受けるＮチャンネル型及びＰチャンネ
ル型のクランプＭＯＳＦＥＴをそれぞれ設けることで、
伝送ゲートＭＯＳＦＥＴのゲート電圧を制御電圧に従う
て制限することができるという効果が得られる。

（２）上記（１）項において、レベル制御回路ＬＶＣの
制御電圧ＶＬはクランプＭＯＳＦＥＴのゲートに供給さ
れるため、クランプＭＯ８ＦＥＴの一方がオン状態とな
りそのコンダクタンスが大きく変化した場合ｔも、制御
電圧を形成するレベル制御回路はその動作特性に影響を
受けることがな（、昇圧回路の昇圧レベルの制限動作が
安定化できるという効果が得られる。

（３）上記制御電圧を、回路の電源電圧が所定の電圧以
下であるときには電源電圧とともに上昇させまた回路の
電源電圧が所定の電圧を超えるとき設定された電圧でク
ランプすることにょワて、例えばエージング試験などに
よって回路の電源電圧が異常に高い電圧とされた場合で
も、昇圧レベルを制限し、高電圧による素子破壊を防止
することができるという効果が得られる。

（嚇上記（１）項〜（３）項により、信頼性の高い高集
積のダイナミック型ＲＡＭなどの半導体集積回路装置を
提供できるという効果が得られる。

以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の実施
例において、レベル制御回路ＬＶＣに設けられるクラン
プＭＯＳＦＥＴＱＮ６及びＱＰ５のゲートには共通の制
御電圧ＶＬを供給しているが、この制御電圧ＶＬに従っ
て形成され近似した電圧とされる個別の制御電圧をそれ
ぞれのゲートに与えることで、伝送ゲートＭＯＳＦＥＴ
ＱＮ７のゲート電圧ＶＣの変動幅を小さくしてもよい、
また、レベル制御回路ＬＶＣは、非選択状態における低
消費電力化を図る意味から、チップ選択時において選択
的に動作状態とされるものであってもよい、制御電圧Ｖ
Ｌの最大電圧ＶＬｓａｘは、例えばヒエーズ手段等を用
いることにより個々の製品の特性に応じ、た適当な値に
調整しうるものであってもよい、また、ワード線選択タ
イミング信号発生回路φｘＧの出力端子に、昇圧時のレ
ベルを補償するための電圧補充回路を設けてもよい、さ
らに、第１図のタイミング制御回路ＴＣの具体的な回路
構成や、第２図のダイナミック型ＲＡＭの回路ブロック
構成及び制御信号やアドレス信号の組み合わせなど、種
々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍのワード線選択タイミング信号の昇圧回路に通用した
場合について説明したが、それに限定されるものではな
く、例えば、ダイナミック型ＲＡ・Ｍの他の昇圧回路や
、その他や各種の半導体集積回路装置に用いられる昇圧
回路にも適用できる０本発明は、少なくともブースト容
量とクランプ用の伝送ゲートＭＯＳＦＥＴを併用する昇
圧回路及びこのような昇圧回路を含む半導体集積回路装
置に広く通用できる。

〔発明の効果］本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、昇圧回路のブースト容量とタイミング発
生部との間に伝送ゲートＭＯ３ＦＥＴ−ｔ−設け、この
伝送ゲートＭＯＳＦＥＴのゲートと回路の電源電圧及び
回路の接地電位との間にそのゲートに所定の制御電圧を
受けるＮチヤンネル型及びＰチャンネル型のクランプＭ
　Ｏ５ＦＥＴをそれぞれ設けることで、伝送ゲートＭＯ
ＳＦＥＴのゲート電圧を制御電圧に従ワて制限し、制御
電圧を形成するレベル制御回路に影響を与えることなく
、昇圧回路の昇圧レベルを制限できるため、例えばエー
ジング試験などによって回路の電源電圧が異品に高くさ
れる場合でも、昇圧レベルを安定して制限し、高電圧に
よる素子破壊を防止することができるものである。

【図面の簡単な説明】

図面の簡単な説明第１図は、この発明が通用されたダイナミック型ＲＡＭ
のタイミング制御回路のワード線選択タイミング信号発
生回路及びレベル制御回路の一実施例を示す回路図、第２図は、第１図のタイミング制御回路を含むダイナミ
ック型ＲＡＭの一実施例を示す回路プロンク図、第３図は、第１図のタイミング制御回路のワード線選択
タイミングｆδ号発生回路の一実施例を示すタイミング
図、第４図は、第１図のタイミング制御回路のレベル制御回
路の一実施例を示す出力特性図、第５図は、この発明に
先立って本願宛咽者等が開発したダイナミック型ＲＡＭ
のタイミング制御回路のワード線選択タイミング信号発
生回路及びレベル制御回路の回路図である。ＴＣ・・・タイミング制御回路、φｘＧ・・・ワード線
選択タイミング信号発生回路、ＬＶＣ・・・レベル制御
回路、Ｃｐ・・・ブースト容量、ＱＰＩ〜ＱＰ７・・・
ＰチャンネルＭＯＳＦＥＴ。ＱＮＩ−ＱＮＩ５・・・ＮチャンネルＭＯ３ＦＥＴ、Ｎ
ｌ−Ｎ６・・・インバータ回路。Ｃｓ・・・情報蓄積用キャパシタ、Ｑｍ・・・アドレス
選択用ＭＯＳＦＥＴＳＭ−ＡＲＹ・・・メモリアレイ、
ＰＣ・・・プリチャージ回路、ＳＡ・・・センスアンプ
、Ｕ　Ｓ　Ａ　Ｏ”　Ｕ　Ｓ　Ａ　ｎ・・・センスアン
プ単位回路、ＲＤＣＲｌ・・・１次ロウアドレスデコー
ダ、ＲＤＣＲ２・・・２次ロウアドレスデコーダ、ＵＤ
ＣＲ２０〜ＵＤＣＲ２ｋ・・・２次ロウアドレスデコー
ダ単位回路、ＣＤＣＲ・・・カラムアドレスデコーダ、
ＲＡＤＢ・・・ロウアドレスバッファ、ＡＭＸ・・・ア
ドレスマルチプレクサ、ＣＡＤＢ・・・カラムアドレス
デコーダ、ＭＡ・・・メインア゛ンプ、ＤＯＢ・・・デ
ータ出カバソファ、ＤＩＢ・・・データ人カバソファ、
ＲＥＦＣ・・・リフレッシュアドレスカウンタ。Ｑ１〜ＱＩＯ・・・ＰチャンネルＭＯＳＦＥＴ。Ｑｌｌ−Ｑ５１・・・ＮチャンネルＭＯ３ＦＥＴ。ＮＤＩ〜ＮＤ２・・・インバータ回路。第　１　図笛　３　図第４ｖＡ −一一−Ｖｃｃ（ｖ］ｗｇ５図

Claims

【特許請求の範囲】１、所定のタイミング信号を形成するタイミング発生回
路と、その一方の電極にプリチャージ回路が設けられる
ブースト容量と、上記タイミング発生回路の出力端子と
上記ブースト容量の他方の電極との間に設けられる伝送
ゲートＭＯＳＦＥＴと、上記伝送ゲートＭＯＳＦＥＴの
ゲートと回路の電源電圧との間に設けられそのゲートに
第１の制御電圧又はこの第１の制御電圧に従って形成さ
れる第２の制御電圧を受けるＮチャンネル型の第１のＭ
ＯＳＦＥＴと、上記伝送ゲートＭＯＳＦＥＴのゲートと
回路の接地電位との間に設けられそのゲートに上記第１
の制御電圧又はこの第１の制御電圧に従って形成される
第３の制御電圧を受けるＰチャンネル型の第２のＭＯＳ
ＦＥＴとを含む昇圧回路を具備することを特徴とする半
導体集積回路装置。２、上記第１の制御電圧は、回路の電源電圧が所定の電
圧以下であるときに回路の電源電圧とともに上昇され、
回路の電源電圧が所定の電圧以上となるときに設定され
た電圧でクランプされることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。３、上記半導体集積回路装置はダイナミック型ＲＡＭで
あり、上記昇圧回路は、メモリアレイのワード線選択に
用いられその論理ハイレベルが回路の電源電圧以上に高
くされるワード線選択タイミング信号を形成するもので
あることを特徴とする特許請求の範囲第１項又は第２項
記載の半導体集積回路装置。