JP2003030985A - 半導体記憶装置の電源制御回路 - Google Patents
半導体記憶装置の電源制御回路Info
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- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Abstract
(57)【要約】
【課題】 半導体記憶装置の動作モードによって消費電
力が違うために、電源の供給能力が不足する場合には不
良品の検出率が下がり、電源の供給能力が過剰である場
合には消費電力が増加する等の課題があった。 【解決手段】 全てのサブアレイ１に接続しサブアレイ
１に電源を供給するＶＰＰポンプ回路３と、ＤＲＡＭの
動作モードを識別すると共にブロックセレクト信号Ａを
出力するロウプリデコーダ１２と、サブアレイ１毎に設
けられブロックセレクト信号Ａとアクティブコマンド信
号に基づいてブロックセレクト信号Ｂを出力するロウコ
ントロール回路１４と、サブアレイ１毎に設けられブロ
ックセレクト信号Ｂに基づいてサブアレイ１に電源を供
給する補助ＶＰＰポンプ回路４とを備えるものである。
力が違うために、電源の供給能力が不足する場合には不
良品の検出率が下がり、電源の供給能力が過剰である場
合には消費電力が増加する等の課題があった。 【解決手段】 全てのサブアレイ１に接続しサブアレイ
１に電源を供給するＶＰＰポンプ回路３と、ＤＲＡＭの
動作モードを識別すると共にブロックセレクト信号Ａを
出力するロウプリデコーダ１２と、サブアレイ１毎に設
けられブロックセレクト信号Ａとアクティブコマンド信
号に基づいてブロックセレクト信号Ｂを出力するロウコ
ントロール回路１４と、サブアレイ１毎に設けられブロ
ックセレクト信号Ｂに基づいてサブアレイ１に電源を供
給する補助ＶＰＰポンプ回路４とを備えるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の動作モードに応じて電源の供給能力を最適化すること
ができる半導体記憶装置の電源制御回路に関するもので
ある。
の動作モードに応じて電源の供給能力を最適化すること
ができる半導体記憶装置の電源制御回路に関するもので
ある。
【０００２】
【従来の技術】図１２は、従来の半導体記憶装置の電源
制御回路の配置を示すブロック図であり、ＤＲＡＭのメ
モリアレイに対するＶＰＰポンプ回路の配置を示してい
る。図１２において、１０１はＤＲＡＭのメモリアレイ
の一部であるサブアレイ、１０２はロウデコーダ、１０
３はＶＰＰポンプ回路である。通常、ＶＰＰポンプ回路
は、ＤＲＡＭのアクティブ時に動作するメインポンプ回
路と、ＤＲＡＭのスタンバイ時に主にレベル保持のため
に用いられるスモールポンプ回路とから構成される。メ
インポンプ回路及びスモールポンプ回路は、ＤＲＡＭを
搭載しているチップの一部に局所配置されている。
制御回路の配置を示すブロック図であり、ＤＲＡＭのメ
モリアレイに対するＶＰＰポンプ回路の配置を示してい
る。図１２において、１０１はＤＲＡＭのメモリアレイ
の一部であるサブアレイ、１０２はロウデコーダ、１０
３はＶＰＰポンプ回路である。通常、ＶＰＰポンプ回路
は、ＤＲＡＭのアクティブ時に動作するメインポンプ回
路と、ＤＲＡＭのスタンバイ時に主にレベル保持のため
に用いられるスモールポンプ回路とから構成される。メ
インポンプ回路及びスモールポンプ回路は、ＤＲＡＭを
搭載しているチップの一部に局所配置されている。
【０００３】図１３は、従来の半導体記憶装置の動作モ
ードを示す説明図である。図１３において、図１２と同
一符号は同一または相当部分を示すのでその説明を省略
する。１０４は選択されたサブアレイであり、斜線で示
している。また、図１３（ａ）はノーマルアクティブ時
を示す説明図であり、図１３（ｂ）はリフレッシュ動作
時を示す説明図であり、図１３（ｃ）はテストモード
（ディスターブ加速試験）時を示す説明図である。
ードを示す説明図である。図１３において、図１２と同
一符号は同一または相当部分を示すのでその説明を省略
する。１０４は選択されたサブアレイであり、斜線で示
している。また、図１３（ａ）はノーマルアクティブ時
を示す説明図であり、図１３（ｂ）はリフレッシュ動作
時を示す説明図であり、図１３（ｃ）はテストモード
（ディスターブ加速試験）時を示す説明図である。
【０００４】次に動作について説明する。ＤＲＡＭは、
動作モードによって選択されるワード線の数が違うの
で、選択されるサブアレイ１０４の数も異なり、その結
果、ＤＲＡＭにおける消費電力が動作モードによって異
なる。例えば、図１３に示されるように、メインポンプ
回路としてのＶＰＰポンプ回路１０３が供給するＶＰＰ
の消費電力の比が、ノーマルアクティブ時：リフレッシ
ュ動作時：テストモード時において、１：４：８である
場合について説明する。
動作モードによって選択されるワード線の数が違うの
で、選択されるサブアレイ１０４の数も異なり、その結
果、ＤＲＡＭにおける消費電力が動作モードによって異
なる。例えば、図１３に示されるように、メインポンプ
回路としてのＶＰＰポンプ回路１０３が供給するＶＰＰ
の消費電力の比が、ノーマルアクティブ時：リフレッシ
ュ動作時：テストモード時において、１：４：８である
場合について説明する。
【０００５】ＤＲＡＭのＶＰＰポンプ回路１０３の設計
工程において、ノーマルアクティブ時とリフレッシュ動
作時にＶＰＰの供給能力を最適化しようとすると、テス
トモード時にＶＰＰの供給能力が足らなくなる。テスト
モード時にＶＰＰの供給能力が足らなくなると、テスト
に長い時間を要すると共に、ＶＰＰの電圧レベルが低下
するので不良品の検出率が下がることになる。また、Ｄ
ＲＡＭのＶＰＰポンプ回路１０３の設計工程において、
テストモード時にＶＰＰの供給能力を最適化しようとす
ると、ノーマルアクティブ時とリフレッシュ動作時にＶ
ＰＰの供給能力が過剰になり消費電力が増加する。
工程において、ノーマルアクティブ時とリフレッシュ動
作時にＶＰＰの供給能力を最適化しようとすると、テス
トモード時にＶＰＰの供給能力が足らなくなる。テスト
モード時にＶＰＰの供給能力が足らなくなると、テスト
に長い時間を要すると共に、ＶＰＰの電圧レベルが低下
するので不良品の検出率が下がることになる。また、Ｄ
ＲＡＭのＶＰＰポンプ回路１０３の設計工程において、
テストモード時にＶＰＰの供給能力を最適化しようとす
ると、ノーマルアクティブ時とリフレッシュ動作時にＶ
ＰＰの供給能力が過剰になり消費電力が増加する。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
の電源制御回路は以上のように構成されているので、半
導体記憶装置の動作モードによって消費電力が違うため
に、電源の供給能力が不足する場合には不良品の検出率
が下がり、電源の供給能力が過剰である場合には消費電
力が増加する等の課題があった。
の電源制御回路は以上のように構成されているので、半
導体記憶装置の動作モードによって消費電力が違うため
に、電源の供給能力が不足する場合には不良品の検出率
が下がり、電源の供給能力が過剰である場合には消費電
力が増加する等の課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、半導体記憶装置の動作モードに応
じて電源の供給能力を最適化することによって、不良品
の検出率向上と消費電力の安定化を図ることができる半
導体記憶装置の電源制御回路を得ることを目的とする。
めになされたもので、半導体記憶装置の動作モードに応
じて電源の供給能力を最適化することによって、不良品
の検出率向上と消費電力の安定化を図ることができる半
導体記憶装置の電源制御回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置の電源制御回路は、全てのサブアレイに接続しサ
ブアレイに電源を供給する第１の電源供給回路と、半導
体記憶装置の動作モードを識別すると共に第１のブロッ
クセレクト信号を出力する動作モード識別回路と、サブ
アレイ毎に設けられ第１のブロックセレクト信号と第１
の動作モード信号に基づいて第２のブロックセレクト信
号を出力するロウコントロール回路と、サブアレイ毎に
設けられ第２のブロックセレクト信号に基づいてサブア
レイに電源を供給する第２の電源供給回路とを備えるも
のである。
憶装置の電源制御回路は、全てのサブアレイに接続しサ
ブアレイに電源を供給する第１の電源供給回路と、半導
体記憶装置の動作モードを識別すると共に第１のブロッ
クセレクト信号を出力する動作モード識別回路と、サブ
アレイ毎に設けられ第１のブロックセレクト信号と第１
の動作モード信号に基づいて第２のブロックセレクト信
号を出力するロウコントロール回路と、サブアレイ毎に
設けられ第２のブロックセレクト信号に基づいてサブア
レイに電源を供給する第２の電源供給回路とを備えるも
のである。
【０００９】この発明に係る半導体記憶装置の電源制御
回路は、動作モード識別回路が、動作モード信号に基づ
いて内部アドレスを選択し出力するセレクタ回路と、動
作モード信号とセレクタ回路が出力した内部アドレスと
に基づいて第１のブロックセレクト信号を出力するデコ
ーダとを備えるようにしたものである。
回路は、動作モード識別回路が、動作モード信号に基づ
いて内部アドレスを選択し出力するセレクタ回路と、動
作モード信号とセレクタ回路が出力した内部アドレスと
に基づいて第１のブロックセレクト信号を出力するデコ
ーダとを備えるようにしたものである。
【００１０】この発明に係る半導体記憶装置の電源制御
回路は、電源の電圧レベルを検知する検知信号を出力す
る制御回路を備え、第２の電源供給回路が、第１の動作
モード信号が出力されている間に検知信号が入力した場
合にはサブアレイに電源を供給するようにしたものであ
る。
回路は、電源の電圧レベルを検知する検知信号を出力す
る制御回路を備え、第２の電源供給回路が、第１の動作
モード信号が出力されている間に検知信号が入力した場
合にはサブアレイに電源を供給するようにしたものであ
る。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の電源制御回路の配置を示すブロック図
であり、ＤＲＡＭのメモリアレイに対するＶＰＰポンプ
回路の配置を示している。図１において、１はＤＲＡＭ
（半導体記憶装置）のメモリアレイの一部であるサブア
レイ、２はロウデコーダ、３は電源を供給するＶＰＰポ
ンプ回路（第１の電源供給回路）、４は電源を供給する
補助ＶＰＰポンプ回路（第２の電源供給回路）である。
通常、ＶＰＰポンプ回路は、ＤＲＡＭのアクティブ時に
動作するメインポンプ回路と、ＤＲＡＭのスタンバイ時
に主にレベル保持のために用いられるスモールポンプ回
路とから構成される。この発明は、メインポンプ回路を
ＶＰＰポンプ回路と補助ＶＰＰポンプ回路とに分けて配
置するものである。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の電源制御回路の配置を示すブロック図
であり、ＤＲＡＭのメモリアレイに対するＶＰＰポンプ
回路の配置を示している。図１において、１はＤＲＡＭ
（半導体記憶装置）のメモリアレイの一部であるサブア
レイ、２はロウデコーダ、３は電源を供給するＶＰＰポ
ンプ回路（第１の電源供給回路）、４は電源を供給する
補助ＶＰＰポンプ回路（第２の電源供給回路）である。
通常、ＶＰＰポンプ回路は、ＤＲＡＭのアクティブ時に
動作するメインポンプ回路と、ＤＲＡＭのスタンバイ時
に主にレベル保持のために用いられるスモールポンプ回
路とから構成される。この発明は、メインポンプ回路を
ＶＰＰポンプ回路と補助ＶＰＰポンプ回路とに分けて配
置するものである。
【００１２】図２は、この発明の実施の形態１による半
導体記憶装置の動作モードを示す説明図である。図２に
おいて、図１と同一符号は同一または相当部分を示すの
でその説明を省略する。５は選択されたサブアレイであ
り、斜線で示している。６は選択されたサブアレイ５に
対応する活性化した補助ＶＰＰポンプ回路であり、斜線
で示している。また、図２（ａ）はノーマルアクティブ
時を示す説明図であり、図２（ｂ）はリフレッシュ動作
時を示す説明図であり、図２（ｃ）はテストモード（デ
ィスターブ加速試験）時を示す説明図である。
導体記憶装置の動作モードを示す説明図である。図２に
おいて、図１と同一符号は同一または相当部分を示すの
でその説明を省略する。５は選択されたサブアレイであ
り、斜線で示している。６は選択されたサブアレイ５に
対応する活性化した補助ＶＰＰポンプ回路であり、斜線
で示している。また、図２（ａ）はノーマルアクティブ
時を示す説明図であり、図２（ｂ）はリフレッシュ動作
時を示す説明図であり、図２（ｃ）はテストモード（デ
ィスターブ加速試験）時を示す説明図である。
【００１３】図３は、この発明の実施の形態１による半
導体記憶装置の電源制御回路の構成を示すブロック図で
ある。図３において、図１と同一符号は同一または相当
部分を示すのでその説明を省略する。１１は外部入力コ
マンドが入力されコマンドを認識するコマンドデコーダ
と外部入力アドレスが入力され内部アドレスを発生する
内部アドレス発生回路とからなるコマンド・アドレスコ
ントロール回路、１２は後述するブロックセレクト信号
発生回路を含むロウプリデコーダ、１３はＶＰＰポンプ
回路３を制御するための検知信号や活性化信号を出力す
るＶＰＰ制御回路、１４は各サブアレイ１ごとに一つ配
置されるロウコントロール回路である。
導体記憶装置の電源制御回路の構成を示すブロック図で
ある。図３において、図１と同一符号は同一または相当
部分を示すのでその説明を省略する。１１は外部入力コ
マンドが入力されコマンドを認識するコマンドデコーダ
と外部入力アドレスが入力され内部アドレスを発生する
内部アドレス発生回路とからなるコマンド・アドレスコ
ントロール回路、１２は後述するブロックセレクト信号
発生回路を含むロウプリデコーダ、１３はＶＰＰポンプ
回路３を制御するための検知信号や活性化信号を出力す
るＶＰＰ制御回路、１４は各サブアレイ１ごとに一つ配
置されるロウコントロール回路である。
【００１４】図４は、この発明の実施の形態１における
ブロックセレクト信号発生回路（動作モード識別回路）
の構成を示すブロック図である。図４において、２１は
リフレッシュコマンド信号（動作モード信号）に基づい
てリフレッシュ動作時にはリフレッシュアドレス（内部
アドレス）を出力しリフレッシュ動作時以外にはロウア
ドレス（内部アドレス）を出力するセレクタ回路、２２
はＤＲＡＭの各動作モードのコマンド信号（動作モード
信号）とセレクタ回路２１から出力するアドレスによっ
てブロックセレクト信号Ａ（第１のブロックセレクト信
号）を出力するデコーダである。図５〜図７は、この発
明の実施の形態１による半導体記憶装置の電源制御回路
に係る動作を示すタイムチャートであり、図５はノーマ
ルアクティブ時を示すタイムチャートであり、図６はリ
フレッシュ動作時を示すタイムチャートであり、図７は
テストモードを用いたディスターブ加速試験時を示すタ
イムチャートである。
ブロックセレクト信号発生回路（動作モード識別回路）
の構成を示すブロック図である。図４において、２１は
リフレッシュコマンド信号（動作モード信号）に基づい
てリフレッシュ動作時にはリフレッシュアドレス（内部
アドレス）を出力しリフレッシュ動作時以外にはロウア
ドレス（内部アドレス）を出力するセレクタ回路、２２
はＤＲＡＭの各動作モードのコマンド信号（動作モード
信号）とセレクタ回路２１から出力するアドレスによっ
てブロックセレクト信号Ａ（第１のブロックセレクト信
号）を出力するデコーダである。図５〜図７は、この発
明の実施の形態１による半導体記憶装置の電源制御回路
に係る動作を示すタイムチャートであり、図５はノーマ
ルアクティブ時を示すタイムチャートであり、図６はリ
フレッシュ動作時を示すタイムチャートであり、図７は
テストモードを用いたディスターブ加速試験時を示すタ
イムチャートである。
【００１５】次に動作について説明する。図５に示され
たノーマルアクティブ時を示すタイムチャートについて
説明する。先ず、外部よりＤＲＡＭをアクティブ状態に
する外部入力コマンドと外部入力アドレスとがコマンド
・アドレスコントロール回路１１に入力する。次に、コ
マンド・アドレスコントロール回路１１は、アクティブ
コマンド信号とロウアドレスをロウプリデコーダ１２と
ロウコントロール回路１４に出力する。次に、ロウプリ
デコーダ１２の内部において、ブロックセレクト信号発
生回路のセレクタ回路２１は、ロウアドレスを選択しデ
コーダ２２に出力する。次に、デコーダ２２は、アクテ
ィブコマンド信号に従ってロウアドレスをデコードし、
ブロックセレクト信号Ａを出力する。図２（ａ）に示さ
れたように、ノーマルアクティブ時において、選択され
たサブアレイ５は１個である。その選択されたサブアレ
イ５に対応するロウコントロール回路１４にブロックセ
レクト信号Ａとして例えば“１”、それ以外のサブアレ
イ５に対応するロウコントロール回路１４にブロックセ
レクト信号Ａとして例えば“０”を出力する。ブロック
セレクト信号Ａは“１”の時有意になる。
たノーマルアクティブ時を示すタイムチャートについて
説明する。先ず、外部よりＤＲＡＭをアクティブ状態に
する外部入力コマンドと外部入力アドレスとがコマンド
・アドレスコントロール回路１１に入力する。次に、コ
マンド・アドレスコントロール回路１１は、アクティブ
コマンド信号とロウアドレスをロウプリデコーダ１２と
ロウコントロール回路１４に出力する。次に、ロウプリ
デコーダ１２の内部において、ブロックセレクト信号発
生回路のセレクタ回路２１は、ロウアドレスを選択しデ
コーダ２２に出力する。次に、デコーダ２２は、アクテ
ィブコマンド信号に従ってロウアドレスをデコードし、
ブロックセレクト信号Ａを出力する。図２（ａ）に示さ
れたように、ノーマルアクティブ時において、選択され
たサブアレイ５は１個である。その選択されたサブアレ
イ５に対応するロウコントロール回路１４にブロックセ
レクト信号Ａとして例えば“１”、それ以外のサブアレ
イ５に対応するロウコントロール回路１４にブロックセ
レクト信号Ａとして例えば“０”を出力する。ブロック
セレクト信号Ａは“１”の時有意になる。
【００１６】次に、ロウコントロール回路１４は、アク
ティブコマンド信号（第１の動作モード信号）とブロッ
クセレクト信号Ａとが入力すると、ブロックセレクト信
号Ｂを補助ＶＰＰポンプ回路４に出力する。ブロックセ
レクト信号Ｂは、例えば“０”と“１”の２種類の信号
であり“１”の場合に有意になる。次に、補助ＶＰＰポ
ンプ回路４は、ブロックセレクト信号Ｂが入力すると、
ＶＰＰ供給信号を一回出力し、ＶＰＰ（電源）を供給す
る。
ティブコマンド信号（第１の動作モード信号）とブロッ
クセレクト信号Ａとが入力すると、ブロックセレクト信
号Ｂを補助ＶＰＰポンプ回路４に出力する。ブロックセ
レクト信号Ｂは、例えば“０”と“１”の２種類の信号
であり“１”の場合に有意になる。次に、補助ＶＰＰポ
ンプ回路４は、ブロックセレクト信号Ｂが入力すると、
ＶＰＰ供給信号を一回出力し、ＶＰＰ（電源）を供給す
る。
【００１７】また、コマンド・アドレスコントロール回
路１１が出力したアクティブコマンド信号は、ＶＰＰ制
御回路１３に入力する。ＶＰＰ制御回路１３は、コマン
ド・アドレスコントロール回路１１からアクティブコマ
ンド信号が出力されている間において、ＶＰＰの電圧レ
ベルを検知する検知信号と、ＶＰＰの電圧レベルがある
特定の電圧レベルよりも低い場合にはＶＰＰポンプ回路
３を動作させる活性化信号とをＶＰＰポンプ回路３に出
力する。
路１１が出力したアクティブコマンド信号は、ＶＰＰ制
御回路１３に入力する。ＶＰＰ制御回路１３は、コマン
ド・アドレスコントロール回路１１からアクティブコマ
ンド信号が出力されている間において、ＶＰＰの電圧レ
ベルを検知する検知信号と、ＶＰＰの電圧レベルがある
特定の電圧レベルよりも低い場合にはＶＰＰポンプ回路
３を動作させる活性化信号とをＶＰＰポンプ回路３に出
力する。
【００１８】図６に示されたリフレッシュ動作時を示す
タイムチャートについて説明する。先ず、外部よりＤＲ
ＡＭをリフレッシュ状態にする外部入力コマンドと外部
入力アドレスとがコマンド・アドレスコントロール回路
１１に入力する。次に、コマンド・アドレスコントロー
ル回路１１はリフレッシュコマンド信号とリフレッシュ
アドレスをロウプリデコーダ１２とロウコントロール回
路１４に出力する。次に、ロウプリデコーダ１２の内部
において、ブロックセレクト信号発生回路のセレクタ回
路２１は、リフレッシュアドレスを選択しデコーダ２２
に出力する。デコーダ２２は、リフレッシュコマンド信
号に従ってリフレッシュアドレスをデコードし、ブロッ
クセレクト信号Ａを出力する。図２（ｂ）に示されたよ
うに、リフレッシュ動作時において、選択されたサブア
レイ５は４個である。その選択されたサブアレイ５に対
応するロウコントロール回路１４にブロックセレクト信
号Ａとして例えば“１”、それ以外のサブアレイ５に対
応するロウコントロール回路１４にブロックセレクト信
号Ａとして例えば“０”を出力する。ブロックセレクト
信号Ａは“１”の時有意になる。
タイムチャートについて説明する。先ず、外部よりＤＲ
ＡＭをリフレッシュ状態にする外部入力コマンドと外部
入力アドレスとがコマンド・アドレスコントロール回路
１１に入力する。次に、コマンド・アドレスコントロー
ル回路１１はリフレッシュコマンド信号とリフレッシュ
アドレスをロウプリデコーダ１２とロウコントロール回
路１４に出力する。次に、ロウプリデコーダ１２の内部
において、ブロックセレクト信号発生回路のセレクタ回
路２１は、リフレッシュアドレスを選択しデコーダ２２
に出力する。デコーダ２２は、リフレッシュコマンド信
号に従ってリフレッシュアドレスをデコードし、ブロッ
クセレクト信号Ａを出力する。図２（ｂ）に示されたよ
うに、リフレッシュ動作時において、選択されたサブア
レイ５は４個である。その選択されたサブアレイ５に対
応するロウコントロール回路１４にブロックセレクト信
号Ａとして例えば“１”、それ以外のサブアレイ５に対
応するロウコントロール回路１４にブロックセレクト信
号Ａとして例えば“０”を出力する。ブロックセレクト
信号Ａは“１”の時有意になる。
【００１９】次に、ロウコントロール回路１４は、リフ
レッシュコマンド信号とブロックセレクト信号Ａとが入
力すると、ブロックセレクト信号Ｂを補助ＶＰＰポンプ
回路４に出力する。ブロックセレクト信号Ｂは、例えば
“０”と“１”の２種類の信号であり“１”の場合に有
意になる。次に、補助ＶＰＰポンプ回路４は、ブロック
セレクト信号Ｂが入力すると、ＶＰＰ供給信号を一回出
力し、ＶＰＰを供給する。
レッシュコマンド信号とブロックセレクト信号Ａとが入
力すると、ブロックセレクト信号Ｂを補助ＶＰＰポンプ
回路４に出力する。ブロックセレクト信号Ｂは、例えば
“０”と“１”の２種類の信号であり“１”の場合に有
意になる。次に、補助ＶＰＰポンプ回路４は、ブロック
セレクト信号Ｂが入力すると、ＶＰＰ供給信号を一回出
力し、ＶＰＰを供給する。
【００２０】また、コマンド・アドレスコントロール回
路１１が出力したリフレッシュコマンド信号は、ＶＰＰ
制御回路１３に入力する。ＶＰＰ制御回路１３は、コマ
ンド・アドレスコントロール回路１１からリフレッシュ
コマンド信号が出力されている間において、ＶＰＰの電
圧レベルを検知する検知信号と、ＶＰＰの電圧レベルが
ある特定の電圧レベルよりも低い場合にはＶＰＰポンプ
回路３を動作させる活性化信号とをＶＰＰポンプ回路３
に出力する。
路１１が出力したリフレッシュコマンド信号は、ＶＰＰ
制御回路１３に入力する。ＶＰＰ制御回路１３は、コマ
ンド・アドレスコントロール回路１１からリフレッシュ
コマンド信号が出力されている間において、ＶＰＰの電
圧レベルを検知する検知信号と、ＶＰＰの電圧レベルが
ある特定の電圧レベルよりも低い場合にはＶＰＰポンプ
回路３を動作させる活性化信号とをＶＰＰポンプ回路３
に出力する。
【００２１】図７に示されたテストモードを用いたディ
スターブ加速試験時を示すタイムチャートについて説明
する。先ず、外部よりＤＲＡＭにテストモードを用いた
ディスターブ加速試験を実施する信号がコマンド・アド
レスコントロール回路１１に入力する。次に、コマンド
・アドレスコントロール回路１１は、ディスターブテス
ト信号をロウプリデコーダ１２に出力する。次に、ロウ
プリデコーダ１２のブロックセレクト信号発生回路にお
いて、デコーダ２２がディスターブ加速試験であること
を認識する。
スターブ加速試験時を示すタイムチャートについて説明
する。先ず、外部よりＤＲＡＭにテストモードを用いた
ディスターブ加速試験を実施する信号がコマンド・アド
レスコントロール回路１１に入力する。次に、コマンド
・アドレスコントロール回路１１は、ディスターブテス
ト信号をロウプリデコーダ１２に出力する。次に、ロウ
プリデコーダ１２のブロックセレクト信号発生回路にお
いて、デコーダ２２がディスターブ加速試験であること
を認識する。
【００２２】次に、外部よりＤＲＡＭをアクティブ状態
にする外部入力コマンドと外部入力アドレスとがコマン
ド・アドレスコントロール回路１１に入力する。次に、
コマンド・アドレスコントロール回路１１は、アクティ
ブコマンド信号とロウアドレスをロウプリデコーダ１２
とロウコントロール回路１４に出力する。次に、ロウプ
リデコーダ１２の内部において、ブロックセレクト信号
発生回路のセレクタ回路２１は、ロウアドレスを選択し
デコーダ２２に出力する。次に、デコーダ２２は、ディ
スターブテスト信号とアクティブコマンド信号とに従っ
てロウアドレスをデコードし、ブロックセレクト信号Ａ
を出力する。図２（ｃ）に示されたように、ディスター
ブ加速試験時において、選択されたサブアレイ５は８個
である。その選択されたサブアレイ５に対応するロウコ
ントロール回路１４にブロックセレクト信号Ａとして例
えば“１”、それ以外のサブアレイ５に対応するロウコ
ントロール回路１４にブロックセレクト信号Ａとして例
えば“０”を出力する。ブロックセレクト信号Ａは
“１”の時有意になる。
にする外部入力コマンドと外部入力アドレスとがコマン
ド・アドレスコントロール回路１１に入力する。次に、
コマンド・アドレスコントロール回路１１は、アクティ
ブコマンド信号とロウアドレスをロウプリデコーダ１２
とロウコントロール回路１４に出力する。次に、ロウプ
リデコーダ１２の内部において、ブロックセレクト信号
発生回路のセレクタ回路２１は、ロウアドレスを選択し
デコーダ２２に出力する。次に、デコーダ２２は、ディ
スターブテスト信号とアクティブコマンド信号とに従っ
てロウアドレスをデコードし、ブロックセレクト信号Ａ
を出力する。図２（ｃ）に示されたように、ディスター
ブ加速試験時において、選択されたサブアレイ５は８個
である。その選択されたサブアレイ５に対応するロウコ
ントロール回路１４にブロックセレクト信号Ａとして例
えば“１”、それ以外のサブアレイ５に対応するロウコ
ントロール回路１４にブロックセレクト信号Ａとして例
えば“０”を出力する。ブロックセレクト信号Ａは
“１”の時有意になる。
【００２３】次に、ロウコントロール回路１４は、アク
ティブコマンド信号とブロックセレクト信号Ａとが入力
すると、ブロックセレクト信号Ｂを補助ＶＰＰポンプ回
路４に出力する。ブロックセレクト信号Ｂは、例えば
“０”と“１”の２種類の信号であり“１”の場合に有
意になる。次に、補助ＶＰＰポンプ回路４は、ブロック
セレクト信号Ｂが入力すると、ＶＰＰ供給信号を一回出
力し、ＶＰＰを供給する。
ティブコマンド信号とブロックセレクト信号Ａとが入力
すると、ブロックセレクト信号Ｂを補助ＶＰＰポンプ回
路４に出力する。ブロックセレクト信号Ｂは、例えば
“０”と“１”の２種類の信号であり“１”の場合に有
意になる。次に、補助ＶＰＰポンプ回路４は、ブロック
セレクト信号Ｂが入力すると、ＶＰＰ供給信号を一回出
力し、ＶＰＰを供給する。
【００２４】また、コマンド・アドレスコントロール回
路１１が出力したアクティブコマンド信号は、ＶＰＰ制
御回路１３に入力する。ＶＰＰ制御回路１３は、ＶＰＰ
の電圧レベルがある特定の電圧レベルよりも低い場合に
はＶＰＰポンプ回路３を動作させる活性化信号とをＶＰ
Ｐポンプ回路３に出力する。
路１１が出力したアクティブコマンド信号は、ＶＰＰ制
御回路１３に入力する。ＶＰＰ制御回路１３は、ＶＰＰ
の電圧レベルがある特定の電圧レベルよりも低い場合に
はＶＰＰポンプ回路３を動作させる活性化信号とをＶＰ
Ｐポンプ回路３に出力する。
【００２５】以上のように、この実施の形態１によれ
ば、ＤＲＡＭの動作モードを認識しブロックセレクト信
号Ａを出力するデコーダ２２と、アクティブコマンド信
号とブロックセレクト信号Ａとに基づいてブロックセレ
クト信号Ｂを補助ＶＰＰポンプ回路４に出力するロウコ
ントロール回路１４とを備えるようにしたので、ＶＰＰ
の消費電力が大きい時間であるサブアレイ１が選択され
た直後と、ＶＰＰの消費電力が大きい場所である選択さ
れたサブアレイ５の付近とに対して、効率良くＶＰＰを
供給することができるという効果が得られる。
ば、ＤＲＡＭの動作モードを認識しブロックセレクト信
号Ａを出力するデコーダ２２と、アクティブコマンド信
号とブロックセレクト信号Ａとに基づいてブロックセレ
クト信号Ｂを補助ＶＰＰポンプ回路４に出力するロウコ
ントロール回路１４とを備えるようにしたので、ＶＰＰ
の消費電力が大きい時間であるサブアレイ１が選択され
た直後と、ＶＰＰの消費電力が大きい場所である選択さ
れたサブアレイ５の付近とに対して、効率良くＶＰＰを
供給することができるという効果が得られる。
【００２６】また、この実施の形態１によれば、全ての
サブアレイ１に接続し、全てのサブアレイ１にＶＰＰを
供給するＶＰＰポンプ回路と、サブアレイ毎に接続し、
サブアレイ毎にＶＰＰを供給する補助ＶＰＰポンプ回路
とを備えたので、ＶＰＰポンプ回路の面積を縮小するこ
とができるという効果が得られる。
サブアレイ１に接続し、全てのサブアレイ１にＶＰＰを
供給するＶＰＰポンプ回路と、サブアレイ毎に接続し、
サブアレイ毎にＶＰＰを供給する補助ＶＰＰポンプ回路
とを備えたので、ＶＰＰポンプ回路の面積を縮小するこ
とができるという効果が得られる。
【００２７】さらに、この実施の形態１によれば、ロウ
コントロール回路１４が選択されるサブアレイ５毎に対
応するブロックセレクト信号Ｂを補助ＶＰＰポンプ回路
４に出力するようにしたので、各動作モードにおいて選
択されるサブアレイ５が変わったとしても、補助ＶＰＰ
ポンプ回路６は選択されるサブアレイ５毎に活性化する
ことができるから、ＶＰＰの供給能力を最適化すること
ができるという効果が得られる。
コントロール回路１４が選択されるサブアレイ５毎に対
応するブロックセレクト信号Ｂを補助ＶＰＰポンプ回路
４に出力するようにしたので、各動作モードにおいて選
択されるサブアレイ５が変わったとしても、補助ＶＰＰ
ポンプ回路６は選択されるサブアレイ５毎に活性化する
ことができるから、ＶＰＰの供給能力を最適化すること
ができるという効果が得られる。
【００２８】さらに、この実施の形態１によれば、ＶＰ
Ｐの供給能力を最適化することができるので、テストモ
ードを用いたディスターブ加速試験時においてもＶＰＰ
の電圧レベルが低下することがないから、ディスターブ
加速試験の実施時間を短縮できると共に、不良品の検出
率を向上することができる効果が得られる。
Ｐの供給能力を最適化することができるので、テストモ
ードを用いたディスターブ加速試験時においてもＶＰＰ
の電圧レベルが低下することがないから、ディスターブ
加速試験の実施時間を短縮できると共に、不良品の検出
率を向上することができる効果が得られる。
【００２９】実施の形態２．実施の形態２における半導
体記憶装置の電源制御回路の配置は、図１に示された実
施の形態１と同様であるのでその説明を省略する。ま
た、実施の形態２における半導体記憶装置の動作モード
は、図２に示された実施の形態１と同様であるのでその
説明を省略する。
体記憶装置の電源制御回路の配置は、図１に示された実
施の形態１と同様であるのでその説明を省略する。ま
た、実施の形態２における半導体記憶装置の動作モード
は、図２に示された実施の形態１と同様であるのでその
説明を省略する。
【００３０】図８は、この発明の実施の形態２による半
導体記憶装置の電源制御回路の構成を示すブロック図で
ある。図８において、図３と同一符号は同一または相当
部分を示すのでその説明を省略する。この発明の実施の
形態２による半導体記憶装置の電源制御回路の構成は、
ＶＰＰ制御回路（制御回路）１３が出力する検知信号を
補助ＶＰＰポンプ回路４に入力する点が、実施の形態１
と異なる点である。また、ロウプリデコーダ１２に含ま
れるブロックセレクト信号発生回路は、図４に示された
ブロックセレクト信号発生回路と同一である。図９〜図
１１は、この発明の実施の形態２による半導体記憶装置
の電源制御回路に係る動作を示すタイムチャートであ
り、図９はノーマルアクティブ時を示すタイムチャート
であり、図１０はリフレッシュ動作時を示すタイムチャ
ートであり、図１１はテストモードを用いたディスター
ブ加速試験時を示すタイムチャートである。
導体記憶装置の電源制御回路の構成を示すブロック図で
ある。図８において、図３と同一符号は同一または相当
部分を示すのでその説明を省略する。この発明の実施の
形態２による半導体記憶装置の電源制御回路の構成は、
ＶＰＰ制御回路（制御回路）１３が出力する検知信号を
補助ＶＰＰポンプ回路４に入力する点が、実施の形態１
と異なる点である。また、ロウプリデコーダ１２に含ま
れるブロックセレクト信号発生回路は、図４に示された
ブロックセレクト信号発生回路と同一である。図９〜図
１１は、この発明の実施の形態２による半導体記憶装置
の電源制御回路に係る動作を示すタイムチャートであ
り、図９はノーマルアクティブ時を示すタイムチャート
であり、図１０はリフレッシュ動作時を示すタイムチャ
ートであり、図１１はテストモードを用いたディスター
ブ加速試験時を示すタイムチャートである。
【００３１】次に動作について説明する。実施の形態２
おけるサブアレイ１，ロウデコーダ２，ＶＰＰポンプ回
路３，コマンド・アドレスコントロール回路１１，ロウ
プリデコーダ１２，ロウコントロール回路１４，セレク
タ回路２１，デコーダ２２に係る動作および奏する効果
は、実施の形態１と同様であるのでその説明を省略す
る。
おけるサブアレイ１，ロウデコーダ２，ＶＰＰポンプ回
路３，コマンド・アドレスコントロール回路１１，ロウ
プリデコーダ１２，ロウコントロール回路１４，セレク
タ回路２１，デコーダ２２に係る動作および奏する効果
は、実施の形態１と同様であるのでその説明を省略す
る。
【００３２】図９に示されたノーマルアクティブ時（第
１の動作状態）を示すタイムチャートについて説明す
る。ＶＰＰ制御回路１３は、コマンド・アドレスコント
ロール回路１１からアクティブコマンド信号（第１の動
作モード信号）が出力されている間において、ＶＰＰの
電圧レベルを検知する検知信号をＶＰＰポンプ回路３と
補助ＶＰＰポンプ回路４に出力し、ＶＰＰの電圧レベル
がある特定の電圧レベルよりも低い場合にはＶＰＰポン
プ回路３を動作させる活性化信号とをＶＰＰポンプ回路
３に出力する。
１の動作状態）を示すタイムチャートについて説明す
る。ＶＰＰ制御回路１３は、コマンド・アドレスコント
ロール回路１１からアクティブコマンド信号（第１の動
作モード信号）が出力されている間において、ＶＰＰの
電圧レベルを検知する検知信号をＶＰＰポンプ回路３と
補助ＶＰＰポンプ回路４に出力し、ＶＰＰの電圧レベル
がある特定の電圧レベルよりも低い場合にはＶＰＰポン
プ回路３を動作させる活性化信号とをＶＰＰポンプ回路
３に出力する。
【００３３】補助ＶＰＰポンプ回路４は、ロウコントロ
ール回路１４からブロックセレクト信号Ｂが入力する
と、ＶＰＰ供給信号を一回出力し、ＶＰＰを供給する。
更に、補助ＶＰＰポンプ回路４は、コマンド・アドレス
コントロール回路１１からアクティブコマンド信号が出
力している間にＶＰＰ制御回路１３から検知信号が入力
した場合には、ＶＰＰ供給信号を出力し、ＶＰＰを供給
する。
ール回路１４からブロックセレクト信号Ｂが入力する
と、ＶＰＰ供給信号を一回出力し、ＶＰＰを供給する。
更に、補助ＶＰＰポンプ回路４は、コマンド・アドレス
コントロール回路１１からアクティブコマンド信号が出
力している間にＶＰＰ制御回路１３から検知信号が入力
した場合には、ＶＰＰ供給信号を出力し、ＶＰＰを供給
する。
【００３４】また、図１０に示されたリフレッシュ動作
時を示すタイムチャートと、図１１に示されたテストモ
ードを用いたディスターブ加速試験時を示すタイムチャ
ートにおいて、ＶＰＰ制御回路１３と補助ＶＰＰポンプ
回路４の動作は、図９に示されたノーマルアクティブ時
を示すタイムチャートにおける動作と同様である。
時を示すタイムチャートと、図１１に示されたテストモ
ードを用いたディスターブ加速試験時を示すタイムチャ
ートにおいて、ＶＰＰ制御回路１３と補助ＶＰＰポンプ
回路４の動作は、図９に示されたノーマルアクティブ時
を示すタイムチャートにおける動作と同様である。
【００３５】以上のように、この実施の形態２によれ
ば、実施の形態１と同様の効果を奏すると共に、補助Ｖ
ＰＰポンプ回路４が、アクティブコマンド信号が出力し
ている間にＶＰＰ制御回路１３から検知信号が入力した
場合にはＶＰＰ供給信号を出力するようにしたので、Ｄ
ＲＡＭのノーマルアクティブ状態が長く続く際に発生す
るＶＰＰの電圧レベルの下降に対応できるという効果が
得られる。
ば、実施の形態１と同様の効果を奏すると共に、補助Ｖ
ＰＰポンプ回路４が、アクティブコマンド信号が出力し
ている間にＶＰＰ制御回路１３から検知信号が入力した
場合にはＶＰＰ供給信号を出力するようにしたので、Ｄ
ＲＡＭのノーマルアクティブ状態が長く続く際に発生す
るＶＰＰの電圧レベルの下降に対応できるという効果が
得られる。
【００３６】なお、上述した実施の形態１および実施の
形態２において、ＤＲＡＭにおけるサブアレイ容量，構
成，分割数，各動作モードにおいて活性化するサブアレ
イ１の本数を変更した場合においても実施の形態１およ
び実施の形態２と同様の効果を奏する。
形態２において、ＤＲＡＭにおけるサブアレイ容量，構
成，分割数，各動作モードにおいて活性化するサブアレ
イ１の本数を変更した場合においても実施の形態１およ
び実施の形態２と同様の効果を奏する。
【００３７】また、上述した実施の形態１および実施の
形態１において、ＤＲＡＭの電源制御回路として説明し
たが、これに限られるものではなく、例えば、ＤＲＡＭ
を混載したシステムＬＳＩにおいても適用することがで
きる。
形態１において、ＤＲＡＭの電源制御回路として説明し
たが、これに限られるものではなく、例えば、ＤＲＡＭ
を混載したシステムＬＳＩにおいても適用することがで
きる。
【００３８】
【発明の効果】以上のように、この発明によれば、全て
のサブアレイに接続しサブアレイに電源を供給する第１
の電源供給回路と、半導体記憶装置の動作モードを識別
すると共に第１のブロックセレクト信号を出力する動作
モード識別回路と、サブアレイ毎に設けられ第１のブロ
ックセレクト信号と第１の動作モード信号に基づいて第
２のブロックセレクト信号を出力するロウコントロール
回路と、サブアレイ毎に設けられ第２のブロックセレク
ト信号に基づいてサブアレイに電源を供給する第２の電
源供給回路とを備えるように構成したので、電源の消費
電力が大きい時間であるサブアレイが選択された直後
と、電源の消費電力が大きい場所である選択されたサブ
アレイの付近とに対して、効率良く電源を供給すること
ができると共に、各動作モードにおいて選択されるサブ
アレイが変わったとしても、第２の電源供給回路は選択
されるサブアレイ毎に活性化することができるから、電
源の供給能力を最適化することができるという効果が得
られる。また、半導体記憶装置の動作モードに応じて電
源の供給能力を最適化できるので、不良品の検出率向上
と消費電力の安定化を図ることができるという効果が得
られる。
のサブアレイに接続しサブアレイに電源を供給する第１
の電源供給回路と、半導体記憶装置の動作モードを識別
すると共に第１のブロックセレクト信号を出力する動作
モード識別回路と、サブアレイ毎に設けられ第１のブロ
ックセレクト信号と第１の動作モード信号に基づいて第
２のブロックセレクト信号を出力するロウコントロール
回路と、サブアレイ毎に設けられ第２のブロックセレク
ト信号に基づいてサブアレイに電源を供給する第２の電
源供給回路とを備えるように構成したので、電源の消費
電力が大きい時間であるサブアレイが選択された直後
と、電源の消費電力が大きい場所である選択されたサブ
アレイの付近とに対して、効率良く電源を供給すること
ができると共に、各動作モードにおいて選択されるサブ
アレイが変わったとしても、第２の電源供給回路は選択
されるサブアレイ毎に活性化することができるから、電
源の供給能力を最適化することができるという効果が得
られる。また、半導体記憶装置の動作モードに応じて電
源の供給能力を最適化できるので、不良品の検出率向上
と消費電力の安定化を図ることができるという効果が得
られる。
【００３９】この発明によれば、動作モード識別回路
が、動作モード信号に基づいて内部アドレスを選択し出
力するセレクタ回路と、動作モード信号とセレクタ回路
が出力した内部アドレスとに基づいて第１のブロックセ
レクト信号を出力するデコーダとを備えるように構成し
たので、半導体記憶装置の動作モード識別を識別するこ
とができると共に、第２の電源供給回路を活性化するた
めの第１のブロックセレクト信号を出力することができ
るという効果が得られる。
が、動作モード信号に基づいて内部アドレスを選択し出
力するセレクタ回路と、動作モード信号とセレクタ回路
が出力した内部アドレスとに基づいて第１のブロックセ
レクト信号を出力するデコーダとを備えるように構成し
たので、半導体記憶装置の動作モード識別を識別するこ
とができると共に、第２の電源供給回路を活性化するた
めの第１のブロックセレクト信号を出力することができ
るという効果が得られる。
【００４０】この発明によれば、電源の電圧レベルを検
知する検知信号を出力する制御回路を備え、第２の電源
供給回路が、第１の動作モード信号が出力されている間
に検知信号が入力した場合にはサブアレイに電源を供給
するように構成したので、半導体記憶装置の第１の動作
状態が長く続く際に発生する電源の電圧レベルの下降に
対応できるという効果が得られる。
知する検知信号を出力する制御回路を備え、第２の電源
供給回路が、第１の動作モード信号が出力されている間
に検知信号が入力した場合にはサブアレイに電源を供給
するように構成したので、半導体記憶装置の第１の動作
状態が長く続く際に発生する電源の電圧レベルの下降に
対応できるという効果が得られる。
【図１】 この発明の実施の形態１による半導体記憶装
置の電源制御回路の配置を示すブロック図である。
置の電源制御回路の配置を示すブロック図である。
【図２】 この発明の実施の形態１による半導体記憶装
置の動作モードを示す説明図である。
置の動作モードを示す説明図である。
【図３】 この発明の実施の形態１による半導体記憶装
置の電源制御回路の構成を示すブロック図である。
置の電源制御回路の構成を示すブロック図である。
【図４】 この発明の実施の形態１におけるブロックセ
レクト信号発生回路の構成を示すブロック図である。
レクト信号発生回路の構成を示すブロック図である。
【図５】 この発明の実施の形態１による半導体記憶装
置の電源制御回路に係る動作を示すタイムチャートであ
る。
置の電源制御回路に係る動作を示すタイムチャートであ
る。
【図６】 この発明の実施の形態１による半導体記憶装
置の電源制御回路に係る動作を示すタイムチャートであ
る。
置の電源制御回路に係る動作を示すタイムチャートであ
る。
【図７】 この発明の実施の形態１による半導体記憶装
置の電源制御回路に係る動作を示すタイムチャートであ
る。
置の電源制御回路に係る動作を示すタイムチャートであ
る。
【図８】 この発明の実施の形態２による半導体記憶装
置の電源制御回路の構成を示すブロック図である。
置の電源制御回路の構成を示すブロック図である。
【図９】 この発明の実施の形態２による半導体記憶装
置の電源制御回路に係る動作を示すタイムチャートであ
る。
置の電源制御回路に係る動作を示すタイムチャートであ
る。
【図１０】 この発明の実施の形態２による半導体記憶
装置の電源制御回路に係る動作を示すタイムチャートで
ある。
装置の電源制御回路に係る動作を示すタイムチャートで
ある。
【図１１】 この発明の実施の形態２による半導体記憶
装置の電源制御回路に係る動作を示すタイムチャートで
ある。
装置の電源制御回路に係る動作を示すタイムチャートで
ある。
【図１２】 従来の半導体記憶装置の電源制御回路の配
置を示すブロック図である。
置を示すブロック図である。
【図１３】 従来の半導体記憶装置の動作モードを示す
説明図である。
説明図である。
１ サブアレイ、２ ロウデコーダ、３ ＶＰＰポンプ
回路（第１の電源供給回路）、４ 補助ＶＰＰポンプ回
路（第２の電源供給回路）、５ サブアレイ、６ 補助
ＶＰＰポンプ回路、１１ コマンド・アドレスコントロ
ール回路、１２ロウプリデコーダ、１３ ＶＰＰ制御回
路（制御回路）、１４ ロウコントロール回路、２１
セレクタ回路、２２ デコーダ。
回路（第１の電源供給回路）、４ 補助ＶＰＰポンプ回
路（第２の電源供給回路）、５ サブアレイ、６ 補助
ＶＰＰポンプ回路、１１ コマンド・アドレスコントロ
ール回路、１２ロウプリデコーダ、１３ ＶＰＰ制御回
路（制御回路）、１４ ロウコントロール回路、２１
セレクタ回路、２２ デコーダ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA15 AA24 AA91 BB08 BB27
BB29 FF25 FF26 JJ60 PP01
PP07
Claims (3)
- 【請求項１】 全てのサブアレイに接続し前記サブアレ
イに電源を供給する第１の電源供給回路と、半導体記憶
装置の動作モードを識別すると共に第１のブロックセレ
クト信号を出力する動作モード識別回路と、前記サブア
レイ毎に設けられ前記第１のブロックセレクト信号と第
１の動作モード信号に基づいて第２のブロックセレクト
信号を出力するロウコントロール回路と、前記サブアレ
イ毎に設けられ前記第２のブロックセレクト信号に基づ
いて前記サブアレイに電源を供給する第２の電源供給回
路とを備える半導体記憶装置の電源制御回路。 - 【請求項２】 動作モード識別回路は、動作モード信号
に基づいて内部アドレスを選択し出力するセレクタ回路
と、前記動作モード信号と前記セレクタ回路が出力した
前記内部アドレスとに基づいて第１のブロックセレクト
信号を出力するデコーダとを備えることを特徴とする請
求項１記載の半導体記憶装置の電源制御回路。 - 【請求項３】 電源の電圧レベルを検知する検知信号を
出力する制御回路を備え、第２の電源供給回路は、第１
の動作モード信号が出力されている間に前記検知信号が
入力した場合にはサブアレイに電源を供給することを特
徴とする請求項１記載の半導体記憶装置の電源制御回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211170A JP2003030985A (ja) | 2001-07-11 | 2001-07-11 | 半導体記憶装置の電源制御回路 |
| US10/162,200 US6829193B2 (en) | 2001-07-11 | 2002-06-05 | Power supply control circuit for use in semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211170A JP2003030985A (ja) | 2001-07-11 | 2001-07-11 | 半導体記憶装置の電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003030985A true JP2003030985A (ja) | 2003-01-31 |
Family
ID=19046530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211170A Withdrawn JP2003030985A (ja) | 2001-07-11 | 2001-07-11 | 半導体記憶装置の電源制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6829193B2 (ja) |
| JP (1) | JP2003030985A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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