JP4306916B2 - ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 - Google Patents
ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 Download PDFInfo
- Publication number
- JP4306916B2 JP4306916B2 JP2000061024A JP2000061024A JP4306916B2 JP 4306916 B2 JP4306916 B2 JP 4306916B2 JP 2000061024 A JP2000061024 A JP 2000061024A JP 2000061024 A JP2000061024 A JP 2000061024A JP 4306916 B2 JP4306916 B2 JP 4306916B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer level
- level burn
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ウェハレベルバーンインを制御し実行するウェハレベルバーンイン回路が正しく機能しているかをチェックするウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法に関するものである。
【０００２】
【従来の技術】
従来から、ＤＲＡＭやＳＲＡＭ等の各種メモリや各種ロジック回路を備えた半導体集積回路装置を工場から出荷する前に、様々なストレスを加えてチェックし、欠陥を含んだ半導体集積回路装置を取り除くために、ウェハレベルバーンインが行われている。
【０００３】
従来のウェハレベルバーンインに関するものとして、例えば、特開平９−１７１９８号で開示されたものがある。このウェハレベルバーンインでは、ワード線を一括して同時に駆動させ、外部テスタ等が、メモリコア内の各メモリセルから読み出したデータを、予め準備した期待値と比較し、半導体集積回路装置が正しく動作しているかを調べる。これにより、欠陥を有する不良の半導体集積回路装置を出荷以前に除去することができる。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路装置は、以上のように構成されていたので、通常のバーンインにおけるバイアス加速試験より、高い動作電圧、あるいは、低い動作電圧を半導体集積回路装置に与え、さらに、半導体集積回路装置を加熱、また冷却する等の各種ストレスをかけて動作試験を行っているが、ウェハレベルバーンインの実行および制御を行うウェハレベルバーンイン回路の機能が正しく動作しているかを確認することができず、ウェハレベルバーンインの信頼性に問題があるといった課題があった。
【０００５】
この発明は上記の課題を解決するためになされたもので、ウェハレベルバーンイン回路が正しく機能しているかを検証可能なウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、複数のメモリセルからなるメモリコアと、ウェハレベルバーンインに使用される各種制御信号、アドレス信号、テストデータ等の入出力を制御し、前記ウェハレベルバーンインの実行を制御するアクセス制御回路とを有するウェハレベルバーンイン回路に加え、前記ウェハレベルバーンインの実行条件を設定するためのテストモードレジスタを備えている。そして、前記テストモードレジスタ内にテストモードを設定すると、前記半導体集積回路装置は、外部との間で、前記アドレス信号、前記テストデータ、および所定の電圧等を直接に入出力可能なダイレクトメモリアクセス可能な状態に設定され、前記ウェハレベルバーンインの実行に必要な所定の電圧が、前記半導体集積回路装置へフォースされる。次に、前記アクセス制御回路をウェハレベルバーンインモードに設定すると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号やテストデータ等を前記メモリコアへ供給し、前記ウェハレベルバーンインを実行する。そして、前記アクセス制御回路が、前記ウェハレベルバーンインモードから解除されると、前記半導体集積回路装置は前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内のテストデータを読み出し外部へ出力することを特徴とするものである。
【０００７】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、ウェハレベルバーンインの実行後、アクセス制御回路がウェハレベルバーンインモードから解除されると、メモリコア内のテストデータを読み出し、予め設定された期待値と比較し、比較結果を出力する期待値比較回路をさらに備え、半導体集積回路装置は、前記期待値比較回路で得られた比較結果を、外部へ出力することを特徴とするものである。
【０００８】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、テストモードレジスタ内に設定されたウェハレベルバーンインの実行条件に従って、アクセス制御回路は、メモリコア内の全ワード線を同時に選択するアドレス信号をメモリコアへ出力し、また、偶数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、また、奇数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、ウェハレベルバーンインを実行することを特徴とするものである。
【０００９】
この発明に係るウェハレベルバーンイン回路の機能判定方法は、ウェハレベルバーンインの実行条件が設定されるテストモードレジスタをテストモードに設定し、ウェハレベルバーンイン回路を備えた半導体集積回路装置を、外部との間で、各種制御信号、アドレス信号、テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態にし、前記ウェハレベルバーンインの実行に必要な所定の電圧を、前記半導体集積回路装置へフォースし、前記ウェハレベルバーンイン回路内のアクセス制御回路がウェハレベルバーンインモードに設定されると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号や前記テストデータ等をメモリコアへ供給し、前記ウェハレベルバーンインを実行し、前記アクセス制御回路を前記ウェハレベルバーンインモードから解除し、前記半導体集積回路装置を前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内の前記テストデータを読み出し、読み出した前記テストデータを外部へ出力し期待値と比較することを特徴とするものである。
【００１０】
この発明に係るウェハレベルバーンイン回路の機能判定方法は、ウェハレベルバーンインの実行後、アクセス制御回路をウェハレベルバーンインモードから解除し、メモリコア内のテストデータを読み出した後、読み出した前記テストデータを期待値と比較し、比較した結果を、ウェハレベルバーンイン回路の機能判定結果として外部へ出力することを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるウェハレベルバーンイン回路を備えた半導体集積回路装置を示すブロック図である、図において、１はＤＲＡＭやＳＲＡＭ等の半導体集積回路装置であり、ＤＲＡＭやＳＲＡＭと各種ロジック回路とが混在された構成でもよい。しかし、説明の簡略のため、図１ではロジック回路等を省略している。
【００１２】
２は複数のメモリセルが配置されたメモリコア、３はウェハレベルバーンインを実行、制御するアクセス制御回路、４はメモリコア２およびアクセス制御回路３からなるウェハレベルバーンイン回路、５はテストモードレジスタ、６はアクセス制御回路３をウェハレベルバーンイン（ＷＬＢＩ）モードに設定するための制御信号ＷＢＩを入力するためのピンである。
【００１３】
７は半導体集積回路装置１にアドレス信号Ａ＜０：１１＞を入力するためのピンであり、値Ａ＜４＞および値Ａ＜５＞は、テストモードレジスタ５内に格納される。例えば、アドレス信号Ａ＜０：１１＞内の値Ａ＜４＞がＨレベルの場合、メモリコア２の偶数番目のワード線を選択し、値Ａ＜５＞がＨレベルの場合、奇数番目のワード線を選択する。８は半導体集積回路装置１に設けられているテストモードパッド（図示せず）を経由して、各種制御信号や各電圧を、半導体集積回路装置１内へダイレクトに入出力可能なダイレクトメモリアクセス（ＤＭＡ）モードに設定するための制御信号／ＭＴＥＳＴを入力するピンである。
【００１４】
９はテストモードレジスタ５をテストモードに設定し、所定の電圧をフォース可能な電圧フォースモードに半導体集積回路装置１を設定するためのテストモード設定信号を入力するピンである。例えば、Ｈレベルのテストモード設定信号を入力すると、テストモードレジスタ５はテストモードに設定され、半導体集積回路装置１は電圧フォースモードになる。１０はメモリコア２のデータをインタフェース（Ｉ／Ｆ）を介して、外部テスタ等の外部装置へ読み出す出力ピン、１１はメモリコア２内に設けられているセンスアンプ（図示せず）が動作する外部電圧Ｅｘｔ．ＶｃｃＳを入力するピンである。
【００１５】
１２はアクセス制御回路３が動作する外部電圧Ｅｘｔ．ＶｃｃＰを入力するピン、１３はセンスアンプ（図示せず）が動作する内部電圧ｉｎｔ．ＶｃｃＳを入力するピンであり、外部電圧Ｅｘｔ．ＶｃｃＳと同じ電圧レベルである。
【００１６】
１４はメモリコア２内のワード線へ供給するワード線電圧ＶＰＰを入力するピン、１５は半導体集積回路装置１の基板電位ＶＢＢを入力するピン、１６はメモリコア２内のビット線へ供給するビット線電圧ＶＢＬを入力するピン、１７はセルプレート電圧ＶＣＰを入力するピンである。
【００１７】
次に、動作について説明する。
図２は、実施の形態１の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。図３はテストモードレジスタ５内に設定される制御信号／ＭＴＥＳＴ、制御信号ＷＢＩ、アドレス信号Ａ＜０：１１＞内の値Ａ＜４＞および値Ａ＜５＞の設定状態を示す説明図である。
【００１８】
先ず、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴを入力する。これにより、半導体集積回路装置１はＤＭＡモードに設定され、外部テスタ等から、テストモード用パッド（図示せず）および各ピン６，７，９〜１２，１４〜１７を介して、各制御信号、アドレス信号、各電圧等を直接入力できる状態になる。また、制御信号／ＭＴＥＳＴがＨレベルで、かつ、ピン６を介してＬレベルの制御信号ＷＢＩを入力している場合、半導体集積回路装置１は通常動作モードに設定される。
【００１９】
そして、ピン９を介して、例えば、Ｈレベルのテストモード設定信号を入力する。これにより、テストモードレジスタ５はテストモードに設定され、半導体集積回路装置１は、各電圧値を昇電圧して供給、あるいは、各電圧値を降電圧して供給する電圧フォースモードに設定される（ステップＳＴ１）。尚、電源投入時は、半導体集積回路装置１は電圧フォースモードには設定されないので、内部電圧発生回路（図示せず）により発生された所定の電圧がメモリコア２等に供給される。
【００２０】
次に、外部テスタ（図示せず）から、ピン７を介してアドレス信号を入力し、さらに、各ピン１１，１２，１４〜１７を介して半導体集積回路装置１内に所定の電圧をフォースした後、アクセス制御回路３をＷＬＢＩモードに設定するため、ピン６を介してＨレベルの制御信号ＷＢＩを入力する。これにより、アクセス制御回路３はＷＬＢＩモードに設定され、ウェハレベルバーンインを実行する（ステップＳＴ２）。尚、ＷＬＢＩモードに設定されると、内部電源発生回路（図示せず）の動作は停止される。また、制御信号／ＭＴＥＳＴはＨレベルなので、各ピン１１，１２，１４〜１７を介して所定の電圧がフォースされる状態が保持される。
【００２１】
ウェハレベルバーンインの実行は、以下の手順で行われる。
図４は、メモリコア２内の全ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，Ｗｌ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．が同時に選択されている場合を示す回路図である。図５は、図４に示した全ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．が同時に選択された場合の動作を示すタイミングチャートである。メモリコア２内の全ワード線ＷＬ０，ＷＬ１，ＷＬ２ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．を一括して同時に選択し、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００２２】
次に、ピン７を介して、値＜４＞および値Ａ＜５＞をＨレベルに設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図５のタイミングチャートに示すように、奇数番目のワード線を選択する選択信号ＷＢＩｏ、および、偶数番目のワード線を選択する選択信号ＷＢＩｅが同時にＨレベルに設定され（タイミングＴ５１）、また図４に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の前記メモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ゲート酸化膜（図示せず）、およびストレッジ・ノード（図示せず）とセルプレート（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００２３】
上記した図４および図５の例では、全ワード線を一括して選択してウェハレベルバーンインを行う場合であるが、偶数番目のワード線のみを一括して同時に選択しウェハレベルバーンインを実行し、あるいは、奇数番目のワード線を一括して同時に選択しウェハレベルバーンインを実行する例を以下に説明する。
図６は、メモリコア２内の偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択されている場合を示す回路図である。図７は、図６に示した偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択された場合（タイミングＴ７２）、また、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，．．．のみが同時に選択された場合（タイミングＴ７３）の動作を示すタイミングチャートである。
【００２４】
図４および図５に示したメモリコア２内の全ワード線を一括して選択する場合と同様に、奇数番目のワード線、あるいは偶数番目のワード線のみが同時に選択される場合も、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００２５】
次に、ピン７を介して、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。また、Ｌレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図７のタイミングチャートに示すように、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、偶数番目のワード線を選択する選択信号ＷＢＩｏがＨレベルに設定され、偶数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７２）。
【００２６】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の偶数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。
【００２７】
また、Ｌレベルの値＜４＞およびＨレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、奇数番目のワード線を選択する選択信号ＷＢＩｅはＨレベルに設定されるので、奇数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７３）。
【００２８】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の奇数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００２９】
次に、ピン６を介してＬレベルの制御信号ＷＢＩを入力し、アクセス制御回路３をＷＬＢＩモードから解除する。この場合、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴが入力されたままなので、テストモードレジスタ５はテストモードを保持しており、半導体集積回路装置１は電圧フォースモードを保持している。この状態で、外部テスタ（図示せず）が、ピン７を介してアドレス信号を供給し、ピン１０を介してメモリコア２からテストデータを読み出す（ステップＳＴ３）。
【００３０】
半導体集積回路装置１内のメモリコア２から読み出されたデータは、外部テスタ（図示せず）により予め設定されている期待値と比較される。全ワード線を一括して選択した場合、メモリコア２から外部テスタへ読み出されたデータの値がＢＬ側につながるデータは“Ｌ”，／ＢＬ側につながるデータは“Ｈ”レベルの場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認される（ステップＳＴ４）。
【００３１】
一方、図６および図７に示したように、偶数番目、あるいは奇数番目のワード線を選択した場合、メモリコア２から外部テスタへ読み出されたデータの値がＢＬ側にはメモリセルのＬＨがそのまま出力され、／ＢＬ側はメモリセルのＬＨが逆のＨＬレベルである場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認される（ステップＳＴ４）。
【００３２】
尚、電圧フォースモードを解除するには、半導体集積回路装置１をリセットするか、あるいは、ピン９を介して、例えば、Ｌレベルのテストモード設定信号をテストモードレジスタ５へ入力する。これにより、テストモードレジスタ５はテストモードから解除されるので、半導体集積回路装置１は電圧フォースモードから解除される。
【００３３】
以上説明したように、実施の形態１によれば、テストモードレジスタ５と、ウェハレベルバーンイン回路４内のアクセス制御回路３とを備え、テストモードレジスタ５のテーブル内に、Ｌレベルの制御信号／ＭＴＥＳＴおよび制御信号ＷＢＩを設定して、半導体集積回路装置１をＤＭＡモードに設定し、ピン９を介して、テストモード設定信号を入力することで、テストモードレジスタ５をテストモードに設定し、これにより、半導体集積回路装置１を電圧フォースモードにし、所定の電圧をフォースする。さらに、テストモードレジスタ５に、Ｈレベルの制御信号ＷＢＩが設定され、アクセス制御回路３がＨレベルの制御信号ＷＢＩを入力すると、アクセス制御回路３はＷＬＢＩモードに設定され、ウェハレベルバーンインを実行する。ウェハレベルバーンインの実行後に、ピン６を介してＬレベルの制御信号ＷＢＩを入力してＷＬＢＩモードを解除し、テストモード下で、ピン１０を介して、メモリコア２からテストデータを外部テスタが読み出し、テストデータと期待値とを比較するようにしたので、アクセス制御回路３を含むウェハレベルバーンイン回路４が正しく機能しているかを判定することができ、半導体集積回路装置１の信頼性を高めることができる。
【００３４】
実施の形態２．
図８は、この発明の実施の形態２によるウェハレベルバーンイン回路を備えた半導体集積回路装置を示すブロック図である、図において、１８は半導体集積回路装置である。１９は期待値比較回路であり、メモリコア２から読み出したデータを期待値と比較し、得られた比較結果を、ウェハレベルバーンインの判定結果としてピン２０を介して、半導体集積回路装置１８の外部装置（図示せず）へ出力するものである。
【００３５】
尚、その他の構成要素は、実施の形態１で示したものと同じなので、同一の参照符号を用いて、それらの説明をここでは省略する。又、図８に示したウェハレベルバーンイン回路４を備えた半導体集積回路装置１８は、ＤＲＡＭやＳＲＡＭ等であるが、ＤＲＡＭやＳＲＡＭと各種ロジック回路とが混在された構成でもよい。しかし、説明の簡略のため、実施の形態１の場合と同様に、図８ではロジック回路等を省略している。
【００３６】
次に、動作について説明する。
図９は、図８に示す実施の形態２の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
先ず、実施の形態１の場合と同様に、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴを入力する。これにより、半導体集積回路装置１８はＤＭＡモードに設定され、外部テスタ等から、テストモード用パッド（図示せず）および各ピン６，７，９〜１２，１４〜１７を介して、各制御信号、アドレス信号、各電圧等を直接入力できる状態になる。また、制御信号／ＭＴＥＳＴがＨレベルで、かつ、ピン６を介してＬレベルの制御信号ＷＢＩを入力している場合、半導体集積回路装置１８は通常動作モードに設定されている。
【００３７】
そして、ピン９を介して、例えば、Ｈレベルのテストモード設定信号を入力する。これにより、テストモードレジスタ５はテストモードに設定され、半導体集積回路装置１８は、各電圧値を昇電圧して供給、あるいは、各電圧値を降電圧して供給する電圧フォースモードに設定される（ステップＳＴ１１）。尚、電源投入時は、半導体集積回路装置１８は電圧フォースモードには設定されないので、内部電圧発生回路（図示せず）により発生された所定の電圧がメモリコア２等に供給される。
【００３８】
次に、外部テスタ（図示せず）から、ピン７を介してアドレス信号を入力し、さらに、各ピン１１，１２，１４〜１７を介して半導体集積回路装置１８内に所定の電圧をフォースした後、アクセス制御回路３をＷＬＢＩモードに設定するため、ピン６を介してＨレベルの制御信号ＷＢＩを入力する。これにより、アクセス制御回路３はＷＬＢＩモードに設定され、ウェハレベルバーンインを実行する（ステップＳＴ１２）。尚、ＷＬＢＩモードに設定されると、内部電源発生回路（図示せず）の動作は停止される。また、制御信号／ＭＴＥＳＴはＨレベルなので、各ピン１１，１２，１４〜１７を介して所定の電圧がフォースされる状態が保持される。
【００３９】
ウェハレベルバーンインの実行は、実施の形態１と同様、図４に示すように、メモリコア２内の全ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．を一括して同時に選択し、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００４０】
次に、ピン７を介して、値＜４＞および値Ａ＜５＞をＨレベルに設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図５のタイミングチャートに示すように、奇数番目のワード線を選択する選択信号ＷＢＩｏ、および、偶数番目のワード線を選択する選択信号ＷＢＩｅが同時にＨレベルに設定され（タイミングＴ５１）、また図４に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の前記メモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ゲート酸化膜（図示せず）、およびストレッジ・ノード（図示せず）とセルプレート（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００４１】
上記した図４および図５の例では、全ワード線を一括して選択してウェハレベルバーンインを行う場合であるが、実施の形態１の場合と同様に、偶数番目のワード線のみを一括して同時に選択しウェハレベルバーンインを実行し、あるいは、奇数番目のワード線を一括して同時に選択しウェハレベルバーンインを実行する例を以下に説明する。
図６は、メモリコア２内の偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択されている場合を示す回路図である。図７は、図６に示した偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択された場合（タイミングＴ７２）、また、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，．．．のみが同時に選択された場合（タイミングＴ７３）の動作を示すタイミングチャートである。
【００４２】
図４および図５に示したメモリコア２内の全ワード線を一括して選択する場合と同様に、奇数番目のワード線、あるいは偶数番目のワード線のみが同時に選択される場合も、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００４３】
次に、ピン７を介して、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。また、Ｌレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図７のタイミングチャートに示すように、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、偶数番目のワード線を選択する選択信号ＷＢＩｏがＨレベルに設定され、偶数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７２）。
【００４４】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の偶数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。
【００４５】
また、Ｌレベルの値＜４＞およびＨレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、奇数番目のワード線を選択する選択信号ＷＢＩｅはＨレベルに設定されるので、奇数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７３）。
【００４６】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の奇数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００４７】
次に、ピン６を介してＬレベルの制御信号ＷＢＩを入力し、アクセス制御回路３をＷＬＢＩモードから解除する。この場合、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴが入力されたままなので、テストモードレジスタ５はテストモードを保持しており、半導体集積回路装置１８は電圧フォースモードを保持している。この状態で、期待値比較回路１９が、メモリコア２からテストデータを読み出す（ステップＳＴ１３）。
【００４８】
次に、期待値比較回路１９は、メモリコア２から読み出したデータと、予め設定されている期待値とを比較する。全ワード線を一括して選択した場合、メモリコア２から期待値比較回路１９へ読み出されたデータの値がＢＬ側につながるデータは“Ｌ”，／ＢＬ側につながるデータは“Ｈ”レベルの場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認され、その判定結果をピン２０を介して外部テスタ（図示せず）へ出力する（ステップＳＴ１４）。
【００４９】
一方、図６および図７に示したように、偶数番目、あるいは奇数番目のワード線を選択した場合、メモリコア２から期待値比較回路１９へ読み出されたデータの値がＢＬ側にはメモリセルのＬＨがそのまま出力され、／ＢＬ側はメモリセルのＬＨが逆のＨＬレベルである場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認され、その判定結果をピン２０を介して外部テスタ（図示せず）へ出力する（ステップＳＴ１４）。
【００５０】
尚、電圧フォースモードを解除するには、実施の形態１の場合と同様に、半導体集積回路装置１８をリセットするか、あるいは、ピン９を介して、例えば、Ｌレベルのテストモード設定信号をテストモードレジスタ５へ入力する。これにより、テストモードレジスタ５はテストモードから解除されるので、半導体集積回路装置１８は電圧フォースモードから解除される。
【００５１】
以上説明したように、実施の形態２によれば、実施の形態１の構成に加え、半導体集積回路装置１８内に期待値比較回路１９をさらに内蔵し、期待値比較回路１９が、ウェハレベルバーンイン実行後に、メモリコア２からテストデータを読み出し、期待値と比較し、ウェハレベルバーンイン回路４の機能が正しく動作しているかを判定し、判定結果をピン２０を介して外部へ出力するようにしたので、実施の形態１の効果に加えて、外部テスタは簡単な構成でよく、ウェハレベルバーンインの費用を低減することができる。
【００５２】
【発明の効果】
以上のように、この発明によれば、ウェハレベルバーンイン回路を備えた半導体集積回路装置内にテストモードレジスタを組み込み、テストモードレジスタ内に、制御信号／ＭＴＥＳＴおよび制御信号ＷＢＩを設定して、半導体集積回路装置をＤＭＡモードに設定する。そして、テストモード設定信号を入力することでテストモードレジスタをテストモードに設定し、これにより、半導体集積回路装置を電圧フォースモードにし、所定の電圧をフォースする。さらに、テストモードレジスタに制御信号ＷＢＩを設定し、アクセス制御回路が制御信号ＷＢＩを入力することで、アクセス制御回路をＷＬＢＩモードに設定しウェハレベルバーンインを実行する。そして、ウェハレベルバーンインの実行後に、アクセス制御回路をＷＬＢＩモードから解除し、ＤＭＡモード下で、メモリコアからテストデータを外部テスタが読み出し、あるいは、半導体集積回路装置内にさらに組み込まれた期待値比較回路が、テストデータと期待値とを比較するようにしたので、ウェハレベルバーンイン回路が正しく機能しているかを判定することができ、半導体集積回路装置の信頼性を高めることができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるウェハレベルバーンイン回路を備えた半導体集積回路を示すブロック図である。
【図２】 実施の形態１の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
【図３】 テストモードレジスタ内に設定される各設定値を示す説明図である。
【図４】 メモリコア内の全ワード線が同時に選択されている場合を示す回路図である。
【図５】 図４に示した全ワード線が同時に選択された場合の動作を示すタイミングチャートである。
【図６】 メモリコア内の偶数番目のワード線が同時に選択されている場合を示す回路図である。
【図７】 図６に示した偶数番目のワード線、あるいは、奇数番目のワード線が同時に選択された場合の動作を示すタイミングチャートである。
【図８】 この発明の実施の形態２によるウェハレベルバーンイン回路を備えた半導体集積回路を示すブロック図である。
【図９】 実施の形態２の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
【符号の説明】
１，１８ 半導体集積回路装置、２ メモリコア、３ アクセス制御回路、４ウェハレベルバーンイン回路、５ テストモードレジスタ、６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，２０ ピン、１９ 期待値比較回路。
【発明の属する技術分野】
この発明は、ウェハレベルバーンインを制御し実行するウェハレベルバーンイン回路が正しく機能しているかをチェックするウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法に関するものである。
【０００２】
【従来の技術】
従来から、ＤＲＡＭやＳＲＡＭ等の各種メモリや各種ロジック回路を備えた半導体集積回路装置を工場から出荷する前に、様々なストレスを加えてチェックし、欠陥を含んだ半導体集積回路装置を取り除くために、ウェハレベルバーンインが行われている。
【０００３】
従来のウェハレベルバーンインに関するものとして、例えば、特開平９−１７１９８号で開示されたものがある。このウェハレベルバーンインでは、ワード線を一括して同時に駆動させ、外部テスタ等が、メモリコア内の各メモリセルから読み出したデータを、予め準備した期待値と比較し、半導体集積回路装置が正しく動作しているかを調べる。これにより、欠陥を有する不良の半導体集積回路装置を出荷以前に除去することができる。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路装置は、以上のように構成されていたので、通常のバーンインにおけるバイアス加速試験より、高い動作電圧、あるいは、低い動作電圧を半導体集積回路装置に与え、さらに、半導体集積回路装置を加熱、また冷却する等の各種ストレスをかけて動作試験を行っているが、ウェハレベルバーンインの実行および制御を行うウェハレベルバーンイン回路の機能が正しく動作しているかを確認することができず、ウェハレベルバーンインの信頼性に問題があるといった課題があった。
【０００５】
この発明は上記の課題を解決するためになされたもので、ウェハレベルバーンイン回路が正しく機能しているかを検証可能なウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、複数のメモリセルからなるメモリコアと、ウェハレベルバーンインに使用される各種制御信号、アドレス信号、テストデータ等の入出力を制御し、前記ウェハレベルバーンインの実行を制御するアクセス制御回路とを有するウェハレベルバーンイン回路に加え、前記ウェハレベルバーンインの実行条件を設定するためのテストモードレジスタを備えている。そして、前記テストモードレジスタ内にテストモードを設定すると、前記半導体集積回路装置は、外部との間で、前記アドレス信号、前記テストデータ、および所定の電圧等を直接に入出力可能なダイレクトメモリアクセス可能な状態に設定され、前記ウェハレベルバーンインの実行に必要な所定の電圧が、前記半導体集積回路装置へフォースされる。次に、前記アクセス制御回路をウェハレベルバーンインモードに設定すると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号やテストデータ等を前記メモリコアへ供給し、前記ウェハレベルバーンインを実行する。そして、前記アクセス制御回路が、前記ウェハレベルバーンインモードから解除されると、前記半導体集積回路装置は前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内のテストデータを読み出し外部へ出力することを特徴とするものである。
【０００７】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、ウェハレベルバーンインの実行後、アクセス制御回路がウェハレベルバーンインモードから解除されると、メモリコア内のテストデータを読み出し、予め設定された期待値と比較し、比較結果を出力する期待値比較回路をさらに備え、半導体集積回路装置は、前記期待値比較回路で得られた比較結果を、外部へ出力することを特徴とするものである。
【０００８】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、テストモードレジスタ内に設定されたウェハレベルバーンインの実行条件に従って、アクセス制御回路は、メモリコア内の全ワード線を同時に選択するアドレス信号をメモリコアへ出力し、また、偶数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、また、奇数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、ウェハレベルバーンインを実行することを特徴とするものである。
【０００９】
この発明に係るウェハレベルバーンイン回路の機能判定方法は、ウェハレベルバーンインの実行条件が設定されるテストモードレジスタをテストモードに設定し、ウェハレベルバーンイン回路を備えた半導体集積回路装置を、外部との間で、各種制御信号、アドレス信号、テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態にし、前記ウェハレベルバーンインの実行に必要な所定の電圧を、前記半導体集積回路装置へフォースし、前記ウェハレベルバーンイン回路内のアクセス制御回路がウェハレベルバーンインモードに設定されると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号や前記テストデータ等をメモリコアへ供給し、前記ウェハレベルバーンインを実行し、前記アクセス制御回路を前記ウェハレベルバーンインモードから解除し、前記半導体集積回路装置を前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内の前記テストデータを読み出し、読み出した前記テストデータを外部へ出力し期待値と比較することを特徴とするものである。
【００１０】
この発明に係るウェハレベルバーンイン回路の機能判定方法は、ウェハレベルバーンインの実行後、アクセス制御回路をウェハレベルバーンインモードから解除し、メモリコア内のテストデータを読み出した後、読み出した前記テストデータを期待値と比較し、比較した結果を、ウェハレベルバーンイン回路の機能判定結果として外部へ出力することを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるウェハレベルバーンイン回路を備えた半導体集積回路装置を示すブロック図である、図において、１はＤＲＡＭやＳＲＡＭ等の半導体集積回路装置であり、ＤＲＡＭやＳＲＡＭと各種ロジック回路とが混在された構成でもよい。しかし、説明の簡略のため、図１ではロジック回路等を省略している。
【００１２】
２は複数のメモリセルが配置されたメモリコア、３はウェハレベルバーンインを実行、制御するアクセス制御回路、４はメモリコア２およびアクセス制御回路３からなるウェハレベルバーンイン回路、５はテストモードレジスタ、６はアクセス制御回路３をウェハレベルバーンイン（ＷＬＢＩ）モードに設定するための制御信号ＷＢＩを入力するためのピンである。
【００１３】
７は半導体集積回路装置１にアドレス信号Ａ＜０：１１＞を入力するためのピンであり、値Ａ＜４＞および値Ａ＜５＞は、テストモードレジスタ５内に格納される。例えば、アドレス信号Ａ＜０：１１＞内の値Ａ＜４＞がＨレベルの場合、メモリコア２の偶数番目のワード線を選択し、値Ａ＜５＞がＨレベルの場合、奇数番目のワード線を選択する。８は半導体集積回路装置１に設けられているテストモードパッド（図示せず）を経由して、各種制御信号や各電圧を、半導体集積回路装置１内へダイレクトに入出力可能なダイレクトメモリアクセス（ＤＭＡ）モードに設定するための制御信号／ＭＴＥＳＴを入力するピンである。
【００１４】
９はテストモードレジスタ５をテストモードに設定し、所定の電圧をフォース可能な電圧フォースモードに半導体集積回路装置１を設定するためのテストモード設定信号を入力するピンである。例えば、Ｈレベルのテストモード設定信号を入力すると、テストモードレジスタ５はテストモードに設定され、半導体集積回路装置１は電圧フォースモードになる。１０はメモリコア２のデータをインタフェース（Ｉ／Ｆ）を介して、外部テスタ等の外部装置へ読み出す出力ピン、１１はメモリコア２内に設けられているセンスアンプ（図示せず）が動作する外部電圧Ｅｘｔ．ＶｃｃＳを入力するピンである。
【００１５】
１２はアクセス制御回路３が動作する外部電圧Ｅｘｔ．ＶｃｃＰを入力するピン、１３はセンスアンプ（図示せず）が動作する内部電圧ｉｎｔ．ＶｃｃＳを入力するピンであり、外部電圧Ｅｘｔ．ＶｃｃＳと同じ電圧レベルである。
【００１６】
１４はメモリコア２内のワード線へ供給するワード線電圧ＶＰＰを入力するピン、１５は半導体集積回路装置１の基板電位ＶＢＢを入力するピン、１６はメモリコア２内のビット線へ供給するビット線電圧ＶＢＬを入力するピン、１７はセルプレート電圧ＶＣＰを入力するピンである。
【００１７】
次に、動作について説明する。
図２は、実施の形態１の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。図３はテストモードレジスタ５内に設定される制御信号／ＭＴＥＳＴ、制御信号ＷＢＩ、アドレス信号Ａ＜０：１１＞内の値Ａ＜４＞および値Ａ＜５＞の設定状態を示す説明図である。
【００１８】
先ず、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴを入力する。これにより、半導体集積回路装置１はＤＭＡモードに設定され、外部テスタ等から、テストモード用パッド（図示せず）および各ピン６，７，９〜１２，１４〜１７を介して、各制御信号、アドレス信号、各電圧等を直接入力できる状態になる。また、制御信号／ＭＴＥＳＴがＨレベルで、かつ、ピン６を介してＬレベルの制御信号ＷＢＩを入力している場合、半導体集積回路装置１は通常動作モードに設定される。
【００１９】
そして、ピン９を介して、例えば、Ｈレベルのテストモード設定信号を入力する。これにより、テストモードレジスタ５はテストモードに設定され、半導体集積回路装置１は、各電圧値を昇電圧して供給、あるいは、各電圧値を降電圧して供給する電圧フォースモードに設定される（ステップＳＴ１）。尚、電源投入時は、半導体集積回路装置１は電圧フォースモードには設定されないので、内部電圧発生回路（図示せず）により発生された所定の電圧がメモリコア２等に供給される。
【００２０】
次に、外部テスタ（図示せず）から、ピン７を介してアドレス信号を入力し、さらに、各ピン１１，１２，１４〜１７を介して半導体集積回路装置１内に所定の電圧をフォースした後、アクセス制御回路３をＷＬＢＩモードに設定するため、ピン６を介してＨレベルの制御信号ＷＢＩを入力する。これにより、アクセス制御回路３はＷＬＢＩモードに設定され、ウェハレベルバーンインを実行する（ステップＳＴ２）。尚、ＷＬＢＩモードに設定されると、内部電源発生回路（図示せず）の動作は停止される。また、制御信号／ＭＴＥＳＴはＨレベルなので、各ピン１１，１２，１４〜１７を介して所定の電圧がフォースされる状態が保持される。
【００２１】
ウェハレベルバーンインの実行は、以下の手順で行われる。
図４は、メモリコア２内の全ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，Ｗｌ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．が同時に選択されている場合を示す回路図である。図５は、図４に示した全ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．が同時に選択された場合の動作を示すタイミングチャートである。メモリコア２内の全ワード線ＷＬ０，ＷＬ１，ＷＬ２ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．を一括して同時に選択し、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００２２】
次に、ピン７を介して、値＜４＞および値Ａ＜５＞をＨレベルに設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図５のタイミングチャートに示すように、奇数番目のワード線を選択する選択信号ＷＢＩｏ、および、偶数番目のワード線を選択する選択信号ＷＢＩｅが同時にＨレベルに設定され（タイミングＴ５１）、また図４に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の前記メモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ゲート酸化膜（図示せず）、およびストレッジ・ノード（図示せず）とセルプレート（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００２３】
上記した図４および図５の例では、全ワード線を一括して選択してウェハレベルバーンインを行う場合であるが、偶数番目のワード線のみを一括して同時に選択しウェハレベルバーンインを実行し、あるいは、奇数番目のワード線を一括して同時に選択しウェハレベルバーンインを実行する例を以下に説明する。
図６は、メモリコア２内の偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択されている場合を示す回路図である。図７は、図６に示した偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択された場合（タイミングＴ７２）、また、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，．．．のみが同時に選択された場合（タイミングＴ７３）の動作を示すタイミングチャートである。
【００２４】
図４および図５に示したメモリコア２内の全ワード線を一括して選択する場合と同様に、奇数番目のワード線、あるいは偶数番目のワード線のみが同時に選択される場合も、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００２５】
次に、ピン７を介して、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。また、Ｌレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図７のタイミングチャートに示すように、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、偶数番目のワード線を選択する選択信号ＷＢＩｏがＨレベルに設定され、偶数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７２）。
【００２６】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の偶数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。
【００２７】
また、Ｌレベルの値＜４＞およびＨレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、奇数番目のワード線を選択する選択信号ＷＢＩｅはＨレベルに設定されるので、奇数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７３）。
【００２８】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の奇数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００２９】
次に、ピン６を介してＬレベルの制御信号ＷＢＩを入力し、アクセス制御回路３をＷＬＢＩモードから解除する。この場合、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴが入力されたままなので、テストモードレジスタ５はテストモードを保持しており、半導体集積回路装置１は電圧フォースモードを保持している。この状態で、外部テスタ（図示せず）が、ピン７を介してアドレス信号を供給し、ピン１０を介してメモリコア２からテストデータを読み出す（ステップＳＴ３）。
【００３０】
半導体集積回路装置１内のメモリコア２から読み出されたデータは、外部テスタ（図示せず）により予め設定されている期待値と比較される。全ワード線を一括して選択した場合、メモリコア２から外部テスタへ読み出されたデータの値がＢＬ側につながるデータは“Ｌ”，／ＢＬ側につながるデータは“Ｈ”レベルの場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認される（ステップＳＴ４）。
【００３１】
一方、図６および図７に示したように、偶数番目、あるいは奇数番目のワード線を選択した場合、メモリコア２から外部テスタへ読み出されたデータの値がＢＬ側にはメモリセルのＬＨがそのまま出力され、／ＢＬ側はメモリセルのＬＨが逆のＨＬレベルである場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認される（ステップＳＴ４）。
【００３２】
尚、電圧フォースモードを解除するには、半導体集積回路装置１をリセットするか、あるいは、ピン９を介して、例えば、Ｌレベルのテストモード設定信号をテストモードレジスタ５へ入力する。これにより、テストモードレジスタ５はテストモードから解除されるので、半導体集積回路装置１は電圧フォースモードから解除される。
【００３３】
以上説明したように、実施の形態１によれば、テストモードレジスタ５と、ウェハレベルバーンイン回路４内のアクセス制御回路３とを備え、テストモードレジスタ５のテーブル内に、Ｌレベルの制御信号／ＭＴＥＳＴおよび制御信号ＷＢＩを設定して、半導体集積回路装置１をＤＭＡモードに設定し、ピン９を介して、テストモード設定信号を入力することで、テストモードレジスタ５をテストモードに設定し、これにより、半導体集積回路装置１を電圧フォースモードにし、所定の電圧をフォースする。さらに、テストモードレジスタ５に、Ｈレベルの制御信号ＷＢＩが設定され、アクセス制御回路３がＨレベルの制御信号ＷＢＩを入力すると、アクセス制御回路３はＷＬＢＩモードに設定され、ウェハレベルバーンインを実行する。ウェハレベルバーンインの実行後に、ピン６を介してＬレベルの制御信号ＷＢＩを入力してＷＬＢＩモードを解除し、テストモード下で、ピン１０を介して、メモリコア２からテストデータを外部テスタが読み出し、テストデータと期待値とを比較するようにしたので、アクセス制御回路３を含むウェハレベルバーンイン回路４が正しく機能しているかを判定することができ、半導体集積回路装置１の信頼性を高めることができる。
【００３４】
実施の形態２．
図８は、この発明の実施の形態２によるウェハレベルバーンイン回路を備えた半導体集積回路装置を示すブロック図である、図において、１８は半導体集積回路装置である。１９は期待値比較回路であり、メモリコア２から読み出したデータを期待値と比較し、得られた比較結果を、ウェハレベルバーンインの判定結果としてピン２０を介して、半導体集積回路装置１８の外部装置（図示せず）へ出力するものである。
【００３５】
尚、その他の構成要素は、実施の形態１で示したものと同じなので、同一の参照符号を用いて、それらの説明をここでは省略する。又、図８に示したウェハレベルバーンイン回路４を備えた半導体集積回路装置１８は、ＤＲＡＭやＳＲＡＭ等であるが、ＤＲＡＭやＳＲＡＭと各種ロジック回路とが混在された構成でもよい。しかし、説明の簡略のため、実施の形態１の場合と同様に、図８ではロジック回路等を省略している。
【００３６】
次に、動作について説明する。
図９は、図８に示す実施の形態２の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
先ず、実施の形態１の場合と同様に、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴを入力する。これにより、半導体集積回路装置１８はＤＭＡモードに設定され、外部テスタ等から、テストモード用パッド（図示せず）および各ピン６，７，９〜１２，１４〜１７を介して、各制御信号、アドレス信号、各電圧等を直接入力できる状態になる。また、制御信号／ＭＴＥＳＴがＨレベルで、かつ、ピン６を介してＬレベルの制御信号ＷＢＩを入力している場合、半導体集積回路装置１８は通常動作モードに設定されている。
【００３７】
そして、ピン９を介して、例えば、Ｈレベルのテストモード設定信号を入力する。これにより、テストモードレジスタ５はテストモードに設定され、半導体集積回路装置１８は、各電圧値を昇電圧して供給、あるいは、各電圧値を降電圧して供給する電圧フォースモードに設定される（ステップＳＴ１１）。尚、電源投入時は、半導体集積回路装置１８は電圧フォースモードには設定されないので、内部電圧発生回路（図示せず）により発生された所定の電圧がメモリコア２等に供給される。
【００３８】
次に、外部テスタ（図示せず）から、ピン７を介してアドレス信号を入力し、さらに、各ピン１１，１２，１４〜１７を介して半導体集積回路装置１８内に所定の電圧をフォースした後、アクセス制御回路３をＷＬＢＩモードに設定するため、ピン６を介してＨレベルの制御信号ＷＢＩを入力する。これにより、アクセス制御回路３はＷＬＢＩモードに設定され、ウェハレベルバーンインを実行する（ステップＳＴ１２）。尚、ＷＬＢＩモードに設定されると、内部電源発生回路（図示せず）の動作は停止される。また、制御信号／ＭＴＥＳＴはＨレベルなので、各ピン１１，１２，１４〜１７を介して所定の電圧がフォースされる状態が保持される。
【００３９】
ウェハレベルバーンインの実行は、実施の形態１と同様、図４に示すように、メモリコア２内の全ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，．．．を一括して同時に選択し、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００４０】
次に、ピン７を介して、値＜４＞および値Ａ＜５＞をＨレベルに設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図５のタイミングチャートに示すように、奇数番目のワード線を選択する選択信号ＷＢＩｏ、および、偶数番目のワード線を選択する選択信号ＷＢＩｅが同時にＨレベルに設定され（タイミングＴ５１）、また図４に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の前記メモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ゲート酸化膜（図示せず）、およびストレッジ・ノード（図示せず）とセルプレート（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００４１】
上記した図４および図５の例では、全ワード線を一括して選択してウェハレベルバーンインを行う場合であるが、実施の形態１の場合と同様に、偶数番目のワード線のみを一括して同時に選択しウェハレベルバーンインを実行し、あるいは、奇数番目のワード線を一括して同時に選択しウェハレベルバーンインを実行する例を以下に説明する。
図６は、メモリコア２内の偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択されている場合を示す回路図である。図７は、図６に示した偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，．．．のみが同時に選択された場合（タイミングＴ７２）、また、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，．．．のみが同時に選択された場合（タイミングＴ７３）の動作を示すタイミングチャートである。
【００４２】
図４および図５に示したメモリコア２内の全ワード線を一括して選択する場合と同様に、奇数番目のワード線、あるいは偶数番目のワード線のみが同時に選択される場合も、所定の電圧を印可してストレスをかける場合、ピン１４〜１７を介して、所定電位のワード線電圧ＶＰＰ、基板電位ＶＢＢ、ビット線電圧ＶＢＬ、およびセルプレート電圧ＶＣＰを入力する。
【００４３】
次に、ピン７を介して、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。また、Ｌレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力する。これにより、図７のタイミングチャートに示すように、Ｈレベルの値＜４＞およびＬレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、偶数番目のワード線を選択する選択信号ＷＢＩｏがＨレベルに設定され、偶数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７２）。
【００４４】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の偶数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。
【００４５】
また、Ｌレベルの値＜４＞およびＨレベルの値Ａ＜５＞に設定したアドレス信号Ａ＜０：１１＞を入力した場合、奇数番目のワード線を選択する選択信号ＷＢＩｅはＨレベルに設定されるので、奇数番目のワード線に対応するメモリセル内にデータの書込を行う（タイミングＴ７３）。
【００４６】
この場合、図６に示すビットラインイコライザへの制御電圧ＢＬＥＱをＨレベルに設定すると、メモリコア２内のセンスアンプ（図示せず）の動作が停止し、冗長セル（図示せず）を含めてメモリコア２内の奇数番目のワード線に対応するメモリセルにＬレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間（図示せず）、およびストレッジ・ノードとストレッジ・ノード（図示せず）との間に印可される。そして、ウェハレベルバーンインを実行する。
【００４７】
次に、ピン６を介してＬレベルの制御信号ＷＢＩを入力し、アクセス制御回路３をＷＬＢＩモードから解除する。この場合、ピン８を介してＬレベルの制御信号／ＭＴＥＳＴが入力されたままなので、テストモードレジスタ５はテストモードを保持しており、半導体集積回路装置１８は電圧フォースモードを保持している。この状態で、期待値比較回路１９が、メモリコア２からテストデータを読み出す（ステップＳＴ１３）。
【００４８】
次に、期待値比較回路１９は、メモリコア２から読み出したデータと、予め設定されている期待値とを比較する。全ワード線を一括して選択した場合、メモリコア２から期待値比較回路１９へ読み出されたデータの値がＢＬ側につながるデータは“Ｌ”，／ＢＬ側につながるデータは“Ｈ”レベルの場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認され、その判定結果をピン２０を介して外部テスタ（図示せず）へ出力する（ステップＳＴ１４）。
【００４９】
一方、図６および図７に示したように、偶数番目、あるいは奇数番目のワード線を選択した場合、メモリコア２から期待値比較回路１９へ読み出されたデータの値がＢＬ側にはメモリセルのＬＨがそのまま出力され、／ＢＬ側はメモリセルのＬＨが逆のＨＬレベルである場合、ＷＬＢＩモードでのウェハレベルバーンイン回路４の動作が正常であったことが確認され、その判定結果をピン２０を介して外部テスタ（図示せず）へ出力する（ステップＳＴ１４）。
【００５０】
尚、電圧フォースモードを解除するには、実施の形態１の場合と同様に、半導体集積回路装置１８をリセットするか、あるいは、ピン９を介して、例えば、Ｌレベルのテストモード設定信号をテストモードレジスタ５へ入力する。これにより、テストモードレジスタ５はテストモードから解除されるので、半導体集積回路装置１８は電圧フォースモードから解除される。
【００５１】
以上説明したように、実施の形態２によれば、実施の形態１の構成に加え、半導体集積回路装置１８内に期待値比較回路１９をさらに内蔵し、期待値比較回路１９が、ウェハレベルバーンイン実行後に、メモリコア２からテストデータを読み出し、期待値と比較し、ウェハレベルバーンイン回路４の機能が正しく動作しているかを判定し、判定結果をピン２０を介して外部へ出力するようにしたので、実施の形態１の効果に加えて、外部テスタは簡単な構成でよく、ウェハレベルバーンインの費用を低減することができる。
【００５２】
【発明の効果】
以上のように、この発明によれば、ウェハレベルバーンイン回路を備えた半導体集積回路装置内にテストモードレジスタを組み込み、テストモードレジスタ内に、制御信号／ＭＴＥＳＴおよび制御信号ＷＢＩを設定して、半導体集積回路装置をＤＭＡモードに設定する。そして、テストモード設定信号を入力することでテストモードレジスタをテストモードに設定し、これにより、半導体集積回路装置を電圧フォースモードにし、所定の電圧をフォースする。さらに、テストモードレジスタに制御信号ＷＢＩを設定し、アクセス制御回路が制御信号ＷＢＩを入力することで、アクセス制御回路をＷＬＢＩモードに設定しウェハレベルバーンインを実行する。そして、ウェハレベルバーンインの実行後に、アクセス制御回路をＷＬＢＩモードから解除し、ＤＭＡモード下で、メモリコアからテストデータを外部テスタが読み出し、あるいは、半導体集積回路装置内にさらに組み込まれた期待値比較回路が、テストデータと期待値とを比較するようにしたので、ウェハレベルバーンイン回路が正しく機能しているかを判定することができ、半導体集積回路装置の信頼性を高めることができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるウェハレベルバーンイン回路を備えた半導体集積回路を示すブロック図である。
【図２】 実施の形態１の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
【図３】 テストモードレジスタ内に設定される各設定値を示す説明図である。
【図４】 メモリコア内の全ワード線が同時に選択されている場合を示す回路図である。
【図５】 図４に示した全ワード線が同時に選択された場合の動作を示すタイミングチャートである。
【図６】 メモリコア内の偶数番目のワード線が同時に選択されている場合を示す回路図である。
【図７】 図６に示した偶数番目のワード線、あるいは、奇数番目のワード線が同時に選択された場合の動作を示すタイミングチャートである。
【図８】 この発明の実施の形態２によるウェハレベルバーンイン回路を備えた半導体集積回路を示すブロック図である。
【図９】 実施の形態２の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
【符号の説明】
１，１８ 半導体集積回路装置、２ メモリコア、３ アクセス制御回路、４ウェハレベルバーンイン回路、５ テストモードレジスタ、６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，２０ ピン、１９ 期待値比較回路。
Claims (5)
- 複数のメモリセルからなるメモリコアと、ウェハレベルバーンインで使用される各種制御信号、アドレス信号、テストデータの入出力を制御し、前記ウェハレベルバーンインの実行を制御するアクセス制御回路とを有するウェハレベルバーンイン回路を備えた半導体集積回路装置において、
前記半導体集積回路装置は、前記ウェハレベルバーンインの実行条件を設定するためのテストモードレジスタをさらに備え、
前記テストモードレジスタ内にテストモードを設定すると、前記半導体集積回路装置は、外部との間で、前記アドレス信号、前記テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態に設定され、前記ウェハレベルバーンインの実行に必要な所定の電圧が、前記半導体集積回路装置へフォースされ、
前記アクセス制御回路をウェハレベルバーンインモードに設定すると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号やテストデータを前記メモリコアへ供給し、前記ウェハレベルバーンインを実行し、
前記アクセス制御回路が、前記ウェハレベルバーンインモードから解除されると、前記半導体集積回路装置は、前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内のテストデータを読み出し外部へ出力することを特徴とするウェハレベルバーンイン回路を備えた半導体集積回路装置。 - ウェハレベルバーンインの実行後、アクセス制御回路がウェハレベルバーンインモードから解除されると、メモリコア内のテストデータを読み出し、予め設定された期待値と比較し、比較結果を出力する期待値比較回路をさらに備え、半導体集積回路装置は、前記期待値比較回路で得られた比較結果を、外部へ出力することを特徴とする請求項１記載のウェハレベルバーンイン回路を備えた半導体集積回路装置。
- テストモードレジスタ内に設定されたウェハレベルバーンインの実行条件に従って、アクセス制御回路は、メモリコア内の全ワード線を同時に選択するアドレス信号をメモリコアへ出力し、また、偶数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、また、奇数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、ウェハレベルバーンインを実行することを特徴とする請求項１または請求項２記載のウェハレベルバーンイン回路を備えた半導体集積回路装置。
- ウェハレベルバーンインの実行条件が設定されるテストモードレジスタをテストモードに設定し、
ウェハレベルバーンイン回路を備えた半導体集積回路装置を、外部との間で、各種制御信号、アドレス信号、テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態にし、
前記ウェハレベルバーンインの実行に必要な所定の電圧を、前記半導体集積回路装置へフォースし、
前記ウェハレベルバーンイン回路内のアクセス制御回路がウェハレベルバーンインモードに設定されると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号や前記テストデータをメモリコアへ供給し、前記ウェハレベルバーンインを実行し、
前記アクセス制御回路を前記ウェハレベルバーンインモードから解除し、
前記半導体集積回路装置を前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内の前記テストデータを読み出し、
読み出した前記テストデータを外部へ出力し、期待値と比較するウェハレベルバーンイン回路の機能判定方法。 - ウェハレベルバーンインの実行後、アクセス制御回路をウェハレベルバーンインモードから解除し、メモリコア内のテストデータを読み出し、読み出した前記テストデータを期待値と比較し、比較した結果を、ウェハレベルバーンイン回路の機能判定結果として外部へ出力することを特徴とする請求項４記載のウェハレベルバーンイン回路の機能判定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061024A JP4306916B2 (ja) | 2000-03-06 | 2000-03-06 | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 |
| US09/649,078 US6437590B1 (en) | 2000-03-06 | 2000-08-28 | Integrated semiconductor device with wafer-level burn-in circuit and function decision method of wafer-level burn-in circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061024A JP4306916B2 (ja) | 2000-03-06 | 2000-03-06 | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001250398A JP2001250398A (ja) | 2001-09-14 |
| JP2001250398A5 JP2001250398A5 (ja) | 2006-09-14 |
| JP4306916B2 true JP4306916B2 (ja) | 2009-08-05 |
Family
ID=18581238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061024A Expired - Fee Related JP4306916B2 (ja) | 2000-03-06 | 2000-03-06 | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6437590B1 (ja) |
| JP (1) | JP4306916B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861860B2 (en) * | 2002-05-17 | 2005-03-01 | Stmicroelectronics, Inc. | Integrated circuit burn-in test system and associated methods |
| JP2004152399A (ja) | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| KR100624576B1 (ko) * | 2004-06-11 | 2006-09-19 | 삼성전자주식회사 | 허브를 갖는 메모리 모듈을 테스트하는 방법 및 이를수행하기 위한 메모리 모듈의 허브 |
| GB0413140D0 (en) * | 2004-06-12 | 2004-07-14 | Texas Instruments Ltd | Serial burn-in monitor |
| JP5170395B2 (ja) * | 2008-02-21 | 2013-03-27 | 日本電気株式会社 | ウエハ及びその温度試験方法 |
| US7916519B2 (en) * | 2009-02-09 | 2011-03-29 | Vanguard International Semiconductor Corporation | Burn-in methods for static random access memories and chips |
| JP2012252733A (ja) | 2011-05-31 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
| KR102125568B1 (ko) * | 2014-02-19 | 2020-06-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 테스트 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3734853B2 (ja) | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6326800B1 (en) * | 1999-06-10 | 2001-12-04 | International Business Machines Corporation | Self-adjusting burn-in test |
| US6184048B1 (en) * | 1999-11-03 | 2001-02-06 | Texas Instruments Incorporated | Testing method and apparatus assuring semiconductor device quality and reliability |
-
2000
- 2000-03-06 JP JP2000061024A patent/JP4306916B2/ja not_active Expired - Fee Related
- 2000-08-28 US US09/649,078 patent/US6437590B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001250398A (ja) | 2001-09-14 |
| US6437590B1 (en) | 2002-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6182257B1 (en) | BIST memory test system | |
| KR100992473B1 (ko) | 반도체 메모리 및 시스템 | |
| JP5119795B2 (ja) | 半導体メモリ、半導体メモリのテスト方法およびシステム | |
| TWI413987B (zh) | 半導體記憶裝置及用於該半導體記憶裝置的平行測試方法 | |
| US7246280B2 (en) | Memory module with parallel testing | |
| US6226764B1 (en) | Integrated circuit memory devices including internal stress voltage generating circuits and methods for built-in self test (BIST) | |
| US9672939B2 (en) | Memory devices, testing systems and methods | |
| KR19980051623A (ko) | 반도체 메모리 장치의 웨이퍼 번인 테스트회로 | |
| JP4306916B2 (ja) | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 | |
| JP3803145B2 (ja) | 半導体メモリ装置のバーンインテスト回路及び方法 | |
| US11631470B2 (en) | Semiconductor chip, method of fabricating thereof, and method of testing a plurality of semiconductor chips | |
| KR0185643B1 (ko) | 반도체 메모리장치의 스트레스 전압 인가장치 | |
| US6055199A (en) | Test circuit for a semiconductor memory device and method for burn-in test | |
| KR20200116814A (ko) | 메모리 시스템 및 이의 동작 방법 | |
| US20060209617A1 (en) | Simulating a floating wordline condition in a memory device, and related techniques | |
| US6490701B1 (en) | Integrated circuit test mode with externally forced reference voltage | |
| US5848008A (en) | Floating bitline test mode with digitally controllable bitline equalizers | |
| KR100501779B1 (ko) | 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법 | |
| JP3603045B2 (ja) | 半導体記憶装置およびその検査治具並びに検査方法 | |
| JP2804190B2 (ja) | 半導体集積回路 | |
| US6496433B2 (en) | Semiconductor device and semiconductor device testing method | |
| KR100209335B1 (ko) | 메모리셀 스트레스 인가 장치 | |
| KR100426445B1 (ko) | 반도체 메모리 소자의 주변회로 빌트-인 테스트 방법 | |
| KR20110106107A (ko) | 반도체 장치의 테스트 방법 | |
| KR20000044680A (ko) | 셀프테스트회로를 내장한 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060801 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060801 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |