CN1174426C - 半导体存储器芯片 - Google Patents

半导体存储器芯片 Download PDF

Info

Publication number
CN1174426C
CN1174426C CNB001086774A CN00108677A CN1174426C CN 1174426 C CN1174426 C CN 1174426C CN B001086774 A CNB001086774 A CN B001086774A CN 00108677 A CN00108677 A CN 00108677A CN 1174426 C CN1174426 C CN 1174426C
Authority
CN
China
Prior art keywords
data
memory
comparative result
memory array
stored
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001086774A
Other languages
English (en)
Other versions
CN1274159A (zh
Inventor
G・弗兰科夫斯基
G·弗兰科夫斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infenion Tech North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infenion Tech North America Corp filed Critical Infenion Tech North America Corp
Publication of CN1274159A publication Critical patent/CN1274159A/zh
Application granted granted Critical
Publication of CN1174426C publication Critical patent/CN1174426C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

半导体存储器芯片(100)包括含有待测试的存储器元件的存储器阵列。图案发生器(112)提供待输入并存储在存储器阵列中的参考数据。在存储器芯片上形成比较来自图案发生器的参考数据与来自存储器阵列的存储数据的比较器(110)。比较器还包括：执行比较操作并提供比较结果的逻辑电路(134)；接收比较结果的多个锁存器(152)，其第一态与匹配态相关联，若接收到非匹配态，则第一态变为第二态；存储和输出锁存器的第一和第二态以便提供测试结果的寄存器(160)。

Description

半导体存储器芯片
技术领域
本发明涉及半导体存储器测试，更具体地说，本发明涉及利用输入和输出数据图案之间的片内数据比较来测试存储器件的装置。
背景技术
电路复杂程度的迅速提高使得存储器测试变得越来越困难和越来费用越昂贵。高密度存储器的发展在测试复杂性中引入新的方面。例如更高速的同步DRAMs的需要包括了更复杂和更耗时的图案测试。把测试系统用于存储器测试，可能需要附加的设备来维持当前的产量水平。对于更复杂的高速存储器件，为维持产量所需添加的附加测试器通常是昂贵的。
与测试当前和将来几代高密度存储器有关的另一个问题还包括与测试器的速度和准确度有关的芯片频率。现在越来越难以找到能跟上被测的芯片发展的高速测试系统。通常，器件频率的提高快于测试器的准确度的提高。同时，测试装置变得更复杂。引脚数变得越来越多，因此需要对更多引脚进行准确度管理。此外，对于厂家和测试者，把维护成本保持在合理的水平上和在合理的时间范围内完成测试也成了问题。
在半导体存储器测试中，通过由外部测试装置把已知的数据图案写入阵列中的存储单元，来测试芯片。然后把数据图案读回测试装置，并把读回的数据图案与已知的数据图案比较。
芯片制造过程不会无差错。因此，每个存储芯片都必须小心测试，通常利用上述的数据图案来测试。近来，在存储器芯片的总的制造成本中，测试成本是主要部分。通过减少测试芯片所需的时间，和/或通过增加并行测试的芯片数目，可以降低测试成本。并行测试的芯片数目通常受限于存储器的测试器能处理的输入/输出(I/O)通道的数目。增加并行测试的芯片数目的一个办法是减少外测试器与被测试芯片之间的连接线数目。假定测试器能处理1024个I/O通道，而测试一个芯片需130个通道，则能并行测试7个芯片。
参考图1，图中示出用于测试存储器芯片的传统的测试装置。可以用外存储器测试器16测试包括存储器芯片14的芯片封装10或含有多个芯片14的晶片12。根据测试器16能处理的I/O通道的数目以及单个芯片所需的连接线数目，就可以如上所述地并行测试某一数目芯片。为了证实芯片上的存储器阵列的功能，测试器16向存储器写入一个特定的图案，从阵列读回数据，并且把原来的数据图案与从存储器芯片读出的数据比较。所得的任何差异都被列出，并被用作决定存储器芯片通过/失效的依据(如果没有模块级(level)冗余可利用的话)，而在测试晶片的情况下，则产生位失效图。在一个例子中，在x32存储器芯片的情况下，存储器芯片14与测试器16之间的通讯需要32条I/O通道。
因此，对于用来测试存储器单元的装置来说，需要既减少测试成本，又减少测试时间。对于测试装置，还进一步需要减少测试每片芯片所需的通道数目。
发明内容
根据本发明的半导体存储器芯片包括存储器阵列，此存储器阵列包括要测试的存储器元件。图案发生器提供待输入到并存储在存储器阵列中的参考数据。在存储器芯片上形成比较器，用来把来自图案发生器的参考数据与来自存储器阵列的所存储的数据进行比较。比较器进一步包括逻辑电路，它用于比较参考数据与来自存储器阵列的所存储的数据，从而提供比较结果：如果所存储的数据与参考数据吻合，则给出匹配状态的比较结果，否则给出非匹配状态的比较结果。还包括多个锁存器，用于接收来自逻辑电路的比较结果，锁存器有与匹配状态相关联的第一态，其中，如果从逻辑电路接收到非匹配状态时，第一态变就为第二态。还包括寄存器，用来存储和输出锁存器的第一和第二态，以便提供测试结果。
另一种半导体存储器芯片包括存储器阵列，此存储器阵列包括要测试的存储器元件和用于取代缺陷存储器元件的冗余，每个冗余都包括一组存储器元件。半导体存储器芯片还包括图案发生器，它用于提供待输入到并存储在存储器阵列中的参考数据。在存储器芯片上形成比较器，用于把来自图案发生器的参考数据与来自存储器阵列的所存储的数据进行比较。比较器进一步包括逻辑电路，它用于比较参考数据与来自存储器阵列的所存储的数据，从而提供比较结果：如果所存储的数据与参考数据吻合，则给出匹配状态的比较结果，否则给出非匹配状态的比较结果。还包括多路复用级，它用于接收比较结果，并压缩比较结果，以便提供冗余兼容数据压缩，从而与元件组中的任何元件有关的任何非匹配状态都允许用与该组元件组有相同尺寸的冗余来取代。多个锁存器接收来自多路复用级的比较结果，锁存器的第一态与匹配状态相关联，其中，如果从逻辑电路接收到非匹配状态，则第一态被变为第二态。还包括寄存器，它用于存储和输出锁存器的第一和第二态，以便提供测试结果。
一种根据本发明的DRAM存储器芯片包括存储器阵列，此存储器阵列包括要测试的存储器元件和用于取代有缺陷存储器元件的冗余，每个冗余都包括一组元件。存储器芯片上包括图案发生器，它用于提供待输入到并存储在存储器阵列中的参考数据，并且在存储器芯片上形成比较器，用于把来自图案发生器的参考数据与来自存储器阵列的所存储的数据进行比较，比较器耦合到存储器阵列的读/写数据线上，以便从存储器阵列取回所存储的数据。比较器进一步包括逻辑电路，它用于比较参考数据组与来自存储器阵列的所存储的数据，从而提供比较结果：如果所存储的数据与参考数据吻合，则给出匹配状态的比较结果，否则给出非匹配状态的比较结果。还包括同步级，用于使从逻辑电路输出的各比较结果同步。多路复用级接收与每个存储器元件相关的比较结果，并把每个存储器元件的比较结果压缩，以便提供冗余兼容数据压缩，从而与元件组中的任何元件有关的任何非匹配状态可以用与该组元件有相同尺寸的冗余来取代。还包括多个锁存器，它用于接收来自多路复用级的比较结果。锁存器的第一态与匹配状态相关联，其中，如果从逻辑电路接收到非匹配状态，则第一态被变为第二态。还包含移位寄存器，它用于存储和输出锁存器的第一和第二态，以便提供测试结果。
在本发明的另一个实施例中，逻辑电路最好包括“异”门和“同”门中的一种，这些逻辑门有用于参考数据的输入端和用于来自存储器阵列的存储数据的输入端。半导体存储器芯片可以进一步包括同步级，用于使从逻辑电路输出的比较结果同步。半导体存储器芯片可以进一步包括多路复用级，多路复用级从逻辑电路接收比较结果，并压缩比较结果，以便提供冗余兼容数据压缩。冗余兼容数据压缩可以用来测试字线、列选择线和存储体中的一种。半导体存储器芯片可以包括：片内逻辑电路，用于在比较周期之前把锁存器复位到第一态；或者片外的外控制装置，用于在比较周期之前把锁存器复位到第一态。寄存器最好包括移位寄存器，并且测试结果可以被压缩成单一的位，或测试结果可以被串行发送。比较器最好耦合到读/写数据线上，以便从存储器阵列获取所存储的数据。逻辑电路最好包括“异”门和“同”门中的一种，这些逻辑门有用于参考数据的输入端和用于来自存储器阵列的存储数据的输入端。
附图说明
结合附图，阅读下面对本发明的说明性的实施例的详细描述，就会明白本发明的这些和其它目的、特征和优点。
参考下面的附图，本公开将在下面给出对最佳实施例的详细描述，附图中：
图1是表示根据先有技术的存储器芯片测试装置的示意图；
图2是存储器件的方框图，该存储器件有根据本发明在其上形成的比较器；
图3是图2的比较器的原理图，它更详细地表示了根据本发明的比较器。
图4是存储器阵列的原理图，它表示用于实现根据本发明的供冗余兼容数据压缩用的比较器的各组成部分；和
图5是图4的细节5的部件分解图。
具体实施方式
本发明涉及半导体存储器测试，更具体地说，本发明涉及利用片内数据图案比较器来测试存储器件的装置。比较器最好设计和制造成存储器芯片的一部分。所述比较器对于从被测试的存储器芯片的存储阵列读出的数据有可变数据压缩功能。比较器还有测试结果压缩功能。根据本发明的比较器有利地把与外测试器通讯用的I/O通道的数目减少到两个通道。
以下的公开将以动态随机存取存储器(DRAM)以及它的各组成部分来说明性地描述本发明。以下本发明的说明书是非限制性的，这种描述也可以用于其它半导体器件。现在，在特定的细节方面参考附图，在所有的几个附图中，相似的标号表示相似的或相同的元件，并且从图2开始，表示半导体存储器件/芯片100。半导体存储器件100包括有多个存储单元的存储器阵列(未示出)。依靠读/写数据线(RWDs)把数据送到存储单元和从存储单元接收数据。半导体存储器件100包括根据本发明的在其上的片内数据比较器110。通过例如把比较器110连接到存储器芯片100的读/写数据线(RWDs)，而把比较器110直接耦合到存储器芯片100的数据通道上。为了存储器测试，图案发生器112既通过RWD向存储器阵列，也向比较器110提供图案数据位(参考图案)。参考图案可以因上次的写操作而存储在比较器110的存储器111内，或者由片内图案发生器产生。参考图案数据以及阵列数据被输入到比较器110以便进行比较。输出压缩输入信号为要从比较器110发送的数据结果设置压缩方式。可以通过为测试存储器芯片100的操作选择测试方式，来设置输出压缩输入信号。在这种方式中，不需要I/O引脚来设置压缩方式。还为比较器110提供选通脉冲输入信号。选通脉冲为比较器110进行比较提供阵列数据与参考数据之间的同步。诸如外测试器与被测试的芯片之间的串行接口等的接口，把测试每个存储器芯片100所需的通讯通道数目减少到2，即选通脉冲和结果两通道。根据所选的方式，输出结果可以包括代表通过/失效标准的单个位或者附加的信息。
参考图3，它更详细地表示了根据本发明的比较器110。比较级120包括多个逻辑比较器122。每个比较器122可以包括“异”门(XOR)或“同”门(XNOR)。每个比较器122接收来自参考数据通道(图案发生器，最好是片内图案发生器)以及来自阵列数据通道(例如从RWDs)的输入信号。在比较级120中比较这些输入信号。
同步级130使来自阵列的数据与(来自发生器的)参考数据同步。同步级130是备选的，因为阵列数据与参考数据可能早已同步。同步级包括多个开关132，后者最好包括由门控信号启动的晶体管。门控信号由片内控制逻辑电路134提供或由外部测试器通过I/O引脚提供。
还可以包括多路复用级140。最好采用多路复用级140，以便允许采用冗余兼容数据压缩方案。这将在下面作更详细的解释。
比较器122的输出包括比较结果。所述比较结果定义被包含在锁存级150内的锁存器152中的状态。在每个比较循环开始之前，将锁存器152复位或初始化。比较循环可能包括单次测试或一组测试，以便对照数据图案测试(比较)每个芯片上的一个或多个存储单元，或者每个芯片上所有单元。可以测试单个存储单元或一组存储单元，根据所选的压缩比来压缩测试结果，从而位被输出到锁存器152，锁存器152是代表芯片上的单个存储单元，或是一组存储单元，或是所有存储单元，则要按照压缩比而定。这提供了比较结果。锁存器最好用这样的复位信号来复位，这复位信号由片内控制逻辑电路134或由外部测试器通过I/O引脚在比较循环之前提供。只要参考数据与阵列数据之间的比较是“好”的，即数据吻合，则锁存器152保持在相同的初始态。如果参考数据与阵列数据之间的比较是“坏”的，即数据不吻合，则锁存器152改变状态为非初始态。每个锁存器152单独起作用，并且彼此独立地根据来自比较器122的比较结果来改变状态。只有“坏”结果改变每个锁存器152的状态。正如将在下面更详细地描述那样，本发明的这一特性允许数据压缩的灵活性。
寄存器160最好包括移位寄存器162。所有的锁存器152都连接到移位寄存器162。移位寄存器162把比较器122提供的比较结果作并行到串行的转换。在一个实施例中，对于被测试的存储器阵列，当只需要通过/失效结果时，比较结果被压缩成单一位。包含开关164，它提供方法来选择输出或是数据压缩型作为测试结果。在第一种数据压缩类型中，在移位寄存器162中的数据被加法器166求和，并作为单一位输出，例如输出0或1。移位寄存器162被输入给它的SR时钟信号所同步。在一个实施例中，零的和是通过的测试结果，而非零的和是失效的测试结果。在第二种数据压缩类型中，在移位寄存器162中的值被直接输出来提供更详细的测试信息。通过用户所选择的方式，提供与此相应的输出压缩信号，来启动开关164。
参考图4和5，图上示意地显示简化的存储器阵列170。存储器阵列170包括驱动RWDs的辅助读出(secondary sense)放大器SSA。片内数据比较器110(图3)有利地允许基于寻址方式的非常灵活的数据压缩。为了存储器阵列操作，例如读或写数据，激活字线WL和列选择线CSL。激活CSL和WL导致访问四个存储单元a1-a4，即一组存储单元。因而那里的存储单元并不彼此独立。只要单元a1-a4中的一个被寻址，则所有四个单元就被访问。对于冗余存储器阵列元件也如此。诸如字线和列选择线等冗余元件也访问冗余存储器阵列(未示出)中的四个存储单元。如果需要冗余元件，则不管那个单元(a1-a4)显出缺陷，所有四个单元都要更换。单元a1-a4的比较结果的压缩是一种冗余兼容数据压缩。
数据压缩受锁存器152控制。如上所述那样，直到来自外存储器测试器或来自片内逻辑电路的复位信号使锁存器再次初始化为止，所有的比较结果都积累在锁存器152内。本发明有利地利用锁存器状态来辨别在存储器阵列中的任何元件的缺陷。例如，通过实现多种寻址方法和多种数据图案，来对阵列的完备字线、列选择线、存储体或其它任何部位进行缺陷检查。对于冗余兼容数据压缩，利用比较器122来测试一组存储器元件。这组存储器元件与冗余的更换尺寸兼容，并可被冗余所替换，这组存储器元件有它们的比较结果，这比较结果被多路复用器140所多路复用，以便把多个位压缩成单一比较结果。换而言之，如果这组中的一个失效，则整组被认为失效，因此大大地压缩了测试结果的数据输出。
此外，借助于根据本发明并入一个片内比较器，通常用来比较阵列数据与参考数据的通道就可以空出来了。例如，在通常的装置中(图1)每片芯片有大约31条通道可用。这意味着测试器现在能并行地测试远多于7个芯片，从而提高了关于验收测试存储器芯片的吞吐量。如果采用片内图案发生器，则可以实现进一步的改进。
已经描述了具有可变数据和比较结果压缩功能的片内数据比较器的最佳实施例(它们是示范性的而不是限制性的)，应当指出，在上面阐述的启发下，本专业的技术人员能够提出各种修改和变化。因此，显然，在所附的权利要求书所表述的本发明的范围和精神之内，可以对公开的本发明的特殊实施例作出各种变化。已经用专利法所要求的细节和特例描述了本发明，在所附的权利要求书中提出了所要求的和希望用专利权保护的权利。

Claims (16)

1.一种半导体存储器芯片，它包括：
存储器阵列，它包括要测试的存储器元件和用于取代有缺陷的存储器元件的冗余，每个冗余都包括一组存储器元件；
图案发生器，用于提供待输入到并存储在所述存储器阵列中的参考数据；和
在所述存储器芯片上形成的比较器，用于把来自所述图案发生器的所述参考数据与来自所述存储器阵列的所存储的数据进行比较，所述比较器进一步包括：
逻辑电路，用于比较所述参考数据与来自所述存储器阵列的所存储的数据，以便提供比较结果：如果所存储的数据与所述参考数据吻合，则给出匹配状态的比较结果，否则给出非匹配状态的比较结果；
多路复用单元，用于接收所述比较结果，并压缩所述比较结果，以便提供冗余兼容数据压缩，从而与元件组中的任何元件有关的任何非匹配状态都允许用与该组元件有相同尺寸的冗余来取代；
多个锁存器，用来接收来自所述多路复用单元的所述比较结果，所述锁存器的第一态与所述匹配状态相关联，其中，如果从所述逻辑电路接收到所述非匹配状态，则所述第一态变为第二态；
寄存器，用来存储和输出所述锁存器的所述第一和第二态，以便提供测试结果。
2.权利要求1中所述的半导体存储器芯片，其特征在于：所述逻辑电路包括“异”门和“同”门中的一种，这些逻辑门包括用于参考数据的输入端和用于来自存储器阵列的存储数据的输入端。
3.权利要求1中所述的半导体存储器芯片，其特征在于进一步包括同步单元，所述同步单元从上述逻辑电路接收比较结果，并将同步的数据提供给上述多路复用单元。
4.权利要1中所述的半导体存储器芯片，其特征在于：所述冗余兼容数据压缩用于测试字线、列选择线和存储体中的一种。
5.权利要求1中所述的半导体存储器芯片，其特征在于进一步包括片内逻辑电路，它用于在比较周期之前把所述锁存器复位到所述第一态。
6.权利要求1中所述的半导体存储器芯片，其特征在于进一步包括片外的外部控制装置，用于在比较周期之前把所述锁存器复位到所述第一态。
7.权利要求1中所述的半导体存储器芯片，其特征在于：所述寄存器包括移位寄存器，并且所述测试结果被压缩成单一位。
8.权利要求1中所述的半导体存储器芯片，其特征在于：所述寄存器包括移位寄存器，并且所述测试结果被串行传输。
9.权利要求1中所述的半导体存储器芯片，其特征在于：所述比较器耦合到读/写数据线上，以便从所述存储器阵列获取所存储的数据。
10.一种DRAM存储器芯片，它包括：
存储器阵列，它包括要测试的存储器元件和用于取代有缺陷的存储器元件的冗余，每个冗余都包括一组存储器元件；
图案发生器，它被包含在所述存储器芯片内，用于提供待输入到并存储在所述存储器阵列中的参考数据；和
在所述存储器芯片上形成的比较器，用于把来自所述图案发生器的所述参考数据与来自所述存储器阵列的所存储的数据进行比较，所述比较器耦合到所述存储器阵列的读/写数据线上，用于从所述存储器阵列取回所存储的数据，所述比较器进一步包括：
逻辑电路，用于比较所述参考数据与来自所述存储器阵列的所存储的数据，以便提供比较结果：如果所存储的数据与所述参考数据吻合，则给出匹配状态的比较结果，否则给出非匹配状态的比较结果；
同步单元，用于使从所述逻辑电路输出的所述各比较结果同步，
多路复用单元，它接收与每个存储器元件相关的比较结果，并把每个存储器元件的所述比较结果压缩，以便提供冗余兼容数据压缩，使得与元件组中的任何元件有关的任何非匹配状态可以用与该组元件有相同尺寸的冗余来取代；
多个锁存器，用来接收来自所述多路复用单元的所述比较结果，所述锁存器的第一态与所述匹配状态相关联，其中，如果从所述逻辑电路接收到所述非匹配状态，则所述第一态变为第二态；和
移位寄存器，用来存储和输出所述锁存器的所述第一和第二态，以便提供测试结果。
11.权利要求10中所述的DRAM存储器芯片，其特征在于：所述逻辑电路包括“异”门和“同”门中的一种，这些逻辑门包括用于参考数据的输入端和用于来自所述存储器阵列的存储数据的输入端。
12.权利要求10中所述的DRAM存储器芯片，其特征在于：所述冗余兼容数据压缩用于测试字线、列选择线和存储体中的一种。
13.权利要求10中所述的DRAM存储器芯片，其特征在于进一步包括片内逻辑电路，用于在比较周期之前把所述锁存器复位到所述第一态。
14.权利要求10中所述的DRAM存储器芯片，其特征在于进一步包括片外的外部控制器件，用于在比较周期之前把所述锁存器复位到所述第一态。
15.权利要求10中所述的DRAM存储器芯片，其特征在于：所述测试结果被压缩成单一位。
16.权利要求10中所述的DRAM存储器芯片，其特征在于：所述测试结果被串行传输。
CNB001086774A 1999-05-17 2000-05-17 半导体存储器芯片 Expired - Fee Related CN1174426C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/313,016 US6357027B1 (en) 1999-05-17 1999-05-17 On chip data comparator with variable data and compare result compression
US09/313016 1999-05-17

Publications (2)

Publication Number Publication Date
CN1274159A CN1274159A (zh) 2000-11-22
CN1174426C true CN1174426C (zh) 2004-11-03

Family

ID=23214023

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001086774A Expired - Fee Related CN1174426C (zh) 1999-05-17 2000-05-17 半导体存储器芯片

Country Status (7)

Country Link
US (1) US6357027B1 (zh)
EP (1) EP1061526B1 (zh)
JP (1) JP2001006394A (zh)
KR (1) KR20010014921A (zh)
CN (1) CN1174426C (zh)
DE (1) DE60040035D1 (zh)
TW (1) TW466499B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6651203B1 (en) * 1999-05-17 2003-11-18 Infineon Technologies Ag On chip programmable data pattern generator for semiconductor memories
US6578169B1 (en) * 2000-04-08 2003-06-10 Advantest Corp. Data failure memory compaction for semiconductor test system
JP2002123562A (ja) * 2000-07-31 2002-04-26 Hitachi Ltd テスタ構築データの生成方法およびテスタの構築方法並びにテスト回路
US6754867B2 (en) * 2000-12-28 2004-06-22 Intel Corporation Method of determining non-accessible device I/O pin speed using on chip LFSR and MISR as data source and results analyzer respectively
KR100410554B1 (ko) * 2001-07-13 2003-12-18 삼성전자주식회사 반도체 메모리 장치에서의 패키지 맵 정보 출력방법 및그에 따른 회로
KR100442958B1 (ko) * 2001-12-10 2004-08-04 주식회사 하이닉스반도체 반도체 메모리 장치의 컴프레스 입출력 회로
US6714469B2 (en) * 2002-07-02 2004-03-30 Agilent Technologies, Inc. On-chip compression of charge distribution data
US7047458B2 (en) * 2002-12-16 2006-05-16 Intel Corporation Testing methodology and apparatus for interconnects
US7155370B2 (en) * 2003-03-20 2006-12-26 Intel Corporation Reusable, built-in self-test methodology for computer systems
US7464307B2 (en) * 2003-03-25 2008-12-09 Intel Corporation High performance serial bus testing methodology
US7137049B2 (en) 2003-04-29 2006-11-14 Infineon Technologies Ag Method and apparatus for masking known fails during memory tests readouts
US6999887B2 (en) * 2003-08-06 2006-02-14 Infineon Technologies Ag Memory cell signal window testing apparatus
DE10337854A1 (de) * 2003-08-18 2005-03-31 Infineon Technologies Ag Integrierter Speicher mit einer Testschaltung zum Funktionstest des Speichers
DE10338678B4 (de) * 2003-08-22 2006-04-20 Infineon Technologies Ag Vorrichtung und Verfahren zum Testen von zu testenden Schaltungseinheiten
US20050080581A1 (en) * 2003-09-22 2005-04-14 David Zimmerman Built-in self test for memory interconnect testing
DE10356359A1 (de) * 2003-11-28 2005-06-30 Infineon Technologies Ag Verfahren zur Analyse eines Halbleiterspeichers
US7251757B2 (en) * 2003-12-02 2007-07-31 International Business Machines Corporation Memory testing
DE102004042252A1 (de) * 2004-09-01 2005-11-10 Infineon Technologies Ag Integrierte Speicherschaltung und Verfahren zum Komprimieren von Fehlerdaten
US7263638B2 (en) * 2004-12-16 2007-08-28 Infineon Technologies Ag Memory having test circuit
JP2007058450A (ja) * 2005-08-23 2007-03-08 Freescale Semiconductor Inc 半導体集積回路
KR100830958B1 (ko) * 2006-10-09 2008-05-20 주식회사디아이 반도체 메모리 소자의 테스트 결과 판정 장치 및 방법
US20080133175A1 (en) * 2006-12-03 2008-06-05 Lobuono Mark Anthony Test interface for software-based sequence of event recording systems
US7665003B2 (en) * 2006-12-15 2010-02-16 Qualcomm Incorporated Method and device for testing memory
KR100850270B1 (ko) * 2007-02-08 2008-08-04 삼성전자주식회사 페일비트 저장부를 갖는 반도체 메모리 장치
CN101441587B (zh) * 2007-11-19 2011-05-18 辉达公司 用于自动分析gpu测试结果的方法和系统
GB2498980A (en) * 2012-02-01 2013-08-07 Inside Secure Device and method to perform a parallel memory test
US9548135B2 (en) * 2013-03-11 2017-01-17 Macronix International Co., Ltd. Method and apparatus for determining status element total with sequentially coupled counting status circuits
KR102077073B1 (ko) * 2013-07-26 2020-02-14 에스케이하이닉스 주식회사 반도체 장치
JP6386722B2 (ja) 2013-11-26 2018-09-05 キヤノン株式会社 撮像素子、撮像装置及び携帯電話機
KR20160029382A (ko) 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160143014A (ko) * 2015-06-04 2016-12-14 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 적층형 반도체 장치
US10061644B2 (en) * 2015-11-02 2018-08-28 Qualcomm Incorporated Systems and methods for implementing error correcting code in a memory
US11145381B1 (en) * 2020-09-09 2021-10-12 Powerchip Semiconductor Manufacturing Corporation Memory with test function and test method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6026505A (en) * 1991-10-16 2000-02-15 International Business Machines Corporation Method and apparatus for real time two dimensional redundancy allocation
JP2922060B2 (ja) * 1992-07-27 1999-07-19 富士通株式会社 半導体記憶装置
DE4227281C1 (de) 1992-08-18 1994-02-10 Siemens Ag Anordnung zum Testen eines Speichers nach dem Selbsttestprinzip
EP0599524A3 (en) * 1992-11-24 1996-04-17 Advanced Micro Devices Inc Self-test for integrated storage networks.
JP3293935B2 (ja) * 1993-03-12 2002-06-17 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
US5553082A (en) * 1995-05-01 1996-09-03 International Business Machines Corporation Built-in self-test for logic circuitry at memory array output
JP3839869B2 (ja) * 1996-05-30 2006-11-01 株式会社ルネサステクノロジ 半導体記憶装置
JP3090094B2 (ja) * 1997-06-20 2000-09-18 日本電気株式会社 テスト回路

Also Published As

Publication number Publication date
JP2001006394A (ja) 2001-01-12
EP1061526B1 (en) 2008-08-27
KR20010014921A (ko) 2001-02-26
DE60040035D1 (de) 2008-10-09
EP1061526A1 (en) 2000-12-20
TW466499B (en) 2001-12-01
US6357027B1 (en) 2002-03-12
CN1274159A (zh) 2000-11-22

Similar Documents

Publication Publication Date Title
CN1174426C (zh) 半导体存储器芯片
US5938784A (en) Linear feedback shift register, multiple input signature register, and built-in self test circuit using such registers
US4654849A (en) High speed concurrent testing of dynamic read/write memory array
KR101404887B1 (ko) 멀티―디바이스 시스템을 테스트하는 회로 및 방법
US8112681B2 (en) Method and apparatus for handling fuse data for repairing faulty elements within an IC
US4868823A (en) High speed concurrent testing of dynamic read/write memory array
US20050047229A1 (en) Method and circuit for collecting memory failure information
US6360340B1 (en) Memory tester with data compression
US7971117B2 (en) Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips
JPH0645451A (ja) 半導体記憶装置
JPH0729399A (ja) 集積回路
US4969126A (en) Semiconductor memory device having serial addressing and operating method thereof
US7945823B2 (en) Programmable address space built-in self test (BIST) device and method for fault detection
US6611469B2 (en) Asynchronous FIFO memory having built-in self test logic
WO1997011381A1 (fr) Controleur de memoire
US20070115736A1 (en) Semiconductor memory device having a single input terminal to select a buffer and method of testing the same
US6950971B2 (en) Using data compression for faster testing of embedded memory
US5848016A (en) Merged Memory and Logic (MML) integrated circuits and methods including serial data path comparing
US20080215939A1 (en) Semiconductor memory device with fail-bit storage unit and method for parallel bit testing
JPH10188597A (ja) メモリ試験装置
US7552368B2 (en) Systems and methods for simultaneously testing semiconductor memory devices
EP0445826B1 (en) Sequential logic circuit device
US6134161A (en) Test circuit and test method for semiconductor memory
US7055075B2 (en) Apparatus for random access memory array self-test
KR920001079B1 (ko) 직렬데이타 통로가 내장된 메모리소자의 테스트방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1032842

Country of ref document: HK

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160309

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: American California

Patentee before: Infenion Tech. North America Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041103

Termination date: 20160517

CF01 Termination of patent right due to non-payment of annual fee