JPWO2009066764A1 - 半導体集積回路装置及びそのテスト方法 - Google Patents

Abstract

半導体集積回路装置の入出力回路やテスタの動作周波数がテスト用の入力信号の周波数よりも低い場合において、半導体集積回路装置に備えた被測定回路の動作を停止させることなく、被測定回路の擾乱耐性量の測定を可能とする。半導体集積回路装置は、１又は２以上の入力信号から成る入力信号群の各入力信号に対する処理を順に被測定回路によって複数回にわたって繰り返した場合において、該入力信号群のうちの所定の入力信号に対して該被測定回路により正常な出力信号が出力された回数をカウントする正常出力信号カウンタを備える。（図１）

Description

［関連出願の記載］
本発明は、日本国特許出願：特願２００７−３０１１２７号（２００７年１１月２１日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は半導体集積回路装置及びそのテスト方法に関する。

半導体集積回路装置は、出荷される前に、内部の論理回路やメモリ回路が正常に動作するか否かがテストされる。図４は、従来の半導体集積回路装置１６０のブロック図である。図４を参照すると、従来のテスト方法においては、外部のテスタ２００から半導体集積回路装置１６０の内部にテスト用の入力信号を入力し、クロック信号を発生させた後、比較回路１２０は被測定回路１５０の出力信号と理想出力信号とが一致するか否か判定する。このとき、テスタ２００によって発生させることができ、かつ、半導体集積回路装置１６０の外部から内部に取り込むことができるクロック周波数は、一般に１００ＭＨｚ以下である。したがって、半導体集積回路装置１６０の通常の使用時よりも遅いクロック信号でテストを行う必要がある。このようなテスト方式によって検出することができる動作異常は、動作速度に依存しないようなオープン故障やショート故障等に限られる。

近年、クロック信号及びテスト用の入力信号を半導体集積回路装置１６０の内部で発生させ、実際に使用する定格周波数で動作させて、その挙動を観測するアットスピードテスト方式も用いられ始めている。例えば、特許文献１において、クロック信号を半導体集積回路装置１６０の内部のクロック信号発生器（非図示）で発生させ、テスト用の入力信号は半導体集積回路装置１６０の内部に搭載されたＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路（非図示）によって発生させる方式が記載されている。この場合、クロックサイクルごとにＢＩＳＴ回路が入力信号を発生させ、それを被測定回路１５０に入力し、比較回路１２０は被測定回路１５０の出力信号と理想出力信号とを比較し、出力信号が正常か異常かを判定する。この方式により、動作速度に依存するような異常、例えば、動作速度が定格の速度よりも遅くなるような異常を検知することができる。

特開２００６−０７３０８１号 特開２００１−３１８７３０号

特許文献１及び２の開示事項は、本書に引用をもって繰り込み記載されているものとする。
以下の分析は、本発明者によってなされたものである。

特許文献１のように、半導体集積回路装置１６０の内部に備えたＢＩＳＴ回路を用いた場合には、多くの種類のデータをＢＩＳＴ回路の内部において生成させることから、ＢＩＳＴ回路の面積が大きくなるという問題がある。さらに、テスト用の入力信号に応じた理想出力信号を予測することが困難となるという問題もある。したがって、入力信号及び理想出力信号の生成は外部のテスタ２００で行い、半導体集積回路装置１６０の外部から入力信号及び理想出力信号を低速に入力し、半導体集積回路装置１６０の外部にテスト結果を低速に出力する方式が望まれる。

さらに最近では、潜在的微小欠陥の検出も重要視されている。潜在的微小欠陥とは、定格条件では動作するものの、微小欠陥を含まない半導体集積回路装置と比較して、動作速度の高速化や電源電圧の低下に対する耐性を低下させる微小欠陥をいう。すなわち潜在的微小欠陥は、出荷先の環境に応じて、動作速度が低下し、電力を異常増加させる等の不良を引き起こす原因となり、経年劣化を引き起こす原因ともなる。

潜在的微小欠陥を検出するためには、半導体集積回路装置が定格条件において動作するか否かをテストするのみならず、その動作余裕（マージン）も定量的に計測し、定格条件では動作するものの、微小欠陥を含まないものと比較して動作速度の高速化や電源電圧の低下に対する耐性が劣っていないかをテストする必要がある。

例えば、半導体集積回路装置における最高の動作周波数を検出する方法として、クロック周波数を定格以上に高めて動作可能な周波数を測定する遅延マージン観測方法がある。このようなマージンの観測が可能であれば、従来のように、定格動作を保証するのみならず、潜在的微小欠陥の有無に係る情報も取得することができる。特許文献２に記載された方法においては、ＢＩＳＴなど、チップ内部の装置が用いられる。

しかし、特許文献２に開示された方法のようにＢＩＳＴを用いた場合には、多くの種類のデータをＢＩＳＴ内部で生成させるため、ＢＩＳＴの生成部の面積が大きくなり、ＢＩＳＴの入力信号に対応した理想出力信号を予測する手段を実現することが困難であるという問題がある。

図４のように、すべての周期にわたる正常／異常判定信号を半導体集積回路装置１６０の外部のテスタ２００に送信し、そのマージンを検査するという方法においては、次のようにテストが行われる。すなわち、テスタ２００が受信することのできる信号の周波数限界や半導体集積回路装置１６０の入出力回路の動作周波数限界（１００ＭＨｚ以下）を考慮して、この帯域にあわせてクロック速度を低下させてテストが行われる。また、連続的に測定を行わずに帯域にあわせて適宜停止させながらテストが行われる。

しかし、前者の場合にはテスト可能なマージンの範囲が限定されてしまうという問題がある。また、後者の場合には測定時間が増加してしまうという問題がある。

一方、テスタ２００から半導体集積回路装置１６０への入力信号が、図６のように同一の入力信号（例えばＩ０）の繰り返しであり、被測定信号の擾乱のみを徐々に高めていって擾乱耐性量を検出する場合には、入力信号は最大動作周波数を検出する期間にわたって同一である。したがって、ＬＳＩの動作速度で命令を切り替えることができない低速のテスタ２００であっても対応することができる。

しかし、メモリ回路に対して行われる図７のようなマーチテストにおいては、あるサイクルにおける回路の擾乱耐性量がそれ以前のサイクルにおいてどのような命令を実行したかによって変化する現象を検出する必要がある。この場合、いくつかの入力信号から成る入力信号群を繰り返し入力する際、特定の入力信号にのみ擾乱（例えば、遅延）を与え、どの程度の擾乱に耐えられるかを観測する必要がある。このとき、サイクルごとに異なる入力信号を発生させて被測定回路１５０に入力する必要がある。すなわち、出力信号の処理と同様に入力信号に対してもテスタ２００が出力することのできる信号速度を考慮しなければならず、半導体集積回路装置１６０の入出力回路の動作周波数限界（１００ＭＨｚ以下）も考慮しなければならない。したがって、この帯域にあわせてクロック速度を低下させるか、又は測定を連続的に行わずに帯域にあわせて被測定回路１５０を適宜停止させつつテストを行う必要がある。しかし、前者の場合には調査可能な遅延マージンの範囲が限定されてしまい、後者の場合には測定時間が増加するという問題がある。

テスタ２００を用いた擾乱耐性量テストでは、毎サイクル判定結果を半導体集積回路装置１６０の外部に出力する必要がある。したがって、テスタ２００が受信可能な信号周波数や半導体集積回路装置１６０の入出力回路の動作周波数限界によってテスト時間が増加してしまうという問題がある。また、幾つかの命令セットを繰り返し、ある命令にのみ擾乱を与えて、どの程度の擾乱に耐えられるかを観測する場合には、サイクルごとに異なる入力信号を発生させて、被測定回路１５０に入力する必要がある。しかしながれ、外部のテスタ２００の動作周波数が被測定回路１５０の動作周波数よりも遅い場合には、テスト時間が増加してしまうという問題があった。

すなわち、テスタ２００を用いた擾乱耐性量テストでは、毎サイクル判定信号を外部に出力する必要がある。したがって、テスタ２００が受信可能な信号周波数や半導体集積回路装置１６０の入出力回路の動作周波数限界によってテスト時間が増加してしまうという問題がある。

そこで、半導体集積回路装置の入出力回路やテスタの動作周波数がテスト用の入力信号の周波数よりも低い場合において、半導体集積回路装置に備えた被測定回路の動作を停止させることなく、被測定回路の擾乱耐性量の測定を可能とすることが課題となる。

本発明の第１の視点に係る半導体集積回路装置は、１又は２以上の入力信号から成る入力信号群の各入力信号に対する処理を順に被測定回路によって複数回にわたって繰り返した場合において、該入力信号群のうちの所定の入力信号に対して該被測定回路により正常な出力信号が出力された回数をカウントする正常出力信号カウンタを備える。

本発明の第２の視点に係る半導体集積回路装置のテスト方法は、１又は２以上の入力信号から成る入力信号群の各入力信号に対する処理を順に前記被測定回路よって複数回にわたって繰り返す工程と、前記入力信号群のうちの所定の入力信号に対して前記被測定回路により正常な出力信号が出力された回数をカウントする工程と、を含む。

第１の展開形態の半導体集積回路装置は、前記入力信号群に対するクロック信号に同期して増加し、又は減少するカウントを入力信号カウントとして求めて出力する入力信号カウンタと、前記入力信号カウントに応じて前記入力信号群のうちのいずれかの入力信号を選択して前記被測定回路に出力する入力信号記憶部と、を備えるものであってもよい。

第２の展開形態の半導体集積回路装置は、前記被測定回路を備えることが好ましい。
第３の展開形態の半導体集積回路装置は、前記所定入力信号を処理する期間に限り前記被測定回路に擾乱を加えるとともに、該擾乱を加える度にその強度を増加又は減少させる入力信号擾乱部を備えるものであってもよい。

第４の展開形態の半導体集積回路装置は、前記入力信号擾乱部が、前記入力信号カウントを参照することにより、前記所定入力信号を処理する期間に限り前記被測定回路に擾乱を加え、前記正常出力信号カウンタが、前記入力信号カウントを参照することにより、前記所定入力信号に対して正常な出力信号が出力された回数をカウントするものであってもよい。

第５の展開形態の半導体集積回路装置は、前記入力信号記憶部が、前記入力信号群を記録する１又は２以上の入力信号レジスタと、前記入力信号群のうちのいずれかの入力信号を選択して前記被測定回路に出力する入力信号選択回路と、前記所定入力信号に対する理想出力信号を記録する理想出力信号レジスタと、を備えるものであってもよい。

第６の展開形態の半導体集積回路装置は、前記入力信号選択回路が、前記入力信号カウントを参照することにより、前記入力信号群のうちのいずれかの入力信号を選択して前記被測定回路に出力するものであってもよい。

第７の展開形態の半導体集積回路装置のテスト方法は、前記入力信号群のクロック信号に同期して増加し、又は減少するカウントを入力信号カウントとして求める工程と、前記入力信号カウントに応じて、前記入力信号群のうちのいずれかの入力信号を前記被測定回路に入力する工程と、を含むことが好ましい。

第８の展開形態の半導体集積回路装置のテスト方法は、前記所定入力信号を処理する期間に限り、前記被測定回路に擾乱を印加する工程と、前記擾乱を加える度にその強度を増加又は減少させる工程と、を含むことが好ましい。

第９の展開形態の半導体集積回路装置のテスト方法は、前記擾乱印加工程において、前記入力信号カウントに基づいて、前記所定入力信号を処理する期間に限り、前記被測定回路へ擾乱を加え、前記回数計測工程において、前記入力信号カウントに基づいて、前記所定入力信号に対して正常な出力信号が出力された回数をカウントすることが好ましい。

本発明の半導体集積回路装置によって、半導体集積回路装置の入出力回路やテスタの動作周波数がテスト用の入力信号の周波数より低い場合において、半導体集積回路装置に備えた被測定回路の動作を停止させることなく、被測定回路の擾乱耐性量を測定することができる。

本発明の実施例に係る半導体集積回路装置のブロック図である。 本発明の実施例に係る半導体集積回路装置におけるタイミング図である。 本発明の実施例に係る半導体集積回路装置の回路図である。 従来の半導体集計回路装置のブロック図である。 従来の半導体集積回路装置におけるタイミング図である。 単一の入力信号を処理するとともに擾乱の強度を変化させたときのタイミング図である。 複数の入力信号からなる入力信号群を繰り返し処理するとともに特定の入力信号に対する擾乱の強度を変化させたときのタイミング図である。

符号の説明

１０、１１０ 入力信号記憶部
１１₁〜１１_Ｎ 入力信号レジスタ
１２ 入力信号選択回路
１３ 理想出力信号レジスタ
１４ テスト対象入力信号番号レジスタ
２０ 正常出力信号カウンタ
２１、２２ 比較回路
２３ ＡＮＤ回路
２４ 同期式カウンタ
２５ レジスタ
３０ 入力信号擾乱部
４０ 入力信号カウンタ
５０、１５０ 被測定回路
６０、１６０ 半導体集積回路装置
１２０ 比較回路
２００ テスタ

本発明の実施形態に係る半導体集積回路装置について、図面を参照して詳細に説明する。

図１は、本発明の実施形態に係る半導体集積回路装置の構成を示すブロック図である。

半導体集積回路装置６０は、図１を参照すると、被測定回路５０上でＮ個(Ｎは自然数)の命令を順に実行し、第Ｋ番目(Ｋ＝０、１、…、Ｎ−１)の命令を正しく実行できた回数を計測する。半導体集積回路装置６０は、被測定回路５０と、Ｎ個の命令を被測定回路５０において順次実行することをＪ回(Ｊは自然数)繰り返した際に、第Ｋ番目の命令実行後にその出力が正しいか否かを判定し、出力が正しい回数を計測し、Ｊ回の繰り返しの後に正しい出力が得られた回数の計測値を出力する正常出力信号カウンタ２０とを備える。

また、半導体集積回路装置６０は、被測定回路５０上でＮ個(Ｎは自然数)の命令を順に実行し、第Ｋ番目(Ｋ＝０、１、…、Ｎ−１)の命令実行時に擾乱を与えたときに命令を正しく実行できる最大擾乱量を観測する。半導体集積回路装置６０は、被測定回路５０と、Ｎ個の命令を被測定回路５０において順次実行し、第Ｋ番目の実行時に被測定回路５０に擾乱量を与えることをＪ回(Ｊは自然数)繰り返した際に、与える擾乱量を毎回変化させる入力信号擾乱部３０と、第Ｋ番目の命令実行後にその出力が正しいか否かを判定し、正しい出力が得られた回数を計測し、Ｊ回の繰り返しの後に正しい出力が得られた回数の計測値を出力する正常出力信号カウンタ２０と、を備えるようにしてもよい。

さらに、半導体集積回路装置６０は、被測定信号に与えるクロック信号に同期して、０からＮ−１まで１ずつ増加又は減少するカウンタの値に応じて、Ｎ個の命令のうち１つを被測定回路５０に入力することが好ましい。

また、前記被測定信号に与えるクロック信号に同期して、０からＮ−１まで１ずつ増加又は減少するカウンタの値を入力信号擾乱部３０に与えることにより、入力信号擾乱部３０は第Ｋ番目の命令を認識し、被測定回路５０に擾乱を与え、そのカウンタの値を正常出力信号カウンタ２０に与えることにより、正常出力信号カウンタ２０は第Ｋ番目の命令の実行結果を判別し、第Ｋ番目の命令実行後にその出力が正しいか否かを判定し、正しい回数を計測することが好ましい。

図３は、本発明の実施形態に係る半導体集積回路装置の回路図である。

入力信号記憶部１０は、被測定回路５０上に前記Ｎ個(Ｎは自然数)の命令を与える。入力信号記憶部１０は、図３を参照すると、Ｎ個の命令を保存するＮ個の入力信号レジスタ１１_１〜１１_Ｎと、Ｎ個の命令のうち、被測定回路５０に入力するデータを制御信号により選択する入力信号選択回路１２と、第Ｋ番目の命令における判定のために用いられる理想値を保存する理想出力信号レジスタ１３とを備えることが好ましい。

さらに、入力信号選択回路１２の制御信号は、被測定信号に与えるクロック信号に同期して０からＮ−１まで１ずつ増加又は減少するカウントの値であることが好ましい。

半導体集積回路装置６０は、その好ましい一実施形態において、図１を参照すると、入力信号カウンタ４０、入力信号記憶部１０、入力信号擾乱部３０及び正常出力信号カウンタ２０を備える。

入力信号カウンタ４０は、０〜Ｎ−１までクロックサイクルごとにカウントする。入力信号記憶部１０は、Ｎ個の入力信号を格納し、カウントに応じていずれか１つを選択して出力する。入力信号擾乱部３０は、カウントがＫ（Ｋは０〜Ｎ−１の整数）のときに限り擾乱を発生させ、その擾乱を大きくしていく。正常出力信号カウンタ２０は、Ｋ番目の入力信号に対する出力信号が正常であるか否かを判定し、正常な出力信号が得られた回数をカウントする。正常出力信号カウンタ２０は、テスト後に最終的なカウントを出力する。

正常出力信号カウンタ２０は、Ｋ番目の入力信号に対してどのくらいの大きさの擾乱を加えても正常な出力信号が得られるか、を判定することができる。

したがって、半導体集積回路装置６０によると、図４及び図５に示された例のように、周期ごとに正常又は異常判定信号を半導体集積回路装置１６０の外部のテスタ２００へ出力し、擾乱耐性量を測定する必要がなくなる。また、半導体集積回路装置６０によると、繰り返しの測定が終わった段階において、正常出力信号カウンタ２０の出力値を１度だけ取り出すのみで擾乱耐性量を把握することができる。すなわち、テスタ２００によって受信することのできる信号周波数や半導体集積回路装置６０の入出力回路の動作周波数限界がテスト用の入力信号の周波数より低い場合であっても、被測定回路５０の動作を停止させることなく、擾乱耐性量を測定することができる。

また、複数（Ｎ個とする）の入力信号の組み合わせに依存する擾乱耐性量を測定する際、毎周期ごとに入力信号を半導体集積回路装置６０に入力しなくても、あらかじめＮ個の入力信号とＫ番目の入力信号に対する理想出力信号とを入力信号記憶部１０に記録しておけば、入力信号カウンタ４０のカウントに応じて順次選択して、被測定回路５０に入力することができる。したがって、テスタによって送信することができる信号周波数や半導体集積回路装置６０の入出力回路の動作周波数が入力信号の周波数よりも低い場合であっても、半導体集積回路装置６０は、テスタからの入力信号の受信中に被測定回路５０の動作を停止させてテスト時間の遅延を招くことなく、被測定回路５０の擾乱耐性量を測定することができる。

本発明の実施例に係る半導体集積回路装置ついて図面を参照して詳細に説明する。

図１は、本実施例に係る半導体集積回路装置の構成を示すブロック図である。

半導体集積回路検査装置６０は、図１を参照すると、０〜Ｎ−１までクロックサイクルごとにカウントをする入力信号カウンタ４０と、Ｎ個の入力信号を格納するとともに入力信号カウンタ４０のカウント（「入力信号カウント」）に応じていずれか１つを選択して出力する入力信号記憶部１０と、入力信号カウントがＫ（Ｋは０〜Ｎ−１の整数）のときにのみ擾乱を発生させ、その擾乱を大きくしていく入力信号擾乱部３０と、Ｋ番目の入力信号に対する出力信号が正常か否かを判定し、正常な出力信号が得られた回数をカウントし、測定後に最終的なカウント（「正常出力信号カウント」）を出力する正常出力信号カウンタ２０と、を備える。

図２は、本発明の実施例に係る半導体集積回路装置６０におけるタイミング図である。

ここでは、例として、Ｎ＝４、Ｋ＝２の場合について説明する。入力信号カウントがｉ（ｉ＝１、…、４）のときには、４個の入力信号からなる入力信号群｛Ｉ０、Ｉ１、Ｉ２、Ｉ３｝のうちの入力信号Ｉｉが処理される。

いま、Ｋ＝２である。したがって、入力信号擾乱部３０は、入力信号カウントが２のとき、すなわち、入力信号Ｉ２の処理時において被測定回路５０に対して擾乱を与える。

第１回目の処理として入力信号Ｉ０〜Ｉ３が１度ずつ処理される。入力信号Ｉ２の実行時に擾乱を与えた場合に、正常出力信号カウンタ２０は、入力信号Ｉ２を被測定回路５０によって処理して得られた出力信号Ｏ２ａが正常であるか否かを判定し、正常である場合には正常出力信号カウンタ２０における正常出力信号カウントに１を加算する。次に、入力信号カウントが３となり、入力信号Ｉ３が処理される。次のサイクルにおいて、入力信号カウントは０に戻り、上記の入力信号群｛Ｉ０〜Ｉ３｝の処理が繰り返される。ここで、入力信号擾乱部３０は、入力信号Ｉ２の処理時において、被測定回路５０に与える擾乱を１回目と比較して大きくする。

２回目においても、正常出力信号カウンタ２０は、入力信号Ｉ２に対する非測定回路５０の出力信号Ｏ２ｂが正常であるか否かを判定し、正常である場合には正常出力信号カウンタ２０における正常出力信号カウントに１を加算する。半導体集積回路装置６０は、以上の処理を所定の回数繰り返した後、テストを終了する。図２は、半導体集積回路装置６０が入力信号群I０〜I３の処理を４回繰り返した場合を示している。

正常出力信号カウンタ２０における正常出力信号カウントは、被測定回路５０が入力信号Ｉ２の処理によって正常な出力信号Ｏ２ａ、Ｏ２ｂ、Ｏ２ｃ、Ｏ２ｄを出力した回数を表す。すなわち、正常出力信号カウントは、どれくらい大きな擾乱が加えられても、非測定回路５０は入力信号Ｉ２が正しく処理することができるか、を示している。

例えば、１回目の入力信号Ｉ２の処理において所定の強度αの擾乱を与え、２回目において２α、３回目において３αのように、擾乱の強度を一定量ずつ増やしたと場合、入力信号Ｉ２に対する擾乱耐性は（正常出力信号カウント×α）と表すことができる。

したがって、半導体集積回路装置６０によると、従来のように、出力信号又は正常／異常判定信号を半導体集積回路装置１６０の外部のテスタ２００へ毎サイクル出力しなくてもよい。半導体集積回路装置６０は、全測定の終了後に正常出力信号カウンタ２０における正常出力信号カウントを１度だけ取り出せば擾乱耐性量を把握することを可能とする。すなわち、テスタ２００によって受信することができる信号周波数や半導体集積回路装置６０の入出力回路の動作周波数限界がテスト用の入力信号の周波数よりも低い場合であっても、半導体集積回路装置６０は、被測定回路５０の動作を停止させることなく、被測定回路５０が正常か異常かの判定結果のみならず、被測定回路５０の擾乱耐性量を測定することができる。したがって、半導体集積回路６０は、従来のテスト方法と比較してテスト時間を短縮することができる。

半導体集積回路装置６０は、上記の一連の動作、すなわち、所定の回数にわたって、Ｎ個の入力信号から成る入力信号郡の処理を繰り返す場合における開始及び終了を、リセット信号の立ち上がりによって認識することができる。正常出力信号カウンタ２０は、リセット信号が立ち上がると、正常出力信号カウントを出力した後、正常出力信号カウントの値を０にリセットする。また、入力信号郡の発生器（非図示）は、新たな入力信号郡を生成する。したがって、リセット信号及び正常出力信号カウンタ２０による出力の周期は、（クロック周期）×Ｎ×（入力信号群の繰り返し処理の回数）となる。

図３は、本発明の実施例に係る半導体集積回路装置６０に設けた入力信号記憶部１０及び正常出力信号カウンタ２０の回路図である。

入力信号記憶部１０は、図３を参照すると、Ｎ個の入力信号から成る入力信号群のいずれかを記録する入力信号レジスタ１１_１〜１１_Ｎ、入力信号群のうちのいずれかの入力信号を選択する入力信号選択回路１２、理想出力信号レジスタ１３、及びテスト対象入力信号番号レジスタ１４を備える。

入力信号レジスタ１１_１〜１１_Ｎには、Ｎ個の入力信号からなる入力信号群（上記の例では、｛Ｉ０、Ｉ１、Ｉ２、Ｉ３｝）を個別に記録しておき、入力信号選択回路１２は、入力信号カウントに応じて、Ｎ個の入力信号レジスタ１１_１〜１１_Ｎから入力信号を１つ選択して被測定回路５０に入力する。テスト対象入力信号番号レジスタ１４はＫの値を記憶する。理想出力信号レジスタ１３は、Ｋ番目の入力信号（上記例ではＫ＝２であるためＩ_２）を実行したときに期待される出力信号（「理想出力信号」）をあらかじめ記憶する。Ｋ番目の入力信号Ｉ_Ｋを処理した後、正常出力信号カウンタ２０に備えた比較回路２１は、理想出力信号と被測定回路５０の出力信号とを比較し、両信号が一致する場合には、測定結果信号として１を出力する。一方、比較回路２２は、入力信号カウントとテスト対象入力信号番号とが一致する場合には、検査対象特定信号として１を出力する。

ＡＮＤ回路２３は、測定結果信号及び検査対象特定信号を入力して、これらのＡＮＤ演算の結果を同期式カウンタ２４に出力する。以上の回路構成によって、正常出力信号カウンタ２０は、被測定回路５０からの出力信号が、Ｋ番目の入力信号に対するものであるか否かを判定することができる。同期式カウンタ２４は、Ｋ番目の入力信号に対して、正常な出力信号が得られた場合には、正常出力信号カウントに１を加える。

本実施例に係る半導体集積回路装置６０は、同一命令セットを繰り返し測定し、その結果に基づいて擾乱耐性量を求める場合に特に有効である。この場合、あらかじめＮ個の命令セットを入力信号記憶部１０に格納しておけば、命令カウント値にあわせてＮ個の命令を順次実行し、第Ｋ番目の命令実行時における擾乱を徐々に変化させ、その結果を正常出力信号カウンタ２０に保存し、繰り返し測定後の結果を擾乱耐性量として出力するまでの一連の作業を、データの再入力を行うことなく実行することができる。したがって、テスタによって送信することができる信号周波数やＬＳＩ入出力回路の動作周波数限界が被測定信号の動作周波数より低い場合であっても、テスタからのデータ送信期間中に被測定回路５０の動作停止を行うことによるテスト時間の増加を招くことなく、擾乱耐性量を測定することができる。

なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (11)

1. １又は２以上の入力信号から成る入力信号群の各入力信号に対する処理を順に被測定回路によって複数回にわたって繰り返した場合において、該入力信号群のうちの所定の入力信号に対して該被測定回路により正常な出力信号が出力された回数をカウントする正常出力信号カウンタを備えることを特徴とする半導体集積回路装置。
2. 前記被測定回路を備えることを特徴とする、請求項１に記載の半導体集積回路装置。
3. 前記入力信号群に対するクロック信号に同期して増加し、又は減少するカウントを入力信号カウントとして求めて出力する入力信号カウンタと、
   前記入力信号カウントに応じて前記入力信号群のうちのいずれかの入力信号を選択して前記被測定回路に出力する入力信号記憶部と、を備えることを特徴とする、請求項１又は２に記載の半導体集積回路装置。
4. 前記所定入力信号を処理する期間に限り、前記被測定回路に擾乱を加えるとともに、該擾乱を加える度にその強度を増加又は減少させる入力信号擾乱部を備えることを特徴とする、請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. 前記入力信号擾乱部は、前記入力信号カウントを参照することにより、前記所定入力信号を処理する期間に限り前記被測定回路に擾乱を加え、
   前記正常出力信号カウンタは、前記入力信号カウントを参照することにより、前記所定入力信号に対して正常な出力信号が出力された回数をカウントすることを特徴とする、請求項４に記載の半導体集積回路装置。
6. 前記入力信号記憶部は、
   前記入力信号群を記録する１又は２以上の入力信号レジスタと、
   前記入力信号群のうちのいずれかの入力信号を選択して前記被測定回路に出力する入力信号選択回路と、
   前記所定入力信号に対する理想出力信号を記録する理想出力信号レジスタと、を備えることを特徴とする、請求項３乃至５のいずれか１項に記載の半導体集積回路装置。
7. 前記入力信号選択回路は、前記入力信号カウントを参照することにより、前記入力信号群のうちのいずれかの入力信号を選択して前記被測定回路に出力することを特徴とする、請求項６に記載の半導体集積回路装置。
8. １又は２以上の入力信号から成る入力信号群の各入力信号に対する処理を順に被測定回路によって複数回にわたって繰り返す工程と、
   前記入力信号群のうちの所定の入力信号に対して前記被測定回路により正常な出力信号が出力された回数をカウントする工程と、を含むことを特徴とする半導体集積回路装置のテスト方法。
9. 前記入力信号群のクロック信号に同期して増加し、又は減少するカウントを入力信号カウントとして求める工程と、
   前記入力信号カウントに応じて、前記入力信号群のうちのいずれかの入力信号を前記被測定回路に入力する工程と、を含むことを特徴とする、請求項８に記載の半導体集積回路装置のテスト方法。
10. 前記所定入力信号を処理する期間に限り、前記被測定回路に擾乱を印加する工程と、
    前記擾乱を加える度にその強度を増加又は減少させる工程と、を含むことを特徴とする、請求項８又は９に記載の半導体集積回路装置のテスト方法。
11. 前記擾乱印加工程において、前記入力信号カウントに基づいて、前記所定入力信号を処理する期間に限り、前記被測定回路へ擾乱を加え、
    前記回数計測工程において、前記入力信号カウントに基づいて、前記所定入力信号に対して正常な出力信号が出力された回数をカウントすることを特徴とする、請求項１０に記載の半導体集積回路装置のテスト方法。

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