JP2006073081A - Ramマクロ及びそれを使用した集積回路 - Google Patents
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Abstract
【課題】使用条件(温度条件など)の変更、プロセスの変更に対応するため、RAMマクロにおいては、信号出力のタイミングを調整(CT(Clock-Tune)操作)する必要がある。
【解決手段】マクロ内のCT機能を強化すること、具体的にはCT値を自動スキャンし、さらにCT値と結果との対応を保存する回路を有することにより解決できる。すなわち、CT値を順次生成する回路、BIST(Built In Self Test)回路を動作させその結果(正否値)を保持する回路、それらを制御する回路をマクロ内に保有する。
【選択図】図1
【解決手段】マクロ内のCT機能を強化すること、具体的にはCT値を自動スキャンし、さらにCT値と結果との対応を保存する回路を有することにより解決できる。すなわち、CT値を順次生成する回路、BIST(Built In Self Test)回路を動作させその結果(正否値)を保持する回路、それらを制御する回路をマクロ内に保有する。
【選択図】図1
Description
本発明は集積回路内の電子回路を構成するマクロモジュールに関するものである。
最近では、各種電子回路は集積回路(LSI)として構成されることが多い。基本回路の他、よく使われる回路ブロック等はモジュール化され、マクロとして登録されている。集積回路はそれらの組み合わせとして回路設計が行われ、製造される。
そして、小型化、高性能化、コストダウンのため、あるいは基本テクノロジの進歩・変更に対応して、製造プロセスの変更が行われる。加工技術を微細化して、チップのサイズを縮小するシュリンクが代表的なものである。また、使用条件(温度条件など)の変更に対応するため細部の変更を行うこともある。これらのとき、回路設計の基本は変更しないでそのまま対応できることが望ましいが、ある程度の調整は必要である。
RAMマクロにおいては、信号出力のタイミングを調整(CT(Clock-Tune)操作)する必要がある。図4にRAMのCT(Clock-Tune)の説明図を示す。
RAMは読み出しを指示されると、図4に示すように、アドレス信号で指定されたメモリセルがデータをbit-line信号(図中、bit, bit_b)として、センスアンプへ出力する。センスアンプはSE信号(sense-enable)がオンの間bit-line信号の差動増幅を行いRead-Dataとしてマクロ回路外へ出力する。従ってSE信号(通常は後縁)はメモリセルが正しい値を出力するタイミングを示さなければならない。読み出しが正常に行われるようにSE信号のタイミングを調整する機能がCTである。SE信号を所定の基準点(例えばクロック)から、例えば単位時間の遅延を起こす回路を入れる数を設定することにより所定の遅延量だけ遅らせ、タイミングを調整することができる。単位遅延回路の数(CT値)として遅延時間を指定できる。
特開2001−266594 メモリマクロのテスト手法としてBIST回路を用いる方法が記載されている。
所定のプロセス条件、動作条件ではSE信号は正しく定められているはずである。しかしプロセス条件や、使用時の動作条件等が変われば、SE信号のタイミングがbit-line信号のタイミングとずれてしまい、そのままでは読み出しが正常に行われない可能性が高くなる。
従来のRAMマクロモジュールでは、動作条件やプロセス等を変えるときには、新しい動作条件において、又は、新しいプロセスによる試作品を用いてSE信号のタイミングの最適値を決定していた。
図3に従来のRAMマクロを示す。
図3に従来のRAMマクロを示す。
BIST(Built In Self Test)回路は、製造時等のメモリセル1の試験を行うためのもので次のような機能をもつ。
アドレス発生回路22は、シーケンシャルにメモリセル1のアドレスを指し示す一種のカウンタとして動作する。パターン発生回路24はテストパターンを自動的に発生する。メモリセル1のテストを行なうためのパターンは規則的であるため、自動発生が可能である。メモリテストのパターンの主なものはマーチパターンと、チェッカーパターンである。マーチパターンとは、メモリの全アドレスに`0’又は`1’を書き込み、メモリの下位番地から読み出し動作を行なう。チェッカーパターンはメモリの全メモリセルに市松状に隣接したセル同士が必ず`0’と`1’になるように値を書き込み、その値を読み出すもので、`0’と`1’の位置が入れ替わった2種のパターンがある。パターン発生回路24はこれらのパターンを自動的に発生させることができる。比較回路26はメモリセル1の出力結果の正否を判別するもので、メモリセルから読み出した値と期待値とを比較し、期待する信号が得られなかった場合は否(不良)と判断する。BIST制御回路21はこれらの回路を制御する。切替回路23、25は通常動作モード時のアドレス入力、データ入力と、テストモード動作時のアドレス発生回路22、パターン発生回路24の出力とを切り替えてメモリセルに与える回路である。
テストモード時、これら一連の動作でメモリセル1の動作を外部からパターンを入れずに検証できる。すなわちテスト端子を減らし高速なテストが行なえる。
SE信号のチューニングは、以下の手順で行う。
RAMマクロには読み出し出力のセンスタイミング(SE信号のタイミング)を指定する入力をSE信号回路に設定することができるようにしてある。
設計者は試作した集積回路等において、このSE信号のタイミングを順次指定してBIST回路を動作させ、その出力をみて正常に動作したか否かを判断し、最適タイミングを決定する。これにより新しい使用条件やプロセス等におけるRAMマクロモジュールが決まる。この最適値を決める手順は手間がかかり、設定の誤りなども起こしやすかった。
この問題は、マクロ内のCT機能を強化すること、具体的にはCT値を自動スキャンし、さらにCT値と結果との対応を保存する回路を有すること、により解決できる。
すなわち、CT値を順次生成する回路、BIST回路を動作させその結果(正否値)を保持する回路、それらを制御する回路をマクロ内に保有することによって達成できる。
動作条件やプロセスを変えてもRAMマクロの基本形はそのままで、読み出し出力のセンスタイミングを最適値にすることが容易にできる。
図1は本発明のRAMマクロの構成、図2はその動作フローである。
図1において、メモリセル1、SE信号回路3、BIST(Built In Self Test)回路すなわち、アドレス発生回路22、パターン発生回路24、切替回路23、25、比較回路26、BIST制御回路21は従来と同じである。以下、図1と図2により構成と動作を説明する。
図1において、メモリセル1、SE信号回路3、BIST(Built In Self Test)回路すなわち、アドレス発生回路22、パターン発生回路24、切替回路23、25、比較回路26、BIST制御回路21は従来と同じである。以下、図1と図2により構成と動作を説明する。
CT制御回路31はCT生成回路32に指示してSE信号のタイミングを設定し、SE信号回路3に与える。(S1)
CT制御回路31はCT生成回路32にSE信号のタイミングを順次変えるように指示し、そのたびにBIST回路を起動し結果を出させる。(S2)
SE信号のタイミング(CT値)と結果の正否との対応を比較結果保持回路33に保持させる。(S3)
ここで、CT値は0から7まで可変であるとする。BIST回路によるテストの結果、正なら‘1’否なら‘0’で示すものとすると、比較結果保持回路33の内容は、CT値のすべてに渡って正であるなら、‘11111111’であり、 CT値が3から5のときだけ正であるなら、‘00011100’となる。(S4)
後者の場合、設計者は通常はCT値4が安全値(最適値)であると判断できる。ただしプロジェクトの方針によってはCT値3を採用することもできる。
CT制御回路31はCT生成回路32にSE信号のタイミングを順次変えるように指示し、そのたびにBIST回路を起動し結果を出させる。(S2)
SE信号のタイミング(CT値)と結果の正否との対応を比較結果保持回路33に保持させる。(S3)
ここで、CT値は0から7まで可変であるとする。BIST回路によるテストの結果、正なら‘1’否なら‘0’で示すものとすると、比較結果保持回路33の内容は、CT値のすべてに渡って正であるなら、‘11111111’であり、 CT値が3から5のときだけ正であるなら、‘00011100’となる。(S4)
後者の場合、設計者は通常はCT値4が安全値(最適値)であると判断できる。ただしプロジェクトの方針によってはCT値3を採用することもできる。
なお、BIST回路によるテストにおいていずれかのパターンで否の出力がある場合、その他のパターンのテストは無用であるので、中断して次のCT値のサイクルに入るようにすれば、より高速化できる。
設計者は、最適値が決定できればそのCT値に固定するよう設定すればよい。また最適値と思われるCT値において他の条件(温度等の環境条件)を変えて確認することもできる。
1 メモリセル
21 BIST制御回路
22 アドレス発生回路
23,25 切替回路
24 パターン発生回路
26 比較回路
3 SE信号回路
31 CT制御回路
32 CT生成回路
33 比較結果保持回路
21 BIST制御回路
22 アドレス発生回路
23,25 切替回路
24 パターン発生回路
26 比較回路
3 SE信号回路
31 CT制御回路
32 CT生成回路
33 比較結果保持回路
Claims (4)
- BIST回路を有するRAMマクロであって、
RAMの読み出し時のメモリ出力信号のセンスタイミングを決定するSE信号のタイミングを、所定のきざみ間隔で遅延時間を指定し発生させるCT信号生成回路と、
遅延時間を指定するCT信号を所定回数順次変化させて設定し、設定する毎にBIST回路を動作させる制御回路と、
BIST回路による判定結果の正否と、CT信号の設定値とを対応させて保持する結果保持回路と
を有することを特徴とするRAMマクロ。 - 請求項1に記載のRAMマクロであって、
BIST回路による判定結果が否となった場合にはそのサイクルのテストを中断して次のCT信号設定値にして再開させるように制御すること
を特徴とするRAMマクロ。 - 請求項1又は請求項2に記載のRAMマクロであって、
CT信号設定値を固定する機能を有すること
を特徴とするRAMマクロ。 - 請求項1ないし請求項3に記載のRAMマクロによって構成されたRAMを有する集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004254297A JP2006073081A (ja) | 2004-09-01 | 2004-09-01 | Ramマクロ及びそれを使用した集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2006073081A true JP2006073081A (ja) | 2006-03-16 |
Family
ID=36153542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP2006073081A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007299197A (ja) * | 2006-04-28 | 2007-11-15 | Fujitsu Ltd | 顧客向けlsiデータ提供システム |
WO2009066764A1 (ja) * | 2007-11-21 | 2009-05-28 | Nec Corporation | 半導体集積回路装置及びそのテスト方法 |
JP2012181891A (ja) * | 2011-03-01 | 2012-09-20 | Rohm Co Ltd | 半導体記憶装置 |
US11537930B2 (en) | 2013-03-04 | 2022-12-27 | Nec Corporation | Information processing device, information processing method, and program |
-
2004
- 2004-09-01 JP JP2004254297A patent/JP2006073081A/ja not_active Withdrawn
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WO2009066764A1 (ja) * | 2007-11-21 | 2009-05-28 | Nec Corporation | 半導体集積回路装置及びそのテスト方法 |
US8446162B2 (en) | 2007-11-21 | 2013-05-21 | Nec Corporation | Semiconductor integrated circuit device with test circuit and test method therefor |
JP2012181891A (ja) * | 2011-03-01 | 2012-09-20 | Rohm Co Ltd | 半導体記憶装置 |
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