SU947863A1 - Устройство дл контрол и диагностики логических узлов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И ДИАГНОСТИКИ ЛОГИЧЕСКИХ УЗЛОВ

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и диагностики логических узлов.

Известны устройства дл  проверки логических узлов построенные на определенной логике и предназначенные дл  проверки логических узлов, построенных на элементах той же логики.

Известно устройство дл  проверки блоков ЭВМ, построенное на интегральных схемах ЕСЛ логики и предназначенное дл  проверки логических узлов, построенных на элементах ЕСЛ логики l.

Однако это устройство не позвол ет осуществить проверку блоков ЭВМ, построенных на логических элементах другой серии, например на ТТЛ схемах , хот  большинство внешних устройств , дисков, магнитных лент и т.д. и устройства управлени  ими содержат схемы, построенные на элементах ТТЛ логики. Дл  проверки ТЭЗ этих устройств, а также блоков ЭВМ, построенных на элементах ТТЛ логики , используетс  комплект приборов и стендов индивидуального обслуживани , что значительно, снижает ремонтопригодность ЭВМ, а также приводит к значительному удорожанию их стоимости .

Наиболее близким к предлагаемому  вл етс  устройство дл  диагностики блоков ЭВМ 2.

Известное устройство содержит накопитель тестов,, входной регистр, регистр тестов, блок преобразовате10 лей параллельного кода в последовательный , блок управлени , блок сравнени - , а также регистр результата и буферный блок пам ти. Причем выход накопител  тестов соединен со

Claims (2)

15 входами входного регистра и блока управлени , выходы которого соединены с управл ющими входами входного регистра, регистра тестов, блока преобразователей параллельно20 го кода в последовательный, блока сравнени , регистра результата и блока буферной пам ти. Здесь информаци  о состо нии выходов регистра тестов через преобразователь па25 раллельного кода в последовательный поступает на блок дл  сравнени  данных с эталонными, результат сравнени  накапливаетс  в регистре результата и через регистр обмена запи30 сываетс  в буферный блок пам ти. Однако комплектование ЭВМ различ ми автоматическ ими стендами дл  индивидуального обслуживани  блоков ЭВМ, построенных на логических элементах различной серии, приводит к значительному увеличению времени локализации неисправностей и восста новлению диагностируемых блоков. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  проверки логических узлов , выполненных как на ЕСЛ элементах , так и на ТТЛ элементах. Поставленна  цель достигаетс  те что в устройство дл  контрол  и диагностики узлов, содержащее накопитель тестов, блок управлени , входной регистр, регистр тестов, блок преобразовани  параллельного кода в последовательный, блок сравнени , регистр результата, блок буферной пам ти, причем выходы накопител  тестов соединены с входами блока управлени  и с информационными входами входного регистра, выходы которого соединены с информаци онными входами регистра тестов и с первой группой информационных входов блока сравнени , втора  группа информационных входов которого соединена с выходами блока преобразовани  параллельного кода в последовательный , информационные входы которого соединены.с выходами первого провер емого узла, входы которого соединены с выходами регистра тестов, выходы блока сравнени  соединены с входами рехистра результата , выходы которого соединены с входами блока буферной пам ти, уп равл ющий вход которого соединен с первым выходом блока управлени , второй выход которого соединен с уп равл ющим входом регистра результата , третий выход блока управлени  соединен с управл ющим входом блока сравнени , четвертый выход блока управлени  соединен с управл ющим входом блока преобразовани  параллельного кода в последовательный, п тый выход блока управлени  соединен с управл ющим входом регистра тестов, шестой выход блока управ лени  соединен с управл ющим входом входного регистра, введен первый блоКпреобразовани  уровней, второй блок преобразовани  уровней, формирователь уровн  сигнала, блок устанс ки регистра тестов, причем информационные входы блока преобразов ни  параллельного кода в последовательный соединены с. выходами второго блока преобразовани  уровней, входы которого соединены с выходами второго провер емого узла, выходы регистра тгестов соединены с входами первого блока преобразовани  уровней , выходы которого соединены с входами формировател  уровн  сигнала , выходы которого соединены с входами второго провер емого узла , установочньай вход регистра тестов соединен с выходом блока установки регистра тестов, вход которого  вл етс  входом устройства. На фиг.1 изображена блок-схема предлагаемого устройства; на фиг.2 функциональна  схема дл  установки и опроса одного вывода диагностируемого блока; на фиг.З - схема блока управлени . Устройство(фиг.1) содержит накопитель 1 тестов, входной регистр 2, блок 3 управлени , регистр 4 тестов, блок 5 преобразовани  параллельного кода в последовательный, блок 6 сравнени , регистр 7 результата, блок 8 буферной пам ти, диагностируемый блок 9 на ЭСЛ схемах, блок 10 преобразовани  уровней ЭСЛ-ТТЛ, формирователь 11 уровн  сигнала, блок 12 преобразовани  уровней, блок 13 установки регистра тестов, диагностируемый блок 14 на ТТЛ схемах, вход 15 устройства. Устройство (фиг.2) содержит элемент И 16, элемент И-НЕ 17, триггер 18, первый преобразователь 19 уровней ЭСЛ-ТТЛ, логический элемент 20 с открытым коллектором, второй преобразователь 21 уровней ТТЛ-ЭСЛ, выводы провер емых элементов соответственно ЭСЛ, ТТЛ логики 22 и 23. Схема блока 3 управлени  содержит вход 24 блока управлени , инвертор 25, дешифратор 26, выходы 2732 . Выходы 27-32. блока управлени  соединены соответственно с управл ющими входами регистра 4 тестов, блока 5 преобразовател , блока- б сравнени , регистра 7 результата, блока 8 буферной пам ти и входного регистра 2. При установке диагностируемого блока в соответствующий разъем устройства и запуска данные из накопител  1 тестов поступают на вход 24 блока 3 управлени  и на вход входного регистра 2. Если информаци , поступивша  из накопител  тестов в блок 3 управлени , содержит в бите 07, это означает, что из накопител  тестов поступила управл юща  информаци . Единица в бите 7 поступившей информации разрешает выполнение операций управлени ,активизиру  один из выходов дешифратора 26. Если информаци , поступивша  в блок 3 управлени , содержит 0 в бите 07, это означает, что информаци  представл ет собой тестовый набор. В этом случае на выходе 32 инвертора 25 блока 3 управлени  имеет место сигнал, разрешающий прием .тестовой информации во входной регистр 2, Информаци  из входного регистра 2 поступает- в требуемые биты регистра 4 тестов под управлением выходов 27 блока 3 упра лени . Каждый выход 27 блока 3 обеспечивает прием информации из входного регистра 2 в соответствующую группу битов регистра 4 тестов. При работе устройство выполн ет начальную установку регистра тестов в единицу; автоматическую установку , регистра тестов дл  подачи входных последовательностей тестовых наборов на провер емый блок сог ласно программе тестировани  блока; опрос выходов провер емого блока; сравнение полученных данных с эталоном; накопление результата, полученногр на множестве тестов в буферном блоке пам ти; определение неисправных интегральных схем по справочнику в соответствии с полученным кодом; переход к следующему циклу диагностики, т.е. подтверждение правильности локализации неиспр ности путем останова процесса диагностики на первом тесте, обнаруживающем неисправность, и уточнение локализации с помощью специального индикаторного щупа и справочника эталонных значений в схеме провер емого блока. В устройстве имеетс  два специал ных разъема: первый дл  установки диагностируемого блока, построенного на ЭСЛ схемах, второй - дл  блок на ТТЛ схемах. С монтажной стороны к каждому сигнальнс чу контакту первого разъема подведен выход соответ ствующего разр да регистра 4, а к каждому сигнальному контакту второго разъема подведен выход соответствующего разр да схемы 19 (к свобо ным контактам и контактам питани  в ходы регистра и выходы схемы 19 не подвод тс ). Вход 15 устройства (фиг.2) подключен к одному объединенному (с двух разъемов) контакту нулевого потенциала (земл ). До установки провер емого блока в соответствующий ему разъем устро ства вход 15 находитс  в разомкнут состо нии и логический ноль с выход элемента И 17 поступает на вход S каждого разр да триггеров регистра 4 тестов. При установке триггеров единичное состо ние, выход каждого разр да регистра 4 охвачен обратной св зью через блок преобразовани  уровней ЭСЛ-ТТЛ, блок логических элементов с открытыми коллекторами и блок преобразовани  уровней ТТЛЭСЛ , в месте объединени  сигналов образуетс  монтажное И. Дл  одного вывода диагностируемого блока ука занна  обратна  св зь образуетс  на выходе триггера 18 через элементы 19-21 (фиг.2). При установке провер емого блока в соответствующий ему разъем устройства нулевой потенциал поступает на вход 15 устройства,. на выходе элемента И 16 формируетс  уровень логического О и с выхода элемента И 17 логическа  поступает на вход S триггеров регистра 4, обеспечив тем самым работу регистра 4 через синхронизируемый вход D (фиг.2). Начальна  установка регистра 4 в единицу перед началом тестировани  необходима дл  того, чтобы обеспечить защиту провер емых логических ТТЛ схем от протекани  не . допустимых по величине токов через них при открытом транзисторе 20 (фиг.2) . При установке диагностируемого блока в соответствующий разъем устройства и запуска данные из накопител  1 тестов через входной регистр 2 поступают в регистр 4 тестов , если информаци  представл ет собой тестовый набор или в блок 3 управлени , если информаци  управл юща , в результате на входе диагностируемого блока 14 через блок 10 в блоке 11 устанавливаетс  необходима  тестова  последовательность . Опрос выходов регистра 4 тестов осуществл етс  с помощью блока 5 преобразовани  параллельного кода в последовательный через блок 12. Информаци  с выхода блока 5, сравнива сь с эталонной информацией в блоке б сравнени , поступает в регистр 7 результата и передаетс  в блок 8 буферной пам ти дл  хранени . Регистр 7 результата работает в двух режимах: сдвигател  и счетчика. В режиме сдвигател  результат сравнени  по управл ющему сигналу, поступающему из блока 3, сдвигаетс  вправо. После заполнени  регистра 7 из блока управлени  3 поступает сигнал записи задержимого регистра 7 в буферную пам ть, как составна  часть кода неисправности. Этот процесс продолжаетс  до тех пор, пока не гакончитс  формирование полного вектора неисправности. После формировани  и записи в буферный блок 8 полного вектора иенсправности происходит осЛ-анов устройства. По окончании проверки коднеисправности считываетс  из буферного блока 8 и по диагностическому справочнику определ ютс  неисправные интегральные схемы. В другом режиме регистр 7 работа при проверке результатов автоматической диагностики. Этот релшм позвол ет остановить процесс диагностики на тесте, обнаружившем неисправность, и с помощью щупа подтвердить правильность локализации неисправности. Дл  этого режима производитс  повторный пуск устройства и начинаетс  считывание количества тестовых последовательностей до останова устройства. Номер теста определ ет входной набор и эталонную информацию в диагностируемом блоке, прив еденную в справочнике. Благодар  возможности быстрой локализации неисправностей внутри диагностируемого блока с точностью .до интегральной схемы предлагаемое устройство обеспечивает более высокую производительность при диагностике логических узлов. Формула изобретени  Устройство дл  контрол  и диагностики логических узлов, содержащее накопитель тестов, блок управлени , входной регистр, регистр тес тов, блок преобразовани  параллельного кода в последовательный, блок сравнени , регистр результата, блок буферной пам ти, причем выходы накопител  тестов соединены с входами блока управлени  и с информацион ныг.и входами входного регистра, выхо которого соединены с информационными входами регистра тестов и с первой группой информационных входов блока сравнени , втора  группа информацио ных входов которого соединена с выходами блока преобразовани  параллельного кода-в последовательный, информационн}ле входы которого соединены с выходами первого провер емого угла, входы которого соединены с выходами регистра тестов, выходы блока сравнени  соединены с вх дайи. регистра результата, выходы которого соединены с входами блока буферной пам ти, управл ющий вход которого соединен с первым выходом блока управлени , второй выход которого соединен с управл ющим входом регистра результата, третий выход блока угтравлени  соединен с управл ющим входом блока сравнени , четвертый выход блока управлени  соединен с упра.вл ющим входом блока преобразовани  параллельного кода в последовательный, п тый выход блока управлени  соединен с управл ющим входом регистра, тестов, шестой выход блока управлени  соединен с управл ющим входом входного регистра, отличающеес  тем, что, с целью расширени  функциональных возможностей путем обеспечени  проверки логических узлов, выполненных на разных сери х элементов, в устройство введен блок преобразовани  уровней , второй блок преобразовани  уровней, формирователь уровн  сигнала , блок установки ре:гистра тестов , причем информационные входы блока преобразовани  параллельного кода в последовательный соединены с выходами второго блока преобразовани  уровней, входы которого соединены с выходами второго провер емого узла, выходы регистра тестов соединены с входами первого блока преобразовани  уровней, выхс-ды которого соединены с входами формировател  уровн  сигнала, выходы которого соединены с входами второго провер емого узла, установочный вход регистра тестов соединен с выходом блока установки регистра тестов, вход которого  вл етс  входом устройства . Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3bJ5599, кл. G 06 F 11/00, 1971,

2.Авторское свидетельство СССР № 650080, кл, G 06 F 11/04, 1979 (прототип),