CN117849599A - 重复运算模块的测试电路 - Google Patents

Abstract

本发明提供一种重复运算模块的测试电路，涉及电路设计技术领域，电路包括：比较逻辑模块和诊断模块；比较逻辑模块的输入端作为测试电路的输入端，测试电路的输入端用于连接至少两个重复运算模块的输出端，比较逻辑模块的输出端连接于诊断模块的第一输入端，诊断模块的输出端作为测试电路的输出端；比较逻辑模块用于：对至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，输出比较结果；其中，比较结果用于表征任意两个重复运算模块的输出结果是否一致；诊断模块用于：基于比较结果对至少两个重复运算模块进行诊断，输出诊断结果。本发明可以显著减少DFT扫描测试模式下对芯片管脚资源的使用，极大提升了测试效率。

Description

重复运算模块的测试电路

技术领域

本发明涉及电路设计技术领域，尤其涉及一种重复运算模块的测试电路。

背景技术

大规模人工智能(Artificial Intelligence，AI)应用处理芯片内部，集成了大量的重复运算模块(多核)，这些模块设计在逻辑和物理上几乎完全一致。

目前，通常使用电子设计自动化(Electronic design automation，EDA)工具对这种重复运算模块(多核)产生扫描链测试向量，并整合到芯片级，这需要消耗大量的管脚，造成管脚资源浪费。

发明内容

本发明提供一种重复运算模块的测试电路，用以解决现有技术中对重复运算模块产生扫描链测试向量需要消耗大量的管脚，造成管脚资源浪费的问题。

本发明提供一种重复运算模块的测试电路，包括：比较逻辑模块和诊断模块；

所述比较逻辑模块的输入端作为所述测试电路的输入端，所述测试电路的输入端用于连接至少两个重复运算模块的输出端，所述比较逻辑模块的输出端连接于所述诊断模块的第一输入端，所述诊断模块的输出端作为所述测试电路的输出端；

所述比较逻辑模块用于：对所述至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，输出比较结果；其中，所述比较结果用于表征所述任意两个重复运算模块的输出结果是否一致；

所述诊断模块用于：基于所述比较结果对所述至少两个重复运算模块进行诊断，输出诊断结果。

根据本发明提供的一种重复运算模块的测试电路，所述比较逻辑模块包括至少一个异或门单元和或门单元；

各所述异或门单元的输入端作为所述比较逻辑模块的输入端，各所述异或门单元的输入端分别连接于所述至少两个重复运算模块中的任意两个重复运算模块的输出端，各所述异或门单元的输出端连接于所述或门单元的输入端，所述或门单元的输出端作为所述比较逻辑模块的输出端。

根据本发明提供的一种重复运算模块的测试电路，所述至少一个异或门单元中，任意两个异或门单元的输入端所连接的两个重复运算模块不全相同，所述异或门单元设置的数目N与所述重复运算模块设置的数目M之间满足公式(1)：

根据本发明提供的一种重复运算模块的测试电路，所述测试电路还包括N个比较错误记录模块和N个测试寄存器；

各所述异或门单元的输出端分别连接一个比较错误记录模块的第一输入端，各所述比较错误记录模块的输出端分别连接一个测试寄存器；

所述比较错误记录模块用于：在各所述异或门单元的输出结果包括表征出现比较错误的第一结果的情况下，输出比较错误结果；

所述测试寄存器用于：在接收到所述比较错误结果的情况下，锁存至第一电平。

根据本发明提供的一种重复运算模块的测试电路，各所述比较错误记录模块的第二输入端用于接收监视使能信号；

所述比较错误记录模块具体用于：

在所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，输出所述比较错误结果。

根据本发明提供的一种重复运算模块的测试电路，所述比较错误记录模块还具体用于：

在所述监视使能信号未处于所述第二电平的情况下，禁止输出所述比较错误结果。

根据本发明提供的一种重复运算模块的测试电路，各所述比较错误记录模块的第三输入端用于接收测试使能信号，各所述比较错误记录模块的第四输入端用于接收时钟测试信号；

所述比较错误记录模块还具体用于：

在接收到所述测试使能信号、所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，基于所述时钟测试信号，输出所述比较错误结果。

根据本发明提供的一种重复运算模块的测试电路，所述比较逻辑模块还包括至少一个选择单元；

各所述异或门单元分别通过一个选择单元连接于所述或门单元，各所述异或门单元的输出端连接于对应的所述选择单元的第一输入端，所述选择单元的第二输入端用于接收控制信号，所述选择单元的输出端连接于所述或门单元的输入端；

所述选择单元用于：

在所述控制信号为第三电平的情况下，输出通过所述选择单元的第一输入端接收到的信号；

在所述控制信号为第四电平的情况下，禁止输出信号；

其中，所述第三电平与所述第四电平不同。

根据本发明提供的一种重复运算模块的测试电路，所述诊断模块的第二输入端用于连接所述至少两个重复运算模块的输出端；

所述诊断模块具体用于：在所述比较结果表征所述任意两个重复运算模块的输出结果不一致的情况下，基于所述至少两个重复运算模块的输出结果进行诊断，输出所述诊断结果。

本发明提供的重复运算模块的测试电路，具体包括比较逻辑模块和诊断模块，比较逻辑模块可以对至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，以比较任意两个重复运算模块的输出结果是否一致，通常情况下重复运算模块的输出结果应当是一致的，可以通过比较输出结果是否一致的逻辑，筛选出可能存在问题的重复运算模块，并通过诊断模块进一步基于比较结果进行诊断，输出诊断结果。相较于相关技术中对每一个重复运算模块都引出芯片管脚进行测试，导致需要消耗大量的管脚、造成管脚资源浪费的问题，本发明利用比较逻辑模块对两两重复运算模块的输出结果进行比较，并通过诊断模块利用比较结果进行进一步诊断，可以显著减少可测性设计(Design ForTest，DFT)扫描测试模式下对芯片管脚资源的使用，极大提升了测试效率，另外可以显著增加电路测试向量的复用率，降低了对磁盘资源的使用率。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的重复运算模块的测试电路的结构示意图之一；

图2是本发明提供的重复运算模块的测试电路的结构示意图之二；

图3是本发明提供的比较逻辑模块的结构示意图；

图4是本发明提供的重复运算模块的测试电路中err_cnt_tdr的结构示意图；

图5是本发明提供的重复运算模块的测试电路中monitor_en对应的比较周期示意图；

图6是相关技术中测试电路的芯片引脚示意图；

图7是本发明提供的重复运算模块的测试电路的芯片引脚示意图；

图8是本发明提供的重复运算模块的测试电路所应用的测试方法的流程示意图。

附图标记：

100：重复运算模块的测试电路；200：重复运算模块；

101：比较逻辑模块；102：诊断模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图描述本发明的重复运算模块的测试电路。

图1是本发明提供的重复运算模块的测试电路的结构示意图之一，如图1所示，重复运算模块的测试电路100包括：比较逻辑模块101和诊断模块102。

具体电路连接结构如下：

所述比较逻辑模块101的输入端作为所述测试电路100的输入端，所述测试电路100的输入端用于连接至少两个重复运算模块200的输出端，所述比较逻辑模块101的输出端连接于所述诊断模块102的第一输入端，所述诊断模块102的输出端作为所述测试电路100的输出端；

所述比较逻辑模块101用于：对所述至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，输出比较结果；其中，所述比较结果用于表征所述任意两个重复运算模块的输出结果是否一致；

所述诊断模块102用于：基于所述比较结果对所述至少两个重复运算模块进行诊断，输出诊断结果。

相关技术中，使用EDA工具对重复运算单元模块(多核)产生扫描链测试向量，并整合到芯片级，需要消耗大量的管脚，并且向量测试耗时长。

为了节省管脚的使用数量，目前的技术采用了分时复用的方法来分批测试这些重复运算单元模块(多核)，分时复用的方法带来了更多时间成本开销。

如果要节省时间成本开销，就需要硬件资源提供更多的管脚来支持，这样带来了硬件设计成本的开销，同时可以支持的测试管脚的数量也受到芯片设计面积，测试机台能力等因素的限制。

目前的EDA工具并没有针对这种大量重复运算模块(多核)的特点，对扫描链测试方法进行优化设计。

针对上述问题，本发明实施例提供的重复运算模块的测试电路，具体包括比较逻辑模块和诊断模块，比较逻辑模块可以对至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，以比较任意两个重复运算模块的输出结果是否一致。

大规模AI应用处理芯片内部集成的大量重复运算模块(多核)，在逻辑和物理上的设计是完全一致的，因此正常情况下，两两重复运算模块的输出结果应当是一致的，故可以通过比较两两重复运算模块的输出结果是否一致，来筛选出可能存在问题的重复运算模块，并通过诊断模块进一步基于比较结果进行诊断，输出诊断结果。

在本发明实施例提供的重复运算模块的测试电路中，相较于现有技术中对每一个重复运算模块都引出芯片管脚进行测试，导致需要消耗大量的管脚、造成管脚资源浪费的问题，本发明利用比较逻辑模块对两两重复运算模块的输出结果进行比较，并通过诊断模块利用比较结果进行进一步诊断，可以显著减少DFT扫描测试模式下对芯片管脚资源的使用，极大提升了测试效率，另外可以显著增加电路测试向量的复用率，降低了磁盘资源的使用率。

可选地，图2是本发明提供的重复运算模块的测试电路的结构示意图之二，图2是图1所提供的电路结构的一种具体实施方式，图3是本发明提供的比较逻辑模块的结构示意图，如图3所示，所述比较逻辑模块101可以包括至少一个异或门单元XOR和或门单元OR；

需要说明的是，图2中的至少一个异或门单元XOR设置在图中XOR+MUX的合并逻辑(Combination Logic)电路中，图中以诊断模块102包括diagnosis_fabric模块为例示出。

下面对比较逻辑模块101的具体电路结构进行描述，如图3所示，各所述异或门单元XOR的输入端作为所述比较逻辑模块101的输入端，各所述异或门单元XOR的输入端分别连接于所述至少两个重复运算模块中的任意两个重复运算模块的输出端，各所述异或门单元XOR的输出端连接于所述或门单元OR的输入端，所述或门单元OR的输出端作为所述比较逻辑模块101的输出端。

具体地，本发明实施例的比较逻辑模块包括至少一个异或门单元和或门单元，每个异或门单元用于对任意两个重复运算模块的输出结果进行比较，如果输出结果一致，则该异或门单元输出0，如果输出结果不一致，则该异或门单元输出1，每个异或门单元都将比较后的结果输入至或门进行汇总，只要有一个输入的结果为1，则或门单元也输出1作为比较结果，表征存在至少两个重复运算模块的输出结果不一致，需要诊断模块做进一步诊断；如果输入到或门单元的结果都为0，则或门单元输出0作为比较结果，此时诊断模块可以基于该比较结果，输出表征测试无异常的诊断结果，从而实现对重复运算模块的正常测试。

可选地，所述至少一个异或门单元中，任意两个异或门单元的输入端所连接的两个重复运算模块不全相同，所述异或门单元设置的数目N与所述重复运算模块设置的数目M之间满足公式(1)：

具体地，本发明实施例中设置的每一个异或门单元都用来测试不同的两两重复运算模块的组合，并且可以设置异或门单元的数目与重复运算模块的数目之间满足公式(1)，以保证对每一对重复运算模块的组合都进行充分测试。

如图2所示，图中以4个重复运算模块0～3(tile-inst0～3)为例，这4个重复运算模块0～3(tile-inst0～3)的物理设计完全一致，通过两两比较可以测试出其中有问题的模块，4个重复运算模块两两比较需要比较逻辑模块包括6个异或门单元(XOR)和1个或门单元(OR)，具体将重复运算模块0～3的输出结果两两组合，对应输入到6个XOR中，6个XOR从上至下分别对应的是以下6组两两重复运算模块的输出结果：

1)0、1；

2)0、2；

3)0、3；

4)1、2；

5)1、3；

6)2、3。

可选地，所述测试电路还可以包括N个比较错误记录模块(error_counter)和N个测试寄存器(Test Data Register，TDR)，其中，N个error_counter和对应的TDR组成如图2中的N个err_cnt_tdr模块；

各所述异或门单元的输出端分别连接一个比较错误记录模块的第一输入端(XORin)，各所述比较错误记录模块的输出端分别连接一个测试寄存器；

所述比较错误记录模块用于：在各所述异或门单元的输出结果包括表征出现比较错误的第一结果的情况下，输出比较错误结果；

所述测试寄存器用于：在接收到所述比较错误结果的情况下，锁存至第一电平。

需要说明的是，第一电平可以根据实际情况进行设计，例如为高电平1。

具体地，本发明实施例的测试电路还包括N个比较错误记录模块和N个测试寄存器，比较错误记录模块与测试寄存器一一对应，测试寄存器用于对应记录比较错误记录模块的输出结果，比较错误记录模块与测试寄存器的组合又与N个异或门单元一一对应，每一个组合用于对异或门单元的输出结果进行错误比较，如果异或门单元的输出结果中包括表征出现比较错误的结果，则比较错误记录模块会向测试寄存器输出比较错误结果，测试寄存器在接收到比较错误结果后会锁存至第一电平，以表征对应的异或门单元出现过比较不一致的结果，便于用户通过锁存器快速筛选出出现异常的重复运算模块，后续也可以通过诊断模块直接对异常的重复运算模块进行进一步诊断，整合了重复运算模块的测试结果，同时保留了针对重复运算模块故障分析的功能，可以快速有效地判别出现异常的重复运算模块。

需要说明的是，err_cnt_tdr中的比较错误记录模块，是测试电路中独立于比较逻辑模块和诊断模块的可选模块。

可选地，图4是本发明提供的重复运算模块的测试电路中err_cnt_tdr的结构示意图，如图4所示，各err_cnt_tdr中，各比较错误记录模块的第二输入端用于接收监视使能信号(monitor_en)，monitor_en具体可以由用户根据实际需要向一个或多个比较错误记录模块发送，用来使能对应的比较错误记录模块开始监视某一段周期内的结果；

所述比较错误记录模块具体用于：

在所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，输出所述比较错误结果。

具体地，本发明实施例中，比较错误记录模块的第二输入端还可以接收监视使能信号，以控制监视某一段周期内的结果，在监视使能信号处于第二电平的情况，认为当前处于有效比较周期，此时如果各异或门单元的输出结果包括第一结果，则输出比较错误结果。

需要说明的是，第二电平可以根据实际情况进行设计，例如为高电平1。

可选地，如图4所示，各所述比较错误记录模块的第三输入端用于接收测试使能信号(test_en)，各所述比较错误记录模块的第四输入端用于接收时钟测试信号(scan_shift_clk)；

所述比较错误记录模块还具体用于：

在接收到所述测试使能信号、所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，基于所述时钟测试信号，输出所述比较错误结果。

具体地，本发明实施例中，比较错误记录模块的第三输入端用来接收测试使能信号，只有在接收到测试使能信号的情况下，才开始测试过程，比较错误记录模块的第四输入端用来接收时钟测试信号，以通过时钟测试信号接收异或门单元的输出结果；在具体比较过程中，比较错误记录模块会在接收到测试使能信号、监视使能信号处于有效比较的第二电平、且异或门单元的输出结果包括比较错误的第一结果的情况下，基于时钟测试信号，输出比较错误结果。

可选地，所述比较错误记录模块还具体用于：

在所述监视使能信号未处于所述第二电平的情况下，禁止输出所述比较错误结果。

具体地，比较错误记录模块如果判定当前监视使能信号未处于第二电平，则认为当前处于无效不比较周期，此时禁止输出比较错误结果，测试人员可以利用监视使能信号，控制屏蔽某些周期的比较错误结果，仅输出所关心周期的比较错误结果。

举例来说，图5是本发明提供的重复运算模块的测试电路中monitor_en对应的比较周期示意图，如图5所示，在scan_shift_clk信号下，当monitor_en为低电平0的时候，处于无效不比较周期；当monitor_en为高电平1的时候，处于有效比较周期；

在有效比较周期中，当scan_shift_clk信号的脉冲到来时，接收来自异或门单元的输出结果，如果一个有效比较周期内有3个scan_shift_clk信号的脉冲，则说明会接收到3次异或门单元的输出结果，如果这3次接收到的输出结果均为0，则认为该异或门单元对应的比较结果正常，如果这3次接收到的输出结果不全为0，例如为010，则认为该异或门单元对应的比较结果异常，此时TDR会置1，以表征该异或门单元对应的比较结果异常，便于测试人员快速了解异常情况。

可选地，如图2所示，所述比较逻辑模块还包括至少一个选择单元；

各所述异或门单元分别通过一个选择单元连接于所述或门单元，各所述异或门单元的输出端连接于对应的所述选择单元的第一输入端，所述选择单元的第二输入端用于接收控制信号，所述选择单元的输出端连接于所述或门单元的输入端；

所述选择单元用于：

在所述控制信号为第三电平的情况下，输出通过所述选择单元的第一输入端接收到的信号；

在所述控制信号为第四电平的情况下，禁止输出信号；

其中，所述第三电平与所述第四电平不同。

需要说明的是，第三电平和第四电平可以根据实际情况进行设计，例如设置第三电平为高电平1，第四电平为低电平0。

具体地，比较逻辑模块还包括至少一个选择单元，选择单元设置在各个异或门单元与或门单元之间，测试人员可以通过控制信号控制选择单元，以选择将哪几路异或门单元的输出结果输出至或门单元。

可选地，如图2所示，所述诊断模块的第二输入端用于连接所述至少两个重复运算模块的输出端；

所述诊断模块具体用于：在所述比较结果表征所述任意两个重复运算模块的输出结果不一致的情况下，基于所述至少两个重复运算模块的输出结果进行诊断，输出所述诊断结果。

具体地，诊断模块的第二输入端还可以连接于各重复运算模块的输出端，以在比较逻辑模块输出的比较结果表征有两个重复运算模块的输出结果不一致的情况下，基于输出结果不一致的重复运算模块的输出结果进行进一步诊断。

下面举例说明本发明实施例提供的重复运算模块的测试电路。

重复运算模块的测试电路可以设置在多核处理器的内建自测扫描链设计和测试向量自动生成自动测试图样产生(Automatic Test Pattern Generation，ATPG)向量整合装置中，装置主要包含如下部分：

1)用于重复运算模块两两之间对应输出管脚单个测试时钟周期的比较逻辑电路(比较逻辑模块)；

2)用于记录并且可以判别比较逻辑输出结果的逻辑电路；

3)用于屏蔽比较电路输出结果的逻辑电路；

4)用于分析测试故障的逻辑电路。

如图2所示，以一个四核电路架构为例：

tile-inst0～3是物理设计完全一致的运算单元模块(重复运算模块)，4个重复运算模块的各自scan_out通路(共4路)通过scan_compare的逻辑比较电路最后输出一组scan_out数据通路；

其中，tdr_si和tdr_so用于读出比较测试结果。

比较错误记录模块的电路架构如图4所示，以比较错误记录模块的数目是4个为例示出：

1)输入：test_en；monitor_en；XOR in；scan_shift_clk；

2)输出：error_out(0-pass，1-fail)，输出结果通过JTAG TDR读出。

下面以将重复运算模块(多核)整合到芯片级进行全局应用举例：

图6是相关技术中测试电路的芯片引脚示意图，如图6所示，图中是一个4x3的多核AI芯片，用相同编号前缀(例如PU、AU和BU)的模块表示同一组重复运算模块(多核)，例如PU0～3是一组重复运算模块，AU0～3是一组重复运算模块，BU0～3是一组重复运算模块，每一个核都是一个4输入扫描通道输入(scan channels input)和4输出扫描通道输出(scanchannel outputs)。

可以看出，未使用本发明的重复运算模块的测试电路前，共需要消耗：12个输入(inputs)管脚+48个输出(outputs)管脚，48也即4*4*3。

将本发明实施例提供的重复运算模块的测试电路整合到芯片级后，图7是本发明提供的重复运算模块的测试电路的芯片引脚示意图，如图7所示，使用本发明的重复运算模块的测试电路后，共需要消耗的管脚数如下(分两种情况)：

1)12inputs+12outputs+12monitor inputs；

2)12inputs+12outputs(不启用error_counter)；

在开启error_counter功能时，接口开销可以节省40％；如果不开启error_counter功能，接口开销可以节省60％。

在测试覆盖率、故障调试等方面，能力基本保持不变。

图8是本发明提供的重复运算模块的测试电路所应用的测试方法的流程示意图，如图8所示，包括以下几部分：

(一)芯片设计阶段：

1)识别重复运算模块(identical block recognize)；

2)规划scan compare模块插入(scan compare logicinsertion)；

具体地，这里插入的scan compare模块，即为本发明上述任一实施例中的重复运算模块的测试电路，具体利用比较逻辑模块对两两重复运算模块的输出结果进行比较，并通过诊断模块利用比较结果进行进一步诊断，可以显著减少DFT扫描测试模式下对芯片管脚资源的使用，极大提升了测试效率，另外可以显著增加电路测试向量的复用率，降低了对磁盘资源的使用率。

3)扫描链插入(SCAN insertion)；

4)流片(Netlist(GDS)tape out)；

具体地，在插入scan compare模块后，对重复运算模块进行扫描链插入和流片，具体操作可以是利用已有技术实现。

(二)测试向量生成阶段：

1)第一轮ATPG测试向量产生(1^st ATPG pattern generation)；

2)ATPG测试向量后处理(ATPG pattern post-edit)；

(三)自动测试设备(Auto-Test Equipment，ATE)测试调试阶段：

ATE测试(ATE test)，故障诊断(ATE fail log analysis)，调试(包括2^nd debugATPG pattern generation、ATE fail log diagnosis不断循环的过程)等等。

本发明实施例提供的重复运算模块的测试电路至少存在以下有益效果：

1)显著减少DFT扫描测试模式下对芯片管脚资源的使用，极大提升测试效率。

2)显著增加模块或者子系统测试向量的复用率，降低对磁盘资源使用。

3)整合重复运算模块的测试结果，同时保留了针对重复运算模块的故障分析的功能。

4)在ATE测试时可以快速有效的判别出现故障模块。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种重复运算模块的测试电路，其特征在于，包括：比较逻辑模块和诊断模块；

所述比较逻辑模块的输入端作为所述测试电路的输入端，所述测试电路的输入端用于连接至少两个重复运算模块的输出端，所述比较逻辑模块的输出端连接于所述诊断模块的第一输入端，所述诊断模块的输出端作为所述测试电路的输出端；

所述比较逻辑模块用于：对所述至少两个重复运算模块中的任意两个重复运算模块的输出结果进行比较，输出比较结果；其中，所述比较结果用于表征所述任意两个重复运算模块的输出结果是否一致；

所述诊断模块用于：基于所述比较结果对所述至少两个重复运算模块进行诊断，输出诊断结果。

2.根据权利要求1所述的重复运算模块的测试电路，其特征在于，所述比较逻辑模块包括至少一个异或门单元和或门单元；

各所述异或门单元的输入端作为所述比较逻辑模块的输入端，各所述异或门单元的输入端分别连接于所述至少两个重复运算模块中的任意两个重复运算模块的输出端，各所述异或门单元的输出端连接于所述或门单元的输入端，所述或门单元的输出端作为所述比较逻辑模块的输出端。

3.根据权利要求2所述的重复运算模块的测试电路，其特征在于，所述至少一个异或门单元中，任意两个异或门单元的输入端所连接的两个重复运算模块不全相同，所述异或门单元设置的数目N与所述重复运算模块设置的数目M之间满足公式(1)：

4.根据权利要求3所述的重复运算模块的测试电路，其特征在于，所述测试电路还包括N个比较错误记录模块和N个测试寄存器；

各所述异或门单元的输出端分别连接一个比较错误记录模块的第一输入端，各所述比较错误记录模块的输出端分别连接一个测试寄存器；

所述比较错误记录模块用于：在各所述异或门单元的输出结果包括表征出现比较错误的第一结果的情况下，输出比较错误结果；

所述测试寄存器用于：在接收到所述比较错误结果的情况下，锁存至第一电平。

5.根据权利要求4所述的重复运算模块的测试电路，其特征在于，各所述比较错误记录模块的第二输入端用于接收监视使能信号；

所述比较错误记录模块具体用于：

在所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，输出所述比较错误结果。

6.根据权利要求5所述的重复运算模块的测试电路，其特征在于，所述比较错误记录模块还具体用于：

在所述监视使能信号未处于所述第二电平的情况下，禁止输出所述比较错误结果。

7.根据权利要求5所述的重复运算模块的测试电路，其特征在于，各所述比较错误记录模块的第三输入端用于接收测试使能信号，各所述比较错误记录模块的第四输入端用于接收时钟测试信号；

所述比较错误记录模块还具体用于：

在接收到所述测试使能信号、所述监视使能信号处于第二电平、且各所述异或门单元的输出结果包括所述第一结果的情况下，基于所述时钟测试信号，输出所述比较错误结果。

8.根据权利要求2至6任一项所述的重复运算模块的测试电路，其特征在于，所述比较逻辑模块还包括至少一个选择单元；

各所述异或门单元分别通过一个选择单元连接于所述或门单元，各所述异或门单元的输出端连接于对应的所述选择单元的第一输入端，所述选择单元的第二输入端用于接收控制信号，所述选择单元的输出端连接于所述或门单元的输入端；

所述选择单元用于：

在所述控制信号为第三电平的情况下，输出通过所述选择单元的第一输入端接收到的信号；

在所述控制信号为第四电平的情况下，禁止输出信号；

其中，所述第三电平与所述第四电平不同。

9.根据权利要求1所述的重复运算模块的测试电路，其特征在于，所述诊断模块的第二输入端用于连接所述至少两个重复运算模块的输出端；

所述诊断模块具体用于：在所述比较结果表征所述任意两个重复运算模块的输出结果不一致的情况下，基于所述至少两个重复运算模块的输出结果进行诊断，输出所述诊断结果。