DE10262424B3

DE10262424B3 - Verfahren zum Testen einer digitalen Schaltung

Info

Publication number: DE10262424B3
Application number: DE10262424.0A
Authority: DE
Inventors: Erwin Thalmann
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2002-05-24
Filing date: 2002-05-24
Publication date: 2021-06-10
Anticipated expiration: 2022-05-25

Abstract

Verfahren zum Testen einer digitalen Schaltung, wobei das Verfahren umfasst:
- Bereitstellen von mehreren Testmustern für eine digitale Schaltung zum Speichern in jeweiligen Registern einer Anzahl von Registern (102a, 102b, 102c, 102d) der digitalen Schaltung sowie Bereitstellen von mehreren Adresssignalen (CLS 0, CSL 1) für externe Anschlusseinheiten der digitalen Schaltung, um mehrere Register aus der Anzahl von Registern (102a, 102b, 102c, 102d) auszuwählen, und
- Testen der digitalen Schaltung mittels der Adresssignale (CLS 0, CSL 1) und der in den ausgewählten Registern gespeicherten Testmuster,
- wobei die Register mit Hilfe einer Auswahleinheit (105), die eine logische Verknüpfungseinheit (110) zur logischen Verknüpfung der mehreren Adressierungssignale (CSL 0, CSL 1) umfasst, ausgewählt werden und
- wobei der logischen Verknüpfungseinheit (110) die Adressierungssignale (CSL 0, CSL 1) über mit den externen Anschlusseinheiten verbundene Adressierungsleitungen der digitalen Schaltung und/oder über eine oder mehrere mit den externen Anschlusseinheiten verbundene Taktfreigabeleitungen der digitalen Schaltung zugeführt werden.

Description

Die vorliegende Erfindung betrifft den Test digitaler Schaltungen, insbesondere den Test von Speichereinheiten in digitalen Schaltungen mittels effizienter Testverfahren.
Bei einem Testen von Speichereinheiten in digitalen Schaltungen sind üblicherweise Register in der digitalen Schaltung bereitgestellt, in welchen vorgebbare Testmuster gespeichert sind. Diese Testmuster umfassen unterschiedliche Topologien bzw. Testtopologien, wobei die Topologien von Testmodus zu Testmodus variierbar sind.
In der Druckschrift DE 19951534 A1 ist eine integrierte Halbleiterschaltung offenbart, welche eine eingebaute Speichereinheit und eine erste Registereinheit zum Speichern von in die Speichereinheit zu schreibenden Daten als Testschaltung für die Speichereinheit aufweist. Die Halbleiterschaltung umfasst weiter eine zweite Registereinheit zum Speichern eines aus der Speichereinheit gelesenen Wertes und eine Komparatoreinheit zum Vergleich der Werte des ersten und des zweiten Registers miteinander sowie einen Adressgenerator zur Erzeugung eines Adresssignals der Speichereinheit auf Basis eines externen Eingabetaktpulses.
Ein Nachteil herkömmlicher Verfahren zum Testen von Speichereinheiten in digitalen Schaltungen besteht darin, dass aufgrund ständig zunehmender Speicherkapazitäten die Testzeiten pro Chip (digitaler Schaltung) zunehmen. In nachteiliger Weise sind die Testzeiten von digitalen Schaltungen mit den Kosten für die digitale Schaltung korreliert, d.h. lange Testzeiten erhöhen den Preis digitaler Schaltungen. Mit zunehmender Komplexität von digitalen Schaltungen verlagert sich der Aufwand bei einer Erstellung einer digitalen Schaltung vom reinen Hardware-Entwurf immer mehr hin zur Durchführung komplexer Test- und Simulationsabläufe.
Es ist somit klar ersichtlich, dass zur Kostenreduzierung bei der Herstellung und dem Test digitaler Schaltungen insbesondere die Testzeiten reduziert werden müssen. Zur Reduktion der Testzeiten und damit der Testkosten wurde bereits vorgeschlagen, eine Parallelität zu erhöhen. In digitalen Schaltungen, insbesondere in digitalen Speicherschaltungen sind interne Register zur Speicherung von Topologien implementiert, wobei unterschiedliche Topologien erforderlich sind, um „Worst Case“-Bedingungen in einem Speicherzellenfeld zu realisieren. In den Registern der digitalen Schaltung werden die unterschiedlichen Topologien gespeichert, um in einem nachfolgenden Test verwendet zu werden.
Wenn man zwischen den unterschiedlichen Topologien wechselt, stehen prinzipiell zwei unterschiedliche Vorgehensweisen zur Verfügung:

(i) Wiederholtes Überschreiben eines Registers über einen Testmodus nach einem Testen von Speichereinheiten in der digitalen Schaltung oder
(ii) Umschalten zwischen unterschiedlichen Registern, welche entsprechend unterschiedliche Topologien enthalten.

Das oben angegebene Verfahren (i) weist den Vorteil auf, dass prinzipiell nur ein einziges Register erforderlich ist. Ein wesentlicher Nachteil des Verfahrens (i) besteht jedoch darin, dass ein Umladen des gesamten Registerinhalts erforderlich ist, so dass ein Testmusterablauf jeweils während einer Umladezeit unterbrochen wird. Das Verfahren (ii) weist den Vorteil auf, dass während einer Laufzeit des Testmodus umgeschaltet werden kann („on the fly“), jedoch muss die digitale Schaltungseinheit zusätzliche Anschlussstifte zur Adressierung der jeweiligen Register aufweisen.
Herkömmliche Testvorrichtungen weisen lediglich zwei Register auf, welche über eine externe Anschlusseinheit für ein Taktsignal („clock enable“ (CKE)) ansprechbar sind. In nachteiliger Weise ist jedoch die herkömmliche Testvorrichtung auf zwei Register beschränkt, da zum Ansprechen weiterer Register zusätzliche externe Anschlusseinheiten erforderlich wären. In nachteiliger Weise können jedoch Testsysteme nicht beliebig mit externen Anschlusseinheiten versehen werden, so dass aufgrund von Hardware-Beschränkungen ein Testen von Speichereinheiten in einer effizienten Weise nicht möglich ist.
Es ist nicht wünschenswert, die Anzahl externer Anschlusseinheiten zum Zwecke eines Umschaltens von Registern zu erhöhen. Vielmehr sollen möglichst wenige externe Schaltungseinheiten bereitgestellt werden, um aufgrund einer geringeren Anzahl benötigter externer Pins (Anschlusseinheiten) eine erhöhte Parallelität bereitzustellen und auf diese Weise Testkosten zu sparen.
Bisher ist es lediglich möglich, zwei Register mit einer externen Anschlusseinheit (CKE) anzusteuern. Beispielsweise wären für vier interne Register bereits zwei externe Anschlusseinheiten erforderlich, für acht interne Register wären bereits drei externe Anschlusseinheiten erforderlich, etc.
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Testen einer digitalen Schaltung, bei welchem Verfahren

- mehrere Testmuster in einer Anzahl von Registern der digitalen Schaltung gespeichert werden,
- einige der Register ausgewählt werden und
- die in den ausgewählten Registern gespeicherten Testmuster zum Testen der digitalen Schaltung verwendet werden,

Das Verfahren soll insbesondere realisierbar sein, ohne dass es erforderlich wird, eine größere Anzahl von externen Anschlüssen der digitalen Schaltung vorzusehen oder ein oder mehrere Register der Schaltung beim Wechsel eines Testmusters mit einem neuen Textmuster zu überschreiben.
Diese Aufgabe wird erfindungsgemäß durch das Verfahren gemäß Patentanspruch 1 gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Ein wesentlicher Gedanke der Erfindung besteht darin, aus einer Anzahl von Registern, welche verschiedene Test-Topologien bzw. Testmuster enthalten, die jeweiligen Register mittels bereits vorhandener Spalten- und/oder Zeilen-Adressierungsleitungen, welche zur Adressierung der mindestens einen Speichereinheit in der digitalen Schaltung vorhanden sind, auszuwählen, indem diesen Adressierungsleitungen entsprechende Adress- bzw. Auswahlsignale von außen zugeführt werden.
Ein wesentlicher Vorteil der Erfindung besteht somit darin, dass vorhandene externe Pins bzw. externe Anschlusseinheiten der digitalen Schaltung, insbesondere solche für die Spalten- und/oder Zeilen-Adressierungsleitungen der digitalen Schaltung, verwendet werden können, um eine beliebige Anzahl interner Register anzusprechen. Die Auswahlsignale werden somit den externen Anschlusseinheiten der Schaltung von außen zugeführt, und die Adressierungsleitungen der Schaltung, die an die externen Anschlusseinheiten angeschlossen sind, leiten die Adresssignale innerhalb der Schaltung weiter, um das jeweilige Register auszuwählen. Abgesehen von Spalten- und/oder Zeilen-Adressierungsleitungen können zur Weiterleitung der Auswahlsignale auch eine oder mehrere Taktfreigabeleitungen verwendet werden.
Das erfindungsgemässe Verfahren umfasst:

- Bereitstellen von mehreren Testmustern für eine digitale Schaltung zum Speichern in jeweiligen Registern einer Anzahl von Registern der digitalen Schaltung sowie Bereitstellen von mehreren Adresssignalen für externe Anschlusseinheiten der digitalen Schaltung, um mehrere Register aus der Anzahl von Registern auszuwählen, und
- Testen der digitalen Schaltung mittels der Adresssignale und der in den ausgewählten Registern gespeicherten Testmuster,
- wobei die Register mit Hilfe einer Auswahleinheit, die eine logische Verknüpfungseinheit zur logischen Verknüpfung der mehreren Adressierungssignale umfasst, ausgewählt werden und
- wobei der logischen Verknüpfungseinheit die Adressierungssignale über mit den externen Anschlusseinheiten verbundene Adressierungsleitungen der digitalen Schaltung und/oder über eine oder mehrere mit den externen Anschlusseinheiten verbundene Taktfreigabeleitungen der digitalen Schaltung zugeführt werden.

Erfindungsgemäß erfolgt die Zuführung der Adressierungssignale über die externen Anschlusseinheiten der digitalen Schaltung und danach beispielsweise über Adressierungsleitungen der digitalen Schaltung und/oder über Taktfreigabeleitungen der digitalen Schaltung.
Die Adressierungsleitungen und/oder Taktfreigabeleitungen sind bereits in der digitalen Schaltung angeordnet, so dass für eine derartige Ansteuerung der Auswahleinheit keine zusätzlichen, externen Anschlusseinheiten erforderlich sind.
Als Adressierungsleitungen werden beispielsweise Spaltenadressierungsleitungen und/oder Zeilenadressierungsleitungen der mindestens einen Speichereinheit in der digitalen Schaltung zur Registerauswahl herangezogen.
Vorzugsweise werden zum Auswählen der jeweiligen Register Signale von mindestens zwei Adressierungsleitungen in der Auswahleinheit logisch verknüpft. Weiterhin ist es zweckmässig, Signale von mehr als zwei Auswahlleitungen logisch zu verknüpfen, um die Anzahl ansteuerbarer Register der digitalen Schaltung zu erhöhen.
In der Auswahleinheit, die zum Auswählen der Register dient, ist eine logische Verknüpfungseinheit enthalten, welche eine logische Verknüpfung von mindestens zwei zugeführten Adressierungssignalen durchführt.
Gemäß einer Weiterbildung der Erfindung werden Testsequenzen von Testmustern extern vorgegeben, wobei zweckmässigerweise ein Testmodus eine Abfolge der anzusprechenden Register, welche unterschiedliche Topologien aufweisen, festlegt.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. In den Figuren zeigen:

1 ein Blockbild der exemplarischen erfindungsgemäßen Ansteuerung von vier unterschiedlichen Registern mittels einer Auswahleinheit über Spaltenadressen und
2 eine Tabelle, welche eine logische Verknüpfung zweier Spaltenadressierungsleitungen zum Ansprechen der in 1 gezeigten Register veranschaulicht.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
In dem in 1 gezeigten Blockbild sind beispielhaft vier Register 102a bis 102d dargestellt. Es sei jedoch darauf hingewiesen, dass zwei oder mehr Register durch das erfindungsgemässe Verfahren ansteuerbar sind.
In dem in 1 gezeigten Ausführungsbeispiel werden zwei Spaltenadressierungsleitungen 107S zur Ansteuerung der Register 102a bis 102d in einer logischen Verknüpfungseinheit 110 logisch verknüpft. Die logische Verknüpfungseinheit 110 ist in der erfindungsgemässen Auswahleinheit 105 enthalten.
Unter Bezugnahme auf die in 2 dargestellte Tabelle ist aufgrund zweier Spaltenadressierungssignale CSL0 bzw. CSL1 eine eindeutige Zuordnung der Register 102a bis 102d möglich. So entspricht eine Dualzahl 00 (Null) dem Register 102a, eine logische Dualzahl 01 (Eins) entspricht dem Register 102b, eine logische Dualzahl 10 (Zwei) entspricht dem Register 102c und eine logische Dualzahl 11 (Drei) entspricht dem Register 102d. Entsprechend der Auswahl gemäss der Tabelle in 2 wird eines der in 1 gezeigten Register 102a bis 102d angesteuert. Auf diese Weise wird eine Bereitstellung der in diesem angesteuerten Register gespeicherten Topologie ermöglicht, um sie in einem nachfolgenden Test zu verwenden.
Somit ist ein Umladen von Topologien in ein einzelnes Register nicht mehr notwendig.
Alternativ zur Verwendung zweier oder mehrerer Spaltenadressierungsleitungen 107S ist auch eine Verwendung zweier oder mehrerer Zeilenadressierungsleitungen zur logischen Verknüpfung und damit zur Ansteuerung des jeweiligen Registers möglich.
Weiterhin ist es möglich, neben den Spalten- und/oder Zeilenadressierungsleitungen zusätzlich eine oder mehrere Taktfreigabeleitungen („clock enable“) zu verwenden.
Die Register 102 (d.h. die Register 102a bis 102d der 1 und 2) sind innerhalb der digitalen Schaltung angeordnet. Weiterhin enthält die digitale Schaltung die zu testenden Speichereinheiten, wobei die Register 102 mit den zu testenden Speichereinheiten über Verbindungsmittel, d.h. über elektrische Leitungen verbunden sind. Die mindestens eine Speichereinheit wird in herkömmlicher Weise über Adressierungsleitungen adressiert, die sowohl Spaltenadressierungsleitungen 107S als auch Zeilenadressierungsleitungen umfassen können.
Eine Verknüpfung von mindestens zwei Adressierungsleitungen, genauer gesagt von über diese mindestens zwei Adressierungsleitungen fließenden Signalen CSL 1 und CSL 0, ermöglicht nunmehr eine Auswahl eines der mehreren vorhandenen Register 102 bzw. 102a, 102b, 102c, 102d. In den Registern 102 sind Testmuster gespeichert, die in dem Register vor dem entsprechenden Testablauf abgelegt wurden. Das mindestens eine Adressierungssignal der mindestens einen Zeilenadressierungsleitung und/oder das mindestens eine Adressierungssignal der mindestens einen Spaltenadressierungsleitung 107S werden in der logischen Verknüpfungseinheit 110 der Auswahleinheit 105 logisch miteinander verknüpft. Auf diese Weise ist es möglich, entsprechend der logischen Verknüpfung ein spezifisches Register 102 bzw. 102a, 102b, 102c, 102d anzusprechen.

Claims

Verfahren zum Testen einer digitalen Schaltung, wobei das Verfahren umfasst: - Bereitstellen von mehreren Testmustern für eine digitale Schaltung zum Speichern in jeweiligen Registern einer Anzahl von Registern (102a, 102b, 102c, 102d) der digitalen Schaltung sowie Bereitstellen von mehreren Adresssignalen (CLS 0, CSL 1) für externe Anschlusseinheiten der digitalen Schaltung, um mehrere Register aus der Anzahl von Registern (102a, 102b, 102c, 102d) auszuwählen, und - Testen der digitalen Schaltung mittels der Adresssignale (CLS 0, CSL 1) und der in den ausgewählten Registern gespeicherten Testmuster, - wobei die Register mit Hilfe einer Auswahleinheit (105), die eine logische Verknüpfungseinheit (110) zur logischen Verknüpfung der mehreren Adressierungssignale (CSL 0, CSL 1) umfasst, ausgewählt werden und - wobei der logischen Verknüpfungseinheit (110) die Adressierungssignale (CSL 0, CSL 1) über mit den externen Anschlusseinheiten verbundene Adressierungsleitungen der digitalen Schaltung und/oder über eine oder mehrere mit den externen Anschlusseinheiten verbundene Taktfreigabeleitungen der digitalen Schaltung zugeführt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Adressierungsleitungen zum Auswählen der jeweiligen Register mit den externen Anschlusseinheiten verbundene Adressierungsleitungen, die zum Ansteuern mindestens einer Speichereinheit in der digitalen Schaltung vorhanden sind, verwendet werden.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als Adressierungsleitungen zum Auswählen der jeweiligen Register mit den externen Anschlusseinheiten verbundene Spaltenadressierungsleitungen der digitalen Schaltung, die zum Ansteuern mindestens einer Speichereinheit in der digitalen Schaltung vorhanden sind, verwendet werden.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als Adressierungsleitungen zum Auswählen der jeweiligen Register mit den externen Anschlusseinheiten verbundene Zeilenadressierungsleitungen der digitalen Schaltung, die zum Ansteuern mindestens einer Speichereinheit in der digitalen Schaltung vorhanden sind, verwendet werden.
Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die mindestens eine Speichereinheit mittels mehrerer in den Registern (102a, 102b, 102c, 102d) gespeicherter Testmuster, die mit Hilfe der Adresssignale ausgewählt werden, getestet wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Auswählen der jeweiligen Register eine oder mehrere mit den externen Anschlusseinheiten verbundene Taktfreigabeleitungen der digitalen Schaltung verwendet werden.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Testmuster zum Testen der digitalen Schaltung von außen der digitalen Schaltung zugeführte Testmuster sind.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass zum Testen der digitalen Schaltung mindestens eine extern vorgegebene Testsequenz von mehreren Testmustern der digitalen Schaltung zugeführt wird.