JPS6363199A

JPS6363199A - 半導体記憶装置

Info

Publication number: JPS6363199A
Application number: JP61207193A
Authority: JP
Inventors: Yasuo Ito; 寧夫伊藤; Isao Ogura; 庸小倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-03
Filing date: 1986-09-03
Publication date: 1988-03-19
Anticipated expiration: 2011-06-19
Also published as: JP2509577B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体記憶装置に係り、特にダイナミックにラ
ンダム・アクセス可能な記憶装置に関する。

（従来の技術）ＭＯ８型半導体メモリのうち特にダイナミックＲＡＭ　
（ｄＲＡＭ＞は、その容量が４倍／３年の割合いで増加
の一途を辿って来た。最近１ＭビットｄＲＡＭが実用段
階に入り、１９８６年のｌ５ＳＣＧでは４ＭピットｄＲ
ＡＭの発表がいくつかなされ、その商品化も近い。

この様なｄＲＡＭの大容量化と共に、入出力の多ビット
化、動作モードの多様化等機能面の開発も盛んである。

特に、ベージモード、ニブルモード、スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックＲＡＭに匹敵する高速アクセ
スを可能とする。この様な高速の動作モードは、シリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上を図ることができ、また画像メモリな
どの応用において画質向上に寄与する。

コンピュータの主記憶装置と中央演算装置（ＣＰＵ）の
間には通常、そのデータ交換の動作速度を速めるために
Ｗｌｌｉ記憶装置（キャッシュ・メモリ）を介在させ、
そのデータ交換を固定長の情報ブロック単位で行うこと
が多い。またメモリのスループットを上げるために、主
記憶装置を構成するメモリカード群を複数のバンクに分
け、これらに連続したアドレスを割付けて並列処理を行
わせる“インターリーブと呼ばれるシステム構成上の工
夫を施して平均メモリサイクル時間の短縮を図っている
。現在この様な動作を達成するモードとして、ニブルモ
ードが使われることが多い。

ニブルモードは、ロウ・アドレス・ストローブ信号（以
下、ＲＡＳクロック）が“１”（“Ｈ”レベル）から“
０”（“し”レベル）に遷移してメモリセルアレイが活
性化された後、カラム・アドレス・ストローブ信号（以
下、ＣＡＳクロック）が“Ｈ”レベルから“Ｌ”レベル
に遷移して一つのメモリセルが選択されるが、この後Ｒ
ＡＳクロックを“Ｌ″レベル維持したままＣＡＳクロッ
クをリセットして再び“Ｌ″レベル遷移させるサイクル
（ＣＡＳのトグルと呼ばれる）を繰り返すことによって
、外部から列アドレス信号を入れることなく連続した列
アドレスのアクセスを可能としたものである。

通常のニブルモードの動作を第１０図および第１１図を
用いて具体的に説明する。ＲＡＳクロックが“Ｈ″レベ
ルらＬ”レベルに移行することにより、一連の活性化信
号が発生する。先ず行アドレス入力信号が１０個の行ア
ドレスバッファ（１ＭビットｄＲＡＭの場合、４Ｍビッ
ト（ＩＲＡ〜１の場合は１１個）に取込まれ、内部ＭＯ
３レベルのアドレス２進符号が生成される。

このアドレスバッファから生成される２進符号は行デコ
ーダへ伝達され、行デコーダの選択、非選択の動作が行
われる。行デコーダの選択、非選択の動作を感知して発
生するワード線駆動クロックを受けて、これに対応する
ワード線ＷＬが選択され、これに連なるメモリセルＭｓ
　、　Ｍ２　、　Ｍ３　。

Ｍ４の情報がビット線に転送されて、センスアンプＳ／
Ａ１．Ｓ／Ａ２　、Ｓ／Ａ３　、Ｓ／Ａ４によってそれ
ぞれ増幅される。次にＣＡＳクロックが入ると、列アド
レス信号が１０個の列アドレスバッファに取込まれ、内
部ＭＯＳレベルの列アドレス２進符号が生成される。こ
のアドレスバッファから生成される２進符号のうち８組
が列デコーダの選択、非選択動作に利用され、他の２組
は４組の入出力線を選択するためのデコーダに供給され
る。例えば２５６個からなる列デコーダ（Ｎ−１〜２５
６）は、８組の列アドレスの２進符号（Ａｏｃ　〜Ａｎ
ｃ：　ｎ−８）を受け、一つの選択された列デコーダ（
Ｎ）により列選択信号Ｃ８Ｌが上昇すると、転送ゲート
Ｑａａ１〜Ｑａ　ｏ　４がオンして４組のビット線対（
第ヌヮ図では、ビット線対を構成する２組の信号線を簡
単のため１本で示している）の情報がそれぞれ４組の入
出力線ＤＱ１〜ＤＱ４に伝達される。そして入出力線に
接続された４組の入出力データアンプ８１−８４が信号
ＱＳ王により活性化されて信号増幅が行われる。この信
号増幅と同時に信号ＱＳＥにより制御されてデータ読み
出し用ゲートＱａａｓ〜Ｑｅａａがオンとなり、入出力
線の情報が出力線ＲＤ１〜ＲＤ４に伝えられ、その情報
は通常フリップフロップにより構成される出力データラ
ッチ回路Ｌ１〜Ｌ４に保持される。このデータ出力ラッ
チ回路に保持された信号は、シフトレジスタによって並
列信号から直列信号に変換され、出力バッファＤＯｕｔ
の活性化によりデータ出力端子に出力される。ここでシ
フトレジスタには通常、データラッチ回路し１〜Ｌ４の
うちどれを先頭にして出力するかを決定する頭だしの機
能が内蔵されている。一方、データ入力端子からデータ
入力バッフ７Ｄ　ｉｎを介して入力されたデータは入力
部シフトレジスタに伝達されてＣＡＳクロックのトグル
に応じて順次入力データラッチ回路Ｌ１’〜Ｌ４’　に
取り込まれる。入力データを取り込んでいる間は、書き
込みゲートＱｅｏｓ〜Ｑ８１１が制御信号ＷＧによりオ
ンに保たれる。

従来のｄ　ＲＡ　Ｍではこのニブルモードのシフトレジ
スタ長として、４ビツト、８ビツト更に１０２４ビツト
のものが知られている。４ビツト長のものが通常のニブ
ルモードであり（第１２図）、８ビツト長のものはバイ
トモードと呼ばれ（第１３図）、１０２４ビツト長のも
のは拡張ニブルモードと呼ばれる（第１４図）。旧し拡
張ニブルモードのビット長は、メモリセルアレイのカラ
ム方向の長さにより異なり、５１２ビツト。

２０４８ビツト、４０９６ビツト等の値を取り得る。

この様なニブルモードを用いると、通常のノーマルモー
ドに比べてより高速にデータを入出力することができる
。通常のサイクルでデータを連続的に読み出す場合には
は、第１５図に示すようにＲＡＳクロックとＣＡＳクロ
ックを共に１４１　Ｔ＋レベルから“Ｈ”レベルに戻し
、プリチャージ状態に移してから、再び選びたいロウア
ドレス情報Ｘ１とカラムアドレス情報Ｙｊを入力する必
要があり、このプリチャージ期間のためにサイクルタイ
ムが長くなってしまうのである。

しかしながら、ニブルモード、バイトモード更に拡張ニ
ブルモードについても、従来のものでは高速化にとって
未だ問題がある。先ず通常の４ビツトニブルモードにつ
いては、シフトレジスタ長が４ビツトであり、４ビツト
連続するデータの書込みおよび読み出しはＣＡＳクロッ
クのトグルの周期に同期して動作させることができる。

ところが５ビツト以上の連続したデータを扱う場合には
、第１６図に示すように４ビツトのデータＲ１〜Ｒ４を
読み出した後、ＲＡＳクロックおよびＣＡＳクロックを
Ｈ”レベルに戻すプリチャージを行い、改めてＲＡＳ／
ＣＡＳサイクルに入り、次の４ビツトデータＲ５〜Ｒ８
を読み出す、という動作をすることが必要である。従っ
て平均的なサイクルタイムはＣＡＳクロックのトグル周
期よりも長いものとなる。バイトモードの場合も、９ビ
ツト以上連続したデータの読み出し書込みを行う場合に
は同様の問題がある（第１７図）。これに対し、拡張ニ
ブルではＣＡＳクロックのトグル周期とほぼ同じ平均サ
イクルタイムで連続的にデータを読み出し／書込みする
ことができる。しかしこのモードを実現するためには、
従来法ではシフトレジスタを１０２４個必要とし、また
センスアンプの出力をデータ出力バッファに転送したり
データ人力バッファのデータをメモリセルに転送するた
めの入出力線の本数も多くしなければならない。この結
果、チップ面積が増大し、製造コストも増大する。

（発明が解決しようとする問題点）以上のように従来の４ビットニブルモード或いはバイト
モードでは多ビツト情報を連続的に高速で入出力するこ
とができず、また拡張ニブルではチップ面積が増大する
、という問題があった。

本発明はこれらの問題を解決したｄＲＡＭを提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段〉本発明にかかるｄＲＡＭは、メモリセルアレイがＡ、Ｂ
２系列のメモリバンクに分けられ、各メモリバンクと入
出力線との間で時分割的にデータのやりとりを行うこと
により、例えば４ビツト長のシフトレジスタで実質的に
拡張二ブルモードを実現したものである。この場合本発
明では、Ａ系列専用の入出力線とＢ系列専用の入出力線
をそれぞれ別個に備え、列アドレスカウンタにより制御
されるＡ、Ｂ各系列の列アドレス選択線を設けて、十分
なタイミングマージンを持つ拡張ニブルモードを達成し
ている。

（作用）本発明のｄＲＡＭにおいては、Ａ、Ｂ各系列に専用の入
出力線を設けているために、Ａ系Ｆｌのデータ出力時に
次の日系列のデータを入出力線に転送することが可能で
あり、またＡ系列のデータをメモリセルに書込む時に日
系列のデータを出力することが可能であり、このＡ、日
系列のデータの読み出し、Ｉ込みを交互に繰返すことに
より、ＣＡＳクロックのトグルに同期して１ワード線に
沿う全メモリセルのデータを連続的に読み書きするとい
う、実質的な拡張ニブル動作が可能となる。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭの要部構成を示す。メモリ
セルアレイのうち図では１ワード線ＷＬにより駆動され
る部分を示しているが、これがＡ、Ｂ２系列のメモリバ
ンク１１．１２に分けられている。各メモリバンク１１
，１２のメモリセルはそれぞれピット線センスアンプ２
１．２２、転送ゲート４１．４２を介して、Ａ、日系列
毎に別個に設けられた入出力線３１．３２に接続される
ようになっている。即ちＡ系列メモリバンク１１はＡ系
列選択信号Ｃ３ＬＡにより、日系列メモリバンク１２は
日系列選択信号Ｃ３ＬＢによりそれぞれ入出力線３ｚ　
、３２とのデータ転送制御が行われる。図では、入出力
線３１．３２としてそれぞれ、ＤＱＡ１〜ＤＱＡ４　、
ＤＱＢ１〜ＤＱＢ４の４本ずつを示しているが、これは
説明の便宜上２本一対の線を１本で表わしたものである
。

Ａ系列用の入出力線３１は制御信号ＱＳＥＡで活性化さ
れるデータアンプ５１および読み出し用ゲート６２に接
続され、日系列用の入出力線３２は制御信号ＱＳＥＢで
活性化されるデータアンプ５２および読み出し用ゲート
６２に接続されている。読み出し用ゲート６１．６２を
介して読み出された４ピツトの並列データは出力部デー
タラッチ回路７に保持され、出力部シフトレジスタ８に
より直列データに変換されてデータ出力バッファ９から
読み出されるようになっている。１０はデータ入力バッ
ファであり、これから入力される４ビット直列データは
入力部シフトレジスタ１１により並列データに変換され
て入力データラッチ回路１２に保持される。入力データ
ラッチ回路１２のデータは書込み用ゲート１３１を介し
て入出力線３１に、または書込み用ゲート１３２を介し
て入出力線３２に転送されるようになっている。

このように構成されたｄＲＡＭの拡張ニブルの動作を次
に説明する。第２図はその動作を説明するためのタイミ
ング図である。ＲＡＳクロックが“Ｈ″レベルら“Ｌ”
レベルに移行してからワード線ＷＬが上昇するまでの動
作は従来と変わらない。ワード線ＷＬが選択された後先
ず、Ａ系列選択信号Ｃ３ＬＡ１により転送ゲート４１が
オンとなって、Ａ系列メモリバンク１１の４ピツト分Ｍ
１〜Ｍ４のデータがピット線から入出力線３１に転送さ
れる。このデータ転送の後、制御信号ＱＳＥＡによりデ
ータアンプ５１が活性化されると同時に読み出しゲート
６１がオンとなり、入出力線３１のデータは出力線ＲＤ
Ｉ〜ＲＤ４に読み出され、出力データラッチ回路７にラ
ッチされる。

この後制御信号ＱＳＥＡは“Ｌ　ＩＩレベルに戻り、入
出力線３１は出力回路部と切離される。出力データラッ
チ回路７にラッチされた４ピツトのデータは次に、ＣＡ
Ｓクロックのトグル■、■、■。

■に同期してシフトレジスタ８で直列データに変換され
て出力バッファ９からデータＲｓ〜Ｒ４として出力され
る。同時にこのＣＡＳクロックのトグルに同期して読み
出されたＡ系列のデータＷ１〜Ｗ４が入力バッファ１０
から取り込まれ、シフトレジスタ１１で並列データに変
換されて入力部データラッチ回路１２にラッチされる。

このＣＡＳクロックのトグルの期間中、日系列のデータ
が、日系列選択信号Ｃ３ＬＢが上昇することにより転送
ゲート４２を介して日系列用入出力線３２に転送される
。そして活性化信号ＱＳＥＢがＨ”レベルになり、入出
力線３２の情報はデータアンプ５２．読み出し用ゲート
６２を介して出力部データラッチ回路７にラッチされる
。この後活性化信号ＱＳＥＢは“Ｌ”レベルになり、Ｂ
系列入出力線３２は出力線と切り離される。ラッチ回路
７にラッチされたメモリセルＭｓ＝Ｍａのデータは、Ｃ
ＡＳクロックのトグル■、■、■、■に同期して直列デ
ータに変換されて出力バッファ９からデータＲ５〜Ｒ８
として取出される。同時にこのＣＡＳクロックのトグル
■、■、■、■に同期してＢ系列のデータＷｓ〜Ｗａが
入力バッファ１０から取込まれ、順次入力部ラッチ回路
１２に保持される。

入力ラッチ回路１２にラッチされたデータＷ１〜Ｗ４は
、ＣＡＳクロックのトグル■の後に４ビット同時に書込
み用ゲート１３１が開くことにより、Ａ系列専用の入出
力線３１に書き込まれる。

Ｂ系列の書込み用データＷ５〜Ｗ８は、ＣＡＳクロック
のトグル■の後に同様に日系列専用の入出力１ｍ３２に
書き込まれる。

以後、Ａ系列とＢ系列のデータの読出し、書込みの動作
を同様にして繰返すことにより、１本のワード線で選ば
れる全てのメモリセルの情報例えば１０２４ビツトの情
報を連続的に読み書きすることができる。

以上の説明におけるＡ系列選択信号Ｃ３ＬＡ１゜Ｃ３Ｌ
Ａ２．・・・およびＢ系列選択信号Ｃ３ＬＢｔ　。

Ｃ３ＬＢ２．・・・は、列アドレスバッファから得られ
た２連符号をＣＡＳクロックのトグルに同期してカウン
トするカウンタを用いて発生させる。その具体的構成を
第３図〜第７図に示し、第８図および第９図にその動作
タイミングを示す。Ａ、Ｂ系列選択信号Ｃ３ＬＡ、Ｃ３
ＬＢは第９図に示すようなパルス形式となっている。こ
のパルスの立上り期間中に読み出しと書込みを行うこと
になる。

第３図において、２１．２２はそれぞれＲＡＳクロック
、ＣＡＳクロックをＴＴＬレベルからＭＯＳレベルに変
換するレベル変換回路であり、ＣＡＳクロックをＭＯＳ
レベルに変換した信号がＣＡＳＭである。フリップ７０
ツブ２４は、信号ＣＡＳＭによりセットされ、ＲＡＳク
ロックをＭＯＳレベルに変換した信号を遅延回路２３を
介して所定時間遅延した信号によりリセットされるもの
で、その出力を遅延回路２５で所定時間遅延させてりＯ
ツクＣＬＯを得る。このクロックＣＬＯは８個のＤ型フ
リップフロップ群２６に入力され、その２個目、４個目
、８個目からそれぞれ、ＣＬＯに対して所定時間遅延し
たクロックＣＬＸＯ，ＣＬ’　、ＣＬＹＯｅ得る。’）
口ｙ’）ＣＬＸＯ，ＣＬＹＯはそれぞれ４個のＤ型フリ
ップフロップ群２７．２８に入力される。各フリップ７
０ツブ群２６．２７の４１１１目の出力は一個目の入力
に帰還されている。これらフリップフロップ群２６〜２
８はＣＡＳＭ即ちＣＡＳクロックのトグルに同期して動
作する。そしてクロックＣＬＸＯとＣＬＯの和としてク
ロックＣＬＸ’　を得、クロックＣＬＹＯとＣＬＯの和
としてクロックＣＬＹ’　を得ている。

クロックＣＬＸ’　は、第４図に示すように奇数パルス
列のみのＣＬＸＡパルスと、偶数パルス列のみのＣＬＹ
Ｂパルスに分離される。同様にクロックＣＬＹ’も、奇
数パルス列のみのＣＬＹＡパルスと偶数パルス列のみの
ＣＬＹＢパルスに分離される。そしてクロックＣＬＸＡ
の立上りエツジでＡＣＬＯＣＫが立上り、ＣＬＹＡの立
ち下がりエツジでＡＣＬＯＣＫが立ち下がる。また、Ｃ
ＬＸＢの立上りエツジでＢＣＬＯＣＫが立上り、ＣＬＹ
Ｂの立ち下がりエツジでＢＣＬＯＣＫが立下がる。

クロックＡＣＬＯＣＫは、第５図に示すように８ビツト
２進カウンタによりカウントする。その各ピット出力が
Ａｏ　ｘ、Ａｏ　ｘ、Ａｌｘ、Ａｔ　ｘ。

・・・である。同様にクロックＢＣＯＣＫは第６図に示
すように８ビツト２進カウンタによりカウントする。そ
の各ビット出力がＡＯＹ、ＡＯＹ。

ＡＩ　Ｙ、Ａｔ　ｙ、・・・である。

そして第７図に示すように、ＡＯｘとＡＯＹ。

Ｋ丁フとＡｏ　Ｙ　、　−、Ａ７　ｘとＡ７ＹｌｌＡ７
ＸとＡ７Ｙがそれぞれ別々の列デコーダに入力する。

この列デコーダの出力が、所定時間ずつずれたＡ。

Ｂ系列選択信号Ｃ３ＬＡ１．Ｃ３ＬＢｔ、Ｃ３ＬＡ２　
、Ｃ３ＬＢ２　、・・・となる。

また、書込み制御ゲート駆動信号ＷＧＡはクロックＣＬ
ＹＡを、ＷＧＢはクロックＣＬＹＢをそれぞれそのまま
用いることができる。活性化用信号ＱＳＥＡは、クロッ
クＣＬＹＢとＣＬＯの和で作られ、ＱＳＥＢはクロック
ＣＬＹＡで作られる。

なお以上の実施例では、シフトレジスタ長を４ビツトと
し、Ａ、Ｂ系列メモリバンクの４ビツトずつを交互に読
み書きするようにしたが、本発明はこれに限られるもの
ではなく例えば、８ビット単位或いは１６ビツト単位で
同様の拡張ニブル動作を行わせることが可能である。

［発明の効果］以上述べたように本発明によれば、ＣＡＳクロックのト
グル周期とほぼ同じ平均サイクルで高速に連続的にデー
タの読み書きを行う拡張ニブルモードを、入出力線数や
シフトレジスタ長を従来のニブルモードと同程度として
構成することができる。即ち本発明によれば、チップ面
積の増大を抑制して、高機能の高速拡張ニブルｄＲＡＭ
を安価に提供することができる。また本発明では、メモ
リセルアレイのＡ、Ｂ系列メモリバンクに対応して別々
に入出力線を設けることにより、タイミングマージンの
大きい拡張ニブル動作が可能になる。

しかも入出力ビンは従来のニブルモードと同じ数。

配置にすることができ、従来のｄＲＡＭとコンパチブル
に使うことができるので、ユーザにとっても受入れ易い
。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
図、第２図はその動作タイミングを示す図、第３図〜第
７図は選択信号Ｃ３ＬＡ。Ｃ３ＬＢの発生回路例を示す図、第８図および第９図は
その動作タイミングを示す図、第１ｏ図は従来のニブル
モードｄＲＡＭの構成を示す図、第１１図はその動作タ
イミングを示す図、第１２図は通常のニブルモードの動
作タイミング図、第１３図はバイトモードの動作タイミ
ング図、第１４図は拡張ニブルモードの動作タイミング
図・第１５図〜第１７図は従来方式の問題点を説明する
ための動作タイミング図である。１１・・・Ａ系列プモリバンク、１２・・・Ｂ系列メモ
リバンク、２１．２２・・・ビット線センスアンプ、３
１．３２・・・入出力線、４ｔ　、４２・・・転送ゲー
ト、５１．５２・・・データアンプ、６ｔ　、６２・・
・読出し用ゲート、７・・・出力データラッチ回路、８
・・・出力部シフトレジスタ、９・・・出力バッファ、
１０・・・入力バッファ、１１・・・入力部シフトレジ
スタ、１２・・・入力データラッチ回路、１３１，１３
２・・・書込み用ゲート。出願人代理人　弁理士　鈴江武彦第７図

Claims

【特許請求の範囲】

半導体基板に、ランダムアクセス可能にダイナミック型
メモリセルを集積形成してなる半導体記憶装置において
、Ａ、Ｂ２系列のメモリバンクに分けられたメモリセル
アレイと、Ａ、Ｂ各系列専用のそれぞれ複数本ずつの入
出力線と、Ａ、Ｂ各系列メモリバンクと対応する入出力
線の間にそれぞれ設けられたＡ、Ｂ系列選択用ゲートと
、前記各入出力線と対応する出力データラッチ回路との
間にそれぞれ設けられたデータ読み出し用ゲートと、前
記各出力データラッチ回路からの並列データを直列デー
タに変換して出力バッファに導く出力部シフトレジスタ
と、前記入出力線と対応する入力データラッチ回路と間
に設けられたデータ書込み用ゲートと、入力バッファか
らの直列データを並列データに変換して前記各データ入
力ラッチ回路に保持するための入力部シフトレジスタと
を有し、列アドレスストローブ信号の変化に応じて出力
データラッチ回路のＡ系列メモリバンクのデータを順次
出力させている期間に、Ｂ系列メモリバンクのデータを
入出力線に伝達すると共に、読み出されたＡ系列メモリ
バンクの出力データを列アドレスストローブ信号の変化
に応じて入力データラッチ回路に順次入力し、列アドレ
スストローブ信号の変化に応じて出力データラッチ回路
のＢ系列メモリバンクのデータを順次出力させている期
間に、Ａ系列メモリバンクのデータを入出力線に伝達す
ると共に、読み出されたＢ系列メモリバンクの出力デー
タを列アドレスストローブ信号の変化に応じて入力デー
タラッチ回路に順次入力する、という動作を交互に繰返
すようにしたことを特徴とする半導体記憶装置。