KR19980073513A - 버스트 모드 성능을 갖는 랜덤 억세스 메모리 장치 및 그의 동작 방법 - Google Patents

버스트 모드 성능을 갖는 랜덤 억세스 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

개시되는 버스트 RAM은 메모리 셀 어레이 (100)의 열들을 선택하는 열 선택 회로 (110)와, 버스트 어드레스 신호들을 발생하는 버스트 카운터 로직 (108)과, 버스트 어드레스에 응답하여 동작하는 버스트 열 선택 회로 (120)를 구비한다. 외부 열 어드레스에 대응하는 내부 열 어드레스가 첫 번째 버스트 어드레스 신호로서 열 선택 회로 (110)으로 인가된다. 열 선택 회로 (110)는 상기 첫 번째 버스트 어드레스 신호에 응답하여 선택된 행들 상의 적어도 2 개의 열들이 동시에 선택한다. 버스트 독출 모드에서, 첫 번째 버스트 어드레스에 의해 적어도 2 개의 열들이 동시에 선택됨과 아울러 상기 선택된 열들에 각각 대응하는 적어도 2 개의 감지 증폭기들에 의해 상기 선택된 열들 상의 선택된 셀들에 저장된 데이터가 동시에 증폭된다. 상기 증폭된 데이터는 레지스터 (114)에 저장된다. 버스트 어드레스들은 버스트 열 선택 회로 (120)으로 인가된다. 버스트 열 선택 회로 (120)은 상기 레지스터 (114)에 저장된 데이터를 1 비트씩 순차로 대응하는 데이터 라인 쌍 (I/O)로 전달한다. 이로써, 첫 번째 버스트 어드레스에 따른 첫 번째 열 선택 신호가 발생되는 시점으로부터 마지막 버스트 어드레스에 따른 마지막 1-비트 데이터의 감지가 완료되는 시점까지의 시간이 종래에 비해 상당히 줄어든다.

Description

버스트 모드 성능을 갖는 랜덤 억세스 메모리 장치 및 그의 동작 방법
본 발명은 반도체 메모리 장치(semiconductor memory device)의 고속 독출/기입 스킴(high speed read/write scheme)에 관한 것으로, 특히 버스트 어드레스 억세싱 시퀀스 모드(burst address accessing sequence mode)를 지원하는 랜덤 억세스 메모리(randomn access memory; RAM) 장치 및 그것의 동작 방법에 관한 것이다.
고성능(high powered) PC들 및 워크스테이션(workstation)들에서, 캐시(cache), 그래픽스 서브 시스템(graphics subsystems) 및 고속 통신 장비(high speed communications equipment) 뿐만 아니라, 프로세서들(processors)은 더 나은 성능의 메모리들을 요구하고 있다. 이런 요구에 부응하여, 메모리 제조 회사들(memory manufacturers)은 여러 응용 분야들(various applications)을 위한 혁신적인 고속 메모리 칩들(innovative fast memory chips)의 어레이를 제공하고 있다. DRAM(dynamic RAM)과 SRAM(static RAM)이 속도(speed) 및 대역폭(bandwidth)에 있어서 상당한 발전을 이루고 있으나, 프로세서들의 속도 요구에 대해서는 여전히 격차가 있다.
DRAM 및 SRAM 동작에 있어서, 버스트 모드는 고속 랜덤 억세스(high speed random access)를 제공하기 위한 것이다. 버스트 모드에서는, 버스트 어드레스 억세스 시퀀스(burst address access sequence)를 위한 외부 열 어드레스 (external column address) 중의 k(여기서, k는 정수) 비트들(bits)을 2k-비트 버스트 억세스의 첫 번째 어드레스로서 획득(capture)하고 그리고 상기 버스트 억세스의 나머지를 위한 k-1 개의 버스트 어드레스들을 내부적으로 자동적으로 발생한다. 이와 같은 버스트 동작에 따르면, 매 사이클 마다 외부로부터 어드레스를 받아들일 필요가 없으므로 시스템의 버스 부담이 줄어들 수 있음은 물론, 내부적으로 어드레스들이 발생되므로 데이터 전송률(data rate)이 향상된다.
도 1은 종래의 동기식 버스트 SRAM의 개략적인 블럭도이다. 도 1을 참조하면, 버스트 SRAM은 버스트 제어 로직 (12)와 버스트 카운트 (16) 및 멀티플렉서 (18)을 구비하고 있다. 버스트 제어 로직 (12)는 외부 클럭 신호(external clock signal) (CLK) 및 외부 모드 신호들 (), () 및 ()를 받아들여서 버스트 제어 신호들 (BC1) 및 (BC2)를 발생한다. 버스트 카운트 (16)은 k-비트 2진 카운터(k-bit binary counter)이다. 상기 카운터 (16)은 버스트 제어 신호 (BC1)에 의해 클리어(clear)되고, 그리고 버스트 제어 신호 (BC2)를 클럭으로서 사용한다.
예를 들어, 외부 기입 인에이블 신호(external write enable signal) ()가 '하이(high; H)'이고 그리고 프로세서 어드레스 스트로브 신호(processor address strobe signal) ()가 '로우(low; L)'일 때, 또는 기입 인에이블 신호 () 및 상기 프로세서 어드레스 스트로브 신호 () 모두가 'H'이고 컨트롤러 어드레스 스트로브 신호(controller address strobe signal) ()가 'L'일 때에는, 버스트 제어 로직 (12)가 'L'의 버스트 제어 신호 (BC1)와 'H'의 신호 (BC2)를 발생한다. 이때, 버스트 카운터 (16)은 열 어드레스 버퍼 (14)로부터 k-비트 열 어드레스 신호를 로드(load)하고, 상기 로드된 k-비트 열 어드레스 신호는 버스트 모드의 첫 번째 어드레스로서 사용된다. 이로써, 버스트 독출 사이클(burst read cycle)이 시작된다.
이후, 상기 외부 기입 인에이블 신호 (), 프로세서 어드레스 스트로브 신호 () 및 상기 컨트롤러 어드레스 스트로브 신호 () 모두가 'H'이고 그리고 어드레스 어드밴스 신호(address advance signal) ()가 'L'일 때에는 버스트 독출 사이클이 계속된다.
또, 외부 기입 인에이블 신호 () 및 컨트롤러 어드레스 스트로브 신호 ()가 'L'이고 그리고 프로세서 어드레스 스트로브 신호 ()가 'H'일 때에도, 버스트 제어 로직 (12)는 각각 'L' 및 'H'의 버스트 제어 신호들 (BC1) 및 (BC2)를 발생한다. 이때, 버스트 카운터 (16)은 열 어드레스 버퍼 (14)로부터 k-비트 열 어드레스 신호를 로드하고, 상기 로드된 k-비트 열 어드레스 신호는 버스트 모드의 첫 번째 어드레스로서 사용된다. 이로써, 버스트 기입 사이클(burst write cycle)이 시작된다.
이후, 상기 외부 기입 인에이블 신호 () 및 어드레스 어드밴스 신호 ()가 'L'이고 그리고 프로세서 어드레스 스트로브 신호 () 및 상기 컨트롤러 어드레스 스트로브 신호 ()가 'H'일 때, 버스트 기입 사이클이 계속된다. 이때, 카운터 (16)은, 앞에서 기술한 바와 같이, 미리 정해진 시퀀스에 따라서 버스트 어드레스들을 순차로 발생한다.
이상과 같은 버스트 모드에서, 버스트 제어 로직으로부터는 'H'의 선택 신호 (SEL)가 발생된다. 이로써, 멀티플렉서 (18)이 버스트 카운터 로직의 출력을 열 디코더 회로 (20)으로 전달한다. 결국, 버스트 모드 동안에, 열 디코더 회로 (20)으로는 열 어드레스 버퍼 (14)와 멀티플렉서 (18)로부터 2k개의 m-비트 열 어드레스 신호들이 순차로 인가된다. 열 디코더 회로 (20)은 상기 열 어드레스 신호들을 차례로 해독하여 열 선택 신호들 (Y1)∼(Yn)을 하나씩 차례로 발생한다. 열 선택 회로 (22)는 상기 열 선택 신호들 (Y1)∼(Yn)에 응답하여 메모리 셀 어레이 (10)의 열들(columns)을 선택한다.
버스트 독출 모드에서는, 소정의 버스트 시퀀스에 따라서 버스트 어드레스들이 발생됨과 동시에 독출/기입 제어 로직 (32)의 출력 (SENij)(여기서, i 및 j는 양의 정수)가 활성화된다. 따라서, 선택된 열들의 메모리 셀들(memory cells)에 저장된 데이터가 감지 증폭기 회로 (24)에 의해 1 비트씩 차례로 감지되고 증폭된다. 이렇게 증폭된 데이터는 1 비트씩 차례로 데이터 출력 버퍼 (26)에 저장된다. 버스트 독출 시퀀스가 완료되면, 출력 버퍼 (26)에 저장된 데이터가 동시에 입/출력 데이터 라인 쌍들 (34) 상으로 전달된다.
버스트 기입 모드에서는, 입/출력 데이터 라인 쌍들 (34) 상의 데이터가 데이터 출력 버퍼 (28)에 저장된다. 또한, 이때, 소정의 버스트 시퀀스에 따라서 버스트 어드레스들이 발생됨과 동시에 독출/기입 제어 로직 (32)의 출력 (WENij)가 활성화된다. 따라서, 버퍼 (28)의 데이터가 순차로 1 비트씩 선택된 열들의 메모리 셀들에 기입된다.
외부 모드 신호들 (), () 및 () 모두가 'H'일 때, 버스트 모드는 중지(suspended)된다. 이때, 버스트 제어 로직 (12)는 'H'의 버스트 제어 신호 (BC1), 'L'의 신호 (BC2)를 발생한다. 이로써, 열 어드레스 버퍼 (14)는 새로운 외부 열 어드레스를 받아들이고, 버스트 카운터 (16)은 클리어된다. 또한, 이때, 버스트 제어 로직 (12)는 'L'의 선택 신호 (SEL)를 발생한다. 멀티플렉서 (18)은 버퍼 (14)로부터의 k-비트 신호를 열 디코더 회로 (20)으로 전달한다. 결국, 이때에는, 버퍼 (14)로부터의 m-어드레스 신호가 그대로 열 디코더 회로 (20)로 제공된다.
이상과 같은 종래의 기술에서는, 반드시 열 디코더 회로를 통해서 셀이 억세스되기 때문에, 고속 카운터 로직을 사용하지 않으면 내부 어드레스 억세스 시간(internal address access time) 즉, 버스트 어드레스 억세스 타임(burst address access time)이 동작 속도의 제한 요소로서 작용한다.
본 발명의 목적은 개선된 버스트 동작 속도(improved burst operation speed)를 갖는 버스트 RAM 장치를 제공하는 것이다.
본 발명의 다른 목적은 고속 버스트 어드레스 억세스(fast burst address access)가 가능한 버스트 RAM 장치의 동작 방법을 제공하는 것이다.
도 1은 종래의 버스트 SRAM 장치의 개략적 블럭도;
도 2는 본 발명에 따른 버스트 SRAM 장치의 개략적 블럭도;
도 3은 본 발명에 따른 버스트 SRAM 장치의 구성을 보여주는 블럭도;
도 4는 도 3의 각 메모리 블럭 및 그 주변 회로들의 실시예를 보여주는 회로도;
도 5는 도 4의 각 메모리 섹션 및 그 주변 회로들의 상세 회로도;
도 6A는 본 발명에 따른 버스트 독출 동작의 타이밍도;
도 6B는 본 발명에 따른 버스트 기입 동작의 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
100-x : 메모리 블럭110-x : 블럭 열 선택 회로
112-x : 블럭 감지 증폭 회로114-x : 블럭 독출 레지스터
116-x : 블럭 기입 레지스터118-x : 블럭 기입 구동 회로
120-x : 블럭 버스트 열 선택 회로124-x : I/O 데이터 라인 쌍
200 : 비트 라인 로드300 : 메모리 셀
본 발명의 버스트 SRAM에는, 2진 데이터(binary data)를 저장할 수 있는 메모리 셀 어레이의 열들(columns)을 선택하는 열 선택 회로(column selection circuit) 이외에, 버스트 어드레스에 따라서 활성화되는 버스트 열 선택 회로(burst column selection circuit)가 제공된다. 외부 열 어드레스에 대응하는 내부 열 어드레스가 첫 번째 버스트 어드레스 또는 베이스 어드레스(base address) 신호로서 상기 열 선택 회로로 인가된다. 상기 열 선택 회로는 상기 첫 번째 버스트 어드레스 신호에 응답하여 선택된 행들 상의 적어도 2 개의 열들을 동시에 선택한다.
버스트 독출 모드에서, 첫 번째 버스트 어드레스에 의해 적어도 2 개의 열들이 동시에 선택됨과 아울러 상기 선택된 열들에 각각 대응하는 적어도 2 개의 감지 증폭기들에 의해 상기 선택된 열들 상의 선택된 셀들에 저장된 데이터가 동시에 감지 증폭된다. 상기 증폭된 데이터는 데이터 출력 레지스터(data ouput register)에 저장된다. 버스트 어드레스들은 버스트 열 선택 회로로 인가된다. 상기 버스트 열 선택 회로는 상기 버스트 어드레스들에 응답하여 상기 데이터 출력 레지스터에 저장된 데이터를 1 비트씩 순차로 대응하는 입/출력 데이터 라인 쌍으로 전달한다. 이로써, 첫 번째 버스트 어드레스가 발생되는 시점으로부터 마지막 버스트 어드레스에 따른 마지막 1-비트 데이터의 감지가 완료되는 시점까지의 시간이 종래에 비해 상당히 줄어든다.
버스트 기입 모드에서, 첫 번째 버스트 어드레스에 의해 적어도 2 개의 열들이 동시에 선택됨과 아울러 데이터 입력 레지스터(data input register) 내의 상기 첫 번째 버스트 어드레스의 위치(location)에 대응하는 입/출력 데이터 라인 쌍으로부터 전달된 1 비트 데이터가 저장된다. 나머지 버스트 어드레스들에 응답하여 버스트 열 선택 회로는 상기 데이터 라인 쌍으로부터 1 비트씩 순차로 전달되는 데이터를 상기 데이터 입력 레지스터 내의 상기 나머지 버스트 어드레스들의 영역들에 1 비트씩 순차로 저장한다. 상기 데이터 입력 레지스터에 저장된 적어도 2 비트 데이터는 상기 선택된 열들 상의 선택된 셀들에 각각 1 비트씩 동시에 또는 순차로 기입된다. 이로써, 첫 번째 버스트 어드레스로서 사용되는 열 어드레스 신호의 디코딩만이 필요하므로, 종래에 비해, 기입 디코딩 시간이 상당히 줄어든다.
다음에는 첨부된 도면들에 의거하여 본 발명에 따른 버스트 RAM 장치의 바람직한 실시예를 설명한다.
실시예
도 2는 본 발명에 따른 버스트 SRAM 장치의 블럭도이다. 도 2를 참조하면, 버스트 제어 로직 (102)는 외부 모드 신호들 (), () 및 ()가 일반 모드를 나타낼 때 펄스 열(pulse train)의 버스트 제어 신호 (BC1)을 발생하고, 상기 외부 모드 신호들이 버스트 어드레스 억세싱 모드를 나타낼 때 펄스 열의 버스트 제어 신호 (BC2)를 발생한다. 열 어드레스 버퍼 (104)는 버스트 제어 로직 (102)의 출력 (BC1)이 'H'일 때 m-비트 외부 열 어드레스를 받아들여서 m-비트 내부 열 어드레스 신호를 발생한다. 버스트 카운트 로직 (108)은 k-비트 2진 카운터(도시되지 않음) 및 상기 카운터의 출력들을 디코딩하는 로직으로 구성될 수 있거나, 열 어드레스 버퍼 (104)로부터의 k-비트를 디코딩하는 로직과 2k-비트 링 카운터(ring counter), 등으로 구성될 수 있다.
버스트 독출 모드에서는, 소정의 버스트 시퀀스에 따라서 버스트 어드레스들이 발생됨과 동시에 독출/기입 제어 로직 (122)의 출력 (SENij)가 활성화된다. 따라서, 선택된 열들의 메모리 셀들에 저장된 p-비트 데이터(여기서, p는 선택된 열들의 개수와 동일함)가 감지 증폭기 회로 (112)에 의해 동시에 감지되고 증폭된다. 이렇게 증폭된 데이터는 데이터 출력 레지스터 (114)에 동시에 저장된다. 소정의 버스트 시퀀스에 따라서, 레지시터 (114)에 저장된 데이터가 입/출력 데이터 라인 쌍들 (124)로 전달된다.
버스트 기입 모드에서는, 각 입/출력 데이터 라인 쌍들 (124)로부터의 데이터가 소정의 버스트 시퀀스에 따라서 데이터 입력 레지시터 (116)에 저장된다. 이후, 독출/기입 제어 로직 (122)의 출력 (WENij)가 활성화된다. 따라서, 레지스터 (116)에 저장된 데이터가 기입 구동 회로 (118)에 의해 선택된 열들의 메모리 셀들에 기입된다.
다시 도 2를 참조하여, 외부 기입 인에이블 신호 ()가 'H'이고 프로세서 어드레스 스트로브 신호 ()가 'L'일 때, 또는 상기 외부 기입 인에이블 신호 () 및 상기 프로세서 어드레스 스트로브 신호 () 모두가 'H'이고 컨트롤러 어드레스 스트로브 신호 ()가 'L'일 때, 버스트 제어 로직 (102)는 'H'의 출력 (BC1)을 발생한다. 이때, 버스트 카운터 로직 (108)은 상기 버스트 제어 로직 (102)의 상기 출력 (BC1)에 의해 열 어드레스 버퍼 (104)의 m-비트 출력들 중의 k 비트를 로드한다. 이렇게 로드된 k-비트 신호는 버스트 모드의 첫 번째 버스트 어드레스 신호의 발생을 위해 사용된다. 이로써, 버스트 독출 사이클이 시작된다.
이후, 상기 외부 기입 인에이블 신호 (), 프로세서 어드레스 스트로브 신호 () 및 상기 컨트롤러 어드레스 스트로브 신호 () 모두가 'H'이고 그리고 어드레스 어드밴스 신호 ()가 'L'일 때에는 버스트 제어 로직 (102)가 펄스 열의 출력 (BC2)를 발생함으로써 버스트 독출 사이클이 계속된다.
버스트 시퀀스는, 잘 알려져 있는 바와 같이, 2 가지 타입으로 분류되는 데, 그들 중 하나는 인텔 형 프로세서들(Intel type processors)이 요구하는 인터리브 버스트 시퀀스(interleaved burst sequence)이고 다른 하나는 모토롤라 형 프로세서들(Motorola type processors)이 요구하는 리니어 버스트 시퀀스(linear burst sequence)이다.
설명의 편의상, 버스트 카운터 로직 (108)이 2-비트 2진 카운터 및 디코딩 로직으로 구성되고, 열 어드레스 버퍼 (104)로부터 2-비트 열 어드레스 '01'이 버스트 카운터 로직 (108)로 인가된다고 가정하자. 이때, 인터리브 시퀀스를 사용하는 버스트 카운터 로직 (108)의 2-비트 카운터는 '01'의 첫 번째 출력을 발생하고, '00'의 두 번째 출력, '11'의 세 번째 출력, 그리고 '10'의 마지막 출력을 순차로 발생한다. 반면에, 리니어 시퀀스를 사용하는 카운터 로직 (108)의 2-비트 카운터는 '01'의 첫 번째 출력을 발생하고, '10'의 두 번째 출력, '11'의 세 번째 출력, 그리고 '00'의 마지막 출력을 순차로 발생한다. 상기 디코딩 로직은 상기 2-비트 카운터의 출력들을 받아들여서 4(=22) 개의 버스트 어드레스 신호들 (BYi1)∼(BYi4)을 순차로 발생한다. 여기서, i는 메모리 셀 어레이를 구성하는 블럭들의 개수를 나타낸다. 상기 각 버스트 어드레스 신호들 (BYi1)∼(BYi4)는 2 개의 상태들 즉, 'H' 및 'L' 상태들을 갖는다.
외부 기입 인에이블 신호 () 및 컨트롤러 어드레스 스트로브 신호 ()가 'L'이고 그리고 프로세서 어드레스 스트로브 신호 ()가 'H'일 때에도, 버스트 제어 로직 (108)은 'H'의 버스트 제어 신호 (BC1)을 발생한다. 이때, 버스트 카운터 로직 (108)은 열 어드레스 버퍼 (104)로부터 k-비트 열 어드레스 신호를 로드하고, 상기 로드된 k-비트 열 어드레스 신호는 첫 번째 버스트 어드레스로의 발생을 위해 사용된다. 이로써, 버스트 기입 사이클이 시작된다.
이후, 상기 외부 기입 인에이블 신호 () 및 어드레스 어드밴스 신호 ()가 'L'이고 그리고 프로세서 어드레스 스트로브 신호 () 및 상기 컨트롤러 어드레스 스트로브 신호 ()가 'H'일 때 버스트 제어 로직 (102)가 펄스 열의 출력 (BC2)를 발생함으로써 버스트 기입 사이클이 계속된다. 이때, 카운터 로직 (108)은, 앞에서 기술한 바와 같이, 미리 정해진 시퀀스에 따라서, 버스트 어드레스들 (BYij)를 순차로 발생한다. 여기서, j는 각 메모리 블럭을 구성하는 메모리 섹션들의 개수를 나타낸다.
이상과 같은 버스트 모드에서, 열 디코더 회로 (106)으로는 열 어드레스 버퍼 (104)에 저장된 m-비트 열 어드레스 신호가 인가된다. 열 디코더 회로 (106)은 상기 열 어드레스 신호를 해독하여 열 선택 신호들 (Y1)∼(Yn) 중 하나가 활성화되도록 한다. 열 선택 회로 (110)은 상기 활성화된 열 선택 신호에 응답하여 메모리 셀 어레이 (100)의 다수 개의 열들을 동시에 선택한다.
외부 모드 신호들 (), () 및 () 모두가 'H'일 때, 버스트 모드는 중지된다. 이때, 버스트 제어 로직 (102)는 펄스 열의 버스트 제어 신호 (BC1)만을 발생한다. 이로써, 열 어드레스 버퍼 (104)는 외부 열 어드레스들을 순차로 받아들여서 내부 열 어드레스들을 발생한다. 이때, 각 내부 열 어드레스들의 k 비트가 버스트 카운터 로직 (108)으로 순차로 로드되고, 상기 각 내부 열 어드레스들은 순차로 열 디코더 회로 (106)으로 전달된다.
도 3은 본 발명에 따른 버스트 SRAM 장치의 상세한 구성을 보여주는 블럭도이다. 도 3을 참조하면, 메모리 셀 어레이 (100)은 q 개의 블럭들 또는 뱅크들(blocks or banks; MBK) (100-1), (100-2), …, (100-q)로 분할된다. 각 메모리 블럭들 (100-1), (100-2), …, (100-q)에는 하나의 블럭 열 선택 회로(block column selction circuit; BCS)가 대응된다. 따라서, 열 선택 회로 (110)도 q 개의 블럭 열 선택 회로들 (110-1), (110-2), …, (110-q)로 구성된다. 일반적으로, q는 4, 9, 18 등이다. 하지만, 시스템 설계에 따라서 q의 값이 변경될 수 있다는 것이 잘 이해될 것이다. 여기서는, 적어도 2 개의 블럭들로 분할된 셀 어레이 (100)을 갖는 SRAM 장치에 대해 설명하지만, 본 발명이 이에 한정되지 않는다는 것과 본 발명은 어떤 셀 어레이 구조를 갖는 장치에도 적용될 수 있다는 것을 유의하길 바란다.
도 3에 도시된 바와 같이, 상기 블럭 열 선택 회로들 (110-1), (110-2), …, (110-q)로는 열 디코더 회로 (106)으로부터의 열 선택 신호들 (Y1)∼(Yn)이 공통적으로 인가된다. 각 메모리 블럭들 (100-1), (100-2), …, (100-q)에는 블럭 감지 증폭 회로(block sense amplifer circuit; BSA) (112-x), 블럭 독출 레지시터(block read register; BRR) (114-x), 블럭 버스트 열 선택 회로(block burst column selection circuit; BBCS) (120-x), 한 쌍의 입/출력 데이터 라인 쌍(input/output data line pair; I/O) (124-x), 블럭 기입 레지시터(block write register; BWR) (116-x) 및 블럭 기입 구동 회로(block write driver; BWD) (118-x)가 하나씩 대응된다. 여기서, x는 해당 참조 번호들 또는 부호들이 특정된 것들이 아님을 나타낸다. 이후에서도, x는 위와 동일한 용도로서 사용된다.
도 4에는, 각 메모리 블럭 (100-x) 및 그 주변 회로들의 실시예가 도시되어 있다. 도 4를 참조하면, 각 메모리 블럭들 (100-1), (100-2), …, (100-q), 예를 들어, 첫 번째 블럭 (100-1)은 4 개의 메모리 섹션들 (100-11), (100-12), (100-13) 및 (100-14)로 분할된다. 상기 각 블럭 (100-x)의 메모리 섹션들 (100-x1), (100-x2), (100-x3), (100-x4) 각각에서, 워드 라인들 (WL1), (WL2), …, (WLr)은 섹션들(또는 셀 어레이)의 행들을 따라서 상호간 병렬로 각각 신장하고, n 개의 비트 라인 쌍들 (BLx1,), (BLx2,), …, (BLxn,)는 그것들의 열들을 따라서 상호간 병렬로 신장한다. 상기 각 비트 라인 쌍들 (BLx1,), (BLx2,), …, (BLxn,)에는 비트 라인 로드들(bit-line loads) (200)이 연결된다. 상기 워드 라인들 (WL1), (WL2), …, (WLr)과 상기 비트 라인 쌍들 (BLx1,), (BLx2,), …, (BLxn,)이 교차하는 지점들에 복수 개의 셀들 (300)이 매트릭스 형태로 배치된다. 각 셀은 대응하는 워드 라인과 대응하는 비트 라인에 연결된다. 잘 알려져 있는 바와 같이, 워드 라인들은 행 디코더(도시되지 않음)에 의해 선택적으로 활성화된다.
각 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)의 비트 라인 쌍들 (BLx1,), (BLx2,), …, (BLxn,) 상에는 섹션 열 선택기들(section column selectors) (SCSx1), (SCSx2), …, (SCSxn)이 각각 연결된다. 섹션 열 선택기들 (SCSx1), (SCSx2), …, (SCSxn)에는 열 디코더 회로 (106)의 출력들 즉, 열 선택 신호들 (Y1), (Y2), …, (Yn)이 각각 인가된다. 각 블럭 (100-x)의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)로부터 데이터를 독출하기 위해서 섹션 감지 증폭기들 (SSA1), (SSA2), (SSA3) 및 (SSA4)가 각각 제공되고, 거기로 데이터를 기입하기 위해서 섹션 기입 구동기들 (SWD1), (SWD2), (SWD3) 및 (SWD4)가 각각 제공된다. 상기 섹션 감지 증폭기들 (SSA1)∼(SSA4) 및 섹션 기입 구동기들 (SWD1)∼(SWD4)는 독출/기입 제어 로직 (32)의 대응하는 출력들 즉, 감지 인에이블 신호들 (SENx1)∼(SENx4) 및 기입 인에이블 신호들 (WENx1)∼(WENx4)에 의해 각각 제어된다.
또, 각 블럭 (100-x)의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)에는 섹션 버스트 열 선택기들 (SBCS1), (SBCS2), (SBCS3) 및 (SBCS4)가 각각 대응된다. 상기 섹션 버스트 열 선택기들 (SBCS1), (SBCS2), (SBCS3) 및 (SBCS4)로는 버스트 카운터 로직 (108)의 대응하는 출력들 즉, 버스트 열 선택 신호들 (BYx1), (BYx2), (BYx3) 및 (BYx4)가 각각 인가된다. 각 블럭 (100-x)에서, 섹션 감지 증폭기들 (SSA1)∼(SSA4)와 대응하는 섹션 버스트 열 선택기들 (SBCS1)∼(SBCS4) 사이에는 래치들 (SRL1), (SRL2), (SRL3) 및 (SRL4)가 각각 연결된다. 또한, 각 블럭 (100-x)의 섹션 버스트 열 선택기들 (SBCS1)∼(SBCS4)와 대응하는 섹션 기입 구동기들 (SWD1)∼(SWD4) 사이에도 래치들 (SWL1), (SWL2), (SWL3) 및 (SWL4)가 각각 연결된다. 각 블럭 (100-x)에서, 래치들 (SRL1)∼(SRL4)는 블럭 독출 레지시터 (114-x)를 구성하고, 래치들 (SWL1)∼(SWL4)는 블럭 기입 레지스터 (116-x)를 구성한다.
도 5는 각 메모리 섹션 (100-xx)의 코어(core) 및 그 주변 회로들의 상세 회로도이다. 도 5를 참조하면, 각 메모리 블럭 (100-x)의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4) 각각에서, 각 비트 라인 쌍들 (BLx1,), (BLx2,), …, (BLxn,) 상에는, 비트 라인 로드들 (200)으로서 PMOS 트랜지스터들 (Qp1) 및 (Qp2)가 제공된다. 각 SRAM 셀 (300)은, 잘 알려져 있는 바와 같이, 억세스 또는 선택 트랜지스터들(access or select transistors) (Qn1) 및 (Qn2), 저장 트랜지스터들(storage transistors) (Qn3) 및 (Qn4), 그리고 로드 소자들(load elements) (L1) 및 (L2)로 구성된다. 각 셀 (300)의 억세스 트랜지스터들 (Qn1) 및 (Qn2)의 게이트들은 대응하는 워드 라인 (WLx)에 연결된다. 상기 트랜지스터 (Qn1)의 소오스-드레인 채널(source-drain channel)은 대응하는 비트 라인 (BL1)과 저장 트랜지스터 (Qn4)의 게이트 사이에 연결되고, 상기 트랜지스터 (Qn2)의 소오스-드레인 채널은 대응하는 비트 라인 ()와 저장 트랜지스터 (Qn3)의 게이트 사이에 연결된다. 로드 소자 (L1)은 공급 전압(supply voltage)과 트랜지스터 (Qn4)의 게이트 사이에 연결되고, 로드 소자 (L2)는 상기 공급 전압과 트랜지스터 (Qn3)의 게이트 사이에 연결된다. 상기 로드 소자들로서는 PMOS 트랜지스터들, 공핍형(depletion mode) NMOS 트랜지스터들, 또는 폴리실리콘 저항체들(polysilicon resistors)이 사용된다. 트랜지스터 (Qn3)의 소오스-드레인 채널은 로드 소자 (L1) 또는 트랜지스터 (Qn4)의 게이트와 접지 전압(ground voatage) 사이에 연결되고, 트랜지스터 (Qn4)의 소오스-드레인 채널은 로드 소자 (L2) 또는 트랜지스터 (Qn3)의 게이트와 상기 접지 전압 사이에 연결된다.
또, 각 메모리 블럭 (100-x)의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4) 각각에서, 각 비트 라인 쌍들 (BLx1,), (BLx2,), …, (BLxn,) 상에는, 2 개의 CMOS 전달 게이트들(transmission gates) (Qn5, Qp3) 및 (Qn6, Qp4)로 이루어지는 섹션 열 선택기 (SCSxx)가 제공된다. 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)에서, 각 섹션 열 선택기 (SCSxx)의 NMOS 트랜지스터들 (Qn5) 및 (Qn6)의 게이트들에는 대응하는 열 선택 신호 (Yx)가 인가되고, 그것의 PMOS 트랜지스터들 (Qp3) 및 (Qp4)의 게이트들에는 상기 열 선택 신호 (Yx)의 상보 신호(complementary signal) ()가 인가된다. 구체적인 예를 들면, 도 5에 도시된 바와 같이, 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)의 각 첫 번째 섹션 열 선택기들 (SCS11), (SCS21), (SCS31) 및 (SCS41)로는 열 선택 신호 (Y1) 및 그것의 상보 신호 ()가 인가된다. 상기 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)의 각 두 번째 섹션 열 선택기들 (SCS12), (SCS22), (SCS32) 및 (SCS42)로는, 도 5에는 도시되어 있지 않지만, 열 선택 신호 (Y2) 및 그것의 상보 신호 ()가 인가된다. 이와 같은 방식으로, 상기 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)의 각 n-번째 섹션 열 선택기들 (SCS1n), (SCS2n), (SCS3n) 및 (SCS4n)으로는 열 선택 신호 (Yn) 및 그것의 상보 신호 ()가 인가된다.
각 블럭의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)에는 섹션 감지 증폭기들 (SSA1), (SSA2), (SSA3) 및 (SSA4)가 각각 대응된다. 상기 각 섹션 감지 증폭기 (SSAx)는 2 개의 PMOS 트랜지스터들 (Qp5) 및 (Qp6), 5 개의 NMOS 트랜지스터들 (Qn7), (Qn8), (Qn9), (Qn10) 및 (Qn11)로 이루어지는 차동 증폭기 회로(differential amplifier circuit)이다.
상기 각 섹션 감지 증폭기 (SSAx)에서, 트랜지스터들 (Qp5), (Qn7) 및 (Qn9)의 소오스-드레인 채널들은 공급 전압과 접지 전압 사이에 직렬로 연결되고, 트랜지스터들 (Qp6) 및 (Qn8)의 소오스-드레인 채널들은 트랜지스터 (Qn7) 및 (Qn9)의 접속점(contact)과 상기 공급 전압 사이에 직렬로 연결된다. 트랜지스터 (Qp5)의 게이트는 트랜지스터들 (Qp6) 및 (Qn8)의 접속점에 연결되고, 트랜지스터 (Qp6)의 게이트는 트랜지스터들 (Qp5) 및 (Qn7)의 접속점에 연결된다. 트랜지스터들 (Qn7) 및 (Qn8)의 게이트들은 대응하는 섹션 열 선택기 (SCSx)에 의해 선택된 한 쌍의 비트 라인들에 각각 전기적으로 연결된다. 트랜지스터 (Qn10)의 드레인은 트랜지스터들 (Qp5) 및 (Qn7)의 접속점과 연결되고, 트랜지스터 (Qn11)의 드레인은 트랜지스터들 (Qp6) 및 (Qn8)의 접속점과 연결된다.
이미 앞에서 기술한 바와 같이, 각 블럭 (100-x)의 섹션 감지 증폭기들 (SSA1)∼(SSA4)에 감지 인에이블 신호들 (SENx1)∼(SENx4)가 각각 인가된다. 따라서, 각 섹션 감지 증폭기 (SSAx)의 트랜지스터들 (Qn9), (Qn10) 및 (Qn11)의 게이트들로는 대응하는 감지 인에이블 신호 (SENxx)가 공통적으로 인가된다. 구체적으로, 첫 번째 섹션 감지 증폭기 (SSA1) 내의 트랜지스터들 (Qn9), (Qn10) 및 (Qn11)의 게이트들로는 감지 인에이블 신호 (SEN11)이 인가된다.
상기 각 감지 증폭기 (SSAx)의 트랜지스터들 (Qn10) 및 (Qn11)의 소오스들 사이에는 섹션 독출 래치 (SRLx)가 접속된다. 섹션 독출 래치 (SRLx)는 교차-접속된(cross-coupled) 2 개의 인버터들 (I1) 및 (I2)로 구성된다.
각 블럭의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)에는 섹션 기입 구동기들 (SWD1), (SWD2), (SWD3) 및 (SWD4)가 각각 대응된다. 상기 각 구동기 (SWDx)는 4 개의 PMOS 트랜지스터들 (Qp7), (Qp8), (Qp9) 및 (Qp10), 4 개의 NMOS 트랜지스터들 (Qn12), (Qn13), (Qn14) 및 (Qn15), 그리고 인버터 (I3)로 구성된다. 트랜지스터들 (Qp7), (Qp8), (Qn12) 및 (Qn13)의 소오스-드레인 채널들은 공급 전압과 접지 전압 사이에 직렬로 연결되고, 트랜지스터들 (Qp9), (Qp10), (Qn14) 및 (Qn15)의 소오스-드레인 채널들 역시 상기 공급 전압과 상기 접지 전압 사이에 직렬로 연결된다. 트랜지스터들 (Qp7) 및 (Qn13)의 게이트들은 상호 연결되고, 트랜지스터들 (Qp9) 및 (Qn15)의 게이트들 또한 상호 연결된다. 트랜지스터들 (Qp8) 및 (Qn12)의 접속점 및 트랜지스터들 (Qp10) 및 (Qn14)의 접속점은 대응하는 섹션 열 선택기 (SCSx)에 의해 선택된 한 쌍의 비트 라인들에 각각 전기적으로 연결된다. 인버터 (I3)의 입력 단자 및 트랜지스터들 (Qn12) 및 (Qn14)의 게이트들로는 대응하는 기입 인에이블 신호 (WENxx)가 공통적으로 인가된다. 예를 들면, 첫 번째 블럭 (100-1)의 섹션들 (100-11), (100-12), (100-13) 및 (100-14)에 각각 대응하는 제 1 내지 제 4 섹션 기입 구동기들 (SWD1), (SWD2), (SWD3) 및 (SWD4)로는 기입 인에이블 신호들 (WEN11), (WEN12), (WEN13) 및 (WEN14)가 각각 인가된다. 상기 인버터 (I3)의 출력은 트랜지스터들 (Qp8) 및 (Qp10)의 게이트들에 공통적으로 인가된다.
각 섹션 기입 구동기 (SWDx)의 트랜지스터들 (Qp7) 및 (Qn13)의 게이트들과 트랜지스터들 (Qp9) 및 (Qn15)의 게이트들 사이에는 섹션 기입 래치 (SWLx)가 연결된다. 섹션 기입 래치 (SWLx)는 역시 교차-접속된 2 개의 인버터들 (I4) 및 (I5)로 구성된다.
각 블럭의 섹션들 (100-x1), (100-x2), (100-x3) 및 (100-x4)에는 섹션 버스트 열 선택기들 (SBCS1), (SBCS2), (SBCS3) 및 (SBCS4)가 각각 대응된다. 상기 각 버스트 열 선택기 (SBCSx)는 4 개의 NMOS 트랜지스터들 (Qn16), (Qn17), (Qn18) 및 (Qn19)로 구성된다. 각 버스트 열 선택기 (SBCSx)에서, 트랜지스터 (Qn16)의 소오스-드레인 채널은 대응하는 래치 (SRLx)의 한 단자와 대응하는 입/출력 라인 (I/O#x) 사이에 접속되고, 트랜지스터 (Qn17)의 소오스-드레인 채널은 상기 대응하는 래치 (SRLx)의 다른 단자와 대응하는 입/출력 라인 () 사이에 접속된다. 또, 트랜지스터 (Qn18)의 소오스-드레인 채널은 대응하는 래치 (SWLx)의 한 단자와 대응하는 입/출력 라인 (I/O#x) 사이에 접속되고, 트랜지스터 (Qn19)의 소오스-드레인 채널은 상기 대응하는 래치 (SWLx)의 다른 단자와 대응하는 입/출력 라인 () 사이에 접속된다. 상기 트랜지스터들 (Qn16), (Qn17), (Qn18) 및 (Qn19)의 게이트들에는 대응하는 버스트 어드레스 신호 (BYxx)가 공통적으로 인가된다. 구체적인 예를 들면, 첫 번째 블럭 (100-1)의 섹션들 (100-11), (100-12), (100-13) 및 (100-14)에 각각 대응하는 제 1 내지 제 4 섹션 버스트 선택기들 (SBCS1), (SBCS2), (SBCS3) 및 (SBCS4)로는 버스트 어드레스 신호들 (BY11), (BY12), (BY13) 및 (BY14)가 각각 인가된다.
도 6A는 본 발명에 따른 버스트 독출 동작의 타이밍도이다. 다음에는, 도 2 내지 도 6A를 참조하여, 본 실시예에 따른 버스트 SRAM 장치의 독출 동작에 대해 상세히 설명한다. 설명의 편의상, 열 어드레스 버퍼 (104)로부터 열 어드레스 중의 미리 정해진 2 비트가 버스트 카운터 로직 (108)로 제공되는 것으로 가정하자.
외부 기입 인에이블 신호 ()가 'H'이고 프로세서 어드레스 스트로브 신호 ()가 'L'일 때, 또는 상기 외부 기입 인에이블 신호 () 및 상기 프로세서 어드레스 스트로브 신호 () 모두가 'H'이고 컨트롤러 어드레스 스트로브 신호 ()가 'L'일 때, 버스트 제어 로직 (102)는 'H'의 버스트 제어 신호 (BC1)을 발생한다. 상기 버스트 제어 신호 (BC1)에 의해 열 어드레스 버퍼 (104)의 m-비트 열 어드레스 중의 2 비트가 버스트 카운터 로직 (108)에 로드된다. 이때, m-비트 열 어드레스에 의해 열 디코더 회로 (120)의 출력 (Y1)이 활성화되면, 메모리 블럭 (100-1)의 섹션 열 선택기들 (SCS11), (SCS21), (SCS31) 및 (SCS41) 각각이 대응하는 섹션의 n 개의 열들(즉, 비트 라인 쌍들) 중 하나를 선택한다. 이와 동시에, 버스트 카운터 로직 (108)은 상기 로드된 2-비트를 사용하여 첫 번째 버스트 어드레스 신호 (BY11)를 활성화시키고, 기입/독출 제어 로직 (122)는 감지 인에이블 신호들 (SEN11), (SEN12), (SEN13) 및 (SEN14)를 활성화시킨다.
각 섹션 감지 증폭기들 (SSA1), (SSA2), (SSA3) 및 (SSA4)는 대응하는 감지 인에이블 신호에 응답하여서 대응하는 섹션의 선택된 열 상의 선택된 셀에 저장된 1-비트 데이터를 증폭한다. 결국, 상기 섹션 감지 증폭기들 (SSA1), (SSA2), (SSA3) 및 (SSA4)에 의해 4-비트 데이터가 동시에 증폭된다. 이렇게 증폭된 4-비트 데이터는 4-비트 블럭 독출 레지스터 (114-1)에 저장된다. 더 구체적으로, 행 어드레스에 의해 워드 라인 (WL1)이 선택되었다면, 셀 (300)에 저장된 1-비트 데이터가 섹션 선택기 (SCS11) 및 섹션 감지 증폭기 (SSA1)을 통해 1-비트 섹션 독출 래치 (SRL1)으로 전달되어서 거기에 래치됨과 아울러 섹션 버스트 선택기 (SBCS1)을 통해 대응하는 입/출력 데이터 라인 쌍 (I/O#1) 및 ()로 전달된다. 이와 동시에, 워드 라인 (WL1)에 의해 선택된 행과 열 선택 신호 (Y1)에 의해 선택된 열들 상의 셀들에 저장된 나머지 3-비트 데이터는 위와 동일한 방식으로 3 개의 1-비트 섹션 독출 래치들 (SRL2), (SRL3) 및 (SRL4)에 각각 1 비트씩 래치된다.
이후, 상기 외부 기입 인에이블 신호 (), 프로세서 어드레스 스트로브 신호 () 및 상기 컨트롤러 어드레스 스트로브 신호 () 모두가 'H'이고 그리고 어드레스 어드밴스 신호 ()가 'L'일 때에는 버스트 제어 로직 (102)가 펄스 열의 출력 (BC2)을 발생한다. 이때, 버스트 카운터 로직 (108)의 나머지 출력들 즉, 버스트 어드레스 신호들 (BY12), (BY13) 및 (BY14)가 순차로 하나씩 활성화된다. 이로써, 상기 섹션 독출 래치들 (SRL2), (SRL3) 및 (SRL4)에 저장된 3-비트 데이터가 1 비트씩 차례로 입/출력 데이터 라인 쌍 (I/O#1) 및 ()로 전달된다. 결국, 데이터 출력 버퍼 회로 (114) 및 버스트 열 선택 회로 (120)은 버스트 어드레스 신호들 (BYij)에 따라서 감지 증폭기 회로 (112)에 의해 동시에 증폭된 다수 비트의 병렬 데이터를 직렬 데이터로 변환하여 각 입/출력 라인 쌍들 (124)로 전달하는 기능을 한다.
이상과 같은 독출 방식에 따르면, 첫 번째 버스트 어드레스가 발생되는 시점으로부터 마지막 버스트 어드레스에 따른 마지막 1-비트 데이터의 감지가 완료되는 시점까지의 시간이 종래에 비해 상당히 줄어든다. 본 실시예의 독출 사이클 시간은 종래의 독출 사이클 시간의 1/2 정도로 줄어든다.
도 6B는 본 발명에 따른 버스트 기입 동작의 타이밍도이다. 다음에는, 도 2 내지 도 5, 그리고 도 6B를 참조하여, 본 실시예에 따른 버스트 SRAM 장치의 기입 동작에 대해 상세히 설명한다.
외부 기입 인에이블 신호 () 및 컨트롤러 어드레스 스트로브 신호 ()가 'L'이고 그리고 프로세서 어드레스 스트로브 신호 ()가 'H'일 때에도, 버스트 제어 로직 (108)은 'H'의 버스트 제어 신호 (BC1)을 발생한다. 상기 버스트 제어 신호 (BC1)에 의해 열 어드레스 버퍼 (104)의 m-비트 열 어드레스 중의 2 비트가 버스트 카운터 로직 (108)에 로드된다. 이때, m-비트 열 어드레스에 의해 열 디코더 회로 (120)의 출력 (Y1)이 활성화되면, 메모리 블럭 (100-1)의 각 섹션 열 선택기들 (SCS11), (SCS21), (SCS31) 및 (SCS41)은 대응하는 섹션의 n 개의 열들(즉, 비트 라인 쌍들) 중 하나를 선택한다. 이와 동시에, 버스트 카운터 로직 (108)은 상기 로드된 2-비트를 사용하여 첫 번째 버스트 어드레스 신호 (BY11)를 활성화시킨다. 상기 버스트 어드레스 신호 (BY11)에 의해, 대응하는 입/출력 데이터 라인 쌍 (I/O#1) 및 ()로부터의 1-비트 데이터가 섹션 열 버스트 선택기 (SBCS1)을 통해 1-비트 섹션 기입 래치 (SWL1)로 전달되어서 거기에 저장된다.
이후, 상기 외부 기입 인에이블 신호 () 및 어드레스 어드밴스 신호 ()가 'L'이고 그리고 프로세서 어드레스 스트로브 신호 () 및 상기 컨트롤러 어드레스 스트로브 신호 ()가 'H'일 때 버스트 제어 로직 (102)가 펄스 열의 출력 (BC2)를 발생한다. 이때, 버스트 카운터 로직 (108)의 나머지 출력들 즉, 버스트 어드레스 신호들 (BY12), (BY13) 및 (BY14)가 순차로 하나씩 활성화된다. 따라서, 입/출력 데이터 라인 쌍 (I/O#1) 및 () 상의 두 번째 1-비트 데이터는 섹션 열 버스트 선택기들 (SBCS2)를 통해 1-비트 섹션 기입 래치 (SWL2)로 전달되고, 세 번째 1-비트 데이터는 섹션 열 버스트 선택기들 (SBCS3)를 통해 1-비트 섹션 기입 래치 (SWL3)로 전달된다. 마지막으로, 네 번째 1-비트 데이터는 섹션 열 버스트 선택기들 (SBCS4)를 통해 1-비트 섹션 기입 래치 (SWL4)로 전달된다. 이때, 기입/독출 제어 로직 (122)는 내부 기입 인에이블 신호들 (WEN11), (WEN12), (WEN13) 및 (WEN14)를 동시에 활성화시킨다. 따라서, 섹션 기입 구동기들 (SWD1), (SWD2), (SWD3) 및 (SWD4)로 이루어지는 블럭 기입 구동 회로 (118-1)은 래치들 (SWL1)∼(SWL4)로 이루어지는 블럭 기입 레지스터 (116-1)에 저장된 4-비트 데이터를 섹션 열 선택기들 (SCS11), (SCS21), (SCS31) 및 (SCS41)으로 이루어지는 블럭 열 선택 회로 (110-1)을 통해 선택된 셀들에 동시에 기입한다. 버스트 열 선택 회로 (120)과 데이터 입력 레지스터 (116)은 버스트 어드레스 신호들 (BYij)에 따라서 입/출력 라인 쌍들 (124) 상의 직렬 데이터를 순차로 받아들여서 병렬 데이터로 변환하는 기능을 한다.
이상과 같이, 첫 번째 버스트 어드레스로서 사용되는 열 어드레스 신호의 디코딩만이 필요하므로, 종래에 비해, 기입 디코딩 시간이 1/4 정도로 줄어든다.
한편, 각 내부 기입 인에이블 신호들 (WEN11), (WEN12), (WEN13) 및 (WEN14)는 대응하는 버스트 어드레스 신호와 동시에 활성화될 수도 있다. 즉, 신호들 (WEN11)과 (BY11), (WEN12)과 (BY12), (WEN13)과 (BY13), 그리고 (WEN14)과 (BY14)가 각각 순차로 활성화될 수도 있다. 이런 경우에는 데이터 입력 레지스터가 제공되지 않아도 된다.
비록 여기서는 버스트 SRAM을 통해 본 발명이 상세히 설명되었지만, 본 발명은 버스트 DRAM의 독출/기입 스킴으로서도 적용될 수 있다는 것과, 본 발명의 기술적인 사상 및 범위는 여기서 개시된 실시예에 한정되지 않고 오히려 본 발명의 다양한 실시예들 및 그 변형들이 있을 수 있다는 것이 이 기술 분야에 대한 통상의 지식을 가진 자들에게는 자명할 것이다.
이상에서 설명된 본 발명에 따르면, RAM 장치의 버스트 독출/기입 동작 속도가 상당히 향상될 수 있다.

Claims (20)

  1. 버스트 어드레스 억세싱 시퀀스 모드(burst address accessing sequence mode)를 지원하는 반도체 랜덤 억세스 메모리(RAM) 장치에 있어서:
    2진 데이터를 저장하기 위한 메모리 셀 어레이(100)와;
    상기 어레이는 적어도 2 개의 메모리 블럭들로 분할되고, 상기 각 블럭들은 적어도 2 개의 메모리 섹션들로 이루어지며, 상기 각 섹션들은 행들을 따라 신장하는 복수 개의 워드 라인들과 열들을 따라 신장하는 복수 개의 비트 라인 쌍들이 교차하는 점들에 각각 배치된 복수 개의 메모리 셀들을 가지며;
    외부 모드 신호들(,,)이 일반 모드를 나타낼 때 제 1 버스트 제어 신호(BC1)를 발생하고, 상기 외부 모드 신호들이 상기 버스트 어드레스 억세싱 시퀀스 모드를 나타낼 때 제 2 버스트 제어 신호(BC2)를 발생하는 버스트 제어 로직(102)과;
    상기 제 1 버스트 제어 신호에 응답하여 외부 열 어드레스 신호를 받아들여서 내부 열 어드레스 신호를 발생하는 어드레스 버퍼(104)와;
    상기 내부 열 어드레스 신호를 받아들여서 복수 개의 열 선택 신호들을 발생하는 열 디코더 회로(106)와;
    상기 열 선택 신호들을 받아들여서 상기 각 메모리 섹션들의 상기 비트 라인 쌍들 중 하나를 선택하는 열 선택 회로(110)와;
    상기 제 1 버스트 신호에 응답하여 상기 내부 열 어드레스 신호 중의 적어도 1 비트 신호를 받아들이고, 상기 제 2 버스트 제어 신호에 응답하여 적어도 2 개의 버스트 어드레스 신호들을 차례로 하나씩 발생하는 버스트 카운터 로직(108)과;
    독출 동작 동안에 적어도 2 개의 감지 인에이블 신호들을 발생하는 독출 제어 로직과;
    상기 메모리 섹션들에 각각 대응하는 적어도 4 개의 감지 증폭기들과;
    상기 감지 증폭기들은 상기 감지 인에이블 신호들에 응답하여 상기 섹션들의 선택된 셀들에 저장된 데이터를 각각 동시에 감지하여 증폭하며;
    상기 메모리 블럭들에 각각 대응하는 적어도 2 개의 입/출력 라인 쌍들과;
    상기 감지 증폭기들에 각각 대응하고 상기 독출 동작 동안에 상기 감지 증폭기들에 의해 증폭된 데이터를 1 비트씩 각각 래치하는 적어도 4 개의 1-비트 래치들 및;
    상기 메모리 블럭들에 각각 대응하고, 상기 버스트 어드레스 신호들에 응답하여 상기 각 메모리 블럭과 관련된 상기 래치들을 순차로 대응하는 입/출력 라인 쌍과 전기적으로 연결하는 적어도 2 개의 버스트 열 선택기들을 포함하는 반도체 RAM 장치.
  2. 제 1 항에 있어서,
    기입 동작 동안에 적어도 2 개의 기입 인에이블 신호들을 발생하는 기입 제어 로직과;
    상기 기입 동작을 위한 적어도 4 개의 다른 1-비트 래치들과;
    상기 메모리 블럭들에 대응하고, 상기 버스트 어드레스 신호들에 응답하여 상기 각 메모리 블럭과 관련된 상기 기입용 래치들을 순차로 대응하는 입/출력 라인 쌍과 전기적으로 연결하는 적어도 2 개의 다른 버스트 열 선택기들 및;
    상기 메모리 섹션들에 각각 대응하고, 상기 기입 인에이블 신호들에 응답하여 상기 섹션들의 선택된 셀들에 상기 기입 동작용 래치들에 저장된 데이터를 각각 기입하는 적어도 4 개의 기입 구동기들을 부가적으로 포함하는 반도체 RAM 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 각 메모리 셀들은 스태틱 RAM 셀인 반도체 RAM 장치.
  4. 제 2 항에 있어서,
    상기 각 메모리 섹션들에 대응하는 상기 기입 인에이블 신호들은 동시에 활성화되는 반도체 RAM 장치.
  5. 제 2 항에 있어서,
    상기 각 메모리 섹션들에 대응하는 상기 기입 인에이블 신호들은 순차로 하나씩 활성화되는 반도체 RAM 장치.
  6. 반도체 랜덤 억세스 메모리(RAM) 장치에 있어서:
    적어도 하나의 메모리 셀 어레이(100)와;
    상기 어레이는 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 구비하고;
    외부 모드 신호들(,,)을 받아들여서 버스트 제어 신호(BC2)를 발생하는 수단(102)과;
    상기 외부 어드레스 신호를 받아들여서 m 비트 내부 어드레스 신호(여기서, m은 정수)를 발생하는 수단(104)과;
    상기 내부 어드레스 신호를 받아들여서 n(여기서, n=2m) 개의 열 선택 신호들(Y1∼Yn)을 발생하는 수단(106)과;
    상기 열 선택 신호들에 응답하여, 상기 열들 중의 적어도 2 개를 동시에 선택하는 수단(110)과;
    상기 버스트 제어 신호에 응답하여, 상기 내부 어드레스 신호 중의 k 비트(여기서, 1≤km)를 받아들이고 그리고 상기 선택된 열들의 수(p)와 동일한 개수의 버스트 어드레스 신호들(BYij)을 발생하는 수단(108)과;
    상기 선택된 열들 상으로부터 데이터를 독출하기 위한 p개의 감지 인에이블 신호들(SENij)을 발생하는 수단(122)과;
    적어도 하나의 입/출력 라인 쌍(124)과;
    상기 감지 인에이블 신호들에 응답하여, 상기 선택된 열들 상의 선택된 메모리 셀들에 저장되어 있는 내부 데이터를 동시에 감지하고 증폭하는 수단(112) 및;
    상기 버스트 어드레스 신호들에 응답하여, 상기 증폭된 내부 데이터를 직렬 데이터로 변환하여 상기 입/출력 라인 쌍으로 전달하는 수단(114, 120)을 포함하는 반도체 RAM 장치.
  7. 제 6 항에 있어서,
    상기 내부 데이터를 직렬 데이터로 변환하는 상기 수단은;
    상기 증폭된 내부 데이터를 임시적으로 저장하기 위한 수단(114) 및,
    상기 버스트 어드레스 신호들에 응답하여, 상기 임시 저장 수단에 저장된 상기 내부 데이터를 순차적으로 1 비트씩 상기 입/출력 라인 쌍으로 전달하는 수단(120)을 포함하는 반도체 RAM 장치.
  8. 제 6 항에 있어서,
    상기 입/출력 라인 쌍 상의 직렬 데이터를 순차로 받아들여서 병렬 데이터로 변환하는 수단(120, 116)과;
    상기 선택된 열들 상으로 데이터를 기입하기 위한 p개의 기입 인에이블 신호들(WENij)을 발생하는 수단(122) 및;
    상기 기입 인에이블 신호들에 응답하여 상기 병렬 데이터를 상기 선택된 셀들에 기입하는 수단(118)을 부가적으로 포함하는 반도체 RAM 장치.
  9. 제 8 항에 있어서;
    상기 기입 수단은 상기 기입 인에이블 신호들이 동시에 활성화될 때 상기 선택된 셀들에 각각 상기 병렬 데이터를 동시에 기입하는 반도체 RAM 장치.
  10. 제 8 항에 있어서;
    상기 기입 수단은 상기 기입 인에이블 신호들이 순차로 활성화될 때 상기 선택된 셀들에 각각 차례로 상기 병렬 데이터를 1 비트씩 기입하는 반도체 RAM 장치.
  11. 제 6 항에 있어서;
    상기 버스트 어드레스 발생 수단은 리니어 시퀀스에 따라서 상기 버스트 어드레스 신호들을 하나씩 발생하는 반도체 RAM 장치.
  12. 제 6 항에 있어서;
    상기 버스트 어드레스 발생 수단은 인터리브 시퀀스에 따라서 상기 버스트 어드레스들을 하나씩 발생하는 반도체 RAM 장치.
  13. 제 6 항에 있어서,
    상기 메모리 셀들은 스태틱 RAM 셀들인 반도체 RAM 장치.
  14. 소정의 버스트 어드레스 억세스 시퀀스(a predetermined burst address access sequence)를 위한 외부 어드레스 신호를 받아들여서 상기 버스트 시퀀스를 위한 버스트 어드레스 신호들을 내부적으로 순차로 발생하는 반도체 랜덤 억세스 메모리(RAM) 장치의 독출 방법에 있어서:
    상기 외부 어드레스 신호에 응답하여 적어도 2 개의 셀들을 동시에 선택하는 단계와;
    상기 선택된 셀들의 데이터를 동시에 각각 감지하여 증폭하는 단계와;
    상기 증폭된 데이터를 임시적으로 저장하는 단계 및;
    상기 버스트 어드레스 신호들의 위치들에 저장된 데이터를 1 비트씩 순차로 입/출력 데이터 라인으로 전달하는 단계를 포함하는 반도체 RAM 장치의 독출 방법.
  15. 소정의 버스트 어드레스 억세스 시퀀스를 위한 외부 어드레스 신호를 받아들여서 상기 버스트 시퀀스를 위한 버스트 어드레스 신호들을 내부적으로 순차로 발생하는 반도체 랜덤 억세스 메모리(RAM) 장치의 기입 방법에 있어서:
    입/출력 데이터 라인으로부터 1 비트씩 순차로 입력되는 데이터를 받아들여서 상기 버스트 어드레스 신호들의 위치들에 1 비트씩 각각 저장하는 단계와;
    상기 외부 어드레스 신호에 응답하여 적어도 2 개의 셀들을 동시에 선택하는 단계 및;
    상기 저장된 데이터를 상기 선택된 셀들에 동시에 각각 기입하는 단계를 포함하는 반도체 RAM 장치의 기입 방법.
  16. 반도체 랜덤 억세스 메모리(RAM) 장치에 있어서:
    행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이(100)와;
    외부 모드 신호들(,,)을 받아들여서 버스트 제어 신호(BC2)를 발생하는 수단(102)과;
    열 어드레스 신호에 응답하여 상기 열들 중 2k개(여기서, k는 1 이상의 정수)를 동시에 선택하는 수단(104, 106, 110)과;
    상기 버스트 제어 신호에 응답하여 상기 열 어드레스 신호 중의 k 비트를 받아들이고 그리고 2k개의 버스트 어드레스 신호들(BYij)을 발생하는 수단(108)과;
    독출 동작 동안에 감지 인에이블 신호를 발생하고, 기입 동작 동안에 다수 개의 기입 인에이블 신호들을 발생하는 수단(122)과;
    1-비트 데이터의 전송을 위한 적어도 하나의 데이터 라인 쌍(124)과;
    상기 감지 인에이블 신호에 응답하여, 상기 선택된 열들 상의 선택된 메모리 셀들에 저장되어 있는 데이터를 동시에 감지하고 증폭하는 수단(112)과;
    상기 증폭된 데이터를 래치하는 수단(114)과;
    상기 버스트 어드레스 신호들에 응답하여 상기 래치된 데이터를 1 비트씩 순차로 상기 데이터 라인 쌍으로 전달하는 수단(120)과;
    상기 버스트 어드레스 신호들 및 상기 기입 인에이블 신호들에 응답하여 상기 데이터 라인 쌍으로부터 제공되는 데이터를 상기 선택된 셀들에 기입하는 수단(SBCS, SWL, SWD)을 포함하는 반도체 RAM 장치.
  17. 제 16 항에 있어서,
    상기 기입 수단은;
    2k비트 레지스터와,
    상기 버스트 어드레스 신호에 응답하여 상기 데이터 라인 쌍으로부터 순차로 1 비트씩 제공되는 2k비트 데이터를 상기 레지스터에 순차로 전달하는 버스트 열 선택 회로 및,
    상기 기입 인에이블 신호들이 활성화될 때 상기 레지스터에 저장된 상기 2k비트 데이터를 상기 선택된 셀들에 각각 1 비트씩 기입하는 기입 구동 회로를 포함하는 반도체 RAM 장치.
  18. 제 17 항에 있어서,
    상기 기입 인에이블 신호들은 동시에 활성화되는 반도체 RAM 장치.
  19. 제 17 항에 있어서,
    상기 기입 인에이블 신호들은 순차로 하나씩 활성화되는 반도체 RAM 장치.
  20. 제 16 항에 있어서,
    상기 메모리 셀들은 SRAM 셀들인 반도체 RAM 장치.
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