KR20040042786A - 병렬 데이터를 직렬 데이터로 변환하는 구성을 갖는반도체 기억장치 - Google Patents

병렬 데이터를 직렬 데이터로 변환하는 구성을 갖는반도체 기억장치 Download PDF

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KR20040042786A
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Abstract

증폭회로(R/A)(111, 112, 121, 122)는, 외부에서 지정된 컬럼 어드레스의 최하위로부터 2비트번째의 값을 반영한 EZORG1의 값에 근거하여, 4개의 데이터 버스쌍의 데이터에 대하여, 전반(제1 또는 제2번째)에 출력하거나, 후반(제3 또는 제4번째)에 출력하거나 제1 단계의 순서 부여를 행한다. 스위치회로(115, 135, 125, 145)는, 외부에서 지정된 컬럼 어드레스의 최하위 비트값을 반영한 EZORG0의 값에 근거하여, 전반에 출력하는 2개의 데이터에 대하여, 어느 것을 제1번째로 하고, 어느 것을 제2번째로 하거나, 후반에 출력하는 2개의 데이터에 대하여, 어느 것을 제3번째로 하고, 어느 것을 제4번째로 하거나 제2단계의 순서 부여를 행한다.

Description

병렬 데이터를 직렬 데이터로 변환하는 구성을 갖는 반도체 기억장치 {SEMICONDUCTOR MEMORY DEVICE WITH STRUCTURE OF CONVERTING PARALLEL DATA INTO SERIAL DATA}
본 발명은, 반도체 기억장치에 관한 것으로, 특히, 프리패치(prefetch) 동작을 행하는 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory)에 관한 것이다.
외부에서 공급되는 클록신호에 동기하여 동작하는 싱트로너스 다이나믹 랜덤 액세스 메모리(SDRAM) 중에서, 외부클록신호의 라이징 에지(rising edge)와, 폴링 에지(falling edge)에 동기하여 데이터의 입출력이 행해지는 것을 더블 데이터 레이트 싱트로너스 다이나믹 랜덤 액세스 메모리(Double Data Rate SDRAM, 이하, DDR SDRAM이라 칭함)라 한다.
DDR SDRAM에서는, 메모리셀 어레이로부터 외부클록 사이클 주기로 행해지는 데이터의 판독은, 한 번의 판독동작으로 각 출력회로에 대하여 복수비트의 데이터가 판독되는 프리패치동작이 전제로 되어 있다.
이와 같은 프리패치동작을 행하는 DDR SDRAM의 구성 및 동작에 대해서는, 예를 들면, 일본특허공개평 8-17184에 개시되어 있다.
프리패치동작을 행하는 DDR에서는, 외부클록의 1사이클마다 2N비트만큼의 데이터가 메모리셀 어레이로부터 일괄하여 출력회로에 판독되고, 출력회로에서 2N비트의 데이터가 순서대로 외부클록의 반사이클마다 외부로 출력되는 구성으로 되어 있다.
N=1인 DDR을 DDR-I라 부르고, N=2인 DDR SDRAM을 DDR-II라 부른다. DDR-I와 DDR-II와는, JEDEC(Joint Electron Device Engineering Council(미국전자 표준화 위원회))에 의해, 그 사양이 규정되어 있다.
그런데, 이와 같은 2N개의 데이터를 프리패치동작을 행하는 DDR SDRAM은, 프리패치동작을 행하지 않은 DDR에 비해, 칩의 동작주파수는, 2N-1배가 되어, 1핀당 데이터 전송속도는 2N배가 된다.
보다 구체적으로는, 1사이클 주기 Tca= 6ns인 경우에, 프리패치동작을 행하지 않은 SDR(Single Data Rate) SDRAM에서는, 동작주파수가 166MHz에서, 1핀당 데이터 전송속도가 166MHz이다.
이것에 비해, N=1인 프리패치동작을 행하는 DDR SDRAM(DDR-I)에서는, 동작주파수가 166MHz에서, 1핀당 데이터 전송속도가 333MHz가 된다. 또한, N=2인 프리패치동작을 행하는 DDR SDRAM(DDR-II)에서는, 동작주파수가 333MHz에서, 1핀당 데이터 전송속도가 666MHz가 된다.
그러나, 전술한 바와 같이 프리패치에 의해 동시에 판독된 병렬 데이터를 순서를 부여하여 직렬 데이터로 병렬/직렬변환(이하, P/S 변환이라 함)하는 출력회로에서, 다음과 같은 문제가 있다.
예를 들면, 4비트 프리패치(N=2)인 경우라 하면, 1DQ 단자당, 16개의 셀렉터가 필요하게 되어, 출력회로가 대규모화한다.
또한, 출력회로 내의, 배선길이가 길어져, 고속으로 P/S 변환할 수 없다.
도 1은 반도체 기억장치(510)의 전체 구성의 개략 블록도이다.
도 2는 메모리셀 어레이(552) 내의 메모리셀, 센스앰프(550) 및 판독회로 (600)에서의, 하나의 DQ 단자에 대한 데이터의 흐름을 설명하기 위한 기능 블록도이다.
도 3은 외부에서 주어지는 컬럼 어드레스(CA)의 최하위로부터 2개의 비트인 CA1 및 CA0과, 4개의 데이터의 출력순서의 관계를 나타내는 도면이다.
도 4는 DDR-II에서 데이터를 판독할 때의 데이터 출력의 타이밍을 나타내는 도면이다.
도 5는 종래의 출력회로(1DQ 단자당)의 구성을 나타내는 도면이다.
도 6a는, 증폭회로(R/A)(41)의 구성을 나타내고, 6b는, 증폭회로(R/A)(51)의 구성을 나타내며, 6c는, 증폭회로(R/A)(61)의 구성을 나타내고, 6d는, 증폭회로 (R/A)(71)의 구성을 나타낸다.
도 7은 본 발명의 실시예에서의 출력회로의 구성을 나타내는 도면이다.
도 8a는, 증폭회로(R/A)(111)의 구성을 나타내고, 8b는, 증폭회로(R/A)(112)의 구성을 나타내며, 8c는, 증폭회로(R/A)(121)의 구성을 나타내고, 8d는, 증폭회로(R/A)(122)의 구성을 나타낸다.
도 9는 본 발명의 실시예에 관한 출력회로(100)의 P/S 변환의 동작순서를 나타내는 흐름도이다.
도 10은 메모리셀과, 그 메모리셀 내의 데이터가 출력되는 I/O선쌍과의 대응관계를 나타내는 도면이다.
도 11은 외부에서 주어지는 컬럼 어드레스(CA)의 최하위로부터 3개의 비트인 CA2, CA1 및 CA0과, 8개의 데이터의 출력순서의 관계를 나타내는 도면이다.
도 12는 본 발명의 실시예에 관한 판독회로(1DQ 단자당)의 구성을 나타내는 도면이다.
도 13a는, 스위치회로(211)의 구성을 나타내고, 13b는, 스위치회로(2, 12)의 구성을 나타내며, 13c는, 스위치회로(213)의 구성을 나타내고, 13d는, 스위치회로(214)의 구성을 나타낸다.
도 14는 본 발명의 실시예에 관한 판독회로 및 출력회로에서의 P/S 변환의 동작순서를 나타내는 흐름도이다.
도 15는 8비트 프리패치된 데이터에 대하여, 2단계의 순서 부여를 행하는 출력회로(301)의 구성을 나타내는 도면이다.
도 16은 증폭회로(302)의 구성을 나타내는 도면이다.
도 17은 증폭회로(304)의 구성을 나타내는 도면이다.
도 18은 8비트 프리패치된 데이터에 대하여 3단계로 순서 부여를 행하는 출력회로(302)의 구성을 나타내는 도면이다.
도 19는 데이터 버스 스위치(311)의 구성을 나타내는 도면이다.
도 20은 Sub DBS Wxy(xy=00, 01, 10, 11)의 구성을 나타내는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
40, 50, 60, 70, 110, 120 : 증폭선택회로
41, 51, 61, 71, 111, 112, 121, 122, 302, 304, 312∼319 : 증폭회로(R/A)
42, 52, 62, 72, 113, 114, 123, 124, 306, 307 : 래치회로
43, 53, 63, 73, 115, 125, 135, 145, 211∼214, 303, 305, 320∼327, 811, 812, 821, 822 : 스위치회로
44∼47, 54∼57, 64∼67, 74∼77, 116∼119, 126∼129 : 셀렉터
80, 130 : 시프트 레지스터100 : 출력회로
140 : 출력 데이터 래치회로201∼208 : 증폭회로(P/A)
220 : 클록발생회로
221∼228, 602a∼d : 시프트 레지스터&드라이버
311 : 데이터 버스 스위치510 : 반도체 기억장치
512 : 클록단자514 : 제어신호단자
516 : 어드레스 단자518 : 데이터 입출력단자
520 : 데이터 스트로브 신호 입출력단자
522 : 클록버퍼524 : 제어신호버퍼
526 : 어드레스 버퍼528, 532 : 입력버퍼
534 : 출력버퍼
538 : S/P(직렬/병렬) 변환회로&라이트 드라이버
540 : DQS 발생회로541 : DLL회로
542 : 제어회로544 : 로우 디코더
546 : 컬럼 디코더548 : 판독&기록회로
550, 550a∼d : 센스앰프552 : 메모리셀 어레이
600, 600a∼d : 판독회로
601a∼601d : P/A
851, 852, 861, 862 : 앰프MC : 메모리셀
본 발명의 목적은, 소규모이고, 동시에 프리패치된 데이터를 고속으로 P/S 변환할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명에 관한 반도체 기억장치는, 행렬형으로 배치된 복수의 메모리셀과 외부에서 지정되는 컬럼 어드레스에 근거하여, 복수의 메모리셀 중의 2N개(N≥2)의메모리셀의 데이터를 동시에 판독하고, 2N개의 데이터 버스쌍에 출력하는 판독회로와, 외부에서 지정되는 컬럼 어드레스에 근거하여, 2N개의 데이터 버스쌍의 데이터에 대하여, K(2≤K≤N)단계로 순차, 순서 부여를 행하는 출력회로를 구비한다.
본 발명에 관한 반도체 기억장치에 의하면, 프리패치된 데이터의 P/S 변환을 복수단계로 행함으로써, 반도체 기억장치의 규모를 소규모로 할 수 있음과 동시에, 고속으로 P/S 변환을 행할 수 있다.
[발명의 실시예]
이하, 본 발명의 실시예에 대하여, 도면을 사용하여 설명한다.
(제1 실시예)
도 1은, 본 실시예의 반도체 기억장치(510)의 전체 구성의 개략 블록도이다. 동일 도면은, 반도체 기억장치(510)에 대하여, 데이터 입출력에 관한 주요 부분만을 대표적으로 나타낸다.
도 1을 참조하면, 반도체 기억장치(510)는, 클록단자(512)와, 제어신호단자(514)와, 어드레스 단자(516)와, 데이터 입출력단자(518)와, 데이터 스트로브 신호 입출력단자(520)와, 클록버퍼(522)와, 제어신호버퍼(524)와, 어드레스 버퍼(526)와, 데이터(DQ0∼DQ15)에 관한 입력버퍼(528)와, 데이터 스트로브 신호(UDQS, LDQS)에 관한 입력버퍼(532) 및 출력버퍼(534)와, 출력회로(100)와, S/P(직렬/병렬)변환회로&라이트 드라이버(538)와, DQS 발생회로(540)와, DLL 회로(541)와, 출력회로(100)와, 제어회로(542)와, 로우 디코더(544)와, 컬럼 디코더(546)와, 판독&기록회로(548)와, 센스앰프(550)와, 메모리셀 어레이(552)를 구비한다.
본 실시예에서는, 반도체 기억장치 510은, DDR-II로 한다. 즉, 반도체 기억장치(510)는, 메모리셀 어레이(552)로부터 외부클록주기로 행해지는 데이터의 판독에 있어서, 한번의 판독으로 4×n비트(n은 반도체 기억장치에서의 비트폭, 요컨대 DQ 단자의 수로, 반도체 기억장치(510)에서는 n=16으로 한다. )의 데이터가 판독되는 4비트 프리패치 구성으로 되어 있다. 즉, 외부클록 1사이클마다, n개의 출력회로(100)에 대하여 각각 4비트만큼의 데이터가 메모리셀 어레이(552)로부터 판독되고, 각각의 출력회로(100)에서 4비트의 데이터가 순서대로 반사이클 주기로 전송되어, 외부로 출력되는 구성으로 되어 있다.
또한, 데이터 기록시에 있어서는, 반도체 기억장치(510)는, 외부클록의 상승 및 하강에 동기하여 외부클록 반사이클당 n비트(n=16)의 데이터를 도입하고, 외부클록 1사이클로 4×n비트의 데이터를 일괄하여 메모리셀 어레이(552)에 기록한다.
메모리셀 어레이(552)는, 각각이 데이터를 기억하는 복수의 메모리셀로 이루어진다. 메모리셀 어레이(552)는, 각각이 독립하여 동작이 가능한 4개의 뱅크로 이루어진다.
클록단자(512)는, 서로 상보한 외부클록신호(EXTCLK, EXTZCLK) 및 클록 인에이블 신호(CKE)를 받는다. 제어신호단자(514)는, 칩 셀렉트신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE) 및 입력데이터 마스크신호(UDM, LDM)의 명령제어신호를 받는다.
어드레스 단자(516)는, 어드레스 신호(A0∼A12) 및 뱅크 어드레스 신호(BA0, BA1)를 받는다.
데이터 입출력단자(518)는, 반도체 기억장치(510)에서 판독되는 데이터를 외부와 주고 받는 단자이다. 데이터 입출력단자(518)는, 데이터 기록시는 외부에서 입력되는 데이터(DQ0∼DQ15)를 받고, 데이터 판독시에는 데이터(DQ0∼DQ15)를 외부로 출력한다.
데이터 스트로브 신호 입출력단자(520)는, 데이터 기록시는 데이터(DQ0∼DQ15)를 외부에서 판독하기 위한 데이터 스트로브 신호(UDQS, LDQS)를 외부에서 받고, 데이터 판독시는 외부 컨트롤러가 데이터(DQ0∼DQ15)를 판독하기 위한 데이터 스트로브 신호(UDQS, LDQS)를 외부에 대하여 출력한다.
클록버퍼(522)는, 외부클록신호(EXTCLK, EXTZCLK) 및 클록 인에이블 신호(CKE)를 받아 내부클록신호를 발생하고, 제어신호버퍼(524), 어드레스 버퍼(526) 및 DLL 회로(541)로 출력한다.
제어신호버퍼(524)는, 클록버퍼(522)로부터 제공되는 내부클록에 동기하여, 칩 셀렉트신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE) 및 입력데이터 마스크신호(UDM, LDM)를 도입하여 래치하고, 명령제어신호를 제어회로(542)로 출력한다.
어드레스 버퍼(526)는, 클록버퍼(522)로부터 제공되는 내부클록신호에 동기하여, 어드레스 신호(A0∼A12)와 뱅크 어드레스 신호(BA0, BA1)를 도입하여 래치하고, 내부 어드레스(로우 어드레스(XA)와 컬럼 어드레스(CA))를 발생하여 로우 디코더(544) 및 컬럼 디코더(546)로 출력한다.
로우 디코더(544)는, 로우 어드레스(XA)에 따라 메모리셀 어레이(510)에서의 행 선택을 실행한다. 구체적으로는, 메모리셀 어레이(510)에서 메모리셀 행마다 배치된 워드선(도시하지 않음)의 선택적인 활성화를 제어한다.
컬럼 디코더(546)는, 컬럼 어드레스(CA)에 따라 메모리셀 어레이(510)에서의 열 선택을 실행한다. 구체적으로는, 메모리셀 어레이(510)에서 복수의 센스앰프를 어레이 내 I/O선(도시하지 않음)을 통해 선택적으로 판독&기록회로(548)와 접속한다. 컬럼 디코더(546)는, 4비트 프리패치방식에서는, 어드레스 버퍼(526)에서 발생한 컬럼 어드레스(CA)와, 하위비트를 제외하는 상위비트를 공통으로 하는 4개의 컬럼 어드레스(CA)로 지정되는 열을 선택한다.
센스앰프(550)는, 열 선택결과에 따른 비트선과 결합되어, 선택된 열의 비트선의 전압을 증폭한다.
판독&기록회로(548)는, 메모리셀의 데이터를 증폭하여 데이터 버스쌍으로 출력하는 판독회로(600)와, 데이터 버스쌍의 데이터를 증폭하여 메모리셀로 출력하는 기록회로(610)를 포함한다.
도 2는, 메모리셀 어레이(552) 내의 메모리셀(MC), 센스앰프(550) 및 판독회로(600)에서의, 하나의 DQ 단자에 대한 데이터의 흐름을 설명하기 위한 기능 블록도이다.
동일 도면에서는, 어드레스 버퍼(526)에서 발생한 컬럼 어드레스(CA)와, 하위비트를 제외한 상위비트가 공통의 4개의 컬럼 어드레스(CA)로 지정되는 열의 메모리셀로부터의 데이터가 병렬로 판독되기 위한 구성을 나타내고 있다. 여기서, 컬럼 어드레스(CA)의 최하위 비트를 CA0이라 기재하고, 최하위 비트의 다음 상위비트를 CA1이라 기재한다.
센스앰프(550a∼550d)는, 각각 접속된 비트선쌍(BL, /BL)에 판독된 데이터를 검출하여 증폭한다.
적당한 시간경과 후, 디코드신호(YA)와, 컬럼 디코드 인에이블 신호(CDE)가 「H」가 되고, AND 게이트(603a∼603d)의 출력이 「H」가 되어, 컬럼선택선(CSLa∼CSLd)이 선택된다.
이것에 의해, I/O선쌍 I/O11, ZI/O11에, 센스앰프 550a로부터 CA1=1 동시에 CA0=1로 지정되는 메모리셀의 데이터 D3이 출력된다. I/O선쌍 I/O10, ZI/O10에, 센스앰프 550b로부터 CA=1 동시에 CA0=0으로 지정되는 메모리셀의 데이터 D2가 출력된다. I/O선쌍 I/O01, ZI/O01에, 센스앰프 550c로부터 CA1=0, 또한 CA0=1로 지정되는 메모리셀의 데이터 D1이 출력된다. I/O선쌍 I/O00, ZI/O00에, 센스앰프 550d로부터 CA1=0 동시에 CA0=0으로 지정되는 메모리셀의 데이터 D0이 출력된다.
판독회로(600a∼600d)는, 증폭회로(P/A)(601a∼601d)와, 시프트 레지스터&드라이버(602a∼602d)를 포함한다.
증폭회로(P/A)(0601a∼601d)는, 각각 접속된 I/O선쌍의 데이터를 증폭하여, 각각 접속된 데이터선쌍 PADn(n=0∼3)에 출력한다.
시프트 레지스터&드라이버(602a∼602d)는, 각각 접속된 데이터선쌍 PADn(n=0∼3)으로부터 입력되는 데이터를 제어회로(542)에서 생성되는 제어신호 RDT가 「H」가 될 때까지 유지하고, 제어신호 RDT가 「H」가 된 타이밍으로, 입력된 데이터를 진폭데이터로 하여, 각각 접속된 데이터 버스쌍 DBXX(XX=00, 01, 10, 11)로 출력한다.
이상으로부터, 외부에서 주어진 컬럼 어드레스(CA)에 대하여, 그 컬럼 어드레스와 하위 2비트를 제외한 상위비트가 공통의 컬럼 어드레스(CA)로 지정되는 4개의 메모리셀의 데이터가 각 데이터 버스쌍에 병렬로 판독된다.
즉, CA1=0 동시에 CA0=0으로 지정되는 열의 메모리셀의 데이터 D0이 데이터 버스쌍 DB00, ZDB00에 출력된다. CA1=0 동시에 CA0=1로 지정되는 열의 메모리셀의 데이터 D1이 데이터 버스쌍 DB01, ZDB01에 출력된다. CA1=1, 동시에 CA0=0으로 지정되는 열의 메모리셀의 데이터 D2가 데이터 버스쌍 DB10, ZDB10에 출력된다. CA1=1 동시에 CA0=1로 지정되는 열의 메모리셀의 데이터 D3이 데이터 버스쌍 DB11, ZDB11에 출력된다.
출력회로(100)는, 데이터래치&P/S 변환회로(536)와, 출력 드라이버(530)로 이루어진다.
데이터래치&P/S 변환회로(536)는, 데이터 판독시에 있어서, 제어회로(542)로부터 주어지는 제어신호 EZORG0, EZORG1 및 ZRDAI에 따라, 판독&기록회로(548)로부터 주어지는 판독데이터를 증폭한다. 데이터래치&P/S 변환회로(536)는, 증폭된 판독데이터에 대하여, P/S 변환(병렬/직렬변환)을 행한다. 즉, 데이터래치&P/S 변환회로(536)는, 4비트 프리패치방식에서는, 각 데이터 DQi(i:0∼15)에 대하여, 한 번에 판독된 4개의 데이터(병렬 데이터)를 순서 부여하고, 요컨대 직렬데이터로 변환하여, 출력 드라이버(530)로 출력한다. 외부에서 주어지는 컬럼 어드레스(CA)의 하위 2비트인 CA1 및 CA0은, 4개의 데이터의 출력순서를 정한다.
도 3은, 외부에서 주어지는 컬럼 어드레스(CA)의 하위 2비트인 CA1 및 CA0과, 4개의 데이터의 출력순서의 관계를 나타낸다(어드레싱 방식이 인터리브인 경우). CA1=0 동시에 CA0=0일 때에는, D0(CA1=0, CA0=0으로 지정됨)→D1(CA1=0, CA0=1로 지정됨)→D2(CA1=1, CA0=0으로 지정됨)→D3(CA1=1, CA0=1로 지정됨)의 순서로 출력된다.
CA1=0 동시에 CA0=1일 때에는, D1(CA1=0, CA0=1로 지정됨)→D0(CA1=0, CA0=0으로 지정됨)→D3(CA1=1, CA0=1로 지정됨)→D2(CA1=1, CA0=0으로 지정됨)의 순서로 출력된다.
CA1=1 동시에 CA0=0일 때에는, D2(CA1=1, CA0=0으로 지정됨)→D3(CA1=1, CA0=1로 지정됨)→D0(CA1=0, CA0=0으로 지정됨)→D1(CA1=0, CA0=1로 지정됨)의 순서로 출력된다.
CA1=1 동시에 CA0=1일 때에는, D3(CA1=1, CA0=1로 지정됨)→D2(CA1=1, CA0=0으로 지정됨)→D1(CA1=0, CA0=1로 지정됨)→D0(CA1=0, CA0=0으로 지정됨)의 순서로 출력된다.
이상과 같이, 외부에서 주어지는 컬럼 어드레스(CA)로 지정되는 열의 메모리셀의 데이터가 제1번째로 출력된다. 또한, 전반에 데이터가 출력되는 2개의 메모리셀은, 그 지정컬럼 어드레스의 CA1이 동일하고, 후반에 데이터가 출력되는 2개의 메모리셀은, 그 지정컬럼 어드레스의 CA1이 동일하다.
출력드라이버(530)는, 직렬로 변환된 데이터(DQ0∼DQ15)를 데이터 입출력단자(518)로 출력한다.
S/P 변환회로&라이트 드라이버(538)는, 데이터 기록시에 있어서, 4비트 프리패치방식에서는, 외부클록 반사이클당 1비트씩 입력버퍼(528)로부터 받는 각 데이터 DQi를 외부클록 1사이클마다 4비트 병렬로 판독&기록회로(548)로 출력한다.
입력버퍼(532)는, 외부에서 데이터 스트로브 신호(UDQS, LDQS)를 접수한다.
입력버퍼(528)는, 입력버퍼(532)가 외부에서 받는 데이터 스트로브 신호(UDQS, LDQS)에 동기하여, 데이터(DQ0∼DQ15)를 접수한다.
출력버퍼(534)는, DLL 회로(511)의 출력에 동기하여 동작하는 DQS 발생회로(540)가 발생하는 데이터 스트로브 신호(UDQS, LDQS)를 도입한다. 출력버퍼(534)는, 데이터(DQ0∼DQ15)를 출력하는 출력 드라이버(530)와 동시에 DLL 회로(541)의 출력에 동기하여 동작하고, 데이터 스트로브 신호(UDQS, LDQS)를 데이터 스트로브 신호 입출력단자(520)로 출력한다.
제어회로(542)는, 클록버퍼(522)의 출력에 동기하여, 제어신호버퍼(524)로부터 명령제어신호를 도입하고, 도입한 명령제어신호에 따라 로우 디코더(544), 컬럼 디코더(546) 및 판독&기록회로(548)를 제어한다. 이것에 의해, 메모리셀 어레이(552)에 대하여 데이터(DQ0∼DQ15)의 판독, 기록이 행해진다. 또한, 제어회로(542)는, 도입한 명령제어신호에 근거하여, DQS 발생회로(540)에서의 데이터 스트로브 신호의 발생에 대한 제어도 행한다.
또한, 제어회로(542)는, 제어신호 RDT, EZORG0, EZORG1 및 ZRDAI의 발생의제어를 행한다.
즉, 제어회로(542)는, CAS 레이턴시(latency)(회전지연)(후술함)에 따라 적당한 사이클만큼 어드레스 비트 CA0 및 CA1을 시프트시켜, 제어신호 EZORG0 및 EZORG1을 생성하고, 출력회로(100)에 출력한다. 제어회로(542)는, CA1=「0」이면 EZORG12「1」로 설정하고, CA1=「1」이면 EZORG1=「0」으로 설정한다. 또한, 제어회로(542)는, CA0=「0」이면 EZORG0=「1」로 설정하고, CA0=「1」이면 EZORG0=「0」으로 설정한다.
또한, 제어회로(542)는, DLL 클록(CLK_P, CLK_N)을 트리거로서, 제어신호 RDT를 「H」로 설정한다.
또한, 제어회로(542)는, 제어신호 RDT가 「H」로 되는 것에 따라, 제어신호 ZRDAI를 「H」로 설정한다.
DLL(Delay Locked Loop) 회로(541)는, 외부클록신호(EXTCLK, EXTZCLK)의 에지와 데이터 DQ의 출력과의 타이밍차 tAC를 일정범위 내에 수용되도록 하기 위해, 외부클록신호 EXTCLK를 지연시켜, 내부클록신호(CLK_P, CLK_N)를 생성한다. 이 내부클록신호(CLK_P, CLK_N)를 트리거로서, 메모리셀로부터 판독된 데이터가, 판독회로(600) 및 출력회로(100)에서, 순차 처리되어, 데이터 입출력단자(518)로부터 출력된다.
도 4는, DDR-II로부터 데이터를 판독할 때의 데이터 출력의 타이밍을 나타낸다. 이 DRAM에서는, 프리패치되는 데이터 수는 4비트로, CAS 레이턴시 CL은 4, 버스트 길이(burst length) BL은 4, 어드레싱은 인터리브(interleave) Int.로 설정되어 있다. CAS 레이턴시란, DDR-II가 외부에서 READ 명령(데이터를 판독하기 위한 명령)을 접수하고 나서 판독데이터를 외부로 출력하기 시작하기까지의 사이클 수를 나타낸다. 여기서, 1사이클은, 외부클록 EXTCLK의 상승시점에서 다음 하강시점까지의 사이클 수를 나타낸다. 버스트 길이란, READ 명령에 따라, 연속하여 판독되는 비트 수를 나타낸다.
동일 도면을 참조하여, 외부클록 EXTCLK는, 일정주기로 하이레벨(이하 H 레벨이라고도 칭함) 및 로우레벨(이하, 간단히 L 레벨이라고도 칭함)을 반복한다.
우선, 로우 디코더(544)에 의해 로우 어드레스에 대응하는 워드선(WL)이 선택레벨의 「H」레벨로 상승되고, 비트선쌍(BL, /BL)에 메모리셀의 데이터에 따른 데이터가 출력된다. 그리고, 센스앰프(505)가 활성화되어, 비트선쌍(BL, /BL)의 데이터가 증폭된다.
외부클록신호 EXTCLK#0의 상승에지로, Read 명령(/RAS=H, /CAS=L, /WE=H) 및 컬럼 어드레스(CA)를 접수한다.
이어서, 컬럼 디코더(546)에 의해 컬럼 어드레스(CA)와, 최하위로부터 2개의 비트를 제외하는 상위비트가 공통의 어드레스로 지정되는 4개의 열 선택선(CSLa∼CSLd)이 선택되어, 그 열 선택선(CSLa∼CSLd)에 대응하는 비트선쌍(BL, /BL)의 데이터가, I/O선쌍을 경유하여, 데이터선쌍(PADn, /PADn(n=0∼3)에 출력되고, 시프트 레지스터&드라이버(602a∼602d)로 유지된다.
다음에, 제어회로(542)로, EXTCLK#2를 기점으로 제어신호 RDT가 활성화하고, 이 활성화에 동기하여, 시프트 레지스터&드라이버(602a∼602d) 내에 유지되어 있다데이터가 데이터 버스쌍(DBn, ZDBn)(n=00, 01, 10, 11)으로 출력된다.
출력회로(100)는, 데이터 버스쌍(DBn, ZDBn)(n=00, 01, 10, 11)의 데이터 D0, D1, D2 및 D3을 P/S 변환하고, DLL 클록(CLK_P, CLK_N)의 논리합으로 이루어지는 클록신호 CLKO의 에지에 동기하여, 데이터(D0∼D3)를 외부에 출력한다.
이와 같이 하여, 연속하여 4비트의 데이터신호(데이터 입출력단자 1개당)가 판독된다.
(종래구성)
다음에, P/S 변환의 상세한 구성에 대하여 설명한다.
도 5는, 종래의 출력회로(1DQ 단자당)의 구성을 나타낸다. 동일 도면을 참조하면, 출력회로(101)는, 제어신호 생성회로(30)와, 클록발생회로(220)와, 출력데이터 래치회로(140)와, 출력드라이버(530)를 포함한다.
출력회로(101)는, 또한, 각 데이터 버스쌍마다, 증폭&선택회로 40, 50, 60 및 70을 구비한다.
클록발생회로(220)는, DLL 클록(CLK_P, CLK_N)의 논리합으로 이루어지는 클록신호인 출력트리거 신호 CLKO 및 CLKO에 상보한 신호인 /CLKO를 생성하여, 출력 데이터 래치회로(140)에 전송한다.
제어신호 생성회로(30)에는, 제어회로(542)로부터 제어신호 EZORG0 및 EZORG1이 입력된다. EZORG0은, 제어회로(542)에 의해, CA0=「0」일 때에 「1」로 설정되고, CA0=「1」일 때에 「0」으로 설정되어 있다. EZORG1은, 제어회로(542)에의해, CA1=「0」일 때에 「1」로 설정되며, CA1=「1」일 때에 「1」로 설정되어 있다.
AND 회로 31은, EZORG0 및 EZORG1을 입력하고, 제어신호 S00을 출력한다. AND 회로 32는, EZORG0의 반전신호 및 EZORG1을 입력하고, 제어신호 S01을 출력한다. AND 회로 33은, EZORG0 및 EZORG1의 반전신호를 입력하고, 제어신호 S10을 출력한다. AND 회로 34는, EZORG0의 반전신호 및 EZORG1의 반전신호를 입력하고, 제어신호 S11을 출력한다.
증폭&선택회로(40)는, 증폭회로(R/A)(41)와, 래치회로(42)와, 스위치회로(43)를 포함한다.
도 6a에 나타내는, 증폭회로(R/A)(41)는, 제어신호 ZRDAI의 활성화에 따라, 데이터 버스쌍(DB00, ZDB00)의 데이터 D0을 증폭한다.
래치회로(42)는, 증폭회로(41)로 증폭된 데이터를 유지한다.
스위치회로(43)는, 셀렉터 44, 45, 46 및 47을 포함한다. 셀렉터 44는, 제어신호 S00이 「H」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 1st data로서 데이터선 DD1에 출력하고, 제어신호 S00이 「L」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 출력하지 않는다. 셀렉터 45는, 제어신호 S01이 「H」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 2nd data로서 데이터선 DD2에 출력하고, 제어신호 S01이 「L」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 출력하지 않는다. 셀렉터 46은, 제어신호 S10이 「H」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 3rd data로서 데이터선 DD3에 출력하고, 제어신호S10이 「L」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 출력하지 않는다. 셀렉터 47은, 제어신호 S11이 「H」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 4th data로서 데이터선 DD4에 출력하고, 제어신호 S11이 「L」일 때에는, 래치회로(42)로부터 출력되는 데이터 D0을 출력하지 않는다.
증폭&선택회로(50)는, 증폭회로(51)와, 래치회로(52)와, 스위치회로(53)를 포함한다.
도 6b에 나타내는, 증폭회로(R/A)(51)는, 제어신호 ZRDAI의 활성화에 따라, 데이터 버스쌍(DB01, ZDB01)의 데이터 D1을 증폭한다.
래치회로(52)는, 증폭회로(51)로 증폭된 데이터를 유지한다.
스위치회로(53)는, 셀렉터 54, 55, 56 및 57을 포함한다. 셀렉터 54는, 제어신호 S01이 「H」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 1st data로서 데이터선 DD1에 출력하고, 제어신호 S01이 「L」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 출력하지 않는다. 셀렉터 55는, 제어신호 S00이 「H」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 2nd data로서 데이터선 DD2에 출력하고, 제어신호 S00이 「L」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 출력하지 않는다. 셀렉터 56은, 제어신호 S11이 「H」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 3rd data로서 데이터선 DD3에 출력하고, 제어신호 S11이 「L」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 출력하지 않는다. 셀렉터 57은, 제어신호 S10이 「H」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 4th data로서 데이터선 DD4에 출력하고, 제어신호 S10이 「L」일 때에는, 래치회로(52)로부터 출력되는 데이터 D1을 출력하지 않는다.
증폭&변환회로(60)는, 증폭회로(61)와, 래치회로(62)와, 스위치회로(63)를 포함한다.
도 6c에 나타내는 증폭회로(R/A)(61)는, 제어신호 ZRDAI의 활성화에 따라, 데이터 버스쌍(DB10, ZDB10)의 데이터 D2를 증폭한다.
래치회로(62)는, 증폭회로(61)로 증폭된 데이터를 유지한다.
스위치회로(63)는, 셀렉터 64, 65, 66 및 67을 포함한다. 셀렉터 64는, 제어신호 S10이 「H」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 1st data로서 데이터선 DD1에 출력하고, 제어신호 S10이 「L」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 출력하지 않는다. 셀렉터 65는, 제어신호 S11이 「H」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 2nd data로서 데이터선 DD2에 출력하고, 제어신호 S11이 「L」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 출력하지 않는다. 셀렉터 66은, 제어신호 S00이 「H」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 3rd data로서 데이터선 DD3에 출력하고, 제어신호 S00이 「L」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 출력하지 않는다. 셀렉터 67은, 제어신호 S01이 「H」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 4th data로서 데이터선 DD4에 출력하고, 제어신호 S01이 「L」일 때에는, 래치회로(62)로부터 출력되는 데이터 D2를 출력하지 않는다.
증폭&선택회로(70)는, 증폭회로(71)와, 래치회로(72)와, 스위치회로(73)를 포함한다.
도 6d에 나타내는, 증폭회로(R/A)(71)는, 제어신호 ZRDAI의 활성화에 따라, 데이터 버스쌍(DB11, ZDB11)의 데이터 D3을 증폭한다.
래치회로(72)는, 증폭회로(71)로 증폭된 데이터를 유지한다.
스위치회로(73)는, 셀렉터 74, 75, 76 및 77을 포함한다. 셀렉터 74는, 제어신호 S11이 「H」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 1st data로서 데이터선 DD1에 출력하고, 제어신호 S11이 「L」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 출력하지 않는다.
셀렉터(75)는, 제어신호 S10이 「H」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 2nd data로서 데이터선 DD2에 출력하고, 제어신호 S10이 「L」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 출력하지 않는다. 셀렉터 76은, 제어신호 S01이 「H」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 3rd data로서 데이터선 DD3에 출력하고, 제어신호 S01이 「L」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 출력하지 않는다. 셀렉터 77은, 제어신호 S00이 「H」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 4th data로서 데이터선 DD4에 출력하고, 제어신호 S00이 「L」일 때에는, 래치회로(72)로부터 출력되는 데이터 D3을 출력하지 않는다.
시프트 레지스터(80)는, 데이터선 DD3 및 DD4의 도중에 설치되고, 3rd data 및 4nd data를 유지하여, 1사이클 기간경과 후 출력한다.
출력데이터 래치회로(140)는, 반사이클마다의 CLKO의 상승을 트리거로서, 1st data, 2nd data, 3rd data 또는 4th data를 도입하여, 출력드라이버(530)에 출력한다.
이상과 같은 출력회로(101)에서, CA1 및 CA0의 값에 따른 데이터의 출력순서는, 다음과 같이 된다.
<CA1, CA0>=<0, 0>일 때에는, <EZORG1, EZORG0>=<1, 1>이 된다. 이때, <S00, S01, S10, S11>=<1, 0, 0, 0>이 된다. 이것에 의해, 데이터 버스쌍 DB00, ZDB00의 데이터 D0이 1st data로서 출력되고, 데이터 버스쌍 DB01, ZDB01의 데이터 D1이 2nd data로서 출력되며, 데이터 버스쌍(DB10, ZDB10)의 데이터 D2가 3rd data로서 출력되고, 데이터 버스쌍 DB11, ZDB11의 데이터 D3이 4nd data로서 출력된다. 따라서, D0→D1→D2→D3의 순서로 출력된다.
<CA1, CA0> 2<0, 1>일 때에는, <EZORG1, EZORG10>=<1, 0>이 된다. 이때, <S00, S01, S10, S11>=<0, 1, 0, 0>이 된다. 이것에 의해, 데이터 버스쌍 DB01, ZDB01의 데이터 D1이 1st data로서 출력되고, 데이터 버스쌍 DB00, ZDB00의 데이터 D0이 2nd data로서 출력되며, 데이터 버스쌍 DB11, ZDB11의 데이터 D3이 3rd data로서 출력되고, 데이터 버스쌍 DB10, ZDB10의 데이터 D2가 4nd data로서 출력된다. 따라서, D1→D0→D3→D2의 순서로 출력된다.
<CA1, CA0>=<1, 0>일 때에는, <EZORG1, EZORG0>=<0, 1>이 된다. 이때, <S00, S01, S10, S11>=<0, 0, 1, 0>이 된다. 이것에 의해, 데이터 버스쌍 DB10, ZDB10의 데이터 D2가 1st data로서 출력되고, 데이터 버스쌍 DB11, ZDB11의 데이터 D3이 2nd data로서 출력되며, 데이터 버스쌍 DB00, ZDB00의 데이터 D0이 3rd data로서 출력되고, 데이터 버스쌍 DB01, ZDB01의 데이터 D1이 4nd data로서 출력된다. 따라서, D2→D3→D0→D1의 순서로 출력된다.
<CA1, CA0>=<1, 1>일 때에는, <EZORG1, EZORG0>=<1, 1>이 된다. 이때, <S00, S01, S10, S11>=<0, 0, 0, 1>이 된다. 이것에 의해, 데이터 버스쌍 DB11, ZDB11의 데이터 D3이 1st data로서 출력되고, 데이터 버스쌍 DB10, ZDB10의 데이터 D2가 2nd data로서 출력되며, 데이터 버스쌍 DB01, ZDB01의 데이터 D1이 3rd data로서 출력되고, 데이터 버스쌍 DB00, ZDB00의 데이터 D0이 4nd data로서 출력된다. 따라서, D3→D2→D1→D0의 순서로 출력된다.
(본 실시예의 출력회로)
도 7에 나타내는 출력회로(100)는, 클록발생회로(220)와, 출력 데이터 래치회로(140)와, 출력드라이버(530)를 포함한다.
출력회로(100)는, 또한, 증폭&선택회로(110)와, 증폭&선택회로(120)와, 시프트 레지스터(130)를 포함한다.
클록발생회로(220), 출력데이터 래치회로(140) 및 출력드라이버(530)는, 종래의 출력회로(101)에 포함되는 것과 동일하므로, 설명은 반복하지 않는다.
증폭&선택회로 110은, 증폭회로(R/A) 111 및 112와, 래치회로 113 및 114와, 스위치회로 115 및 135를 포함한다.
도 8a에 나타내는 증폭회로(R/A) 111은, 스위치회로 811과 앰프 851로 이루어진다.
스위치회로(811)에는, CA1이 다르고, CA0이 공통인(=0) 컬럼 어드레스로 지정되는 열의 메모리셀의 데이터가 출력된 데이터 버스쌍 DB00, ZDB00 및 데이터 버스쌍 DB10, ZDB10이 접속된다.
스위치회로(811)에서는, EZORG1=「1」일 때에는, ZRDAI의 활성화에 따라, 데이터 버스쌍 DB00, ZDB00의 데이터 D0이 앰프(851)로 전송된다. 한편, EZORG1=「0」일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 DB10, ZDB10의 데이터 D2가 앰프(851)로 전송된다.
앰프(851)는, 데이터 D0 또는 D2를 증폭한 후, 래치회로(113)에 전송한다.
래치회로(113)는, 증폭된 데이터 D0 또는 D2를 유지한다.
도 8b에 나타내는 증폭회로(R/A)(112)는, 스위치회로(812)와 앰프(852)로 이루어진다.
스위치회로(812)에는, CA1이 다르고, CA0이 공통인(=1) 컬럼 어드레스로 지정되는 열 메모리셀의 데이터가 출력된 데이터 버스쌍 DB01, ZDB01 및 데이터 버스쌍 DB11, ZDB11이 접속된다.
스위치회로(812)에서는, EZORG1=「1」일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 DB01, ZDB01의 데이터 D1이 앰프(852)로 전송된다. 한편, EZORG1=「0」일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 B11, ZDB11 데이터 D3이 앰프(852)로 전송된다.
앰프(852)는, 데이터 D1 또는 D3을 증폭하여, 래치회로(114)에 전송한다. 래치회로(114)는, 증폭된 데이터 D1또는 D3을 유지한다.
스위치회로(115)는, 셀렉터(116, 117)를 포함한다.
셀렉터 116은, 제어신호 EZORG0이 「1」일 때에는, 래치회로(113)로부터 출력되는 데이터 D0 또는 D2를 1st data로서 데이터선 DD1에 출력하고, 제어신호 EZORG0이 「0」일 때에는, 래치회로(113)로부터 출력되는 데이터 D0 또는 D2를 출력하지 않는다. 셀렉터 117은, 제어신호 EZORG0의 반전신호가 「1」일 때에는, 래치회로 113으로부터 출력되는 데이터 D0 또는 D2를 2nd data로서 데이터선 DD2에 출력하고, 제어신호 EZORG0의 반전신호가 「0」일 때에는, 래치회로(113)로부터 출력되는 데이터 D0 또는 D2를 출력하지 않는다.
스위치회로(135)는, 셀렉터(118, 119)를 포함한다.
셀렉터 118은, 제어신호 EZORG0의 반전신호가 「1」일 때에는, 래치회로(114)로부터 출력되는 데이터 D1 또는 D3을 1st data로서 데이터선 DD1에 출력하고, 제어신호 EZORG0의 반전신호가 「0」일 때에는, 래치회로(114)로부터 출력되는 데이터 D1 또는 D3을 출력하지 않는다. 셀렉터 119는, 제어신호 EZORG0이 「1」일 때에는, 래치회로 114로부터 출력되는 데이터 D1 또는 D3을 2nd data로서 데이터선 DD2에 출력하고, 제어신호 EZORG0이 「0」일 때에는, 래치회로(114)로부터 출력되는 데이터 D1 또는 D3을 출력하지 않는다.
증폭&선택회로 120은, 증폭회로(R/A) 121 및 122와, 래치회로 123 및 124와, 스위치회로 125 및 145를 포함한다.
도 8c에 나타내는 증폭회로(R/A)(121)는, 스위치회로(821)와 앰프(861)로 이루어진다.
스위치회로(821)에는, 증폭회로(111)가 접속되는 데이터 버스쌍과 동일한 데이터 버스쌍이 접속된다.
스위치회로(821)에서는, /EZORG1=「1」(요컨대, EZORG1=「0」)일 때에는, ZRDAI의 활성화에 따라, 데이터 버스쌍 DB00, ZDB00의 데이터 D0이 앰프(861)로 전송된다. 한편, /EZORG1=「0」(요컨대, EZORG1=「1」)일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 DB10, ZDB10의 데이터 D2가 앰프(861)로 전송된다.
앰프(861)는, 데이터 D0 또는 D2를 증폭한 후, 래치회로(123)로 전송된다.
래치회로(123)는, 증폭된 데이터 D0 또는 D2를 유지한다.
도 8d에 나타내는 증폭회로(R/A)(122)는, 스위치회로(822)와 앰프(862)로 이루어진다.
스위치회로(822)에는, 증폭회로(112)가 접속되는 데이터 버스쌍과 동일한 데이터 버스쌍이 접속된다.
스위치회로(822)에서는, /EZORG1=「1」(요컨대, EZORG1=「0」)일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 DB01, ZDB01의 데이터 D1이 앰프(862)로 전송된다. 한편, /EZORG1=「0」(요컨대, EZORG1=「1」)일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍(DB11, ZDB11)의 데이터 D3이 앰프(862)로 전송된다.
앰프(862)는, 데이터 D1 또는 D3을 증폭한 후, 래치회로(124)로 전송된다
래치회로(124)는, 증폭된 데이터 D1 또는 D3을 유지한다.
스위치회로(125)는, 셀렉터(126, 127)를 포함한다.
셀렉터 126은, 제어신호 EZORG0이 「1」일 때에는, 래치회로(123)로부터 출력되는 데이터 D0 또는 D2를 3rd data로서 데이터선 DD3에 출력하고, 제어신호EZORG0이 「0」일 때에는, 래치회로(123)로부터 출력되는 데이터 D0 또는 D2를 출력하지 않는다. 셀렉터 127은, 제어신호 EZORG0의 반전신호가 「1」일 때에는, 래치회로(123)로부터 출력되는 데이터 D0 또는 D2를 4th data로서 데이터선 DD4에 출력하고, 제어신호 EZORG0의 반전신호가 「0」일 때에는, 래치회로(123)로부터 출력되는 데이터 D0 또는 D2를 출력하지 않는다.
스위치회로(145)는, 셀렉터(128, 129)를 포함한다.
셀렉터 128은, 제어신호 EZORG0의 반전신호가 「1」일 때에는, 래치회로(124)로부터 출력되는 데이터 D1 또는 D3을 3rd data로서 데이터선 DD3에 출력하고, 제어신호 EZORG0의 반전신호가 「0」일 때에는, 래치회로124로부터 출력되는 데이터 D1 또는 D3을 출력하지 않는다. 셀렉터 129는, 제어신호 EZORG0이 「1」일 때에는, 래치회로 124로부터 출력되는 데이터 D1 또는 D3을 4th data로서 데이터선 DD4에 출력하고, 제어신호 EZORG0이 「0」일 때에는, 래치회로 124로부터 출력되는 데이터 D1 또는 D3을 출력하지 않는다.
시프트 레지스터(130)는, 데이터선 DD3 및 DD4의 도중에 설치되고, 3rd data 및 4nd data를 유지하여, 1사이클 기간경과 후 출력한다.
출력데이터 래치회로(140)는, 반사이클마다의 CLKO의 상승을 트리거로서, 1st data, 2nd data, 3rd data 또는 4th data를 도입하고, 출력드라이버(530)에 출력한다.
이상으로부터, <CA1, CA0>=<0, 0>일 때에는, <EZORG1, EZORG0>=<1, 1>이 된다. 이것에 의해, 증폭회로 111은, 데이터 D0을 출력하고, 증폭회로 112는, 데이터D1을 출력한다. 그리고, 스위치회로 115는, 래치회로 113으로부터 출력되는 데이터 D0을 데이터선 DD1에 출력한다. 스위치회로 135는, 래치회로 114로부터 출력되는 데이터 D1을 데이터선 DD2에 출력한다. 또한, 증폭회로 121은, 데이터 D2를 출력하고, 증폭회로 122는, 데이터 D3을 출력한다. 그리고, 스위치회로 125는, 래치회로(113)로부터 출력되는 데이터 D2를 데이터선 DD3에 출력한다. 스위치회로 145는, 래치회로 114로부터 출력되는 데이터 D3을 데이터선 DD4에 출력한다. 따라서, D0→D1→D2→D3의 순서로 출력된다.
<CA1, CA0>=<0, 1>일 때에는, <EZORG1, EZORG0>=<1, 0>이 된다. 이것에 의해, 증폭회로 111은, 데이터 D0을 출력하고, 증폭회로 112는, 데이터 D1을 출력한다. 그리고, 스위치회로 115는, 래치회로 113으로부터 출력되는 데이터 D0을 데이터선 DD2에 출력한다. 스위치회로 135는, 래치회로 114로부터 출력되는 데이터 D1을 데이터선 DD1에 출력한다. 또한, 증폭회로 121은, 데이터 D2를 출력하고, 증폭회로 122는, 데이터 D3을 출력한다. 그리고, 스위치회로 125는, 래치회로 123으로부터 출력되는 데이터 D2를 데이터선 DD4에 출력한다. 스위치회로 145는, 래치회로 124로부터 출력되는 데이터 D1을 데이터선 DD3에 출력한다. 따라서, D1→D0→D3→D2의 순서로 출력된다.
<CA1, CA0>=<1, 0>일 때에는, <EZORG1, EZORG0>=<0, 1>이 된다. 이것에 의해, 증폭회로 111은, 데이터 D2를 출력하고, 증폭회로 112는, 데이터 D3을 출력한다. 그리고, 스위치회로 115는, 래치회로 113으로부터 출력되는 데이터 D2를 데이터선 DD1에 출력한다. 스위치회로 135는, 래치회로 114로부터 출력되는 데이터 D3을 데이터선 DD2에 출력한다. 또한, 증폭회로 121은, 데이터 D0을 출력하고, 증폭회로 122는, 데이터 D1을 출력한다. 그리고, 스위치회로 125는, 래치회로 123으로부터 출력되는 데이터 D0을 데이터선 DD3에 출력한다. 스위치회로145는, 래치회로114로부터 출력되는 데이터 D1을 데이터선 DD4에 출력한다. 따라서, D2→D3→D0→D1의 순서로 출력된다.
<CA1, CA0>=<1, 1>일 때에는, <EZORG1, EZORG0>=<0, 0>이 된다. 이것에 의해, 증폭회로 111은, 데이터 D2를 출력하고, 증폭회로 112는, 데이터 D3을 출력한다. 스위치회로 115는, 래치회로 113으로부터 출력되는 데이터 D2를 데이터선 DD2에 출력한다. 스위치회로 135는, 래치회로 114로부터 출력되는 데이터 D3을 데이터선 DD1에 출력한다. 또한, 증폭회로 121은, 데이터 D0을 출력하고, 증폭회로 122는, 데이터 D1을 출력한다. 스위치회로 125는, 래치회로 123으로부터 출력되는 데이터 D0을 데이터선 DD4에 출력한다. 스위치회로 145는, 래치회로 124로부터 출력되는 데이터 D1을 데이터선 DD3에 출력한다. 따라서, D3→D2→D1→D0의 순서로 출력된다.
(출력회로의 규모)
다음에, 종래의 출력회로(101)와, 본 실시예의 출력회로(100)를, 그 규모와 P/S 변환의 속도에서 비교한다.
우선, 종래의 출력회로(101)(1DQ 단자당)는, 16개의 셀렉터를 필요로 하는 것에 비해, 본 실시예의 출력회로(100)(1DQ 단자당)는, 8개의 셀렉터를 필요로 한다. 따라서, 본 실시예의 출력회로(100)의 셀렉터 수는, 종래의 출력회로(101)의 셀렉터 수의 반이 된다. 출력회로를 구성하는 다종의 부품 중 셀렉터는, 그 크기가 크기 때문에, 본 실시예의 출력회로(100)의 레이아웃면적(즉, 회로규모)은, 종래의 출력회로(101)의 레이아웃면적(즉, 회로규모)보다도 작아진다.
또한, 종래의 출력회로(101)에서는, 하나의 증폭회로(R/A)에는, 2개의 N채널 MOS 트랜지스터가 필요하게 되는 것에 비해, 본 실시예의 출력회로(100)에서는, 하나의 증폭회로(R/A)에는, 4개의 N채널 MOS 트랜지스터와, 2개의 AND 회로가 필요하게 된다. 그러나, 예를 들면 증폭회로에 포함되는 MOS 트랜지스터의 수가 증가하였다고 해도, 증폭회로의 크기는, 셀렉터에 비해 매우 작기 때문에, 출력회로의 레이아웃면적에의 영향은 무시할 수 있다.
(출력회로의 P/S 변환의 속도)
우선, 종래의 출력회로(101)에서는, 하나의 래치회로(42, 52, 62, 72)는, 4개의 셀렉터와 접속하는 데 비해, 본 실시예의 출력회로(100)에서는, 하나의 래치회로(113, 114, 123, 124)는, 2개의 셀렉터와 접속한다. 셀렉터의 크기는 크기 때문에, 하나의 래치회로와 접속하는 셀렉터의 수가 증가하면, 래치회로와 셀렉터 사이를 접속하는 배선길이를 길게 하여 셀렉터를 배치하지 않고서는 안되게 한다. 따라서, 본 실시예의 출력회로(100)는, 종래의 출력회로(101)보다도, 래치회로와 셀렉터 사이의 배선길이가 짧아져, 비트선쌍의 데이터를 고속으로 P/S 변환하여 출력할 수 있다.
또한, 종래에서는, 증폭회로(R/A) 내의 앰프(Amp)의 하나인 입력노드는, 1개의 MOS 트랜지스터와 접속되어 있는 데 비해, 본 실시예에서는, 증폭회로(R/A) 내의 앰프(Amp)의 하나인 입력노드에는, 2개의 MOS 트랜지스터가 접속된다. 앰프(Amp)는, 접속되는 MOS 트랜지스터의 수가 증가할수록, 기생용량이 증가하여, 입력노드를 차지하는 시간이 길어지면, 그 시간은, 미소하기 때문에 무시할 수 있다.
(동작)
다음에, 도 9에 나타내는 흐름도를 참조하여, 본 실시예에 관한 출력회로(100)의 P/S 변환의 동작에 대하여 설명한다.
우선, 증폭회로 111, 112, 121 및 122는, 그것들에 포함되는 스위치회로에서 제1 단계의 순서 부여를 행한다. 이들 증폭회로에 포함되는 스위치회로는, 전반에 외부로 출력하는 1st data 또는 2nd data를, 후단의 스위치회로 115 또는 135로 향하여 출력하고, 후반에 외부로 출력하는 3rd data 또는 4th data를, 후단의 스위치회로 125 또는 145로 향하여 출력한다.
EZORG1=「1」일 때에는(스텝 S1101), 증폭회로 111은, 데이터 버스쌍 DB00, ZDB00의 데이터 D0을 증폭하여 출력한다. 증폭회로 112는, 데이터 버스쌍 DB01, ZDB01의 데이터 D1을 증폭하여 출력한다. 증폭회로 121은, 데이터 버스쌍 DB10, ZDB10의 데이터 D2를 증폭하여 출력한다. 증폭회로 122는, 데이터 버스쌍 DB11, ZDB11의 데이터 D3을 증폭하여 출력한다(스텝 S1102).
다음에, 래치회로 113이, 데이터 D0을 래치하고, 래치회로 114가, 데이터 D1을 래치하며, 래치회로 123이, 데이터 D2를 래치하고, 래치회로 124가, 데이터 D3을 래치한다(스텝 S1103).
스위치회로 115, 135, 125 및 145는, 제2 단계의 순서 부여를 행한다. 즉, EZORG0=「1」일 때에는(스텝 S1104), 스위치회로 115는, 데이터 D0을 1st Data로서 선택하고, 데이터선 DD1에 출력한다. 스위치회로 135는, 데이터 D1을 2nd Data로서 선택하고, 데이터선 DD2에 출력한다. 스위치회로 125는, 데이터 D2를 3rd Data로서 선택하고, 데이터선 DD3에 출력한다. 스위치회로 145는, 데이터 D3을 4th Data로서 선택하고, 데이터선 DD4에 출력한다(스텝 S1105).
출력 데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D0을 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D1을 도입한다. 도입된 데이터 D0 및 D1은, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1106).
데이터 D2 및 D3은, 시프트 레지스터(130)에 유지된 후, 1사이클 기간경과 후, 데이터 D2는, 데이터선 DD3을 통해 출력되고, 데이터 D3은, 데이터선 DD4를 통해 출력된다. 출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D2를 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D3을 도입한다. 도입된 데이터 D2 및 D3은, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1107).
한편, EZORG0=「0」일 때에는(스텝 S1104), 스위치회로 135는, 데이터 D1을1st Data로서 선택하고, 데이터선 DD1에 출력한다. 스위치회로 115는, 데이터 D0을 2nd Data로서 선택하고, 데이터선 DD2에 출력한다. 스위치회로 145는, 데이터 D3을 3rd Data로서 선택하고, 데이터선 DD3에 출력한다. 스위치회로 125는, 데이터. D2를 4th Data로서 선택하고, 데이터선 DD4에 출력한다(스텝 S1108).
출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D1을 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D0을 도입한다. 도입된 데이터 D1 및 D0은, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1109).
데이터 D3 및 D2는, 시프트 레지스터(130)에 유지된 후, 1사이클 기간경과 후, 데이터 D3은, 데이터선 DD3을 통해 출력되고, 데이터 D2는, 데이터선 DD4를 통해 출력된다. 출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D3을 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D2를 도입한다. 도입된 데이터 D3 및 D2는, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1110).
한편, EZORG1=「0」일 때에는(스텝 S1101), 증폭회로 111은, 데이터 버스쌍 DB10, ZDB10의 데이터 D2를 증폭하여 출력한다. 증폭회로 112는, 데이터 버스쌍 DB11, ZDB11의 데이터 D3을 증폭하여 출력한다. 증폭회로 121은, 데이터 버스쌍 DB00, ZDB00의 데이터 D0을 증폭하여 출력한다. 증폭회로 122는, 데이터 버스쌍 DB01, ZDB01의 데이터 D1을 증폭하여 출력한다(스텝 S1111).
다음에, 래치회로 113이, 데이터 D2를 래치하고, 래치회로 114가, 데이터 D3을 래치하며, 래치회로 123이, 데이터 D0을 래치하고, 래치회로 124가, 데이터 D1을 래치한다(스텝 S1112).
스위치회로 115, 135, 125 및 145는, 제2 단계의 순서 부여를 행한다.
즉, EZORG0=「1」일 때에는(스텝 S1113), 스위치회로 115는, 데이터 D2를 1st Data로서 선택하고, 데이터선 DD1에 출력한다. 스위치회로 135는, 데이터 D3을 2nd Data로서 선택하고, 데이터선 DD2에 출력한다. 스위치회로 125는, 데이터 D0을 3rd Data로서 선택하고, 데이터선 DD3에 출력한다. 스위치회로 145는, 데이터 D1을 4th Data로서 선택하고, 데이터선 DD4에 출력한다(스텝 S1114).
출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D2를 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D3을 도입한다. 도입된 데이터 D2 및 D3은, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1115).
데이터 D0 및 D1은, 시프트 레지스터(130)에 유지된 후, 1사이클 기간경과 후, 데이터 D0은, 데이터선 DD3을 통해 출력되고, 데이터 D1은, 데이터선 DD4를 통해 출력된다. 출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D0을 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D1을 도입한다. 도입된 데이터 D0 및 D1은, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1116).
한편, EZORG0=「0」일 때에는(스텝 S1113), 스위치회로 135는, 데이터 D3을 1st data로서 선택하고, 데이터선 DD1에 출력한다. 스위치회로 115는, 데이터 D2를2nd data로서 선택하고, 데이터선 DD2에 출력한다. 스위치회로145는, 데이터 D1을 3rd data로서 선척하여, 데이터선 DD3에 출력한다. 스위치회로125는, 데이터 D0을 4th data로서 선택하여, 데이터선 DD4에 출력한다(스텝 S1117).
출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D3을 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D2를 도입한다. 도입된 데이터 D3 및 D2는, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1118).
데이터 D1 및 D0은, 시프트 레지스터(130)에 유지된 후, 1사이클 기간경과 후, 데이터 D1은, 데이터선 DD3을 통해 출력되고, 데이터 D0은, 데이터선 DD4를 통해 출력된다. 출력데이터 래치회로(140)는, CLKO의 상승을 트리거로서 데이터 D1을 도입하고, 다음 CLKO의 상승을 트리거로서 데이터 D0을 도입한다. 도입된 데이터 D1 및 D0은, 출력드라이버(530)를 거쳐 데이터 입출력단자(518)로부터 외부로 출력된다(스텝 S1119).
이상과 같이, 본 실시예에 관한 반도체 기억장치의 출력회로는, 프리패치시킨 데이터에 대하여 2단계로 P/S 변환을 행하므로, 1단계로 P/S 변환을 행하기보다도 셀렉터의 개수를 삭감할 수 있음과 동시에, 출력회로 내의 셀렉터와 래치회로를 접속하는 배선길이도 짧게 할 수 있다. 따라서, 본 실시예에 관한 반도체 기억장치는, 소규모이며 동시에 프리패치된 데이터를 고속으로 P/S 변환할 수 있다.
(제2 실시예)
본 실시예에서는, 8비트 프리패치에 대하여 설명한다. 8비트 프리패치에서는, 어드레스 버퍼(526)에서 발생한 컬럼 어드레스(CA)와, 최하위로부터 3개의 비트를 제외하는 상위비트가 공통의 컬럼 어드레스(CA)로 지정되는 8개의 메모리셀의 데이터가 병렬로 판독된다. 여기서, 컬럼 어드레스(CA)의 최하위 비트를 CA0이라 기재하고, 최하위 비트의 다음 상위비트를 CA1로 하여, 그 다음의 상위비트를 CA2라 기재한다.
도 10은, 메모리셀과, 그 메모리셀 내 데이터가 출력되는 I/O선쌍과의 대응관계를 나타낸다. 동일 도면에 나타내는 바와 같이, CA=20, CA1=0, 또한 CA0=0으로 지정되는 열의 메모리셀의 데이터 D0이 I/O선쌍 I/O000, ZI/O000에 출력된다. CA2=0, CA1=0 동시에 CA0=1로 지정되는 열의 메모리셀의 데이터 D1이 I/O선쌍 I/O001, ZI/O001에 출력된다. CA2=0, CA1=1 동시에 CA0=0으로 지정되는 열의 메모리셀의 데이터 D2가 I/O선쌍 I/O010, ZI/O010에 출력된다. CA2=0, CA1=1 동시에 CA0=1로 지정되는 열의 메모리셀의 데이터 D3이 I/O선쌍 I/O011, ZI/O011에 출력된다. CA2=1, CA1=0 동시에 CA0=0으로 지정되는 열의 메모리셀의 데이터 D4가 I/O선쌍 I/O100, ZI/O100에 출력된다. CA2=1, CA1=0 동시에 CA0=1로 지정되는 열의 메모리셀의 데이터 D5가 I/O선쌍 I/O101, ZI/O101에 출력된다. CA2=1, CA1=1 동시에 CA0=0으로 지정되는 열의 메모리셀의 데이터 D6이 I/O선쌍 I/O110, ZI/O110에 출력된다. CA2=1, CA1=1 동시에 CA0=1로 지정되는 열의 메모리셀의 데이터 D7이 I/O선쌍 I/O111, ZI/O111에 출력된다.
본 실시예에서는, 병렬로 판독된 8개의 데이터에 대하여, 판독회로(700)에서, 제1 단계의 순서 부여를 행하고, 출력회로(100)에서, 제1 실시예에서 설명한 바와 같이 제2 단계 및 제3 단계의 순서 부여를 행한다.
도 11은, 외부에서 주어지는 컬럼 어드레스(CA)의 최하위로부터 3개의 비트인 CA2, CA1 및 CA0과, 8개의 데이터의 출력순서의 관계를 나타낸다.
동일 도면에 나타내는 바와 같이, CA2=0, CA1=0 동시에 CA0=0일 때에는, D0(CA2=0, CA1=0, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA0=1로 지정됨)→D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D3(CA2=0, CA1=1, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D5(CA2=1, CA1=0, CA0=1로 지정됨)→D6(CA2=1, CA1=1, CA0=0으로 지정됨)→D7(CA2=1, CA121, CA021로 지정됨)의 순서로 출력된다.
CA2=0, CA1=0 동시에 CA0=1일 때에는, D1(CA2=0, CA120, CA0=1로 지정됨)→D0(CA2=0, CA1=0, CA0=0으로 지정됨)→D3(CA2=0, CA1=1, CA0=1로 지정됨)→D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D5(CA2=1, CA1=0, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D7(CA2=1, CA1=1, CA0=1로 지정됨)→D6(CA2=1, CA121, CA0=0으로 지정됨)의 순서로 출력된다.
CA2=0, CA1=1 동시에 CA0=0일 때에는, D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D3(CA2=0, CA1=1, CA0=1로 지정됨)→D0(CA2=0, CA1=0, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA0=1로 지정됨)→D6(CA2=1, CA1=1, CA0=0으로 지정됨)→D7(CA2=1, CA1=1, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D5(CA2=1, CA1=0, CA0=1로 지정됨)의 순서로 출력된다.
CA2=0, CA1=1 동시에 CA0=1일 때에는, D3(CA2=0, CA1=1, CA0=1로 지정됨)→D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA0=1로 지정됨)→D0(CA2=0, CA1=0, CA0=0으로 지정됨)→D7(CA2=1, CA1=1, CA0=1로 지정됨)→D6(CA2=1, CA1= l, CA0=0으로 지정됨)→D5(CA2=1, CA1=0, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)의 순서로 출력된다.
CA2=1, CA1=0 동시에 CA0=0일 때에는, D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D5(CA221, CA1=0, CA0=1로 지정됨)→D6(CA2=1, CA1=1, CA0=0으로 지정됨)→D7(CA2=1, CA121, CA0=1로 지정됨)→D0(CA2=0, CA1=0, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA0=1로 지정됨)→D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D3(CA2=0, CA121, CA0=1로 지정됨)의 순서로 출력된다.
CA2=1, CA1=0 동시에 CA0=1일 때에는, D5(CA2=1, CA1=0, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D7(CA2=1, CA1=1, CA0=1로 지정됨)→D6(CA2=1, CA1=1, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA021로 지정됨)→D0(CA2=0, CA120, CA0=0에서 지정됨)→D3(CA2=0, CA1=1, CA0=1로 지정됨)→D2(CA2=0, CA121, CA0=0으로 지정됨)의 순서로 출력된다.
CA2=1, CA1=1 동시에 CA0=0일 때에는, D6(CA2=1, CA1=1, CA0=0으로 지정됨)→D7(CA2=1, CA1=1, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D5(CA2=1, CA1=0, CA0=1로 지정됨)→D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D3(CA2=0, CA1=1, CA0=17지정됨)→D0(CA2=0, CA1=0, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA0=1로 지정됨)의 순서로 출력된다.
CA2=1, CA1=1 동시에 CA0=1일 때에는, D7(CA2=1, CA1=1, CA0=1로 지정됨)→D6(CA2=1, CA1=1, CA0=0으로 지정됨)→D5(CA2=1, CA1=0, CA0=1로 지정됨)→D4(CA2=1, CA1=0, CA0=0으로 지정됨)→D3(CA2=0, CA1=1, CA0=1로 지정됨)→D2(CA2=0, CA1=1, CA0=0으로 지정됨)→D1(CA2=0, CA1=0, CA0=1로 지정됨)→D0(CA2=0, CA1=0, CA0=0으로 지정됨)의 순서로 출력된다.
이상과 같이, 외부에서 주어지는 컬럼 어드레스(CA)로 지정되는 열 메모리셀의 데이터가 제1번째로 출력된다. 또한, 전반에 데이터가 출력되는 4개의 메모리셀은, 그 지정컬럼 어드레스의 CA2가 동일하고, 후반에 데이터가 출력되는 4개의 메모리셀은, 그 지정컬럼 어드레스의 CA2가 동일하다. 또한, 전반에 데이터가 출력되는 4개의 메모리셀에 착안하면, 그 중에서, 전반에 데이터가 출력되는 2개의 메모리셀은, 그 지정컬럼 어드레스의 CA1이 동일하고, 후반에 데이터가 출력되는 2개의 메모리셀은, 그 지정컬럼 어드레스의 CA1이 동일하다. 마찬가지로, 후반에 데이터가 출력되는 4개의 메모리셀에 착안하면, 그 중에서, 전반에 데이터가 출력되는 2개의 메모리셀은, 그 지정컬럼 어드레스의 CA1이 동일하고, 후반에 데이터가 출력되는 2개의 메모리셀은, 그 지정컬럼 어드레스의 CA1이 동일하다.
도 12에 나타내는, 8개의 프리앰프(201∼208)와, 4개의 스위치회로(211∼214)와, 8개의 시프트 레지스터&드라이버(221∼228)를 포함한다. 이 판독회로(700)와 접속하는 8개의 데이터 버스쌍은, 2개의 그룹으로 나누어져 있다. 제1 그룹의 데이터 버스쌍군 DB_FXX, ZDB_FXX(X=00, 01, 10, 11)는, 그것이 전달하는 데이터가, 먼저 외부에 출력되는 것으로, 제2 그룹의 데이터 버스쌍군DB_SXX, ZDB_SXX(X=00, 01, 10, 11)는, 그것이 전달하는 데이터가 후에 외부에 출력되는 것이다.
프리앰프(201∼208)는, 각각 대응하는 I/O선쌍으로부터의 데이터를 증폭한다.
도 13a는, 스위치회로 211의 구성을 나타낸다.
스위치회로(211)에는, CA2가 다르고, CA1 및 CA0이 공통인(CA1=0, CA0=0) 컬럼 어드레스로 지정되는 열의 메모리셀의 데이터가 출력된 I/O선쌍 I/O000, ZDB000 및 I/O선쌍 DB100, ZDB100이 접속된다.
스위치회로 211은, 4개의 셀렉터를 포함하고, 제어회로(542)로부터 EZORG2가 입력된다. EZORG2는, 제어회로(542)에 의해, CA2=「0」일 때에 「1」로 설정되고, CA2=「1」일 때에 「0」으로 설정되어 있다.
셀렉터 231은, 제어신호 EZORG2=「1」일 때에는, 프리앰프(201)로부터 출력되는 데이터 D0을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(221)를 통해, 데이터 버스쌍(DB_F00, ZDB_F00)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(201)로부터 출력되는 데이터 D0을 출력하지 않는다.
셀렉터 232는, 제어신호 EZORG2=「0」일 때에는, 프리앰프(201)로부터 출력되는 데이터 D0을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(222)를 통해, 데이터 버스쌍(DB_S00, ZDB_S00)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(201)로부터 출력되는 데이터 D0을 출력하지 않는다.
셀렉터 233은, 제어신호 EZORG2=「0」일 때에는, 프리앰프(202)로부터 출력되는 데이터 D4를 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(221)를 통해, 데이터 버스쌍(DB_F00, ZDB_F00)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(202)로부터 출력되는 데이터 D4를 출력하지 않는다.
셀렉터 234는, 제어신호 EZORG2=「1」일 때에는, 프리앰프(202)로부터 출력되는 데이터 D4를 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(222)를 통해, 데이터 버스쌍(DB_S00, ZDB_S00)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(202)로부터 출력되는 데이터 D4를 출력하지 않는다.
도 13b는, 스위치회로 212의 구성을 나타낸다.
스위치회로(212)에는, CA2가 다르고, CA1 및 CA0이 공통인(CA1=0, CA0=1) 컬럼 어드레스로 지정되는 열의 메모리셀의 데이터가 출력된 I/O선쌍 I/O001, ZDB0O1 및 I/O선쌍 DB101, ZDB101이 접속된다.
스위치회로 212는, 4개의 셀렉터를 포함하고, 제어회로(542)로부터 EZORG2가 입력된다. EZORG2는, 제어회로(542)에 의해, CA2=「0」일 때에 「1」로 설정되고, CA2=「1」일 때에 「0」으로 설정되어 있다.
셀렉터 235는, 제어신호 EZORG2=「1」일 때에는, 프리앰프(203)로부터 출력되는 데이터 D1을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(223)를 통해, 데이터 버스쌍(DB_F01, ZDB_F01)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(203)로부터 출력되는 데이터 D1을 출력하지 않는다.
셀렉터 236은, 제어신호 EZORG2=「0」일 때에는, 프리앰프(203)로부터 출력되는 데이터 D1을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(224)를통해, 데이터 버스쌍(DB_S01, ZDB_S01)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(203)로부터 출력되는 데이터 D1을 출력하지 않는다.
셀렉터 237은, 제어신호 EZORG2=「0」일 때에는, 프리앰프(204)로부터 출력되는 데이터 D5를 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(223)를 통해, 데이터 버스쌍(DB_F01, ZDB_F01)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(204)로부터 출력되는 데이터 D5를 출력하지 않는다.
셀렉터 238은, 제어신호 EZORG2=「1」일 때에는, 프리앰프(204)로부터 출력되는 데이터 D5를 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(224)를 통해, 데이터 버스쌍(DB_S01, ZDB_S01)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(204)로부터 출력되는 데이터 D5를 출력하지 않는다.
도 13c는, 스위치회로 213의 구성을 나타낸다.
스위치회로(213)에는, CA2가 다르고, CA1 및 CA0이 공통인(CA1=1, CA0=0) 컬럼 어드레스로 지정되는 열의 메모리셀의 데이터가 출력된 I/O선쌍 I/O010, ZDB01O 및 I/O선쌍 DB110, ZDB110이 접속된다.
스위치회로(213)는, 4개의 셀렉터를 포함하고, 제어회로(542)로부터 EZORG2가 입력된다. :EZORG2는, 제어회로(542)에 의해, CA2=「0」일 때에 「1」로 설정되고, CA2=「1」일 때에 「0」으로 설정되어 있다.
셀렉터 239는, 제어신호 EZORG2=「1」일 때에는, 프리앰프(205)로부터 출력되는 데이터 D2를 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(225)를 통해, 데이터 버스쌍(DB_F10, ZDB_F10)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(205)로부터 출력되는 데이터 D2를 출력하지 않는다.
셀렉터 240은, 제어신호 EZORG2=「0」일 때에는, 프리앰프(205)로부터 출력되는 데이터 D2를 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(226)를 통해, 데이터 버스쌍(DB_S10, ZDB_S10)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(205)로부터 출력되는 데이터 D2를 출력하지 않는다.
셀렉터 241은, 제어신호 EZORG2=「0」일 때에는, 프리앰프(206)로부터 출력되는 데이터 D6을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(225)를 통해, 데이터 버스쌍(DB_F10, ZDB_F10)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(206)로부터 출력되는 데이터 D6을 출력하지 않는다.
셀렉터 242는, 제어신호 EZORG2=「1」일 때에는, 프리앰프(206)로부터 출력되는 데이터 D6을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(226)를 통해, 데이터 버스쌍(DB_S10, ZDB_S10)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(206)로부터 출력되는 데이터 D6을 출력하지 않는다.
도 13d는, 스위치회로 214의 구성을 나타낸다.
스위치회로(214)에는, CA2가 다르고, CA1 및 CA0이 공통인(CA1=1, CA0=1) 컬럼 어드레스로 지정되는 열의 메모리셀의 데이터가 출력된 I/O선쌍 I/O011, ZDB011 및 I/O선쌍 DB111, ZDB111이 접속된다.
스위치회로 214는, 4개의 셀렉터를 포함하고, 제어회로(542)로부터 EZORG2가 입력된다. EZORG2는, 제어회로(542)에 의해, CA2=「0」일 때에 「1」로 설정되고, CA2=「1」일 때에 「0」으로 설정되어 있다.
셀렉터 243은, 제어신호 EZORG2=「1」일 때에는, 프리앰프(207)로부터 출력되는 데이터 D3을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(227)를 통해, 데이터 버스쌍(DB_F11, ZDB_F11)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(207)로부터 출력되는 데이터 D3을 출력하지 않는다.
셀렉터 244는, 제어신호 EZORG2=「0」일 때에는, 프리앰프(207)로부터 출력되는 데이터 D3을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(228)를 통해, 데이터 버스쌍(DB_S11, ZDB_S11)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(207)로부터 출력되는 데이터 D3을 출력하지 않는다.
셀렉터 245는, 제어신호 EZORG2=「0」일 때에는, 프리앰프(208)로부터 출력되는 데이터 D7을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버(227)를 통해, 데이터 버스쌍(DB_F11, ZDB_F11)에 출력하며, 제어신호 EZORG2=「1」일 때에는, 프리앰프(208)로부터 출력되는 데이터 D7을 출력하지 않는다.
셀렉터 246은, 제어신호 EZORG2=「1」일 때에는, 프리앰프(208)로부터 출력되는 데이터 D7을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버(228)를 통해, 데이터 버스쌍(DB_S11, ZDB_S11)에 출력하며, 제어신호 EZORG2=「0」일 때에는, 프리앰프(208)로부터 출력되는 데이터 D7을 출력하지 않는다.
시프트 레지스터&드라이버(221∼228)는, 각각 접속된 스위치회로(211∼214)로부터 입력되는 데이터를 제어회로(542)에서 생성되는 제어신호 RDT가 「H」가 될 때까지 유지하고, 제어신호 RDT가 「H」가 된 타이밍으로, 입력된 데이터를 진폭데이터로 하여, 각각 접속된 데이터 버스쌍 DB_FXX(XX=00, 01, 10, 11), 또는DB_SXX(XX=00, 01, 10, 11)로 출력한다.
이상과 같은 판독회로(700)에 의해, EZORG2=「1」일 때에는, I/O선쌍 I/O000, ZI/O000 상의 데이터 D0이 데이터 버스쌍 DB_F00, ZDB_F00에 출력되고, I/O선쌍 I/O001, ZI/O001 상의 데이터 D1이 데이터 버스쌍 DB_F01, ZDB_F01에 출력되며, I/O선쌍 I/O010, ZI/O010 상의 데이터 D2가 데이터 버스쌍 DB_F10, ZDB_F10에 출력되고, I/O선쌍 I/O011, ZI/O011 상의 데이터 D3이 데이터 버스쌍 DB_F11, ZDB_F11에 출력되며, I/O선쌍 I/O100, ZI/O100 상의 데이터 D4가 데이터 버스쌍 DB_F00, ZDB_F00에 출력되고, I/O선쌍 I/O101, ZI/O101 상의 데이터 D5가 데이터 버스쌍 DB_F01, ZDB_F01에 출력되며, I/O선쌍 I/O110, ZI/O110 상의 데이터 D6이 데이터 버스쌍 DB_F10, ZDB_F10에 출력되고, I/O선쌍 I/O111, ZI/O111 상의 데이터 D7이 데이터 버스쌍 DB_F11, ZDB_F11에 출력된다.
한편, EZORG2=「0」일 때에는, I/O선쌍 I/O100, ZI/O100 상의 데이터 D4가 데이터 버스쌍 DB_F00, ZDB_F00에 출력되고, I/O선쌍 I/O101, ZI/O101 상의 데이터 D5가 데이터 버스쌍 DB_F01, ZDB_F01에 출력되며, I/O선쌍 I/O110, ZI/O110 상의 데이터 D6이 데이터 버스쌍 DB_F10, ZDB_F10에 출력되며, I/O선쌍 I/O111, ZI/O111 상의 데이터 D7이 데이터 버스쌍 DB_F11, ZDB_F11에 출력되고, I/O선쌍 I/O000, ZI/O000 상의 데이터 D0이 데이터 버스쌍 DB_S00, ZDB_S00에 출력되며, I/O선쌍 I/O001, ZI/O001 상의 데이터 D1이 데이터 버스쌍 DB_S01, ZDB_S01에 출력되고, I/O선쌍 I/O010, ZI/O010 상의 데이터 D2가 데이터 버스쌍 DB_S10, ZDB_S10에 출력되며, I/O선쌍 I/O011, ZI/O011 상의 데이터 D3이 데이터 버스쌍 DB_S11, ZDB_S11에 출력된다.
이와 같이 하여 출력된, 제1 그룹의 데이터 버스쌍 DB_FXX, ZDB_FXX(XX=00, 01, 10, 11)의 데이터는, 처음에 출력회로(100)로 P/S 변환되어 출력된다. 그 후, 제2 그룹의 데이터 버스쌍 DB_SXX(XX=00, 01, 10, 11)의 데이터가, 출력회로(100)로 P/S 변환되어 출력된다.
(동작)
다음에, 도 14를 참조하여, 본 실시예에 관한 판독회로(700) 및 출력회로(100)에서의 P/S 변환의 동작에 대하여 설명한다.
우선, 프리앰프 201은, I/O선쌍 I/O000, ZI/O000 상의 데이터 D0을 증폭하고, 프리앰프 202는, I/O선쌍 I/O100, ZI/O100 상의 데이터 D4를 증폭하며, 프리앰프 203은, I/O선쌍 I/O001, ZI/O001 상의 데이터 D1을 증폭하고, 프리앰프 204는, I/O선쌍 I/O101, ZI/O101 상의 데이터 D5를 증폭하며, 프리앰프 205는, I/O선쌍 I/O010, ZI/O010 상의 데이터 D2를 증폭하고, 프리앰프 206은, I/O선쌍 I/O110, ZI/O110 상의 데이터 D6을 증폭하며, 프리앰프 207은, I/O선쌍 I/O011, ZI/0011 상의 데이터 D3을 증폭하고, 프리앰프 208은, I/O선쌍 I/O111, ZI/O111 상의 데이터 D8을 증폭한다(스텝 S1201).
다음에, 스위치회로 211, 212, 213 및 214는, 제1 단계의 P/S 변환을 행한다. 이들 스위치회로는, 전반에 외부로 출력하는 1st Ha1f Data를, 데이터 버스쌍군 DB_FXX(XX=00, 01, 10, 11)로 향하여 출력하고, 후반에 외부로 출력하는 2ndHalf Data를, 데이터 버스쌍군 DB_XX(XX=00, 01, 10, 11)로 향하여 출력한다.
EZORG2=1일 때에는(스텝 S1202), 스위치회로 211은, 데이터 D0을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 221로 출력하며, 데이터 D4를 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 222로 출력한다. 스위치회로 212는, 데이터 D1을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 223으로 출력하며, 데이터 D5를 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 224로 출력한다. 스위치회로 213은, 데이터 D2를 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 225로 출력하며, 데이터 D6을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 226으로 출력한다. 스위치회로 214는, 데이터 D3을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 227로 출력하며, 데이터 D7을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 228로 출력한다(스텝 S1203).
다음에, 시프트 레지스터&드라이버 221은, 데이터 D0을 증폭하여 DB_F00에 출력한다. 시프트 레지스터&드라이버 222는, 데이터 D4를 증폭하여 DB_S00에 출력한다. 시프트 레지스터&드라이버 223은, 데이터 D1을 증폭하여 DB_F01에 출력한다. 시프트 레지스터&드라이버 224는, 데이터 D5를 증폭하여 DB_S01에 출력한다. 시프트 레지스터&드라이버 225는, 데이터 D2를 증폭하여 DB_F10에 출력한다. 시프트 레지스터&드라이버 226은, 데이터 D6을 증폭하여 DB_S10을 출력한다. 시프트 레지스터&드라이버 227은, 데이터 D3을 증폭하여 DB_F11에 출력한다. 시프트 레지스터&드라이버 228은, 데이터 D7을 증폭하여 DB_S11에 출력한다(스텝 S1204).
다음에, 제1 그룹의 데이터 버스쌍 DB_F00, DB_F01, DB_F10 및 DB_F11에 출력된 데이터 D0, D1, D2 및 D3에 대하여, 제1 실시예와 마찬가지로 출력회로(100)에서 제2 단계 및 제3 단계의 P/S 변환이 행해진다(스텝 S1205).
다음에, 제2 그룹의 데이터 버스쌍 DB_S00, SB_S01, SB_S10 및 DB_S11에 출력된 데이터 D4, D5, D6 및 D7에 대하여, 제1 실시예와 마찬가지로 출력회로(100)에서 제2 단계 및 제3 단계의 P/S 변환이 행해진다(스텝 S1206).
한편, EZORG2=0일 때에는(스텝 S1202), 스위치회로 211은, 데이터 D4를 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 221로 출력하며, 데이터 D0을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 222로 출력한다. 스위치회로 212는, 데이터 D5를 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 223으로 출력하며, 데이터 D1을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 224로 출력한다. 스위치회로 213은, 데이터 D6을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 225로 출력하며, 데이터 D2를 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 226으로 출력한다. 스위치회로 214는, 데이터 D7을 1st Half Data로서 선택하고, 시프트 레지스터&드라이버 227로 출력하며, 데이터 D3을 2nd Half Data로서 선택하고, 시프트 레지스터&드라이버 228로 출력한다(스텝 S1207).
다음에, 시프트 레지스터&드라이버 221은, 데이터 D4를 증폭하여 DB_F00에 출력한다. 시프트 레지스터&드라이버 222는, 데이터 D0을 증폭하여 DBS00에 출력한다. 시프트 레지스터&드라이버 223은, 데이터 D5를 증폭하여 DBF01에 출력한다. 시프트 레지스터&드라이버 224는, 데이터 D1을 증폭하여 DB_S01에 출력한다. 시프트 레지스터&드라이버 225는, 데이터 D6을 증폭하여 DB_F10을 출력한다. 시프트 레지스터&드라이버 226은, 데이터 D2를 증폭하여 DB_S10에 출력한다. 시프트 레지스터&드라이버 227은, 데이터 D7을 증폭하여 DB_F11에 출력한다. 시프트 레지스터&드라이버 228은, 데이터 D3을 증폭하여 DB_S11에 출력한다(스텝 S1208).
다음에, 제1 그룹의 데이터 버스쌍 DB_F00, DB_F01, DB_F10 및 DB_F11에 출력된 데이터 D4, D5, D6 및 D7에 대하여, 제1 실시예와 마찬가지로 출력회로(100)에서 제2 단계 및 제3 단계의 처리가 행해진다(스텝 S1209).
다음에, 제2 그룹의 데이터 버스쌍 DB_S00, DB_S01, DB_S10 및 DB_S11에 출력된 데이터 DO, D1, D2 및 D3에 대하여, 제1 실시예와 마찬가지로 출력회로(100)에서 제2 단계 및 제3 단계의 처리가 행해진다(스텝 S1210).
이상과 같이, 본 실시예에 관한 반도체 기억장치에서는, 프리패치시킨 데이터에 대한 P/S 변환을 출력회로만으로 행하게 하는 것은 아니며, 판독회로에도 분담시킴으로써, 출력회로의 레이아웃 면적이 과대하게 되는 것을 방지할 수 있어, 반도체 기억장치 전체의 규모를 소규모로 할 수 있음과 동시에, 회로구성이 복잡화하여 배선길이가 길어지는 것을 방지할 수 있고, P/S 변환을 고속으로 행할 수 있다.
(변형예)
본 발명은, 상기 실시예에 한정되는 것은 아니며, 이하의 변형예도 당연하다면 포함한다.
제1 실시예에서, 증폭회로(R/A) 내의 스위치회로에는, 2개의 데이터 버스쌍이 접속되고, 한쪽의 데이터 버스쌍의 데이터만을 앰프에 전송하는 것으로 했지만, 이것에 한정되는 것이 아니며, 이하와 같이, 다른쪽의 데이터 버스쌍의 데이터를 다른 앰프에 전송하는 것이어도 된다.
증폭회로 111은, 데이터 버스쌍 DB00, ZDB00 및 DB10, ZDB10이 접속됨과 동시에, 스위치회로를 구비한다. 증폭회로 112는, 데이터 버스쌍 DB01, ZDB01 및 DB11, ZDB11이 접속됨과 동시에, 스위치회로를 구비한다. 증폭회로 121 및 122에는, 데이터 버스쌍이 접속되지 않고, 스위치회로를 포함하지 않으며, 앰프만으로 이루어진다.
증폭회로 111 내의 스위치회로는, 접속되는 한쪽의 데이터 버스쌍의 데이터를 증폭회로 111 내의 앰프에 전송하고, 다른쪽의 데이터 버스쌍의 데이터를 증폭회로 121 내의 앰프로 전송된다. 증폭회로 112 내의 스위치회로는, 접속되는 한쪽의 데이터 버스쌍의 데이터를 증폭회로 112 내의 앰프에 전송하고, 다른쪽의 데이터 버스쌍의 데이터를 증폭회로 122 내의 앰프로 전송된다.
(2) 제1 실시예에서는, 4비트 프리패치방식에 있어서, 2단계로 P/S 변환을 행하는 출력회로에 대하여 설명했지만, 이것에 한정하는 것은 아니며, 이하에 나타내는 바와 같이, 2N비트 프리패치방식에 있어서, K(2≤K≤N)단계로 P/S 변환을 행하는 출력회로도, 동일하게 하여 구성할 수 있다.
(a) 8비트 프리패치(N=3)
23(=8)비트 프리패치인 경우에는, 2단계 또는 3단계로 P/S 변환을 행하는 바와 같은 출력회로를 구성할 수 있다.
(a-1) 2단계의 P/S 변환
도 15는, 8비트 프리패치된 데이터에 대하여, 2단계의 순서 부여를 행하는 출력회로(301)의 구성을 나타낸다.
우선, 8개의 증폭회로(R/A)에서, 8개의 데이터에 대하여, 제1 단계의 순서 부여를 행한다. 각 증폭회로는, EZORG2의 값에 근거하여, 입력되는 데이터를 전반(제1∼제4번째)용의 스위치회로나, 후반(제5∼제8번째)용의 스위치회로의 어느 하나에 출력한다. 여기서는, 증폭회로의 상세한 구성에 대해서는, 증폭회로 302 및 증폭회로 304를 대표적으로 설명한다.
도 16에 나타내는 증폭회로(302)에는, CA2가 다르고, CA1 및 CA0이 공통인(CA1=0, CA0=0) 컬럼 어드레스로 지정되는 열의 메모리셀의 데이터가 출력된 데이터 버스쌍 DB000, ZDB000 및 데이터 버스쌍 DB100, ZDB100이 접속된다.
증폭회로 302에서는, EZORG2=「1」일 때에는, ZRDAI의 활성화에 따라, 데이터 버스쌍 DB000, ZDB000의 데이터가 앰프에 전송되어 증폭된 후, 래치회로 306으로 전송된다. 한편, EZORG2=「0」일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 DB100, ZDB100의 데이터가 앰프에 전송되어 증폭된 후, 래치회로 306으로 전송된다.
도 17에 나타내는 증폭회로 304에는, 증폭회로 302가 접속되는 데이터 버스쌍과 동일한 데이터 버스쌍이 접속된다.
증폭회로 304에서는, EZORG2=「1」일 때에는, ZRDAI의 활성화에 따라, 데이터 버스쌍 DB100, ZDB100의 데이터가 앰프에 전송되어 증가된 후, 래치회로 307로 전송된다. 한편, EZORG2=「0」일 때에는, ZRDAI의 활성화에 따라 데이터 버스쌍 DB000, ZDB000의 데이터가 앰프에 전송되어 증폭된 후, 래치회로 307로 전송된다.
다음에, 전반용의 4개의 스위치회로에서, 입력되는 전반의 데이터에 대하여 제2단계의 순서 부여를 행한다. 각 스위치회로에는, 하나의 데이터가 입력되고, EZORG1 및 EZORG0의 값에 따라, 제1∼제4까지 중 어느 하나의 차례인 데이터선에 출력한다.
후반용의 4개의 스위치회로에서, 입력되는 전반의 데이터에 대하여, 제2단계의 순서 부여를 행한다. 각 스위치회로에는, 하나의 데이터가 입력되고, EZORG1 및 EZORG0의 값에 따라, 제5∼제8까지 중 어느 하나의 차례인 데이터선에 출력한다. 스위치회로 303이나 305의 동작은, 도 5에 나타내는 종래의 출력회로(101)의 스위치회로의 동작과 동일하다.
(a-2) 3단계의 P/S 변환
도 18은, 8비트 프리패치된 데이터에 대하여 3단계로 순서 부여를 행하는 출력회로(302)의 구성을 나타낸다.
우선, 데이터 버스 스위치(311)에서, 8개의 데이터에 대하여, 제1 단계의 순서 부여를 행한다.
도 19에 나타내는 데이터 버스 스위치(311)는, 스위치회로인 Sub DBSW00, Sub DBSW01, Sub DBSW10 및 SubDBSW11을 포함하고, 8개의 데이터 버스쌍을, 제1 그룹의 데이터 버스쌍 FDBxy, ZFDBxy(xy=00, 01, 10, 11) 또는 제2 그룹의 데이터 버스쌍 SDBxy, ZSDBxy(xy=00, 01, 10, 11) 중 어느 하나에 접속한다. 제1 그룹의 데이터 버스쌍 FDBxy, ZFDBxy(xy=00, 01, 10, 11)는, 증폭회로(312∼315)에 접속되고, 제2 그룹의 데이터 버스쌍 SDBxy, ZSDBxy(xy=00, 01, 10, 11)는, 증폭회로(316∼319)에 접속된다.
도 20에 나타내는 Sub DBSWxy(xy=00, 01, 10, 11)에서, EZORG2=「1」일 때에는, 데이터 버스쌍 DB0xy, ZDB0xy가 FDBxy, ZFDBxy에 접속되고, 데이터 버스쌍 DB1xy, ZDB1xy가 SDBxy, ZSDBxy에 접속된다. EZORG2=「0」일 때에는, 데이터 버스쌍 DB0xy, ZDBOxy가 SDBxy, ZSDBxy에 접속되고, 데이터 버스쌍 DB1xy, ZDB1xy가 FDBxy, ZFDBxy에 접속된다.
이상과 같이, 데이터 버스쌍 DBXXX, ZDBXXX(XXX=000, 001, 010, 011, 100, 101, 110, 111)의 8개의 데이터는, 제1 그룹의 데이터 버스쌍 FDB_XX, ZFDB_XX(XX=00, 01, 10, 11)나, 제2 그룹의 데이터 버스쌍 SDB_XX, ZSDB_XX(XX=00, 01, 10, 11) 중 어느 하나에 출력된다.
다음에, 증폭회로(312∼315)에서, 제1 그룹의 데이터 버스쌍의 4개 데이터에 대하여, EZORG1의 값에 따라 제2단계의 순서 부여를 행하고, 증폭회로(316∼319)에서, 제2 그룹의 데이터 버스쌍의 4개 데이터에 대하여, EZORG1의 값에 따라, 제2 단계의 순서 부여를 행한다.
다음에, 스위치회로(320∼327)에서, 각각 입력되는 데이터에 대하여, EZORG0의 값에 따라, 제3 단계의 순서 부여를 행한다.
이들 증폭회로(312∼319) 및 스위치회로(320∼327)의 동작은, 도 8에 나타내는 제1 실시예의 출력회로의 증폭회로 및 스위치회로의 동작과 동일하다.
전술한 Sub DBSWxy는, 4개 구비하는 것은 아니며, 8개 구비하는 것으로 해도 된다. 즉, 제1 그룹의 4개의 Sub DBSxy는, 접속되는 2개의 데이터 버스쌍의 한쪽의 데이터를 FDBXX, ZFDBXX에 출력한다(다른쪽의 데이터 버스쌍의 데이터는 출력하지 않음). 제2 그룹의 4개의 Sub DBSxy는, 제1 그룹의 Sub DBSxx와, 동일한 데이터 버스쌍이 접속되고, 다른쪽의 데이터 버스쌍의 데이터를 SDBXX, ZSDBXX에 출력한다.
(b) 16비트 프리패치(N=4)
24(=16)비트 프리패치인 경우에는, 2단계, 3단계 또는 4단계로 순서 부여를 행한다.
(b-1) 2단계의 P/S 변환
2단계로 순서 부여를 행하는 경우, 증폭회로(R/A)는, EZORG3에 따라, 제1 단계의 순서 부여를 행한다. 스위치회로는, EZORG2, EZORG1 및 EZORG0에 따라, 제2단계의 순서 부여를 행한다. 이 경우, 증폭회로의 개수는 16개가 되고, 스위치회로 내의 셀렉터의 개수는 8개가 된다. 또한, 제어신호 생성회로는, EZORG2, EZORG1 및 EZORG0에 따라, 제어신호(S000, S001, S010, S011, S100, S101, S110, S111)를 생성하여, 스위치회로에 출력한다.
(b-2) 3단계의 P/S 변환
3단계로 순서 부여를 행하는 경우, 데이터 버스 스위치에서, EZORG3에 따라, 제1 단계의 순서 부여를 행한다. 증폭회로(R/A)에서, EZORG2에 따라, 제2단계의 순서 부여를 행하고, 스위치회로에서, EZORG1 및 EZORG0에 따라, 제3단계의 순서 부여를 행한다.
이 경우, 데이터 버스 스위치 에 포함되는 Sub DBSW는, 8개가 된다. 증폭회로의 개수는, 16개가 되고, 스위치회로 내의 셀렉터의 개수는, 4개가 된다.
(b-3) 4단계의 P/S 변환
4단계로 순서 부여를 행하는 경우, 데이터 버스 스위치에서, EZORG3 및 EZORG2에 따라, 제1 단계 및 제2 단계의 순서 부여를 행한다. 즉, 데이터 버스 스위치는, 2단으로 구성되고, 제1 단에서, 16개의 데이터를 전반(제1 그룹 및 제2 그룹)과, 후반(제3 그룹 및 제4 그룹) 중 어느 하나에 순서를 부여한다. 제2 단에서, 전반의 8개의 데이터에 대하여, 제1 그룹과, 제2 그룹 중 어느 하나에 순서를 부여하고, 후반의 8개의 데이터에 대하여, 제3 그룹과, 제4 그룹 중 어느 하나에 순서를 부여한다.
증폭회로(R/A)는, EZORG1에 따라, 제3단계의 순서 부여를 행한다. 스위치회로에서, EZORG0에 따라, 제4단계의 순서 부여를 행한다.
데이터 버스 스위치의 개수는, 제1단용의 8개의 서브 스위치와, 제2단용의 8개의 서브 스위치로 이루어진다. 증폭회로의 개수는, 16개가 되고, 스위치회로 내의 셀렉터의 개수는, 2개가 된다.
(c) 2N비트 프리패치
2N비트 프리패치인 경우에는, K(2≤K≤N)단계로 순서 부여를 행한다.
(K-2)단으로 이루어지는 데이터 스위치 버스에서, 제1 단계∼제(K-2) 단계의 순서 부여를 행한다. 증폭회로(R/A) 내의 스위치회로에서, 제(K-1) 단계의 순서 부여를 행한다. 마지막 단의 스위치회로에서, EZORG(N-K)∼EZORG0에 따라, 제K 단계의 순서 부여를 행한다.
제S 단계(S=1∼K-1)의 순서 부여를 행하는 데이터 스위치 버스에 포함되는 각 Sub DBSWxy 및 증폭회로 내의 각 스위치회로(이하, 이들을 총칭하여, 스위치회로라고 한다. )에는, 컬럼 어드레스의 최하위로부터 (N-S+1)비트번째, 요컨대 CA(N-S)만이 다른 2개의 컬럼 어드레스로 지정되는 메모리셀의 2개의 데이터가 입력되고, EZORG(N-S)의 값에 근거하여, 어느 한쪽의 데이터를, 제(S+1)단계의 순서 부여를 행하는 스위치회로 중, 다른쪽의 데이터가 입력되는 스위치회로보다도, 입력데이터를 먼저 출력하는 스위치회로에 출력한다.
또한, 이것에 부가하여, 이 제S 단계의 스위치회로는, 다른쪽의 데이터를, 제(S+1) 단계의 순서 부여를 행하는 스위치회로 중, 한쪽의 데이터가 입력되는 스위치회로보다도, 입력데이터를 후에 출력하는 스위치회로에 출력하는 것으로 해도 된다.
마지막 단인 제K 단계의 순서 부여를 행하는 각 스위치회로에는, 컬럼 어드레스의 최하위로부터 (N-K+1)비트째, 요컨대 CA0∼CA(N-K)가 다른 컬럼 어드레스로 지정되는 메모리셀의 2(N-K+1)개 중 어느 하나의 데이터가 입력되고, EZORG(N-K)∼EZORG0에 따라, 입력된 데이터를 2(N-K+1)방식의 순서 중 어느 하나의순서로 출력한다.
(3) 제2 실시예에서는, 판독회로(700) 내에 4개의 스위치회로를 설치했지만, 8개의 스위치회로를 설치하는 것으로 해도 된다. 즉, 제1 그룹의 4개의 스위치회로는, 접속되는 2개의 I/O선쌍의 한쪽의 데이터를 DB_FXX, ZDB_XX에 출력한다(다른쪽의 I/O선쌍의 데이터는 출력하지 않음). 제2 그룹의 스위치회로는, 제1 그룹의 스위치회로와 동일한 I/O선쌍이 접속되고, 다른쪽의 I/O선쌍의 데이터를 DB_SXX, ZDB_SXX에 출력한다.
(4) 제2 실시예에서는, 판독회로(700) 내에 1단의 스위치회로를 설치했지만, 이것에 한정하는 것은 아니다.
2N비트의 프리패치를 행하는 경우에, 판독회로 내에 제1∼제K1(1≤K1<N)단의 K1단계의 스위치회로를 설치하고, 출력회로 내에 제(K1+1)∼제(K1+K2)(1≤K2<N, 2≤(K1+K2)≤N)단의 K2단계의 스위치회로를 설치하는 것으로 해도 된다.
K1≥2일 때에, 판독회로 내의 제S 단계(S=1∼(K1-1))의 순서 부여를 행하는 각 스위치회로에는, 컬럼 어드레스의 최하위로부터 (N-S+1)비트번째, 요컨대 CA(N-S)만이 다른 2개의 컬럼 어드레스로 지정되는 메모리셀의 2개의 데이터가 입력되고, EZORG(N-S)의 값에 근거하여, 입력되는 어느 한쪽의 데이터를, 제(S+1) 단계의 순서 부여를 행하는 스위치회로 중, 입력되는 다른쪽의 데이터가 입력되는 스위치회로보다도, 입력데이터를 먼저 출력하는 스위치회로에 출력하다 것으로 해도 된다.
또한, 이것에 부가하여, 이 스위치회로는, 다른쪽의 데이터를, 제(S+1) 단계의 순서 부여를 행하는 스위치회로 중, 한쪽의 데이터가 입력되는 스위치회로보다도, 입력데이터를 후에 출력하는 스위치회로에 출력하는 것으로 하여 해도 된다.
판독회로 내의 제K1 단계의 순서 부여를 행하는 스위치회로는, 제2 실시예에서 설명한 스위치회로와 동일하다. 즉, 판독회로 내의 제K1 단계의 순서 부여를 행하는 각 스위치회로에는, 컬럼 어드레스의 최하위로부터 (N-K1+1)비트번째, 요컨대 CA(N-K1)만이 다른 2개의 컬럼 어드레스로 지정되는 메모리셀의 2개의 데이터가 입력되고, EZORG(N-K1)의 값에 근거하여, 입력되는 어느 한쪽의 데이터를, 데이터 버스군 DB_FXX에 포함되는 데이터 버스로 출력하고, 입력되는 다른쪽의 데이터를 데이터 버스쌍 DB_SXX에 포함되는 데이터 버스에 출력하는 것으로 해도 된다. 이 데이터 버스쌍군 DBFXX에 포함되는 데이터 버스에 출력된 데이터는, 데이터 버스쌍군 DB_SXX에 포함되는 데이터 버스에 출력된 데이터보다도, 먼저 출력회로에 전송된다.
상기 K1과 K2에 대해서는, K1<K2의 조건을 부과시키는 것으로 해도 된다. 이것에 따라, 원래 P/S 변환을 행하는 것으로 되어 있는 출력회로에서, P/S 변환의 처리의 대부분을 분담시키도록 할 수 있다.
(5) 본 발명의 실시예 및 전술한 변형예에서, 판독회로 및 출력회로의 마지막 단 이외의 스위치회로는, 외부컬럼 어드레스의 1비트에 대응한 순서 부여를 행하는 것으로 하여 설명했지만, 이것에 한정하는 것은 아니다. 마지막 단 이외의 스위치회로가 2비트 이상으로 대응한 순서 부여를 행하는 것으로 해도 된다. 또한, 이 경우에, 마지막 단의 스위치회로가 1비트에 대응한 순서 부여를 행하는 것으로해도 된다.
본 발명에 관한 반도체 기억장치에 의하면, 프리패치된 데이터의 P/S 변환을 복수단계로 행함으로써, 반도체 기억장치의 규모를 소규모로 할 수 있음과 동시에, 고속으로 P/S 변환을 행할 수 있다.

Claims (3)

  1. 행렬형으로 배치된 복수의 메모리셀과 외부에서 지정되는 컬럼 어드레스에 근거하여, 상기 복수의 메모리셀 중의 2N개(N≥2)의 메모리셀의 데이터를 동시에 판독하고, 2N개의 데이터 버스쌍에 출력하는 판독회로와,
    상기 외부에서 지정되는 컬럼 어드레스에 근거하여, 상기 2N개의 데이터 버스쌍의 데이터에 대하여, K(2≤K≤N)단계로 순차, 순서 부여를 행하는 출력회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 판독회로는, 상기 외부에서 지정되는 컬럼 어드레스와 최하위로부터 N 개의 비트를 제외한 상위비트가 공통의 컬럼 어드레스로 지정되는 메모리셀의 데이터를 동시에 판독하고,
    상기 출력회로는, 상기 각 단계에 대응하여, 상기 2N개의 데이터 버스쌍의 데이터를, 상기 외부에서 지정되는 컬럼 어드레스의 최하위로부터 N개 비트 중의 상기 각 단계용의 하나 또는 복수의 비트값에 근거하여, 상기 단계의 순서 부여를 행하는 복수개의 스위치회로를 포함한 것을 특징으로 하는 반도체 기억장치.
  3. 행렬형으로 배치된 복수의 메모리셀과 외부에서 지정되는 컬럼 어드레스에 근거하여, 상기 복수의 메모리셀 중의 2N개(N≥2)의 메모리셀의 데이터를 2N개(N≥2)의 입출력선에 동시에 판독하고, 해당 입출력선의 데이터에 대하여, 제1∼제K1(1≤K1<N)의 K1단계로 순차, 순서 부여를 행하며, 각 데이터를, 2K1개의 데이터 버스쌍군 중, 해당 데이터의 순서에 대응하는 데이터 버스쌍군에 포함되는 데이터 버스쌍에 출력하는 판독회로와,
    상기 외부에서 지정되는 컬럼 어드레스에 근거하여, 상기 각 데이터 버스쌍군에 포함되는 데이터 버스쌍의 데이터에 대하여, 제(K1+1)∼제(K1+K2)(1≤K2<N, 2≤(K1+K2)≤N)의 K2단계로 순차, 순서 부여를 행하는 출력회로를 구비한 것을 특징으로 하는 반도체 기억장치.
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