JP2022146494A - 半導体記憶装置およびメモリシステム - Google Patents

Abstract

【課題】高い転送レートでデータの入出力が可能な半導体記憶装置およびメモリシステムを提供する。【解決手段】メモリシステムＳＹＳが備える半導体記憶装置１は、複数のメモリチップと、ブリッジチップと、を備える。ブリッジは、複数のメモリチップとＭ個の第２チャネルを介して接続される。ブリッジチップは、１つの第２チャネルあたりの転送レートのＮ倍の転送レートでホスト側の第１チャネルを介して第１データを受信した場合、第１データを第１チャネルのバス幅の単位でＮ個に振り分けることによってＮ個の第２チャネルを介して並列にＮ個のメモリチップに送信する。ブリッジチップは、Ｍ個の第２チャネルのうちのＬ個の第２チャネルからＬ個の第３データを並列に受信した場合、Ｌ個の第３データを第１チャネルのバス幅の単位で順に結合して、１つの第２チャネルあたりの転送レートのＬ倍の転送レートで第１チャネルを介して送信する。【選択図】図１

Description

本実施形態は、半導体記憶装置およびメモリシステムに関する。

ホストに接続される外部端子群と複数のメモリチップとの間にブリッジチップを配した半導体記憶装置がある。半導体記憶装置では、ホストから複数のメモリチップへのアクセスがブリッジチップを介して行われる。半導体記憶装置は、ホストとメモリチップとの間で、できるだけ高い転送レートでデータの入出力が可能であることが要望される。

特許第５５７０６１９号公報 特開２００８－１２３５４３号公報 特開２０１５－１４４００６号公報

一つの実施形態は、高い転送レートでデータの入出力が可能な半導体記憶装置およびメモリシステムを提供することを目的とする。

一つの実施形態によれば、半導体記憶装置は、複数の第１チップと、第２チップと、を備える。第２チップは、ホストと第１チャネルを介して接続可能であり、複数の第１チップとＭ（Ｍは２以上の自然数）個の第２チャネルを介して接続される。第２チップは、１つの第２チャネルあたりの転送レートのＮ（Ｎは２以上かつＭ以下の自然数）倍の転送レートで第１チャネルを介して第１データを受信した場合、第１データを第１チャネルのバス幅の単位でＮ個に振り分けることによって第１データをＮ個の第２データに分割する。そして、第２チップは、Ｎ個の第２データをＭ個の第２チャネルのうちのＮ個の第２チャネルを介して並列に複数の第１チップのうちＮ個の第２チャネルに対応するＮ個の第１チップに送信する。第２チップは、Ｍ個の第２チャネルのうちのＬ（Ｌは２以上かつＭ以下の自然数）個の第２チャネルからＬ個の第３データを並列に受信した場合、Ｌ個の第３データを第１チャネルのバス幅の単位で結合することによって１個の第４データを生成し、１つの第２チャネルあたりの転送レートのＬ倍の転送レートで第１チャネルを介して送信する。

図１は、第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図２は、速度倍率設定値が「１」である場合の第１の実施形態にかかるブリッジチップによるデータ転送を説明する図である。 図３は、速度倍率設定値が「２」である場合の第１の実施形態にかかるブリッジチップによるデータ転送を説明する図である。 図４は、速度倍率設定値が「４」である場合の第１の実施形態にかかるブリッジチップによるデータ転送を説明する図である。 図５は、第１の実施形態の分割・結合回路によるデータの分割方法を説明するための模式的な図である。 図６は、第１の実施形態の分割・結合回路に具備されるホスト側チャネルを経由して受信したデータを２つに分割するための部分回路の構成の一例を示す模式的な図である。 図７は、第１の実施形態の分割・結合回路によるデータの結合方法を説明するための模式的な図である。 図８は、第１の実施形態の分割・結合回路に具備される、それぞれ異なるＮＡＮＤ側チャネルから受信した２つのデータを結合するための部分回路の構成の一例を示す模式的な図である。 図９は、第１の実施形態にかかる速度倍率設定を設定する動作の一例を示すフローチャートである。 図１０は、第１の実施形態のメモリシステムによるライト動作における各種信号の波形を示すタイミングチャートである。 図１１は、第１の実施形態のメモリシステムによるリード動作における各種信号の波形を示すタイミングチャートである。 図１２は、第２の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図１３は、第２の実施形態の分割・結合回路によるデータの分割方法を説明するための模式的な図である。 図１４は、第２の実施形態の分割・結合回路に具備されるホスト側チャネルを経由して受信したデータを２つに分割するための部分回路の構成の一例を示す模式的な図である。 図１５は、第２の実施形態の分割・結合回路によるデータの結合方法を説明するための模式的な図である。 図１６は、それぞれ異なるＮＡＮＤ側チャネルを経由して受信した２つのデータを結合するための部分回路の構成の一例を示す図である。 図１７は、第２の実施形態のメモリシステムによるライト動作における各種信号の波形を示すタイミングチャートである。 図１８は、第２の実施形態のメモリシステムによるリード動作における各種信号の波形を示すタイミングチャートである。 図１９は、第２の実施形態の変形例１にかかるホスト側チャネル（即ちチャネルＣＨ０）の構成を示す模式的な図である。 図２０は、第２の実施形態の変形例１にかかる分割・結合回路の動作を説明するための模式的な図である。 図２１は、第２の実施形態の変形例１にかかるメモリシステムの動作時における各種信号の波形を示すタイミングチャートである。 図２２は、第２の実施形態の変形例２にかかるホスト側チャネルの構成を示す模式的な図である。 図２３は、第２の実施形態の変形例２にかかるメモリシステムの動作時における各種信号の波形を示すタイミングチャートである。 図２４は、第３の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。

実施形態にかかるメモリシステムは、ホストおよび半導体記憶装置を備える。半導体記憶装置は、ブリッジチップおよび複数のメモリチップを備える。複数のメモリチップは、第１チップ群の一例である。ブリッジチップは、第２チップの一例である。

複数のメモリチップは、ブリッジチップを介してホストに接続される。メモリチップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリを有するメモリチップである。

半導体記憶装置では、メモリシステムのメモリ容量を拡張するために、搭載されるメモリチップ数は多くなりつつある。このとき、各メモリチップとの接続にかかる電気的な負荷を減らすために、メモリベンダーはブリッジチップをホストと複数のメモリチップとの間に配置する。

実施形態では、ブリッジチップには、それぞれ１以上のメモリチップが接続されたＭ個（ただしＭは２以上の自然数）のチャネルが接続される。これによって、ブリッジチップには、Ｍ個のチャネルを介して複数のメモリチップが接続される。ブリッジチップは、Ｎ個（ただしＮは２以上かつＭ以下の自然数）のチャネルを並列に用いることによってＮ個のメモリチップに対して並列にデータ転送を行うとともに、ホストに対しては、１つのチャネルあたりの転送レートのＮ倍の転送レートのデータ転送を行う。これによって、半導体記憶装置は、高い転送レートでデータの入出力が可能とされている。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態にかかるメモリシステムＳＹＳの構成の一例を示す模式的な図である。

メモリシステムＳＹＳは、外部端子群１０を有する半導体記憶装置１、およびホストＨＡを含む。半導体記憶装置１は、ブリッジチップＢＣおよび複数のメモリチップＣＰを備える。図１に示される例では、半導体記憶装置１は、複数のメモリチップＣＰとして、１６個のメモリチップＣＰ（即ちメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４）を備える。

各メモリチップＣＰは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。なお、半導体記憶装置１では、ブリッジチップＢＣおよび複数のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４の周囲が、モールド樹脂で封止されていてもよい。

ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータまたは携帯端末などの電子機器に備えられ半導体記憶装置１を制御するプロセッサであってもよい。半導体記憶装置１は、有線通信路であるチャネルＣＨ０を介してホストＨＡに接続される。半導体記憶装置１とホストＨＡとは、所定の規格に基づき構成されたチャネルＣＨ０を介して接続される。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ(Double-Data-Rate)規格またはＯＮＦｉ規格である。

ブリッジチップＢＣは、外部端子群１０とＭ個のチャネルとに電気的に接続されている。ただし、Ｍは２以上の自然数である。ここでは一例として、Ｍは４であることとし、４個のチャネルをチャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４と表記する。

メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４の群のそれぞれは、それぞれが所定の規格に基づき構成された４個のチャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を介してブリッジチップＢＣに接続されている。具体的には、メモリチップＣＰ１－１～ＣＰ１－４は、チャネルＣＨ１に接続されている。メモリチップＣＰ２－１～ＣＰ２－４は、チャネルＣＨ２に接続されている。メモリチップＣＰ３－１～ＣＰ３－４は、チャネルＣＨ３に接続されている。メモリチップＣＰ４－１～ＣＰ４－４は、チャネルＣＨ４に接続されている。メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４のそれぞれがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。

以降、メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４，ＣＰ３－１～ＣＰ３－４，ＣＰ４－１～ＣＰ４－４のそれぞれを、メモリチップＣＰと表記する場合がある。メモリチップＣＰ１－１～ＣＰ１－４のそれぞれを、メモリチップＣＰ１と表記する場合がある。メモリチップＣＰ２－１～ＣＰ２－４のそれぞれを、メモリチップＣＰ２と表記する場合がある。メモリチップＣＰ３－１～ＣＰ３－４のそれぞれを、メモリチップＣＰ３と表記する場合がある。メモリチップＣＰ４－１～ＣＰ４－４のそれぞれを、メモリチップＣＰ４と表記する場合がある。

半導体記憶装置１が備えるメモリチップＣＰの数は１６個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するチャネルの数は４個に限定されない。

以降、各メモリチップＣＰはＮＡＮＤ型のフラッシュメモリであり、所定の規格はトグルＤＤＲ規格であることとする。

ブリッジチップＢＣは、外部端子群１０およびチャネルＣＨ０を介してホストＨＡに電気的に接続されている。

チャネルＣＨ０は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、レディービジー信号Ｒ／Ｂｎを転送する信号線、所定のバス幅（ここでは一例として８ビット幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線、を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎは、ブリッジチップＢＣを制御するためのコマンドが送信される際にアクティブ化される信号である。ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間においては、当該期間に受信した信号（即ちコマンド、アドレス、およびデータ）を、自身に宛てた信号として解釈する。さらに、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間においては、ホストＨＡから受信した信号を何れのメモリチップＣＰにも転送しない。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間においては、ホストＨＡから受信した信号をアクセス対象のメモリチップＣＰに転送する。

チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥｎ／ＲＥは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥｎ／ＲＥは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎは、コマンドの受信を待機している状態であるレディー状態（Ｒｙ）であるかコマンドを受信しても実行できない状態であるビジー状態（Ｂｙ）であるかを示す信号である。チャネルＣＨ０で転送されるレディービジー信号Ｒ／Ｂｎは、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤー接続などによって生成される。なお、チャネルＣＨ０で転送されるレディービジー信号Ｒ／Ｂｎはこれに限定されない。例えば、チャネルＣＨ０は、チャネルＣＨ１にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿１を転送する信号線と、チャネルＣＨ２にかかるレディービジー信号Ｒ／Ｂｎであるレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線と、を含んでいてもよい。

以降、ブリッジチップＢＣが、ホストＨＡから受信した信号のメモリチップＣＰへの転送を遮断して、当該信号をブリッジチップＢＣに対する信号として解釈する、動作モードを、ブリッジ制御モードと表記する。また、ホストＨＡから受信した信号をメモリチップＣＰへ転送する動作モードを、非ブリッジ制御モードと表記する。

チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のそれぞれは、ホストＨＡとブリッジチップＢＣとの間で送受信される信号群のうちの、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを除く信号群と同種の信号群を送受信できる。即ち、チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、レディービジー信号Ｒ／Ｂｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線、を備える。

なお、図１では、チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のうちのチャネルＣＨ１を構成する信号線群の詳細を図示し、チャネルＣＨ２，ＣＨ３，ＣＨ４を構成する信号線群の詳細は省略されている。

以降では、説明を簡単にするために、データストローブ信号ＤＱＳ／ＤＱＳｎに関しては、データストローブ信号ＤＱＳｎの説明を省略して、データストローブ信号ＤＱＳについてのみ説明する。また、リードイネーブル信号ＲＥｎ／ＲＥに関しては、リードイネーブル信号ＲＥｎの説明を省略して、リードイネーブル信号ＲＥについてのみ説明する。

また、以降では、チャネルＣＨ０を、ホスト側チャネルと表記し、チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のそれぞれを、ＮＡＮＤ側チャネル、と表記することがある。ホスト側チャネルは、第１チャネルの一例である。各ＮＡＮＤ側チャネルは第２チャネルの一例である。

また、以降では、ＮＡＮＤ側チャネルを転送される信号に＃Ｘを付す。ただし、Ｘはチャネルの番号に対応する数値であり、１以上かつＭ以下の数値である。例えば、チャネルＣＨ２を転送されるデータ信号ＤＱ［７：０］を、データ信号ＤＱ＃２［７：０］と表記する。

ホストＨＡとブリッジチップＢＣとの間では、ホスト側チャネルを介したデータ転送が実行される。ブリッジチップＢＣと１６個のメモリチップＣＰの群との間では、１以上のＮＡＮＤ側チャネルを介したデータ転送が実行される。データ転送は、ホストＨＡから１以上のメモリチップＣＰの向きのデータ転送と、１以上のメモリチップＣＰからホストＨＡの向きのデータ転送と、を含む。前者のデータ転送の動作を、ライト動作と表記する。後者のデータ転送の動作を、リード動作と表記する。

ブリッジチップＢＣは、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してデータを受信した場合、当該データをＮ個に分割して、分割によって生成されたＮ個のデータのそれぞれをＮ個のＮＡＮＤ側チャネルのそれぞれを介して並列にメモリチップＣＰの群に送信する。Ｎは、２以上かつＭ（ここではＭは４）以下の自然数である。また、ブリッジチップＢＣは、Ｍ個のＮＡＮＤ側チャネルのうちのＮ個のＮＡＮＤ側チャネルからＮ個のデータを並列に受信した場合、Ｎ個のデータを１個のデータに結合し、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してホストＨＡに送信する。

ブリッジチップＢＣは、第１インタフェース１０１と、４個の第２インタフェース１０２と、コントローラ１０３と、を備える。

第１インタフェース１０１は、ホストＨＡに対してチャネルＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。

４個の第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１に対してチャネルＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。４個の第２インタフェース１０２のうちの第２インタフェース１０２－２は、４個のメモリチップＣＰ２に対してチャネルＣＨ２を介した電気信号の送受信を行うＰＨＹ回路である。４個の第２インタフェース１０２のうちの第２インタフェース１０２－３は、４個のメモリチップＣＰ３に対してチャネルＣＨ３を介した電気信号の送受信を行うＰＨＹ回路である。４個の第２インタフェース１０２のうちの第２インタフェース１０２－４は、４個のメモリチップＣＰ４に対してチャネルＣＨ４を介した電気信号の送受信を行うＰＨＹ回路である。

コントローラ１０３は、第１インタフェース１０１と、４個の第２インタフェース１０２と、の間に配されている。コントローラ１０３は、第１インタフェース１０１と、４個の第２インタフェース１０２と、の間の信号の授受を制御する。

コントローラ１０３は、コマンドデコーダ１１１、分割・結合回路１１２、マスク回路１１３、レジスタ１１４、およびマルチプレクサ（ＭＵＸ）１１５を有する。

コマンドデコーダ１１１は、ホストＨＡからチャネルＣＨ０を介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。

コマンドがデータ転送のコマンドである場合、コマンドデコーダ１１１は、当該コマンドとともに受けたアドレスに基づき、４個のＮＡＮＤ側チャネルのうちの１以上のＮＡＮＤ側チャネルをデータ転送の経路として選択する。

マルチプレクサ１１５は、コマンドデコーダ１１１によるデータ転送の経路の選択に基づき、４個の第２インタフェース１０２のうちから１以上の第２インタフェース１０２をデータ転送の経路の切り替えを実行する。

マスク回路１１３は、メモリチップＣＰへの信号の供給をブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに応じて遮断することができる回路である。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ状態にある期間には、マスク回路１１３は、メモリチップＣＰへの信号の供給を遮断する。ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎが非アクティブ状態にある期間には、マスク回路１１３は、メモリチップＣＰへの信号を透過する。つまり、マスク回路１１３は、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに基づき、ブリッジ制御モードと非ブリッジ制御モードとの間の切り替えを実現する。

分割・結合回路１１２は、ライト動作の際、ホストＨＡからチャネルＣＨ０を介して受信したデータを、Ｎ個に分割する。分割された後のＮ個のデータは、それぞれ異なるチャネルを介してＮ個のメモリチップＣＰに並列に送られる。このとき、分割・結合回路１１２は、分割された後のＮ個のデータのそれぞれの転送レートを、分割前の転送レートの１／Ｎにすることで、Ｎ個のデータのそれぞれの転送レートをＮＡＮＤ側チャネルあたりの転送レートと等しくする。

また、分割・結合回路１１２は、リード動作の際、Ｎ個のそれぞれ異なるチャネルを介してＮ個のメモリチップＣＰから並列に受信したデータを結合する。結合されたデータは、チャネルＣＨ０を介してホストＨＡに送られる。このとき、分割・結合回路１１２は、結合されたデータの転送レートを、受信したＮ個のデータのそれぞれの転送レートのＮ倍にすることで、結合されたデータの転送レートをＮＡＮＤ側チャネルあたりの転送レートのＮ倍と等しくする。

これによって、分割・結合回路１１２は、ホストＨＡとブリッジチップＢＣとの間の転送レートを、ブリッジチップＢＣと複数のメモリチップＣＰとの間のチャネル単位の転送レートのＮ倍とすることができる。

転送レートは、バス幅と周波数との乗算によって決まる。図１に示される例では、ホスト側チャネルが含むデータ信号ＤＱ［７：０］を転送する信号線のバス幅およびＮＡＮＤ側チャネルが含むデータ信号ＤＱ［７：０］を転送する信号線のバス幅は、ともに８ビットである。よって、ホスト側チャネルの転送周波数がＮＡＮＤ側チャネルの転送周波数のＮ倍にされることで、ホスト側チャネルの転送レートは、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍にされる。

以降、ホスト側チャネルのバス幅は、ホスト側チャネルが含むデータ信号ＤＱを転送する信号線のバス幅をいう。ＮＡＮＤ側チャネルのバス幅は、１つのＮＡＮＤ側チャネルが含むデータ信号ＤＱを転送する信号線のバス幅をいう。図１に示される例では、ホスト側チャネルのバス幅およびＮＡＮＤ側チャネルのバス幅はともに８ビットである。

なお、ホスト側チャネルにおける転送レートは、ホストＨＡによって制御される。つまり、ライト動作の際には、ホストＨＡは、ＮＡＮＤ側チャネルのデータ転送の周波数のＮ倍の周波数でデータをブリッジチップＢＣへ転送する。また、リード動作の際には、ホストＨＡは、ブリッジチップＢＣに、ＮＡＮＤ側チャネルのデータ転送の周波数のＮ倍の周波数でデータを自身へ転送させる。

レジスタ１１４は、ブリッジチップＢＣの動作を制御するための各種情報が書き込まれるメモリである。実施形態では、レジスタ１１４には、特に、速度倍率設定値１１６が書き込まれる。速度倍率設定値１１６は、ＮＡＮＤ側チャネルの転送レートに対するホスト側チャネルの転送レートの倍率の設定値である。即ち、速度倍率設定値１１６は、上述した「Ｎ」の設定値である。つまり、ブリッジチップＢＣは、「Ｎ」が可変に構成されている。速度倍率設定値１１６としては、２以上かつＭ以下の値だけでなく、「１」が設定され得る。

図２は、速度倍率設定値１１６が「１」である場合の第１の実施形態にかかるブリッジチップＢＣによるデータ転送を説明する図である。なお、本図以降の説明では、ＮＡＮＤ側チャネルの転送レートをＲ［Ｇｂｐｓ］と表記する。

速度倍率設定値１１６が「１」である場合、ブリッジチップＢＣは、ホスト側チャネル（即ちチャネルＣＨ０）と、１つのＮＡＮＤ側チャネルと、の間のデータ転送を行う。図２に示される例では、当該１つのＮＡＮＤ側チャネルはチャネルＣＨ１であることとしている。

ライト動作では、分割・結合回路１１２は、ＮＡＮＤ側チャネルの転送レートと同じＲ［Ｇｂｐｓ］の転送レートでホスト側チャネルおよび第１インタフェース１０１を経由してデータを受信し、当該受信したデータを、転送レートを変更せずに出力する。分割・結合回路１１２から出力されたデータは、マルチプレクサ１１５、第２インタフェース１０２－１、およびチャネルＣＨ１を経由してあて先のメモリチップＣＰに送られる。

リード動作では、分割・結合回路１１２は、チャネルＣＨ１、第２インタフェース１０２－１、およびマルチプレクサ１１５を経由してＲ［Ｇｂｐｓ］の転送レートでデータを受信し、当該受信したデータを、転送レートを変更せずに出力する。分割・結合回路１１２から出力されたデータは、第１インタフェース１０１およびチャネルＣＨ０を経由してホストＨＡに送られる。

このように、速度倍率設定値１１６が「１」である場合、ホスト側チャネルでは、Ｒ［Ｇｂｐｓ］でのデータ転送が実行される。つまり、ＮＡＮＤ側チャネルにおける転送レートを基準とすると、ホスト側チャネルでは、１倍速の転送レートでデータが転送される。

図３は、速度倍率設定値１１６が「２」である場合の第１の実施形態にかかるブリッジチップＢＣによるデータ転送を説明する図である。

速度倍率設定値１１６が「２」である場合、ブリッジチップＢＣは、ホスト側チャネル（即ちチャネルＣＨ０）と、２つのＮＡＮＤ側チャネルと、の間でデータを転送する。図３に示される例では、当該２つのＮＡＮＤ側チャネルは、チャネルＣＨ１およびチャネルＣＨ３であることとしている。

ライト動作では、分割・結合回路１１２は、ＮＡＮＤ側チャネルの転送レートの２倍である２Ｒ［Ｇｂｐｓ］の転送レートでホスト側チャネルおよび第１インタフェース１０１を経由してデータを受信し、当該受信したデータを、２つに分割する。そして、分割・結合回路１１２は、分割された２つのデータのそれぞれを、受信時の１／２の転送レートであるＲ［Ｇｂｐｓ］の転送レートで出力する。分割・結合回路１１２から出力された２つのデータのうちの１つは、マルチプレクサ１１５、第２インタフェース１０２－１、およびチャネルＣＨ１を経由してあて先のメモリチップＣＰに送られる。分割・結合回路１１２から出力された２つのデータのうちの他の１つは、マルチプレクサ１１５、第２インタフェース１０２－３、およびチャネルＣＨ３を経由して別のあて先のメモリチップＣＰに送られる。

リード動作では、分割・結合回路１１２は、チャネルＣＨ１、第２インタフェース１０２－１、およびマルチプレクサ１１５を介してＲ［Ｇｂｐｓ］の転送レートでデータを受信するとともに、チャネルＣＨ３、第２インタフェース１０２－３、およびマルチプレクサ１１５を介してＲ［Ｇｂｐｓ］の転送レートでデータを受信する。分割・結合回路１１２は、受信した２つのデータを１つに結合し、結合されたデータをＮＡＮＤ側チャネルの転送レートの２倍である２Ｒ［Ｇｂｐｓ］の転送レートで出力する。分割・結合回路１１２から出力されたデータは、第１インタフェース１０１およびチャネルＣＨ０を経由してホストＨＡに送られる。

このように、速度倍率設定値１１６が「２」である場合、ブリッジチップＢＣは、ホストＨＡと１つのメモリチップＣＰとの間のデータ転送と、ホストＨＡと別の１つのメモリチップＣＰとの間のデータ転送と、の２系統のデータ転送を同時に実行することができる。そして、ＮＡＮＤ側チャネルにおける転送レートを基準とすると、ホスト側チャネルでは、２倍速の転送レートでデータが転送される。

図４は、速度倍率設定値１１６が「４」である場合の第１の実施形態にかかるブリッジチップＢＣによるデータ転送を説明する図である。

速度倍率設定値１１６が「４」である場合、ブリッジチップＢＣは、ホスト側チャネル（即ちチャネルＣＨ０）と、４つのＮＡＮＤ側チャネルと、の間でデータを転送する。図４に示される例では、当該４つのＮＡＮＤ側チャネルはチャネルＣＨ１，ＣＨ２，ＣＨ３，およびＣＨ４である。

ライト動作では、分割・結合回路１１２は、ＮＡＮＤ側チャネルの転送レートの４倍である４Ｒ［Ｇｂｐｓ］の転送レートでホスト側チャネルおよび第１インタフェース１０１を経由してデータを受信し、当該受信したデータを、４つに分割する。そして、分割・結合回路１１２は、分割された４つのデータのそれぞれを、受信時の１／４の転送レートであるＲ［Ｇｂｐｓ］の転送レートで出力する。分割・結合回路１１２から出力された４つのデータのうちの１つは、マルチプレクサ１１５、第２インタフェース１０２－１、およびチャネルＣＨ１を介してあて先のメモリチップＣＰにＲ［Ｇｂｐｓ］の転送レートで送信される。分割・結合回路１１２から出力された４つのデータのうちの別の１つは、マルチプレクサ１１５、第２インタフェース１０２－２、およびチャネルＣＨ２を介してあて先のメモリチップＣＰにＲ［Ｇｂｐｓ］の転送レートで送信される。分割・結合回路１１２から出力された４つのデータのうちのさらに別の１つは、マルチプレクサ１１５、第２インタフェース１０２－３、およびチャネルＣＨ３を介してあて先のメモリチップＣＰにＲ［Ｇｂｐｓ］の転送レートで送信される。分割・結合回路１１２から出力された４つのデータのうちの残りの１つは、マルチプレクサ１１５、第２インタフェース１０２－４、およびチャネルＣＨ４を介してあて先のメモリチップＣＰにＲ［Ｇｂｐｓ］の転送レートで送信される。

リード動作では、分割・結合回路１１２は、チャネルＣＨ１、第２インタフェース１０２－１、およびマルチプレクサ１１５を介したデータのＲ［Ｇｂｐｓ］の転送レートでの受信と、チャネルＣＨ２、第２インタフェース１０２－２、およびマルチプレクサ１１５を経由したデータのＲ［Ｇｂｐｓ］の転送レートでの受信と、チャネルＣＨ３、第２インタフェース１０２－３、およびマルチプレクサ１１５を経由したデータのＲ［Ｇｂｐｓ］の転送レートでの受信と、チャネルＣＨ４、第２インタフェース１０２－４、およびマルチプレクサ１１５を経由したデータのＲ［Ｇｂｐｓ］の転送レートでの受信と、を並列に実行することができる。分割・結合回路１１２は、並列に受信した４つのデータを１つに結合し、結合されたデータをＮＡＮＤ側チャネルの転送レートの４倍の転送レートである４Ｒ［Ｇｂｐｓ］の転送レートで出力する。分割・結合回路１１２から出力されたデータは、第１インタフェース１０１およびチャネルＣＨ０を経由してホストＨＡに送られる。

このように、速度倍率設定値１１６が「４」である場合、ブリッジチップＢＣは、それぞれホストＨＡに対する相手のメモリチップＣＰが異なる４系統のデータ転送を同時に実行することができる。そして、ＮＡＮＤ側チャネルにおける転送レートを基準とすると、ホスト側チャネルでは、４倍速の転送レートでデータが転送される。

なお、ここでは、速度倍率設定値１１６として、「１」、「２」、および「４」のそれぞれが設定されるケースについて説明した。速度倍率設定値１１６として、「３」が設定されてもよい。その場合には、分割・結合回路１１２は、ホストＨＡから受信したデータを３つに分割したり、３つのＮＡＮＤ側チャネルから並列に受信したデータを１つに結合したりする。

このように、分割・結合回路１１２は、ホストＨＡから受信したデータを速度倍率設定値１１６が示す数に分割したり、速度倍率設定値１１６が示す数のＮＡＮＤ側チャネルを経由して受信した速度倍率設定値１１６が示す数のデータを結合したりする。そして、分割・結合回路１１２は、速度倍率設定値１１６に応じた倍率の転送レートでホスト側チャネルを経由したデータ転送を実行する。

図５は、第１の実施形態の分割・結合回路１１２によるデータの分割方法を説明するための模式的な図である。本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１およびチャネルＣＨ３がデータ転送の経路として選択された場合を例に挙げて説明する。

ブリッジチップＢＣは、ホストＨＡから８ビットのバス幅を有するチャネルＣＨ０を介してデータを受信し、当該データは分割・結合回路１１２に入力される。よって、ホストＨＡからのデータは、８ビット（即ち１バイト）単位で分割・結合回路１１２に入力される。図５において、データＤＹ（Ｙは０以上の整数）は、ホスト側チャネルの転送の単位のサイズ、即ちチャネルＣＨ０のバス幅のサイズ（即ちここでは１バイト）、の転送データである。データＤ０、データＤ１、データＤ２、データＤ３、データＤ４、およびデータＤ５のデータ列をホスト側チャネルから受信したとき、分割・結合回路１１２は、データＤ０、データＤ１、データＤ２、データＤ３、データＤ４、およびデータＤ５を、ホスト側チャネルの転送の単位、即ちデータＤＹの単位で、２つの経路に交互に振り分ける。これによって、分割・結合回路１１２は、データＤ０、データＤ２、およびデータＤ４のデータ列を一方の経路に出力し、データＤ１、データＤ３、およびデータＤ５のデータ列を他方の経路に出力する。

なお、分割・結合回路１１２から出力されたデータＤ０、データＤ２、およびデータＤ４のデータ列は、マルチプレクサ１１５および第２インタフェース１０２を経由して１つのＮＡＮＤ側チャネル（この例ではチャネルＣＨ１）にデータ信号ＤＱ＃１［７：０］として入力される。また、データＤ１、データＤ３、およびデータＤ５のデータ列は、マルチプレクサ１１５および第２インタフェース１０２を経由して別の１つのＮＡＮＤ側チャネル（この例ではチャネルＣＨ３）にデータ信号ＤＱ＃３［７：０］として入力される。ホスト側チャネルから入力されるデータ信号ＤＱ［７：０］の転送レートと、ＮＡＮＤ側チャネルに出力されるデータ信号ＤＱ＃１［７：０］およびデータ信号ＤＱ＃３［７：０］の合計の転送レートと、を等しくするために、分割・結合回路１１２は、データ信号ＤＱ＃１［７：０］およびデータ信号ＤＱ＃３［７：０］のそれぞれの転送周波数を、ホスト側チャネルから入力された１つのデータ信号ＤＱ［７：０］の転送周波数の１／２にする。

このように、分割・結合回路１１２は、ホスト側チャネルから受信したデータを、転送の単位（この例では１バイト単位）で２つの経路に順に振り分けることによって、ホスト側チャネルから受信したデータを２つに分割する。

なお、速度倍率設定値１１６が「３」以上であっても、分割・結合回路１１２は、上記と同様に、ホスト側チャネルから受信したデータを、転送の単位（この例では１バイト単位）で速度倍率設定値１１６が示す数の経路に順に振り分ける。これによって、分割・結合回路１１２は、ホスト側チャネルから受信したデータを速度倍率設定値１１６が示す数に分割することができる。

速度倍率設定値１１６として「２」、「３」、および「４」のいずれが設定されても対応できるように、分割・結合回路１１２は、例えば、ホスト側チャネルを経由して受信したデータを２つに分割するための部分回路と、ホスト側チャネルを経由して受信したデータを３つに分割するための部分回路と、ホスト側チャネルを経由して受信したデータを４つに分割するための部分回路と、を備え得る。

一例として、分割・結合回路１１２に具備されるホスト側チャネルを経由して受信したデータを２つに分割するための部分回路２０１の構成の一例を図６に示す。本図に示される例によれば、部分回路２０１は、１／２分周器ＤＩＶ１と、４つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４と、２つのセレクタＳＥＬ１，ＳＥＬ２と、を備える。

１／２分周器ＤＩＶ１のクロック入力端子、フリップフロップＦＦ１のクロック入力端子、およびフリップフロップＦＦ２のクロック入力端子には、ある周波数を有するクロック信号が共通入力される。図６の説明において、このクロック信号を、入力クロックと表記する。入力クロックは、ホストＨＡから入力されるストローブ信号（データストローブ信号ＤＱＳまたはリードイネーブル信号ＲＥｎ）に基づいて生成されたものであってもよいし、コントローラ１０３の内部で生成されたクロック信号であってもよい。当該入力クロックの周波数は、Ｒ［ＧＨｚ］とする。

１／２分周器ＤＩＶ１は、入力クロック信号を１／２分周したクロック信号を出力する。図６の説明において、１／２分周器ＤＩＶ１が出力するクロック信号を、分周クロックと表記する。分周クロックは、セレクタＳＥＬ１の選択信号入力端子、セレクタＳＥＬ２の選択信号入力端子、フリップフロップＦＦ３のクロック入力端子、およびフリップフロップＦＦ４のクロック入力端子に共通入力される。

ホスト側チャネルから２Ｒ［Ｇｂｐｓ］の転送レートで受信したデータ信号ＤＱ［７：０］は、フリップフロップＦＦ１のＤ入力端子に入力される。フリップフロップＦＦ１のＱ出力端子は、フリップフロップＦＦ２のＤ入力端子に接続される。よって、フリップフロップＦＦ２は、フリップフロップＦＦ１が取り込んだデータＤＹを、フリップフロップＦＦ１の取得タイミングよりも入力クロック信号の１クロック分だけ遅延したタイミングで取り込むことができる。

フリップフロップＦＦ１のＱ出力端子は、さらに、セレクタＳＥＬ１が備える２つの入力端子のうちの１つに接続される。フリップフロップＦＦ２のＱ出力端子は、セレクタＳＥＬ２が備える２つの入力端子のうちの１つに接続される。

セレクタＳＥＬ１の出力端子は、フリップフロップＦＦ３のＤ入力端子に接続される。フリップフロップＦＦ３のＱ出力端子は、セレクタＳＥＬ１の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ１は、分周クロックが「０」を表す場合、フリップフロップＦＦ１のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ１は、分周クロックが「１」を表す場合、フリップフロップＦＦ３のＱ出力端子から入力された信号を出力する。

セレクタＳＥＬ２の出力端子は、フリップフロップＦＦ４のＤ入力端子に接続される。フリップフロップＦＦ４のＱ出力端子は、セレクタＳＥＬ２の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ２は、分周クロックが「０」を表す場合、フリップフロップＦＦ４のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ２は、分周クロックが「１」を表す場合、フリップフロップＦＦ２のＱ出力端子から入力された信号を出力する。

部分回路２０１は、上記のように構成されたことにより、ホスト側チャネルから入力されたデータ信号ＤＱ［７：０］を、ホスト側チャネルの転送の単位で２つに振り分けて分割する。部分回路２０１は、分割によって生成された２つのデータのうちの１つをフリップフロップＦＦ３のＱ出力端子からＲ［Ｇｂｐｓ］の転送レートで出力し、当該２つのデータのうちの他の１つをフリップフロップＦＦ４のＱ出力端子からＲ［Ｇｂｐｓ］の転送レートで出力することができる。フリップフロップＦＦ３のＱ出力端子から出力されたデータは、例えばチャネルＣＨ１にデータ信号ＤＱ＃１［７：０］として送られる。フリップフロップＦＦ４のＱ出力端子から出力されたデータは、例えばチャネルＣＨ３にデータ信号ＤＱ＃３［７：０］として送られる。

図７は、第１の実施形態の分割・結合回路１１２によるデータの結合方法を説明するための模式的な図である。本図でも、速度倍率設定値１１６が「２」であり、チャネルＣＨ１およびチャネルＣＨ３がデータ転送の経路として選択された場合を例に挙げて説明する。

図７は、ブリッジチップＢＣが、チャネルＣＨ１からデータＤ１０、データＤ１１、およびデータ１２のデータ列をデータ信号ＤＱ＃１［７：０］としてＲ［Ｇｐｂｓ］の転送レートで受信し、これと並行して、チャネルＣＨ３からデータＤ２０、データＤ２１、およびデータＤ２２のデータ列をデータ信号ＤＱ＃３［７：０］としてＲ［Ｇｐｂｓ］の転送レートで受信した場合の例示である。この例では、分割・結合回路１１２は、これらの２つのデータ列からホスト側チャネルの転送の単位、即ちこの例では１バイトのデータＤＹの単位で交互に１つずつ取得して、取得したデータＤＹを取得した順で順次結合する。これによって、分割・結合回路１１２は、データＤ１０、データＤ２０、データＤ１１、データＤ２１、データＤ１２、およびデータＤ２２がこの順で並んだデータ列を生成する。そして、分割・結合回路１１２は、生成したデータＤ１０、データＤ２０、データＤ１１、データＤ２１、データＤ１２、およびデータＤ２２のデータ列を出力する。

分割・結合回路１１２は、２つのデータ列が入力されたときの転送周波数の２倍の周波数で、結合された１つのデータ列を出力する。結合された１つのデータ列は、ホスト側チャネルを介してホストＨＡにデータ信号ＤＱ［７：０］として転送される。

なお、速度倍率設定値１１６が「３」以上であっても、分割・結合回路１１２は、上記と同様に、速度倍率設定値１１６が示す数のデータ列から、ホスト側チャネルの転送の単位（この例では１バイト単位）で順に取得して取得順に結合することによって、１つのデータ列を生成し得る。

例えば、速度倍率設定値１１６として「２」、「３」、および「４」のいずれが設定されても対応できるように、分割・結合回路１１２は、それぞれ異なるＮＡＮＤ側チャネルから受信した２つのデータを結合するための部分回路と、それぞれ異なるＮＡＮＤ側チャネルから受信した３つのデータを結合するための部分回路と、それぞれ異なるＮＡＮＤ側チャネルから受信した４つのデータを結合するための部分回路と、を備え得る。

一例として、分割・結合回路１１２に具備される、それぞれ異なるＮＡＮＤ側チャネルから受信した２つのデータを結合するための部分回路２０２の構成の一例を図８に示す。本図に示される例によれば、部分回路２０２は、１／２分周器ＤＩＶ２と、３つのフリップフロップＦＦ５，ＦＦ６，ＦＦ７と、１つのセレクタＳＥＬ３と、を備える。

１／２分周器ＤＩＶ２のクロック入力端子およびフリップフロップＦＦ５のクロック入力端子には、ある周波数を有するクロック信号が共通入力される。図８の説明において、このクロック信号を、入力クロックと表記する。入力クロックは、ホストＨＡから入力されるストローブ信号（データストローブ信号ＤＱＳまたはリードイネーブル信号ＲＥｎ）に基づいて生成されたものであってもよいし、コントローラ１０３の内部で生成されたクロック信号であってもよい。当該入力クロックの周波数は、Ｒ［ＧＨｚ］とする。

１／２分周器ＤＩＶ２は、入力クロック信号を１／２分周したクロック信号を出力する。図８の説明において、１／２分周器ＤＩＶ２が出力するクロック信号を、分周クロックと表記する。分周クロックは、セレクタＳＥＬ３の選択信号入力端子、フリップフロップＦＦ６のクロック入力端子、およびフリップフロップＦＦ７のクロック入力端子に共通入力される。

フリップフロップＦＦ６のＤ入力端子には、チャネルＣＨ１からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃１［７：０］が入力される。フリップフロップＦＦ７のＤ入力端子には、チャネルＣＨ３からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃３［７：０］が入力される。フリップフロップＦＦ６のＱ出力端子は、セレクタＳＥＬ３の２つの入力端子のうちの１つに接続される。フリップフロップＦＦ７のＱ出力端子は、セレクタＳＥＬ３の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ３は、分周クロックが「０」を表す場合、フリップフロップＦＦ６のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ３は、分周クロックが「１」を表す場合、フリップフロップＦＦ７のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ３から出力された信号は、フリップフロップＦＦ５のＤ入力端子に入力される。

部分回路２０２は、上記のように構成されたことにより、チャネルＣＨ１からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃１［７：０］と、チャネルＣＨ３からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃３［７：０］と、をホスト側チャネルの転送の単位毎に交互に順に取得して結合し、結合によって生成されたデータをフリップフロックＦＦ５のＱ出力端子から２Ｒ［Ｇｐｂｓ］の転送レートで出力することができる。フリップフロックＦＦ５のＱ出力端子から出力されたデータは、ホスト側チャネルに送られる。

続いて、第１の実施形態にかかるメモリシステムＳＹＳの動作を説明する。

図９は、第１の実施形態にかかる速度倍率設定値１１６を設定する動作の一例を示すフローチャートである。

まず、ホストＨＡは、チップイネーブル信号ＣＥｎをアクティブ化する（Ｓ１０１）。そして、ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎをアクティブ化する（Ｓ１０２）。

ブリッジチップＢＣは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎがアクティブ化されたことによって、非ブリッジ制御モードからブリッジ制御モードに遷移する（Ｓ１０３）。

ホストＨＡは、ブリッジチップＢＣ内のレジスタ１１４に、速度倍率設定値１１６を設定する（Ｓ１０４）。

例えば、ホストＨＡは、セットフィーチャコマンドを送信することによって、ブリッジチップＢＣ内のレジスタ１１４に速度倍率設定値１１６を設定することができる。ブリッジチップＢＣは、ブリッジ制御モードの状態でセットフィーチャコマンドを受信すると、当該セットフィーチャコマンドを何れのメモリチップＣＰにも転送せずに実行する。ホストＨＡは、セットフィーチャコマンドとともに速度倍率設定値１１６を送信すれば、ブリッジチップＢＣでは、コマンドデコーダ１１１は、当該セットフィーチャコマンドに応じて、速度倍率設定値１１６をレジスタ１１４に格納する。

または、ホストＨＡは、独自のコマンドを用いて速度倍率設定値１１６を設定することができる。ブリッジ制御モードの状態のブリッジチップＢＣは、何れのコマンドもメモリチップＣＰに転送しない。よって、ホストＨＡのベンダーは、ブリッジ制御モードの状態のブリッジチップＢＣが実行可能な独自のコマンドを定義することができる。ベンダーは、ブリッジチップＢＣのレジスタ１１４に速度倍率設定値１１６を格納するための独自のコマンドを定義すれば、ホストＨＡは、当該独自のコマンドを用いて速度倍率設定値１１６を設定することが可能である。

速度倍率設定値１１６としては、ブリッジチップＢＣに接続されたＮＡＮＤ側チャネルの数以下の値が設定可能である。ここでは一例として、ホストＨＡは、速度倍率設定値１１６として、「１」、「２」、または「４」を設定することができる。

速度倍率設定値１１６の設定が完了すると、ホストＨＡは、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを非アクティブ化する（Ｓ１０５）。これによって、ブリッジチップＢＣは、ブリッジ制御モードから非ブリッジ制御モードに遷移する（Ｓ１０６）。続いて、ホストＨＡは、チップイネーブル信号ＣＥｎを非アクティブ化する（Ｓ１０７）。そして、速度倍率設定値１１６を設定する動作が完了する。

なお、図９に示された一連の動作は、任意のタイミングで実行され得る。図９に示された一連の動作は、速度倍率設定値１１６をメモリシステムＳＹＳの起動の後に最初に設定する場合のみならず、いったん速度倍率設定値１１６が設定された後に速度倍率設定値１１６を変更する際にも実行される。

図１０は、第１の実施形態のメモリシステムＳＹＳによるライト動作における各種信号の波形を示すタイミングチャートである。なお、本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１に接続された或るメモリチップＣＰ１と、チャネルＣＨ３に接続された或るメモリチップＣＰ３と、がライトの対象であることとする。また、本図に示される一連の動作は、ブリッジチップＢＣが非ブリッジ制御モードに維持された状態で実行される。本図には、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎの図示が省略されている。

ライト動作の開始にあたっては、ホストＨＡは、チップイネーブル信号ＣＥｎがアクティブ化された状態で、データ入力コマンドを送信する（Ｓ２０１）。具体的には、ホストＨＡは、ページ種別を表すコマンド値Ｃ１、ライトデータの送信を予告するコマンド値Ｃ２、およびライト位置を表すアドレス値ＡＤＲをこの順で送信する。

なお、この例では、各メモリチップＣＰは、１つのワード線あたり複数ページのデータの格納が可能に構成されている。ページ種別は、１つのワード線に格納される複数ページの何れかを示す。例えば、１つのワードラインに３ページのデータが格納される方式では、当該３ページのそれぞれは、アッパーページ、ミドルページ、ロワーページ、と称される。コマンドＣ１は、例えば、アッパーページ、ミドルページ、およびロワーページのうちの何れかを示す。

また、１つのワードラインに複数のページのデータが格納される方式では、同一のワードラインにライトされる全てのページの分のデータがメモリチップＣＰに入力された後、当該メモリチップＣＰは、当該ワードラインへのデータのライトを実行する。そのような場合、ホストＨＡによるデータ入力コマンドおよびライトデータの送信は、１つのワードラインに格納される全ページのデータの分だけ繰り返し実行される。図１０は、複数回繰り返されるホストＨＡによるデータ入力コマンドおよびライトデータの送信のうちの、最後に実行される処理を示している。

コマンド値Ｃ１およびコマンド値Ｃ２の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。アドレス値ＡＤＲの送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。

ブリッジチップＢＣは、データ入力コマンドを受信すると、受信したデータ入力コマンドをチャネルＣＨ１およびチャネルＣＨ３を介して２つのメモリチップＣＰに並列に転送する（Ｓ２０２，Ｓ２０３）。

ホストＨＡは、データ入力コマンドの送信が終わると、ライトデータの送信を行う（Ｓ２０４）。ここで、ホストＨＡは、１つのＮＡＮＤ側チャネルの転送周波数の２倍の周波数でライトデータの送信を行う。なお、ライトデータの送信の際には、ホストＨＡは、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルを行う。

ブリッジチップＢＣがホストＨＡからライトデータを受信すると、受信したライトデータを部分回路２０１が１バイトごとに２つに振り分けることによって、受信したライトデータを２つのライトデータに分割する。ブリッジチップＢＣは、当該２つのライトデータのうちの１つを、チャネルＣＨ１を介してチャネルＣＨ１に接続されたライトの対象のメモリチップＣＰ１に送信する（Ｓ２０５）。また、ブリッジチップＢＣは、当該２つのライトデータのうちの他の１つを、チャネルＣＨ３を介してチャネルＣＨ３に接続されたライトの対象のメモリチップＣＰ３に送信する（Ｓ２０６）。例えば本図において、Ｓ２０４によってホスト側チャネルから受信したライトデータのうちの斜線ハッチングが施されていないデータは、チャネルＣＨ１に転送され、斜線ハッチングが施されたデータは、チャネルＣＨ３に転送される。なお、Ｓ２０５およびＳ２０６では、ブリッジチップＢＣは、Ｓ２０４によって受信したライトデータの転送周波数の半分の転送周波数で分割後のライトデータを転送する。ブリッジチップＢＣは、Ｓ２０５とＳ２０６の動作を、並列に実行する。

続いて、ホストＨＡは、ライトの開始を指示するコマンド値Ｃ３を送信する（Ｓ２０７）。コマンド値Ｃ３の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。

ブリッジチップＢＣは、コマンド値Ｃ３を受信すると、受信したコマンド値Ｃ３を２つのライトの対象のメモリチップＣＰ１，ＣＰ３に並列に転送する（Ｓ２０８，Ｓ２０９）。当該２つのメモリチップＣＰ１，ＣＰ３のそれぞれは、コマンド値Ｃ３を受信すると、自身が有するワードラインを制御してライトデータの書き込みを行う。

図１１は、第１の実施形態のメモリシステムＳＹＳによるリード動作における各種信号の波形を示すタイミングチャートである。なお、本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１に接続された或るメモリチップＣＰ１と、チャネルＣＨ３に接続された或るメモリチップＣＰ３と、がリードの対象であることとする。また、本図に示される一連の動作は、ブリッジチップＢＣが非ブリッジ制御モードに維持された状態で実行される。なお、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎの図示が省略されている。

リード動作では、ホストＨＡは、チップイネーブル信号ＣＥｎがアクティブ化された状態で、データ出力コマンドを送信する（Ｓ３０１）。Ｓ３０１では、ホストＨＡは、データ出力コマンドを表すコマンド値Ｃ４，Ｃ５の対のうちのコマンド値Ｃ４、出力対象のデータの先頭の位置を表すアドレス値ＡＤＲ、およびコマンド値Ｃ５、をこの順で送信する。コマンド値Ｃ４，Ｃ５の送信際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎをトグルする。アドレス値ＡＤＲの送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。

ブリッジチップＢＣは、データ出力コマンドを受信すると、受信したデータ出力コマンドをチャネルＣＨ１およびチャネルＣＨ３を介して２つのメモリチップＣＰに並列に転送する（Ｓ３０２，Ｓ３０３）。

続いて、ホストＨＡは、リードイネーブル信号ＲＥｎ／ＲＥのトグルを開始する（Ｓ３０４）。ホストＨＡは、ＮＡＮＤ側チャネルを転送されるリードイネーブル信号ＲＥｎ／ＲＥの２倍の周波数で、リードイネーブル信号ＲＥｎ／ＲＥをトグルする。

ブリッジチップＢＣは、チャネルＣＨ０のリードイネーブル信号ＲＥｎ／ＲＥのトグルが開始されると、チャネルＣＨ１およびチャネルＣＨ３のリードイネーブル信号ＲＥｎ／ＲＥのトグルを開始する（Ｓ３０５，Ｓ３０６）。

チャネルＣＨ１に接続されたリードの対象のメモリチップＣＰ１およびチャネルＣＨ３に接続されたリードの対象のメモリチップＣＰ３のそれぞれは、リードイネーブル信号ＲＥｎ／ＲＥがトグルされると、リードデータの出力を開始する（Ｓ３０７，Ｓ３０８）。リードの対象のメモリチップＣＰ１およびメモリチップＣＰ３のそれぞれは、リードデータの出力の際には、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルを行う。リードの対象のメモリチップＣＰ１およびメモリチップＣＰ３のそれぞれは、自身が受信したリードイネーブル信号ＲＥｎ／ＲＥの周波数と等しい周波数でデータストローブ信号ＤＱＳ／ＤＱＳｎをトグルする。

ブリッジチップＢＣは、リードの対象の２つのメモリチップＣＰ１，ＣＰ３からリードデータを並列に受信する。すると、ブリッジチップＢＣでは、受信した２つのリードデータを部分回路２０２が結合する。そして、ブリッジチップＢＣは、結合されたリードデータを、１つのＮＡＮＤ側チャネルでのデータ転送の周波数の２倍の周波数でホストＨＡに送信する（Ｓ３０９）。ブリッジチップＢＣは、リードデータの送信の際には、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルを行う。

以上に説明された例では、速度倍率設定値１１６は、ブリッジチップＢＣがブリッジ制御モードにあるときに設定されることとした。ブリッジチップＢＣは、非ブリッジ制御モードにおいて速度倍率設定値１１６の設定が可能に構成されてもよい。

また、ブリッジチップＢＣは、ブリッジ制御モードと非ブリッジ制御モードとの間の切り替えを、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに基づいて実行する、として説明された。ブリッジ制御モードと非ブリッジ制御モードとの間の切り替えは、必ずしもブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎに基づかなくてもよい。例えば、ブリッジチップＢＣは、ホストＨＡからの特定のコマンドに基づいてブリッジ制御モードと非ブリッジ制御モードとの間の切り替えを実行してもよい。そのような場合には、チャネルＣＨ０はブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎを転送する信号線を含んでいなくてもよい。

以上に説明された例では、ホスト側チャネルは８ビットのバス幅を有し、それぞれのＮＡＮＤ側チャネルは８ビットのバス幅を有する、として説明した。ホスト側チャネルのバス幅と、それぞれのＮＡＮＤ側チャネルのバス幅と、は互いに異なっていてもよい。

ホスト側チャネルのバス幅と、それぞれのＮＡＮＤ側チャネルのバス幅と、が互いに異なっている場合、分割・結合回路１１２は、ホスト側チャネルから受信したデータを、ホスト側チャネルのバス幅の単位でＮ個に順に振り分けることによって、ホスト側チャネルから受信したデータをＮ個に分割してＮ個のデータを並列に出力する。そして、分割・結合回路１１２は、分割されたそれぞれのデータの転送レートを、分割前のデータの転送レートの１／Ｎにする。また、分割・結合回路１１２は、Ｎ個のそれぞれ異なるＮＡＮＤ側チャネルからＮ個のデータを並列に受信した場合、当該Ｎ個のデータからホスト側チャネルのバス幅の単位でデータを取得して結合することによって当該Ｎ個のデータを１個に結合し、結合された１個のデータを出力する。そして、分割・結合回路１１２は、結合された１個のデータの転送レートを、結合前のＮ個のデータのそれぞれの転送レートのＮ倍にする。

以上述べたように、第１の実施形態によれば、ブリッジチップＢＣは、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してデータを受信した場合、当該データをホスト側チャネルのバス幅の単位でＮ個に振り分けることによって当該データをＮ個のデータに分割し、分割によって生成されたＮ個のデータをそれぞれ異なるＮＡＮＤ側チャネルを介して並列にメモリチップＣＰの群に送信する。また、ブリッジチップＢＣは、Ｎ個のＮＡＮＤ側チャネルからＮ個のデータを並列に受信した場合、当該Ｎ個のデータをホスト側チャネルのバス幅の単位で順に結合することによって１個のデータを生成し、当該１個のデータをホスト側チャネルを介してＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホストＨＡに送信する。

これによって、半導体記憶装置１は、高い転送レートでデータの入出力が可能となる。

なお、第１の実施形態と比較される技術として、ブリッジチップにおいて、ホストから受信したデータをページ単位でＮ個に振り分けることによってホストから受信したデータをＮ個に分割したり、それぞれ異なるＮＡＮＤ側チャネルからＮ個のデータを受信して、受信したＮ個のデータからページ単位でデータを取得して結合したりする技術が考えられる。この技術を、比較例と表記する。比較例によれば、ページ単位でデータを振り分けたり、ページ単位でデータを結合したりするために、ブリッジチップは少なくとも１ページ以上のサイズの転送データを一時的に格納できるバッファを有する必要がある。

これに対し、第１の実施形態によれば、ブリッジチップＢＣは、データの振り分けおよび結合の単位は、ホスト側チャネルのバス幅の単位である。よって、ブリッジチップＢＣは、転送データを一時的に格納できるバッファの容量を比較例に比べて削減することができる。

また、比較例によれば、ライト動作においては、ブリッジチップは、ホストから受信してバッファに格納されたデータが１ページのサイズに到達するまで、最初の１ページの分のデータの出力を待つ必要がある。

これに対し、第１の実施形態によれば、ブリッジチップＢＣは、ホストから受信したデータの量が１ページのサイズに到達する前にデータの出力を開始することができる。

また、第１の実施形態によれば、Ｎは、速度倍率設定値１１６としてホストＨＡから設定可能にブリッジチップＢＣが構成されている。

よって、半導体記憶装置１は、データの入出力の際の転送レートが可変に構成される。

なお、ブリッジチップＢＣは、ライト動作とリード動作とでデータ転送の系統の数を異ならせることが可能に構成されてもよい。例えば、ブリッジチップＢＣは、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してデータを受信した場合、当該データをホスト側チャネルのバス幅の単位でＮ個に振り分けることによって当該データをＮ個のデータに分割し、分割によって生成されたＮ個のデータをそれぞれ異なるＮＡＮＤ側チャネルを介して並列にメモリチップＣＰの群に送信する。また、ブリッジチップＢＣは、Ｌ（ただしＬは２以上かつＭ以下で、Ｎと異なる自然数）個のＮＡＮＤ側チャネルからＬ個のデータを並列に受信した場合、当該Ｌ個のデータをホスト側チャネルのバス幅の単位で結合することによって１個のデータを生成し、当該１個のデータをホスト側チャネルを介してＮＡＮＤ側チャネルあたりの転送レートのＬ倍の転送レートでホストＨＡに送信する。

（第２の実施形態）
第１の実施形態によれば、分割・結合回路１１２は、ホスト側チャネルを経由して受信したデータを、転送の単位で複数の経路に順に振り分けることによって、ホスト側チャネルを経由して受信したデータを複数に分割した。

これに対し、第２の実施形態では、分割・結合回路（分割・結合回路１１２ａ）は、ホスト側チャネルから受信したデータを、ホスト側チャネルのバス幅の単位の各データをバス幅よりも小さいビット幅のＮ個のデータに分割することによって、ホスト側チャネルから受信したデータをＮ個に分割する。例えば、ホスト側チャネルのバス幅が８ビットである場合、ブリッジチップ（ブリッジチップＢＣａ）は、データ信号ＤＱを、バス幅方向に並ぶ８ビットのビット列ごとに受信する。分割・結合回路１１２ａは、受信したバス幅方向に並ぶ８ビットのビット列を、Ｎ個に分割する。分割・結合回路１１２ａは、受信したデータ信号ＤＱ［７：０］を、逐次受信するバス幅方向に並ぶ８ビットのビット列のそれぞれをＮ個に分割することによって、ホスト側チャネルから受信したデータをＮ個のデータに分割する。このように、ホスト側チャネルから逐次受信するバス幅方向に並ぶビット列のそれぞれをＮ個に分割することによってホスト側チャネルからのデータをＮ個に分割する方式を、空間分割方式と表記する。

以下に、第２の実施形態のメモリシステムＳＹＳａについて説明する。なお、第１の実施形態のメモリシステムＳＹＳが備える構成要素と同じ構成要素には、第１の実施形態と同じ名称および符号を付す。そして、第１の実施形態のメモリシステムＳＹＳが備える構成要素と同じ構成要素については、簡略的に説明するか、または説明を省略する。

図１２は、第２の実施形態にかかるメモリシステムＳＹＳａの構成の一例を示す模式的な図である。

メモリシステムＳＹＳａは、ホストＨＡ及び半導体記憶装置１ａを含む。半導体記憶装置１ａは、ブリッジチップＢＣａおよび複数のメモリチップＣＰを備える。図１２に示される例では、半導体記憶装置１ａは、１６個のメモリチップＣＰを備える。

ブリッジチップＢＣａは、外部端子群１０とＭ個のチャネル（ここでは一例として４個のチャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４）との間に電気的に接続されている。外部端子群１０は、チャネルＣＨ０を介してホストＨＡに電気的に接続されている。

１６個のメモリチップＣＰは、第１の実施形態と同様、チャネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を介してブリッジチップＢＣａに接続されている。

チャネルＣＨ０，ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４の構成は、第１の実施形態と同じである。

ブリッジチップＢＣａは、第１インタフェース１０１と、４個の第２インタフェース１０２と、コントローラ１０３ａと、を備える。コントローラ１０３ａは、コマンドデコーダ１１１、分割・結合回路１１２ａ、マスク回路１１３、レジスタ１１４、およびマルチプレクサ（ＭＵＸ）１１５を備える。レジスタ１１４には、速度倍率設定値１１６が設定される。

分割・結合回路１１２ａは、ホストＨＡから受信したデータを速度倍率設定値１１６が示す数に分割したり、速度倍率設定値１１６が示す数のＮＡＮＤ側チャネルを経由して受信した速度倍率設定値１１６が示す数のデータを結合したりする。そして、分割・結合回路１１２ａは、速度倍率設定値１１６に応じた転送レートでホスト側チャネルを経由したデータ転送を実行する。これによって、第２の実施形態においても、ブリッジチップＢＣａは、図２～図４を用いて説明されたデータ転送が可能である。

なお、ホスト側チャネルを構成する信号線群のうちのデータ信号ＤＱ［７：０］を転送する信号線は、データを転送する信号線の一例である。ホスト側チャネルを転送されるリードイネーブル信号ＲＥｎ／ＲＥおよびデータストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］を転送する信号線でのデータ信号を制御する制御信号の一例である。ホスト側チャネルを構成する信号線群のうちのリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線およびデータストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線の組は、データ信号ＤＱ［７：０］を転送する信号線でのデータ転送を制御する制御信号を転送する信号線群の一例である。コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］を転送する信号線でのコマンドおよびアドレスの転送を制御する制御信号の一例である。ホスト側チャネルを構成する信号線群のうちのコマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、およびライトイネーブル信号ＷＥｎを転送する信号線の組は、データ信号ＤＱ［７：０］を転送する信号線でのコマンドおよびアドレスの転送を制御する制御信号を転送する信号線群の一例である。

図１３は、第２の実施形態の分割・結合回路１１２ａによるデータの分割方法を説明するための模式的な図である。本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１およびチャネルＣＨ３がデータ転送の経路として選択された場合を例に挙げて説明する。

分割・結合回路１１２ａは、ホストＨＡからのデータを空間分割方式で２つに分割し、分割されたそれぞれのデータを、ＮＡＮＤ側チャネルの転送のビット幅と同じビット幅で出力する。

図１３に示される例では、分割・結合回路１１２ａは、ホスト側チャネルから受信したデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［３：０］として受信したデータＤ３０，Ｄ３１，Ｄ３２のそれぞれに対し、４ビットからＮＡＮＤ側チャネルのバス幅と等しいビット幅である８ビットへのビット幅の変換を実行する。そして、分割・結合回路１１２ａは、データＤ３０，Ｄ３１，Ｄ３２のデータ列を、８ビットのビット幅で出力する。分割・結合回路１１２ａから出力されたデータＤ３０，Ｄ３１，Ｄ３２のデータ列は、例えば、データ信号ＤＱ＃１［７：０］としてチャネルＣＨ１を転送される。

また、分割・結合回路１１２ａは、ホスト側チャネルから受信したデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［７：４］として受信したデータＤ４０，Ｄ４１，Ｄ４２に対し、４ビットからＮＡＮＤ側チャネルのバス幅と等しいビット幅である８ビットへのビット幅の変換を実行する。そして、分割・結合回路１１２ａは、データＤ４０，Ｄ４１，Ｄ４２のデータ列を、８ビットのビット幅で出力する。分割・結合回路１１２ａから出力されたデータＤ４０，Ｄ４１，Ｄ４２のデータ列は、例えば、データ信号ＤＱ＃３［７：０］としてチャネルＣＨ３を転送される。

なお、分割・結合回路１１２ａは、１つのＮＡＮＤ側チャネルの転送レートの２倍の転送レートでホストＨＡからのデータを受信する。分割・結合回路１１２ａは、２つのデータ列のそれぞれを、入力されたデータ信号ＤＱ［７：０］の転送周波数の１／２の転送周波数で出力する。

このように、分割・結合回路１１２ａは、ホスト側チャネルを経由して受信したデータを、空間分割方式で２つに分割する。

なお、速度倍率設定値１１６が「３」以上であっても、分割・結合回路１１２は、上記と同様に、ホスト側チャネルから受信したデータを、空間分割方式で速度倍率設定値１１６が示す数に分割することができる。

例えば、速度倍率設定値１１６が「４」である場合、分割・結合回路１１２ａは、ホスト側チャネルを経由して受信したデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［１：０］のビット列、データ信号ＤＱ［３：２］のビット列、データ信号ＤＱ［５：４］のビット列、およびデータ信号ＤＱ［７：６］のビット列、のそれぞれを、８ビットのビット幅で出力する。

また、例えば、速度倍率設定値１１６が「３」である場合、分割・結合回路１１２ａは、ホスト側チャネルを経由して受信したデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［２：０］のビット列、データ信号ＤＱ［５：３］のビット列、およびデータ信号ＤＱ［７：６］のビット列のそれぞれを、８ビットのビット幅で出力する。なお、速度倍率設定値１１６が「３」である場合におけるホスト側チャネルを経由して受信したデータ信号ＤＱ［７：０］のビット幅の分割比はこれに限定されない。

このように、分割・結合回路１１２ａは、ホスト側チャネルを経由して受信したデータを、空間分割方式で複数に分割する。これによって、ホスト側チャネルを、ホスト側チャネルのバス幅よりも小さいバス幅のＮ系統の通信路として使用することが可能とされる。

分割・結合回路１１２ａは、速度倍率設定値１１６として「２」、「３」、および「４」のいずれが設定されても対応できるように、ホスト側チャネルを経由して受信したデータを２つに分割するための部分回路と、ホスト側チャネルを経由して受信したデータを３つに分割するための部分回路と、ホスト側チャネルを経由して受信したデータを４つに分割するための部分回路と、を備え得る。

一例として、分割・結合回路１１２ａに具備されるホスト側チャネルを経由して受信したデータを２つに分割するための部分回路２０１ａの構成の一例を図１４に示す。本図に示される例によれば、部分回路２０１ａは、１／２分周器ＤＩＶ３と、８つのフリップフロップＦＦ１１，ＦＦ１２，ＦＦ１３，ＦＦ１４，ＦＦ１５，ＦＦ１６，ＦＦ１７，ＦＦ１８と、４つのセレクタＳＥＬ１１，ＳＥＬ１２，ＳＥＬ１３，ＳＥＬ１４と、を備える。

１／２分周器ＤＩＶ３のクロック入力端子、フリップフロップＦＦ１１のクロック入力端子、フリップフロップＦＦ１２のクロック入力端子、フリップフロップＦＦ１３のクロック入力端子、およびフリップフロップＦＦ１４のクロック入力端子には、ある周波数を有するクロック信号が共通入力される。図１４の説明において、このクロック信号を、入力クロックと表記する。入力クロックは、ホストＨＡから入力されるストローブ信号（データストローブ信号ＤＱＳまたはリードイネーブル信号ＲＥｎ）に基づいて生成されたものであってもよいし、コントローラ１０３の内部で生成されたクロック信号であってもよい。当該入力クロックの周波数は、Ｒ［ＧＨｚ］とする。

１／２分周器ＤＩＶ３は、入力クロック信号を１／２分周したクロック信号を出力する。図１４の説明において、１／２分周器ＤＩＶ３が出力するクロック信号を、分周クロックと表記する。分周クロックは、セレクタＳＥＬ１１の選択信号入力端子、セレクタＳＥＬ１２の選択信号入力端子、セレクタＳＥＬ１３の選択信号入力端子、セレクタＳＥＬ１４の選択信号入力端子、フリップフロップＦＦ１５のクロック入力端子、フリップフロップＦＦ１６のクロック入力端子、フリップフロップＦＦ１７のクロック入力端子、および
フリップフロップＦＦ１８のクロック入力端子に共通入力される。

ホスト側チャネルから２Ｒ［Ｇｂｐｓ］の転送レートで受信したデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［３：０］は、フリップフロップＦＦ１１のＤ入力端子に入力される。フリップフロップＦＦ１１のＱ出力端子は、フリップフロップＦＦ１２のＤ入力端子に接続される。よって、フリップフロップＦＦ１２は、フリップフロップＦＦ１１が取り込んだデータを、フリップフロップＦＦ１１よりも入力クロック信号の１クロック分だけ遅延して取り込むことができる。

ホスト側チャネルから２Ｒ［Ｇｂｐｓ］の転送レートで受信したデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［７：４］は、フリップフロップＦＦ１３のＤ入力端子に入力される。フリップフロップＦＦ１３のＱ出力端子は、フリップフロップＦＦ１４のＤ入力端子に接続される。よって、フリップフロップＦＦ１４は、フリップフロップＦＦ１３が取り込んだデータを、フリップフロップＦＦ１３よりも入力クロック信号の１クロック分だけ遅延して取り込むことができる。

フリップフロップＦＦ１１のＱ出力端子は、さらに、セレクタＳＥＬ１１が備える２つの入力端子のうちの１つに接続される。フリップフロップＦＦ１２のＱ出力端子は、セレクタＳＥＬ１２が備える２つの入力端子のうちの１つに接続される。フリップフロップＦＦ１３のＱ出力端子は、さらに、セレクタＳＥＬ１３が備える２つの入力端子のうちの１つに接続される。フリップフロップＦＦ１４のＱ出力端子は、セレクタＳＥＬ１４が備える２つの入力端子のうちの１つに接続される。

セレクタＳＥＬ１１の出力端子は、フリップフロップＦＦ１５のＤ入力端子に接続される。フリップフロップＦＦ１５のＱ出力端子は、セレクタＳＥＬ１１の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ１１は、分周クロックが「０」を表す場合、フリップフロップＦＦ１１のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ１１は、分周クロックが「１」を表す場合、フリップフロップＦＦ１５のＱ出力端子から入力された信号を出力する。

セレクタＳＥＬ１２の出力端子は、フリップフロップＦＦ１６のＤ入力端子に接続される。フリップフロップＦＦ１６のＱ出力端子は、セレクタＳＥＬ１２の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ１２は、分周クロックが「０」を表す場合、フリップフロップＦＦ１６のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ１２は、分周クロックが「１」を表す場合、フリップフロップＦＦ１２のＱ出力端子から入力された信号を出力する。

セレクタＳＥＬ１３の出力端子は、フリップフロップＦＦ１７のＤ入力端子に接続される。フリップフロップＦＦ１７のＱ出力端子は、セレクタＳＥＬ１３の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ１３は、分周クロックが「０」を表す場合、フリップフロップＦＦ１３のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ１３は、分周クロックが「１」を表す場合、フリップフロップＦＦ１７のＱ出力端子から入力された信号を出力する。

セレクタＳＥＬ１４の出力端子は、フリップフロップＦＦ１８のＤ入力端子に接続される。フリップフロップＦＦ１８のＱ出力端子は、セレクタＳＥＬ１４の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ１４は、分周クロックが「０」を表す場合、フリップフロップＦＦ１８のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ１４は、分周クロックが「１」を表す場合、フリップフロップＦＦ１４のＱ出力端子から入力された信号を出力する。

部分回路２０１ａは、上記のように構成されたことにより、ホストＨＡから入力されたデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［３：０］として受信したデータを、フリップフロップＦＦ１５のＱ出力端子およびフリップフロップＦＦ１６のＱ出力端子から合計８ビットのビット幅のデータとしてＲ［Ｇｂｐｓ］の転送レートで出力することができる。フリップフロップＦＦ１５のＱ出力端子およびフリップフロップＦＦ１６のＱ出力端子から出力されたデータは、例えばチャネルＣＨ１にデータ信号ＤＱ＃１［７：０］として送られる。また、部分回路２０１ａは、ホストＨＡから入力されたデータ信号ＤＱ［７：０］のうちのデータ信号ＤＱ［７：４］として受信したデータを、フリップフロップＦＦ１７のＱ出力端子およびフリップフロップＦＦ１８のＱ出力端子から合計８ビットのビット幅のデータとしてＲ［Ｇｂｐｓ］の転送レートで出力することができる。フリップフロップＦＦ１７のＱ出力端子およびフリップフロップＦＦ１８のＱ出力端子から出力されたデータは、例えばチャネルＣＨ３にデータ信号ＤＱ＃３［７：０］として送られる。

図１５は、第２の実施形態の分割・結合回路１１２ａによるデータの結合方法を説明するための模式的な図である。本図でも、速度倍率設定値１１６が「２」であり、チャネルＣＨ１およびチャネルＣＨ３がデータ転送の経路として選択された場合を例に挙げて説明する。

分割・結合回路１１２ａは、チャネルＣＨ１を経由して受信したデータおよびチャネルＣＨ１を経由して受信したデータをビット幅方向に結合し、結合されたデータを出力する。分割・結合回路１１２ａは、結合後のデータのビット幅がホスト側チャネルの転送のビット幅と等しくなるように、結合前の２つのデータのビット幅の変換を行う。

図１５に示される例では、分割・結合回路１１２ａは、チャネルＣＨ１からデータ信号ＤＱ＃１［７：０］として受信したデータＤ５０，Ｄ５１，Ｄ５２のデータ列と、チャネルＣＨ３からデータ信号ＤＱ＃３［７：０］として受信したデータＤ６０，Ｄ６１，Ｄ６２のデータ列と、が入力される。そのような場合、分割・結合回路１１２ａは、データＤ５０，Ｄ５１，Ｄ５２のデータ列およびデータＤ６０，Ｄ６１，Ｄ６２のデータ列のそれぞれのビット幅を、８ビットから４ビットに変換する。そして、分割・結合回路１１２ａは、データＤ５０，Ｄ５１，Ｄ５２のデータ列と、データＤ６０，Ｄ６１，Ｄ６２のデータ列と、をビット幅方向に結合して、ホスト側チャネルに供給されるデータ信号ＤＱ［７：０］として出力する。即ち、データＤ５０，Ｄ５１，Ｄ５２のデータ列は、データ信号ＤＱ［７：０］のうちのデータ信号［３：０］としてホストＨＡに転送され、データＤ６０，Ｄ６１，Ｄ６２のデータ列は、データ信号ＤＱ［７：０］のうちのデータ信号［７：４］としてホストＨＡに転送される。

なお、分割・結合回路１１２ａは、結合後のデータ列を、１つのＮＡＮＤ側チャネルの転送レートの２倍の転送レートで出力する。この例では、結合後のデータ列の転送レートを１つのＮＡＮＤ側チャネルの転送レートの２倍とするために、分割・結合回路１１２ａは、結合後のデータ列の転送周波数を、入力されたデータ信号ＤＱ＃１［７：０］およびデータ信号ＤＱ＃３［７：０］の転送周波数の２倍の転送周波数で出力する。

このように、分割・結合回路１１２ａは、複数のＮＡＮＤ側チャネルから並列に受信した複数のデータを、ビット幅方向に結合して出力する。

なお、速度倍率設定値１１６が「３」以上であっても、分割・結合回路１１２ａは、上記と同様に、速度倍率設定値１１６が示す数のデータをビット方向に結合することによって、１つのデータ列を生成し得る。

分割・結合回路１１２ａは、複数のデータを１つに結合するための部分回路を、結合数として設定可能な値毎に個別に有し得る。例えば、速度倍率設定値１１６として「２」、「３」、および「４」のいずれが設定されても対応できるように、分割・結合回路１１２ａは、それぞれ異なるＮＡＮＤ側チャネルを経由して受信した２つのデータを結合するための部分回路と、それぞれ異なるＮＡＮＤ側チャネルを経由して受信した３つのデータを結合するための部分回路と、それぞれ異なるＮＡＮＤ側チャネルを経由して受信した４つのデータを結合するための部分回路と、を備え得る。

一例として、分割・結合回路１１２ａに具備される、それぞれ異なるＮＡＮＤ側チャネルを経由して受信した２つのデータを結合するための部分回路２０２ａの構成の一例を図１６に示す。本図に示される例によれば、部分回路２０２ａは、１／２分周器ＤＩＶ４と、フリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３，ＦＦ２４，ＦＦ２５，ＦＦ２６と、セレクタＳＥＬ２１，２２と、を備える。

１／２分周器ＤＩＶ４のクロック入力端子、フリップフロップＦＦ２１のクロック入力端子、およびフリップフロップＦＦ２２のクロック入力端子には、ある周波数を有するクロック信号が共通入力される。図１６の説明において、このクロック信号を、入力クロックと表記する。入力クロックは、ホストＨＡから入力されるストローブ信号（データストローブ信号ＤＱＳまたはリードイネーブル信号ＲＥｎ）に基づいて生成されたものであってもよいし、コントローラ１０３の内部で生成されたクロック信号であってもよい。当該入力クロックの周波数は、Ｒ［ＧＨｚ］とする。

１／２分周器ＤＩＶ４は、入力クロック信号を１／２分周したクロック信号を出力する。図１６の説明において、１／２分周器ＤＩＶ４が出力するクロック信号を、分周クロックと表記する。分周クロックは、セレクタＳＥＬ２１の選択信号入力端子、フリップフロップＦＦ２３のクロック入力端子、フリップフロップＦＦ２４のクロック入力端子、フリップフロップＦＦ２５のクロック入力端子、およびフリップフロップＦＦ２６のクロック入力端子に共通入力される。

チャネルＣＨ１からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃１［７：０］のうちのデータ信号ＤＱ＃１［３：０］は、フリップフロップＦＦ２３のＤ入力端子に入力される。フリップフロップＦＦ２３のＱ出力端子は、セレクタＳＥＬ２１の２つの入力端子のうちの１つに接続される。

チャネルＣＨ１からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃１［７：０］のうちのデータ信号ＤＱ＃１［７：４］は、フリップフロップＦＦ２４のＤ入力端子に入力される。フリップフロップＦＦ２４のＱ出力端子は、セレクタＳＥＬ２１の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ２１は、分周クロックが「０」を表す場合、フリップフロップＦＦ２３のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ２１は、分周クロックが「１」を表す場合、フリップフロップＦＦ２４のＱ出力端子から入力された信号を出力する。

セレクタＳＥＬ２１の出力端子は、フリップフロップＦＦ２１のＤ入力端子に接続される。よって、フリップフロップＦＦ２１のＱ出力端子は、データ信号ＤＱ＃１［７：０］として入力されたデータを、４ビットのビット幅でかつデータ信号ＤＱ＃１［７：０］の転送周波数の２倍の転送周波数で出力することができる。

チャネルＣＨ３からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃３［７：０］のうちのデータ信号ＤＱ＃３［３：０］は、フリップフロップＦＦ２５のＤ入力端子に入力される。フリップフロップＦＦ２５のＱ出力端子は、セレクタＳＥＬ２２の２つの入力端子のうちの１つに接続される。

チャネルＣＨ３からＲ［Ｇｐｂｓ］の転送レートで受信した８ビット幅のデータ信号ＤＱ＃３［７：０］のうちのデータ信号ＤＱ＃３［７：４］は、フリップフロップＦＦ２６のＤ入力端子に入力される。フリップフロップＦＦ２６のＱ出力端子は、セレクタＳＥＬ２２の２つの入力端子のうちの他の１つに接続される。

セレクタＳＥＬ２２は、分周クロックが「０」を表す場合、フリップフロップＦＦ２５のＱ出力端子から入力された信号を出力する。セレクタＳＥＬ２２は、分周クロックが「１」を表す場合、フリップフロップＦＦ２６のＱ出力端子から入力された信号を出力する。

セレクタＳＥＬ２６の出力端子は、フリップフロップＦＦ２２のＤ入力端子に接続される。よって、フリップフロップＦＦ２２のＱ出力端子は、データ信号ＤＱ＃３［７：０］として入力されたデータを、４ビットのビット幅でかつデータ信号ＤＱ＃３［７：０］の転送周波数の２倍の転送周波数で出力することができる。

フリップフロップＦＦ２１のＱ出力端子から出力されたデータは、ホストＨＡにデータ信号ＤＱ［３：０］として転送される。フリップフロップＦＦ２２のＱ出力端子から出力されたデータは、ホストＨＡにデータ信号ＤＱ［７：４］として転送される。よって、部分回路２０２ａは、それぞれ異なるＮＡＮＤ側チャネルからＲ［Ｇｐｂｓ］の転送レートで受信した２つのデータを１つに結合して、結合された１つのデータを２Ｒ［Ｇｐｂｓ］の転送レートでホスト側チャネルのバス幅で出力することが可能である。

図１７は、第２の実施形態のメモリシステムＳＹＳａによるライト動作における各種信号の波形を示すタイミングチャートである。なお、本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１に接続された或るメモリチップＣＰ１と、チャネルＣＨ３に接続された或るメモリチップＣＰ３と、がライトの対象であることとする。また、本図に示される一連の動作は、ブリッジチップＢＣａが非ブリッジ制御モードに維持された状態で実行される。なお、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎの図示が省略されている。

まず、ホストＨＡは、チップイネーブル信号ＣＥｎがアクティブ化された状態で、データ入力コマンドを送信する（Ｓ４０１）。データ入力コマンドの構成は第１の実施形態と同様である。

ブリッジチップＢＣａは、データ入力コマンドを受信すると、受信したデータ入力コマンドをライトの対象のメモリチップＣＰ１およびメモリチップＣＰ３に宛てて並列に送信する（Ｓ４０２，Ｓ４０３）。

ホストＨＡは、データ入力コマンドの送信が終わると、ライトデータの送信を行う（Ｓ４０４）。ここで、ホストＨＡは、メモリチップＣＰ１に宛てたライトデータ＃１をデータ信号ＤＱ［３：０］として送信し、メモリチップＣＰ３に宛てたライトデータ＃３をデータ信号ＤＱ［７：４］として送信する。ホストＨＡは、ライトデータ＃１およびライトデータ＃３を並列にかつ同期して送信する。ホストＨＡは、データ信号ＤＱ［７：０］を、ＮＡＮＤ側チャネルのデータ信号ＤＱ［７：０］の転送周波数の２倍の転送周波数で送信する。

ブリッジチップＢＣａがホストＨＡからライトデータ＃１およびライトデータ＃３を受信すると、部分回路２０１ａがライトデータ＃１およびライトデータ＃３のそれぞれを４ビット幅のデータから８ビット幅のデータに変更する。ブリッジチップＢＣａは、ライトデータ＃１を、リードの対象のメモリチップＣＰ１にデータ信号ＤＱ＃１［７：０］として送信する（Ｓ４０５）。また、ブリッジチップＢＣａは、ライトデータ＃３を、リードの対象の別のメモリチップＣＰ３にデータ信号ＤＱ＃３［７：０］として送信する（Ｓ４０６）。ブリッジチップＢＣａは、Ｓ４０５およびＳ４０６の動作を、並列に実行する。データ信号ＤＱ＃１［７：０］およびデータ信号ＤＱ＃３［７：０］のそれぞれの転送周波数は、データ信号ＤＱ［７：０］の転送周波数の１／２とされる。

続いて、ホストＨＡは、ライトの開始を指示するコマンド値Ｃ３を送信する（Ｓ４０７）。ブリッジチップＢＣａは、コマンド値Ｃ３を受信すると、受信したコマンド値Ｃ３をライトの対象のメモリチップＣＰ１およびメモリチップＣＰ３に宛てて並列に送信する（Ｓ４０８，Ｓ４０９）。リードの対象のメモリチップＣＰ１およびメモリチップＣＰ３のそれぞれは、コマンド値Ｃ３を受信すると、先んじて受信したライトデータを自身が有するワードラインを制御して書き込む。

図１８は、第２の実施形態のメモリシステムＳＹＳａによるリード動作における各種信号の波形を示すタイミングチャートである。なお、本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１に接続された或るメモリチップＣＰ１と、チャネルＣＨ３に接続された或るメモリチップＣＰ３と、がリードの対象であることとする。また、本図に示される一連の動作は、ブリッジチップＢＣａが非ブリッジ制御モードに維持された状態で実行される。なお、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎの図示が省略されている。

まず、ホストＨＡは、チップイネーブル信号ＣＥｎがアクティブ化された状態で、データ出力コマンドを送信する（Ｓ５０１）。データ出力コマンドの構成は第１の実施形態と同様である。

ブリッジチップＢＣａは、データ出力コマンドを受信すると、受信したデータ出力コマンドをリードの対象のメモリチップＣＰ１およびメモリチップＣＰ３に宛てて並列に送信する（Ｓ５０２，Ｓ５０３）。

続いて、ホストＨＡは、リードイネーブル信号ＲＥｎ／ＲＥのトグルを開始する（Ｓ５０４）。ホストＨＡは、ＮＡＮＤ側チャネルを転送されるリードイネーブル信号ＲＥｎ／ＲＥの２倍の周波数で、リードイネーブル信号ＲＥｎ／ＲＥをトグルする。

ブリッジチップＢＣａは、チャネルＣＨ０のリードイネーブル信号ＲＥｎ／ＲＥのトグルが開始されると、チャネルＣＨ１およびチャネルＣＨ３のリードイネーブル信号ＲＥｎ／ＲＥのトグルを開始する（Ｓ５０５，Ｓ５０６）。

リードの対象のメモリチップＣＰ１およびメモリチップＣＰ３のそれぞれは、リードイネーブル信号ＲＥｎ／ＲＥがトグルされると、リードデータの出力を開始する（Ｓ５０７，Ｓ５０８）。リードの対象の２つのメモリチップＣＰは、リードデータの出力の際には、データストローブ信号ＤＱＳ／ＤＱＳｎのトグルを行う。リードの対象のメモリチップＣＰ１およびメモリチップＣＰ３のそれぞれは、自身が受信したリードイネーブル信号ＲＥｎ／ＲＥの周波数と等しい周波数でデータストローブ信号ＤＱＳ／ＤＱＳｎをトグルする。

なお、リードの対象のメモリチップＣＰ１が出力するリードデータを、リードデータ＃１と表記する。リードの対象のメモリチップＣＰ３が出力するリードデータを、リードデータ＃３と表記する。

ブリッジチップＢＣａは、リードデータ＃１およびリードデータ＃３を並列に受信する。すると、ブリッジチップＢＣａは、リードデータ＃１およびリードデータ＃３のそれぞれを８ビット幅のデータから４ビット幅のデータに変更する。そして、ブリッジチップＢＣａは、リードデータ＃１およびリードデータ＃３をビット幅方向に結合してホストＨＡに送信する（Ｓ５０９）。即ち、ブリッジチップＢＣａは、リードデータ＃１をデータ信号ＤＱ［３：０］とし、リードデータ＃３をデータ信号ＤＱ［７：４］として、並列にホストＨＡに送信する。なお、ブリッジチップＢＣａは、データ信号ＤＱ［７：０］を、１つのＮＡＮＤ側チャネルでのデータ転送の周波数の２倍の周波数でホストＨＡに送信する。

このように、第２の実施形態によれば、ブリッジチップＢＣａは、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してデータを受信した場合、当該データをＮＡＮＤ側チャネルのバス幅の単位ごとにＮＡＮＤ側チャネルのバス幅よりも小さいビット幅のデータに分割する。これにより、ブリッジチップＢＣａは、ホスト側チャネルを介して受信したデータをＮ個のデータに分割し、Ｎ個の第２データのそれぞれのビット幅を第２チャネルあたりのバス幅と等しいビット幅に変換し、その後、Ｎ個の第２データをＮ個のＮＡＮＤ側チャネルを介して並列にメモリチップＣＰの群に送信する。また、ブリッジチップＢＣａは、Ｎ個のＮＡＮＤ側チャネルからＮ個のデータを並列に受信した場合、Ｎ個のデータをそれぞれのビット幅をホスト側チャネルのビット幅よりも小さいビット幅に変換し、その後、当該Ｎ個のデータをビット幅方向に結合する。そして、ブリッジチップＢＣａは、結合されたデータをＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してホストＨＡに送信する。

これによって、半導体記憶装置１ａは、高い転送レートでデータの入出力が可能となる。

また、ブリッジチップＢＣａは、転送データを一時的に格納するバッファの容量を前述した比較例に比べて削減することができる。

また、ブリッジチップＢＣａは、比較例と異なり、ライト動作において、ホストＨＡから受信したデータが１ページのサイズに到達する前にデータの出力を開始することができる。

また、第２の実施形態によれば、第１の実施形態と同じく、Ｎは、速度倍率設定値としてホストＨＡから設定可能にブリッジチップＢＣａが構成されている。

なお、ブリッジチップＢＣａは、ライト動作とリード動作とでデータ転送の系統の数を異ならせることが可能に構成されてもよい。ブリッジチップＢＣａは、ＮＡＮＤ側チャネルあたりの転送レートのＮ倍の転送レートでホスト側チャネルを介してデータを受信した場合、当該データをＮＡＮＤ側チャネルのバス幅の単位ごとにＮＡＮＤ側チャネルのバス幅よりも小さいビット幅のデータに分割する。これにより、ブリッジチップＢＣａは、ホスト側チャネルを介して受信したデータをＮ個のデータに分割し、Ｎ個の第２データのそれぞれのビット幅を第２チャネルあたりのバス幅と等しいビット幅に変換し、その後、Ｎ個の第２データをＮ個のＮＡＮＤ側チャネルを介して並列にメモリチップＣＰの群に送信する。また、ブリッジチップＢＣａは、Ｌ（ただしＬは２以上かつＭ以下で、Ｎと異なる自然数）個のＮＡＮＤ側チャネルからＬ個のデータを並列に受信した場合、Ｌ個のデータをそれぞれのビット幅をホスト側チャネルのビット幅よりも小さいビット幅に変換し、その後、当該Ｌ個のデータをビット幅方向に結合する。そして、ブリッジチップＢＣａは、結合されたデータをＮＡＮＤ側チャネルあたりの転送レートのＬ倍の転送レートでホスト側チャネルを介してホストＨＡに送信する。

第２の実施形態にかかるメモリシステムＳＹＳａの構成は、種々に変形することが可能である。以下に、第２の実施形態にかかるメモリシステムＳＹＳａの構成の変形例をいくつか説明する。なお、以下の変形例では、上述された第２の実施形態にかかるメモリシステムＳＹＳａの構成と異なる点について説明し、上述された第２の実施形態にかかるメモリシステムＳＹＳａの構成と同じ点については説明を省略する。

（変形例１）
図１９は、第２の実施形態の変形例１にかかるホスト側チャネル（即ちチャネルＣＨ０）の構成を示す模式的な図である。変形例１によれば、ホスト側チャネルは、チップイネーブル信号ＣＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線からなる組を、ＮＡＮＤ側チャネル毎に含んでいる。第Ｚの組を転送されるチップイネーブル信号ＣＥｎ、データストローブ信号ＤＱＳ／ＤＱＳｎ、およびリードイネーブル信号ＲＥｎ／ＲＥを、チップイネーブル信号ＣＥｎ＃ＨＺ、データストローブ信号ＤＱＳ／ＤＱＳｎ＃ＨＺ、およびリードイネーブル信号ＲＥｎ／ＲＥ＃ＨＺと表記する。なお、Ｚは、ここでは１から４までの自然数である。

データストローブ信号ＤＱＳ／ＤＱＳｎおよびリードイネーブル信号ＲＥｎ／ＲＥは、データ信号ＤＱを転送する信号線でのデータ転送を制御する制御信号である。データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線を含む組が多重化されることで、ホスト側チャネルがそれぞれはホスト側チャネルのバス幅よりも小さいビット幅の複数系統の通信路として使用される場合、当該複数系統の通信路のそれぞれを介したデータ転送を非同期に実行することが可能である。つまり、各系統でのデータ転送は、互いに同期していなくてもよいし、一の系統で一の方向のデータ転送を実行しながら、他の系統で他の方向のデータ転送を実行することが可能である。

ホスト側チャネルが備えるチップイネーブル信号ＣＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線からなる組の数は、必ずしもＭ個、即ち半導体記憶装置１ａが備えるＮＡＮＤ側チャネルの数、と等しくなくてもよい。例えば、ホスト側チャネルが備えるチップイネーブル信号ＣＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線を含む組の数を、Ｋ個と表記した場合、Ｋは、２以上かつＭ以下の数であればよい。ＫがＭに満たない場合、Ｎとして設定可能な値は最大でＫとされる。つまり、ホスト側チャネルは最大でＫ系統の通信路として使用され得る。

ＫがＭと等しい場合、ホスト側チャネルを転送されるＭ個のチップイネーブル信号ＣＥｎのそれぞれは、ＮＡＮＤ側チャネルの選択に使用され得る。つまり、ブリッジチップＢＣａのコマンドデコーダ１１１は、ホスト側チャネルから受信するチップイネーブル信号ＣＥｎに基づき、コマンド、アドレス、データなどの転送の相手のメモリチップＣＰが接続されたＮＡＮＤ側チャネルを特定することができる。

ＫがＭ未満の場合、コマンドデコーダ１１１は、チップイネーブル信号ＣＥｎを用いた方法以外の何らかの方法でＮＡＮＤ側チャネルを選択する。コマンドデコーダ１１１は、ホストＨＡから受信するアドレスに基づいてＮＡＮＤ側チャネルを選択してもよい。コマンドデコーダ１１１が、チップイネーブル信号ＣＥｎを用いた方法以外の方法でＮＡＮＤ側チャネルを選択できるように構成された場合、ホスト側チャネルが備えるチップイネーブル信号ＣＥｎを転送する信号線は、必ずしも多重化されていなくてもよい。

ここでは、ＫはＭと等しいこととし、ホスト側チャネルは、チップイネーブル信号ＣＥｎを転送する信号線をＮＡＮＤ側チャネル毎に備え、コマンドデコーダ１１１は、チップイネーブル信号ＣＥｎに基づいてＮＡＮＤ側チャネルを選択することとして説明する。即ち、チップイネーブル信号ＣＥｎ＃ＨＺ、データストローブ信号ＤＱＳ／ＤＱＳｎ＃ＨＺ、およびリードイネーブル信号ＲＥｎ／ＲＥ＃ＨＺは、４つのＮＡＮＤ側チャネルのうちのチャネルＣＨＺに対応付けられていることとする。

第２の実施形態の変形例１においても、ブリッジチップＢＣａは、図２～図４を用いて説明されたデータ転送が可能である。さらに、ブリッジチップＢＣａは、Ｎが「２」以上である場合、分割・結合回路１１２ａにより、Ｎ系統のデータ転送を非同期に実行することが可能である。

図２０は、第２の実施形態の変形例１にかかる分割・結合回路１１２ａの動作を説明するための模式的な図である。本図では、速度倍率設定値１１６、即ちＮの設定値、が「２」であり、チャネルＣＨ１およびチャネルＣＨ３がデータ転送の経路として選択された場合を例に挙げて説明する。

速度倍率設定値１１６が「２」である場合、データ信号ＤＱ［７：０］を転送する信号線は、２系統の通信路として使用される。データ信号ＤＱ［３：０］は、２系統の通信路のうちの１つを転送されるデータ信号ＤＱであり、データ信号ＤＱ［７：４］は、２系統の通信路のうちの他の１つを転送されるデータ信号ＤＱである。

図２０に示された例では、分割・結合回路１１２ａは、ホスト側チャネルからデータＤ７０，Ｄ７１，Ｄ７２のデータ列をデータ信号ＤＱ［３：０］として受信する。また、分割・結合回路１１２ａは、チャネルＣＨ３からデータＤ８０，Ｄ８１，Ｄ８２のデータ列をデータ信号ＤＱ＃３［７：０］として受信する。

分割・結合回路１１２ａは、データＤ７０，Ｄ７１，Ｄ７２のデータ列を、４ビットから８ビットにビット幅を変換して、受信時の転送周波数の１／２倍の転送周波数で出力する。分割・結合回路１１２ａによって出力されたデータＤ７０，Ｄ７１，Ｄ７２のデータ列は、データ信号ＤＱ＃１［７：０］としてチャネルＣＨ１に送られる。

分割・結合回路１１２ａは、データＤ８０，Ｄ８１，Ｄ８２のデータ列を、８ビット幅のデータから４ビット幅のデータに変換して、受信時の転送周波数の２倍の転送周波数で出力する。分割・結合回路１１２ａによって出力されたデータＤ８０，Ｄ８１，Ｄ８２のデータ列は、データ信号ＤＱ［７：４］としてホスト側チャネルに送られる。

なお、ホスト側チャネルから分割・結合回路１１２ａへのデータＤ７０，Ｄ７１，Ｄ７２のデータ列の受信期間と、チャネルＣＨ３から分割・結合回路１１２ａへのデータＤ８０，Ｄ８１，Ｄ８２のデータ列の受信期間とは、重複していてもよいし、重複していなくてもよい。分割・結合回路１１２ａへのデータＤ７０，Ｄ７１，Ｄ７２のデータ列の受信期間と、分割・結合回路１１２ａへのデータＤ８０，Ｄ８１，Ｄ８２のデータ列の受信期間とが重複している場合、分割・結合回路１１２ａは、データＤ７０，Ｄ７１，Ｄ７２のデータ列の転送と、データＤ８０，Ｄ８１，Ｄ８２のデータ列の転送と、を同時に実行することができる。

また、ホスト側チャネルにおけるデータＤ７０，Ｄ７１，Ｄ７２のデータ列の転送期間と、ホスト側チャネルにおけるデータＤ８０，Ｄ８１，Ｄ８２のデータ列の転送期間とは、重複していてもよいし、重複していなくてもよい。

図２１は、第２の実施形態の変形例１にかかるメモリシステムＳＹＳａの動作時における各種信号の波形を示すタイミングチャートである。本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１に接続された或るメモリチップＣＰ１に対してリード動作が実行され、チャネルＣＨ３に接続された或るメモリチップＣＰ３に対してライト動作が実行される例を説明する。なお、本図に示される一連の動作は、ブリッジチップＢＣａが非ブリッジ制御モードに維持された状態で実行される。なお、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎの図示が省略されている。

まず、ホストＨＡは、チップイネーブル信号ＣＥｎ＃Ｈ１をアクティブ化した状態で、データ出力コマンドを送信する（Ｓ６０１）。データ出力コマンドの構成は第１の実施形態と同様である。

ブリッジチップＢＣａは、データ出力コマンドの受信時にチップイネーブル信号ＣＥｎ＃Ｈ１がアクティブ化されていることに応じて、当該データ出力コマンドはチャネルＣＨ１に接続されたメモリチップＣＰ１に宛てたコマンドであることを認識する。ブリッジチップＢＣａは、受信したデータ出力コマンドをリードの対象のメモリチップＣＰ１に送信する（Ｓ６０２）。

ホストＨＡは、データ出力コマンドの送信後、チップイネーブル信号ＣＥｎ＃Ｈ３をアクティブ化した状態で、データ入力コマンドを送信する（Ｓ６０３）。データ入力コマンドの構成は第１の実施形態と同様である。

ブリッジチップＢＣａは、データ入力コマンドの受信時にチップイネーブル信号ＣＥｎ＃Ｈ３がアクティブ化されていることに応じて、当該データ入力コマンドはチャネル＃３に接続されたメモリチップＣＰ３に宛てたコマンドであることを認識する。ブリッジチップＢＣａは、受信したデータ入力コマンドをメモリチップＣＰ３に送信する（Ｓ６０４）。

ホストＨＡは、データ入力コマンドの送信が終わると、チップイネーブル信号ＣＥｎ＃Ｈ３をアクティブ化した状態で、ライトデータの送信を行う（Ｓ６０５）。ここで、ホストＨＡは、メモリチップＣＰ３に宛てたライトデータをデータ信号ＤＱ［７：４］として送信する。ホストＨＡは、データ信号ＤＱ［７：４］を、ＮＡＮＤ側チャネルのデータ信号ＤＱ［７：０］の転送周波数の２倍の転送周波数で送信する。ライトデータの送信の際には、ホストＨＡは、データストローブ信号ＤＱＳ／ＤＱＳｎ＃Ｈ３をトグルする。

ブリッジチップＢＣａは、ライトデータの受信時にチップイネーブル信号ＣＥｎ＃Ｈ３がアクティブ化されていることに応じて、当該ライトデータはチャネル＃３に接続されたメモリチップＣＰ３に宛てたデータであることを認識する。ブリッジチップＢＣａは、ライトデータを４ビット幅のデータから８ビット幅のデータに変更し、宛て先のメモリチップＣＰ３にデータ信号ＤＱ＃３［７：０］として送信する（Ｓ６０６）。データ信号ＤＱ＃３［７：０］の転送周波数は、データ信号ＤＱ［７：４］の転送周波数の１／２とされる。

ホストＨＡは、ライトデータの送信後、チップイネーブル信号ＣＥｎ＃Ｈ３をアクティブ化した状態で、ライトの開始を指示するコマンド値Ｃ３を送信する（Ｓ６０７）。

ブリッジチップＢＣａは、コマンド値Ｃ３の受信時にチップイネーブル信号ＣＥｎ＃Ｈ３がアクティブ化されていることに応じて、当該コマンド値Ｃ３はチャネル＃３に接続されたメモリチップＣＰ３に宛てたコマンドであることを認識する。ブリッジチップＢＣａは、受信したコマンド値Ｃ３をメモリチップＣＰ３に送信する（Ｓ６０８）。

コマンド値Ｃ３を受信したメモリチップＣＰ３は、先んじて受信したライトデータを自身が有するワードラインを制御して書き込む。

Ｓ６０７の後、ホストＨＡは、チップイネーブル信号ＣＥｎ＃Ｈ１をアクティブ化した状態で、リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１のトグルを開始する（Ｓ６０９）。ホストＨＡは、ＮＡＮＤ側チャネルを転送されるリードイネーブル信号ＲＥｎ／ＲＥの２倍の周波数で、リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１をトグルする。

ブリッジチップＢＣａは、リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１がトグルされている時にチップイネーブル信号ＣＥｎ＃Ｈ１がアクティブ化されていることに応じて、当該リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１のトグルはチャネル＃１に接続されたメモリチップＣＰ１をターゲットとしたものであることを認識する。ブリッジチップＢＣａは、チャネルＣＨ１のリードイネーブル信号ＲＥｎ／ＲＥ＃１のトグルを開始する（Ｓ６１０）。

リードの対象のメモリチップＣＰ１は、リードイネーブル信号ＲＥｎ／ＲＥ＃１がトグルされると、リードデータの出力を開始する（Ｓ６１１）。リードの対象のメモリチップＣＰ１は、リードデータの出力の際には、自身が受信したリードイネーブル信号ＲＥｎ／ＲＥ＃１の周波数と等しい周波数で、データストローブ信号ＤＱＳ／ＤＱＳｎ＃１のトグルを行う。

ブリッジチップＢＣａは、リードデータを受信すると、当該リードデータを８ビット幅のデータから４ビット幅のデータに変更してホストＨＡに送信する（Ｓ６１２）。ここで、ブリッジチップＢＣａは、リードデータをデータ信号ＤＱ［３：０］として送信する。ブリッジチップＢＣａは、データ信号ＤＱ［３：０］を、ＮＡＮＤ側チャネルのデータ信号ＤＱ［７：０］の転送周波数の２倍の転送周波数で送信する。リードデータの送信の際には、ブリッジチップＢＣａは、データストローブ信号ＤＱＳ／ＤＱＳｎ＃Ｈ１をトグルする。

このように、図２１から、ホスト側チャネルのデータ信号ＤＱ［７：０］を転送する信号線が、２系統に分割され、各系統ではデータ転送が非同期に実行されていることが読み取れる。

なお、以上では、主に速度倍率設定値１１６が「２」である場合の動作について説明した。速度倍率設定値１１６が「３」以上の自然数である場合でも、ホスト側チャネルでは、系統毎に個別にデータストローブ信号ＤＱＳ／ＤＱＳｎおよびリードイネーブル信号ＲＥｎ／ＲＥが制御されることによって、各系統のデータ転送が非同期に実行され得る。

このように、第２の実施形態の変形例１によれば、ホスト側チャネルは、それぞれはデータ転送を制御する制御信号を転送する信号線であるデータストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線の組をＫ個備える。Ｎは、Ｋよりも小さい。ブリッジチップＢＣａは、ホスト側チャネルを介したホスト側チャネルのバス幅よりも小さいビット幅のＮ系統のデータ転送をＫ個の組のうちのＮ個の組のそれぞれを転送される制御信号によって非同期に実行可能に構成されている。

（変形例２）
第２の実施形態の変形例２によれば、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスイネーブル信号ＡＬＥを転送する信号線、およびライトイネーブル信号ＷＥｎを転送する信号線がＫ個に多重化されている点で、変形例１と異なる。

コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎは、データ信号ＤＱを転送する信号線でのコマンドおよびアドレスの転送を制御する制御信号である。コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、およびライトイネーブル信号ＷＥｎを転送する信号線の組が多重化されることによって、ホスト側チャネルがホスト側チャネルのバス幅よりも小さいビット幅の複数系統の通信路として使用される場合において、複数系統の通信路のそれぞれを介したコマンドおよびアドレスの転送を非同期に実行することが可能である。つまり、各系統でのコマンドおよびアドレスの転送は、互いに同期していなくてもよいし、一の系統と他の系統とで異なるコマンドまたは異なるアドレスが転送されてもよい。よって、各系統で、コマンド、アドレス、およびデータを非同期に転送することが可能である。

以下に、第２の実施形態の変形例２にかかるメモリシステムＳＹＳａについて説明する。第２の実施形態の変形例２にかかるメモリシステムＳＹＳａの説明においては、第２の実施形態の変形例１と同様の構成については簡略的に説明されるかまたは説明が省略される。

図２２は、第２の実施形態の変形例２にかかるホスト側チャネル（即ちチャネルＣＨ０）の構成を示す模式的な図である。変形例２によれば、チャネルＣＨ０は、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線からなる組を、ＮＡＮＤ側チャネル毎に含んでいる。第Ｚの組を転送されるチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、データストローブ信号ＤＱＳ／ＤＱＳｎ、およびリードイネーブル信号ＲＥｎ／ＲＥを、チップイネーブル信号ＣＥｎ＃ＨＺ、コマンドラッチイネーブル信号ＣＬＥ＃ＨＺ、アドレスイネーブル信号ＡＬＥ＃ＨＺ、ライトイネーブル信号ＷＥｎ＃ＨＺ、データストローブ信号ＤＱＳ／ＤＱＳｎ＃ＨＺ、およびリードイネーブル信号ＲＥｎ／ＲＥ＃ＨＺと表記する。なお、Ｚは、ここでは１から４までの自然数である。

なお、図２２に示された例では、ＭおよびＫはともに「４」で互いに等しい。変形例２においても、変形例１と同様、Ｋは２以上かつＭ以下の自然数であればよい。また、Ｎとして設定可能な値の最大値はＫである。また、ホスト側チャネルが備えるチップイネーブル信号ＣＥｎを転送する信号線は、必ずしも多重化されていなくてもよい。

図２３は、第２の実施形態の変形例２にかかるメモリシステムＳＹＳａの動作時における各種信号の波形を示すタイミングチャートである。本図では、速度倍率設定値１１６が「２」であり、チャネルＣＨ１に接続された或るメモリチップＣＰ１に対してリード動作が実行され、チャネルＣＨ３に接続された或るメモリチップＣＰ３に対してライト動作が実行される例を説明する。なお、本図に示される一連の動作は、ブリッジチップＢＣａが非ブリッジ制御モードに維持された状態で実行される。なお、ブリッジチップイネーブル信号ＢＲＧ＿ＣＥｎの図示が省略されている。

まず、ホストＨＡは、チップイネーブル信号ＣＥｎ＃Ｈ１をアクティブ化した状態で、データ出力コマンドを送信する（Ｓ７０１）。Ｓ７０１では、ホストＨＡは、コマンド値Ｃ４、アドレスＡＤＲ、およびコマンド値Ｃ５を、この順でデータ信号ＤＱ［３：０］として送信する。コマンド値Ｃ４，Ｃ５の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥ＃Ｈ１をアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎ＃Ｈ１をトグルする。アドレス値ＡＤＲの送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥ＃Ｈ１をアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎ＃Ｈ１をトグルする。

なお、第１の実施形態、第２の実施形態、および第２の実施形態の変形例１では、コマンド値Ｃ４，Ｃ５およびアドレスＡＤＲは、８ビット幅でチャネルＣＨ０を転送された。これに対し、第２の実施形態の変形例２では、コマンド値Ｃ４，Ｃ５およびアドレスＡＤＲの転送のビット幅は、速度倍率設定値１１６に応じて小さくされる。図２３に示された例によれば、速度倍率設定値１１６が「２」とされているため、コマンド値Ｃ４，Ｃ５およびアドレスＡＤＲは、第１の実施形態、第２の実施形態、および第２の実施形態の変形例１の場合の半分のビット幅でチャネルＣＨ０を転送される。よって、コマンド値Ｃ４，Ｃ５およびアドレスＡＤＲがチャネルＣＨ０を転送される際には、第１の実施形態、第２の実施形態、および第２の実施形態の変形例１の場合に比べて、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥがアクティブ状態（Ｈレベル）の期間は長くなり、リードイネーブル信号ＲＥｎ／ＲＥは倍の回数トグルされる。

ブリッジチップＢＣａは、データ出力コマンドをデータ信号ＤＱ［３：０］として受信すると、データ出力コマンドを４ビット幅から８ビット幅に変換する。そして、ブリッジチップＢＣａは、変換後のデータ出力コマンドを、データ信号ＤＱ＃１［７：０］としてリードの対象のメモリチップＣＰ１に送信する（Ｓ７０２）。

ホストＨＡは、データ出力コマンドの送信後、リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１のトグルを開始する（Ｓ７０３）。ホストＨＡは、ＮＡＮＤ側チャネルを転送されるリードイネーブル信号ＲＥｎ／ＲＥの２倍の周波数で、リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１をトグルする。

ブリッジチップＢＣａは、リードイネーブル信号ＲＥｎ／ＲＥ＃Ｈ１がトグルされることに応じて、チャネルＣＨ１のリードイネーブル信号ＲＥｎ／ＲＥ＃１のトグルを開始する（Ｓ７０４）。

リードの対象のメモリチップＣＰ１は、リードイネーブル信号ＲＥｎ／ＲＥ＃１がトグルされると、リードデータの出力を開始する（Ｓ７０５）。リードの対象のメモリチップＣＰ１は、リードデータの出力の際には、自身が受信したリードイネーブル信号ＲＥｎ／ＲＥ＃１の周波数と等しい周波数で、データストローブ信号ＤＱＳ／ＤＱＳｎ＃１のトグルを行う。

ブリッジチップＢＣａは、リードデータを受信すると、当該リードデータを８ビット幅のデータから４ビット幅のデータに変更してホストＨＡに送信する（Ｓ７０６）。ここで、ブリッジチップＢＣａは、リードデータをデータ信号ＤＱ［３：０］として送信する。ブリッジチップＢＣａは、データ信号ＤＱ［３：０］を、ＮＡＮＤ側チャネルのデータ信号ＤＱ［７：０］の転送周波数の２倍の転送周波数で送信する。リードデータの送信の際には、ブリッジチップＢＣａは、データストローブ信号ＤＱＳ／ＤＱＳｎ＃Ｈ１をトグルする。

ホストＨＡは、Ｓ７０１と並列に、チップイネーブル信号ＣＥｎ＃Ｈ３をアクティブ化した状態で、データ入力コマンドを送信する（Ｓ７０７）。Ｓ７０７では、ホストＨＡは、コマンド値Ｃ１，Ｃ２およびアドレスＡＤＲを、この順でデータ信号ＤＱ［７：４］として送信する。コマンド値Ｃ１，Ｃ２の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥ＃Ｈ３をアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎ＃Ｈ３をトグルする。アドレス値ＡＤＲの送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥ＃Ｈ３をアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎ＃Ｈ３をトグルする。データ入力コマンドの送信についてもデータ出力コマンドと同様に、第１の実施形態、第２の実施形態、および第２の実施形態の変形例１の場合に比べて、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥがアクティブ状態（Ｈレベル）の期間は長くなり、リードイネーブル信号ＲＥｎ／ＲＥは倍の回数トグルされる。

ブリッジチップＢＣａは、データ入力コマンドをデータ信号ＤＱ［７：４］として受信すると、データ入力コマンドを４ビット幅から８ビット幅に変換する。そして、ブリッジチップＢＣａは、変換後のデータ入力コマンドを、ライトの対象のメモリチップＣＰ３にデータ信号ＤＱ＃３［７：０］として送信する（Ｓ７０８）。

ホストＨＡは、データ入力コマンドの送信が終わると、チップイネーブル信号ＣＥｎ＃Ｈ３をアクティブ化した状態で、ライトデータの送信を行う（Ｓ７０９）。ここで、ホストＨＡは、メモリチップＣＰ３に宛てたライトデータをデータ信号ＤＱ［７：４］として送信する。ホストＨＡは、データ信号ＤＱ［７：４］を、ＮＡＮＤ側チャネルのデータ信号ＤＱ［７：０］の転送周波数の２倍の転送周波数で送信する。ライトデータの送信の際には、ホストＨＡは、データストローブ信号ＤＱＳ／ＤＱＳｎ＃Ｈ３をトグルする。

ブリッジチップＢＣａは、ライトデータをデータ信号ＤＱ［７：４］として受信すると、ライトデータのビット幅を４ビット幅から８ビット幅に変換し、変換後のライトデータをライトの対象のメモリチップＣＰ３にデータ信号ＤＱ＃３［７：０］として送信する（Ｓ７１０）。データ信号ＤＱ＃３［７：０］の転送周波数は、入力されたデータ信号ＤＱ［７：４］の転送周波数の１／２とされる。

ホストＨＡは、ライトデータの送信後、チップイネーブル信号ＣＥｎ＃Ｈ３をアクティブ化した状態で、ライトの開始を指示するコマンド値Ｃ３を送信する（Ｓ７１１）。Ｓ７１１では、ホストＨＡは、コマンド値Ｃ３をデータ信号ＤＱ［７：４］として送信する。コマンド値Ｃ３の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥ＃Ｈ３をアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎ＃Ｈ３をトグルする。

ブリッジチップＢＣａは、コマンド値Ｃ３をデータ信号ＤＱ［７：４］として受信すると、コマンド値Ｃ３を４ビット幅から８ビット幅に変換する。そして、ブリッジチップＢＣａは、変換後のコマンド値Ｃ３を、ライトの対象のメモリチップＣＰ３にデータ信号ＤＱ＃３［７：０］として送信する（Ｓ７１２）。

コマンド値Ｃ３を受信したメモリチップＣＰ３は、先んじて受信したライトデータを自身が有するワードラインを制御して書き込む。

図２３から明らかなように、ホスト側チャネルのデータ信号ＤＱ［７：０］を転送する信号線が、２系統に分割されており、当該２つの系統では互いに独立かつ非同期にコマンド、アドレス、データが転送されている。

なお、以上では、主に速度倍率設定値１１６が「２」である場合の動作について説明した。速度倍率設定値１１６が「３」以上の自然数である場合でも、ホスト側チャネルでは、系統毎に個別にコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、データストローブ信号ＤＱＳ／ＤＱＳｎおよびリードイネーブル信号ＲＥｎ／ＲＥが制御されることによって、各系統のコマンド、アドレス、およびデータの転送が非同期に実行され得る。

このように、第２の実施形態の変形例２によれば、ホスト側チャネルは、コマンドおよびアドレスの転送を制御する制御信号であるコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎを転送する３つの信号線と、データ転送を制御する制御信号であるデータストローブ信号ＤＱＳ／ＤＱＳｎおよびリードイネーブル信号ＲＥｎ／ＲＥを転送する２つの信号線と、を含む組をＫ個備える。Ｎは、Ｋよりも小さい。ブリッジチップＢＣａは、ホスト側チャネルを介したホスト側チャネルのバス幅よりも小さいビット幅のＮ系統のデータ転送をＫ個の組のうちのＮ個の組のそれぞれを転送される、コマンドおよびアドレスの転送を制御する制御信号およびデータ転送を制御する制御信号によって、非同期に実行可能に構成されている。

（変形例３）
第２の実施形態の変形例１では、ホスト側チャネルにおいて、コマンドおよびアドレスは、ホスト側チャネルのバス幅と等しいビット幅で転送された。第２の実施形態の変形例１においても、第２の実施形態の変形例２と同様に、コマンドおよびアドレスは、ホスト側チャネルがそれぞれはホスト側チャネルのバス幅よりも小さいビット幅のＮ系統の通信路のそれぞれを介して転送されてもよい。

ただし、第２の実施形態の変形例１では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎを転送する３つの信号線は、Ｎ系統で共通に使用される。よって、ホスト側チャネルにおいて２以上の系統でコマンドおよびアドレスの送信期間を重複させようとした場合、２以上の系統でコマンドおよびアドレスを非同期に送信することができないことを考慮する必要がある。

（変形例４）
第２の実施形態および第２の実施形態の各変形例では、コマンドおよびアドレスは、データ信号ＤＱとして転送された。コマンドおよびアドレスは、データ信号ＤＱが転送される信号線とは異なる信号線を転送されるように構成されてもよい。

（第３の実施形態）
ブリッジチップは、ホスト側チャネルと、Ｍ個のＮＡＮＤ側チャネルと、に接続されている。そして、各チャネルは、複数の信号線によって構成されている。従って、ＮＡＮＤ側チャネルの数に応じてブリッジチップに設けられる端子の数が増加する。

第３の実施形態では、いくつかの信号線がＭ個のＮＡＮＤ側チャネルで共有される。これによって、ブリッジチップに備えられる端子の数を抑制する。

図２４は、第３の実施形態にかかるメモリシステムＳＹＳｂの構成の一例を示す模式的な図である。

メモリシステムＳＹＳｂは、ホストＨＡ及び半導体記憶装置１ｂを含む。半導体記憶装置１ｂは、ブリッジチップＢＣｂおよび複数のメモリチップＣＰを備える。図２４に示される例では、半導体記憶装置１ｂは、８個のメモリチップＣＰを備える。

ブリッジチップＢＣｂは、外部端子群１０とＭ個のチャネル（ここでは一例として２個のチャネルＣＨ１，ＣＨ２）との間に電気的に接続されている。外部端子群１０は、チャネルＣＨ０を介してホストＨＡに電気的に接続されている。

８個のメモリチップＣＰのうちの４個のメモリチップＣＰ１－１～ＣＰ１－４は、チャネルＣＨ１に接続されている。８個のメモリチップＣＰのうちの４個のメモリチップＣＰ２－１～ＣＰ２－４は、チャネルＣＨ２に接続されている。

ブリッジチップＢＣｂは、第１インタフェース１０１ｂと、２個の第２インタフェース１０２ｂと、コントローラ１０３ｂと、を備える。

第１インタフェース１０１ｂは、ホストＨＡに対してチャネルＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。

２個の第２インタフェース１０２ｂのうちの第２インタフェース１０２ｂ－１は、４個のメモリチップＣＰ１に対してチャネルＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。２個の第２インタフェース１０２ｂのうちの第２インタフェース１０２ｂ－２は、４個のメモリチップＣＰ２に対してチャネルＣＨ２を介した電気信号の送受信を行うＰＨＹ回路である。

コントローラ１０３ｂは、第１インタフェース１０１ｂと、２個の第２インタフェース１０２ｂと、の間に配されている。コントローラ１０３ｂは、第１インタフェース１０１ｂと、２個の第２インタフェース１０２ｂと、の間の信号の授受を制御する。

ＮＡＮＤ側チャネルである２つのチャネルＣＨ１，ＣＨ２のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、レディービジー信号Ｒ／Ｂｎを転送する信号線、所定のバス幅（ここでは一例として８ビット幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線、を含む。

ここで、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線のそれぞれの一端が第２インタフェース１０２ｂ－１に接続される。チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線のそれぞれの他端は、８個の信号線に分岐して、８個の信号線に個別に８個のメモリチップＣＰのうちの１つが個別に接続される。これによって、チャネルＣＨ１，ＣＨ２の間で、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線が共有される。

チャネルＣＨ１，ＣＨ２が上記のように構成されたことで、ブリッジチップＢＣｂには、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、およびレディービジー信号Ｒ／Ｂｎを転送する信号線のそれぞれが接続される端子の数を削減することが可能である。

なお、以上では、半導体記憶装置１ｂは２個のＮＡＮＤ側チャネルを備え、当該２つのＮＡＮＤ側チャネルでいくつかの信号線が共有される例について説明された。半導体記憶装置１ｂが３個以上のＮＡＮＤ側チャネルを備える場合であっても、いくつかの信号線は、少なくとも２個のＮＡＮＤ側チャネルで共有され得る。

また、以上では、特に、コマンドおよびアドレスの転送を制御する制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎ）を転送する信号線が複数のＮＡＮＤ側チャネルで共有された。コマンドおよびアドレスの転送を制御する制御信号を転送する信号線を複数のＮＡＮＤ側チャネルで共有する構成は、第１の実施形態および第２の実施形態のいずれに対しても適用され得る。

このように、第３の実施形態によれば、コマンドおよびアドレスの転送を制御する制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、およびライトイネーブル信号ＷＥｎ）を転送する信号線が、少なくとも２個のＮＡＮＤ側チャネルで共有される。

これによって、ブリッジチップＢＣｂに設けられる端子の数を抑制することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＳＹＳ，ＳＹＳａ，ＳＹＳｂ メモリシステム、１，１ａ，１ｂ 半導体記憶装置、ＨＡ ホスト、ＢＣ，ＢＣａ，ＢＣｂ ブリッジチップ、ＣＰ メモリチップ、ＣＨ０，ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４ チャネル、１０ 外部端子群、１０１，１０１ｂ 第１インタフェース、１０２，１０２－１，１０２－２，１０２－３，１０２－４、１０２ｂ，１０２ｂ－１，１０２ｂ－２ 第２インタフェース、１０３，１０３ａ，１０３ｂ コントローラ、１１１ コマンドデコーダ、１１２，１１２ａ 分割・結合回路、１１３ マスク回路、１１４ レジスタ、１１５ マルチプレクサ、１１６ 速度倍率設定値、２０１，２０１ａ，２０２，２０２ａ 部分回路。

Claims (8)

1. 複数の第１チップと、
   ホストと第１チャネルを介して接続可能であり、前記複数の第１チップとＭ（Ｍは２以上の自然数）個の第２チャネルを介して接続され、
   １つの第２チャネルあたりの転送レートのＮ（Ｎは２以上かつＭ以下の自然数）倍の転送レートで前記第１チャネルを介して第１データを受信した場合、前記第１データを前記第１チャネルのバス幅の単位でＮ個に振り分けることによって前記第１データをＮ個の第２データに分割し、前記Ｎ個の第２データを前記Ｍ個の第２チャネルのうちのＮ個の第２チャネルを介して並列に前記複数の第１チップのうちの前記Ｎ個の第２チャネルに対応するＮ個の第１チップに送信し、
   前記Ｍ個の第２チャネルのうちのＬ（Ｌは２以上かつＭ以下の自然数）個の第２チャネルからＬ個の第３データを並列に受信した場合、前記Ｌ個の第３データを前記第１チャネルのバス幅の単位で結合することによって１個の第４データを生成し、１つの第２チャネルあたりの転送レートのＬ倍の転送レートで前記第１チャネルを介して送信する、
   第２チップと、
   を備える半導体記憶装置。
2. 前記第２チップは、前記Ｎの設定値を前記ホストから受信する、
   請求項１に記載の半導体記憶装置。
3. 複数の第１チップと、
   ホストと第１チャネルを介して接続可能であり、前記複数の第１チップとＭ（Ｍは２以上の自然数）個の第２チャネルを介して接続され、
   １つの第２チャネルあたりの転送レートのＮ（Ｎは２以上かつＭ以下の自然数）倍の転送レートで前記第１チャネルを介して第１データを受信した場合、前記第１データを前記第１チャネルのバス幅の単位ごとに前記第１チャネルのバス幅よりも小さいビット幅のデータに分割することによって前記第１データをＮ個の第２データに分割し、前記Ｎ個の第２データのそれぞれのビット幅を第２チャネルあたりのバス幅と等しいビット幅に変換し、その後、前記Ｎ個の第２データを前記Ｍ個の第２チャネルのうちのＮ個の第２チャネルを介して並列に前記複数の第１チップのうちの前記Ｎ個の第２チャネルに対応するＮ個の第１チップに送信し、
   前記Ｍ個の第２チャネルのうちのＬ（Ｌは２以上かつＭ以下の自然数）個の第２チャネルからＬ個の第３データを並列に受信した場合、前記Ｌ個の第３データをそれぞれのビット幅を前記第１チャネルのビット幅よりも小さいビット幅に変換し、その後、前記Ｌ個の第３データをビット幅方向に結合した第４データを第２チャネルあたりの転送レートのＬ倍の転送レートで前記第１チャネルを介して送信する、
   第２チップと、
   を備える半導体記憶装置。
4. 前記第２チップは、前記Ｎの設定値を前記ホストから受信する、
   請求項３に記載の半導体記憶装置。
5. 前記第１チャネルは、データを転送する第１信号線と、それぞれは前記第１信号線でのデータ転送を制御する第１制御信号を個別に転送する前記Ｋ個の第２信号線群と、を含み、
   前記Ｋは２以上かつＭ以下の自然数であり、
   前記Ｎおよび前記ＬはＫ以下の値に設定可能であり、
   前記第１チャネルのバス幅は前記第１信号線のバス幅であり、
   前記第２チップは、前記第１信号線のバス幅よりも小さいビット幅のＮ系統またはＬ系統のデータ転送を前記Ｋ個の第２信号線群のうちのＮ個またはＬ個の第２信号線群のそれぞれを転送される前記第１制御信号によって非同期に実行可能に構成されている、
   請求項３または４に記載の半導体記憶装置。
6. 前記第１チャネルは、データ、コマンド、およびアドレスを転送する第１信号線と、それぞれは前記第１信号線でのデータ転送を制御する第１制御信号を個別に転送する前記Ｋ個の第２信号線群と、それぞれは前記第１信号線でのコマンドおよびアドレスの転送を制御する第２制御信号を個別に転送する前記Ｋ個の第３信号線群と、を含み、
   前記Ｋは２以上かつＭ以下の自然数であり、
   前記Ｎおよび前記ＬはＫ以下の値に設定可能であり、
   前記第１チャネルのバス幅は前記第１信号線のバス幅であり、
   前記第２チップは、
   前記第１信号線のバス幅よりも小さいビット幅のＮ系統またはＬ系統のデータ転送を前記Ｋ個の第２信号線群のうちのＮ個またはＬ個の第２信号線群のそれぞれを転送される前記第１制御信号によって非同期に実行可能であり、かつ、
   前記第１信号線のバス幅よりも小さいビット幅のＮ系統またはＬ系統のコマンド、アドレス、およびデータの転送を前記Ｋ個の第２信号線群のうちのＮ個またはＬ個の第２信号線群のそれぞれを転送される前記第１制御信号と前記Ｋ個の第３信号線群のうちのＮ個またはＬ個の第３信号線群のそれぞれを転送される前記第２制御信号によって非同期に実行可能、
   に構成されている、
   請求項３または４に記載の半導体記憶装置。
7. 前記Ｍ個の第２チャネルのそれぞれは、データを転送する第１信号線と、前記第１信号線でのデータ転送を制御する第１制御信号を転送する第２信号線群と、を備え、
   前記Ｍ個の第２チャネルのうちの少なくとも２つの第２チャネルは、前記第２信号線群を共有する、
   請求項１または３に記載の半導体記憶装置。
8. 請求項１から請求項７のいずれか一項に記載の半導体記憶装置と、
   前記ホストと、
   を備えるメモリシステム。

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