JP2024044793A - メモリシステム、制御装置および方法 - Google Patents

Abstract

【課題】好適な構成を有する制御装置を備えるメモリシステム、制御装置、およびメモリシステムを制御する方法を提供すること。
【解決手段】メモリシステムは、第１装置と、１以上の第２装置がそれぞれに接続された複数の第１チャネルと、を備える半導体記憶装置と、第１装置に第２チャネルを介して接続された制御装置と、を備える。制御装置は、第２装置をアクセス先としたデータ転送を実行する複数の第１回路と、複数の第１回路と第２チャネルとの間に配置された第２回路とを備える。第２回路は、複数の第１回路が送るデータを結合して、結合前の各データの転送レートよりも高い転送レートで結合後のデータを第２チャネルに送る。第２回路は、第２チャネルを介して受信したデータを分割して、分割前のデータの転送レートよりも低い転送レートで複数のデータを複数の第１回路に分配する。
【選択図】図９

Description

本実施形態は、メモリシステム、制御装置および方法に関する。

メモリコントローラと複数のメモリチップとの間にブリッジチップを備えたメモリシステムがある。メモリコントローラは、ブリッジチップを介して各メモリチップを制御する制御装置である。複数のメモリチップのそれぞれは、ブリッジチップに複数のチャネルの何れかを介して接続される。このようなメモリシステムでは、メモリコントローラは、複数のチャネルでデータ転送が並行して実行されるように複数のメモリチップに対するアクセスを行う。これにより、ひとつのチャネルの複数倍の転送レートで複数のメモリチップに対するアクセスを行うことが可能である。

米国特許第５５７０６１９号明細書

一つの実施形態は、好適な構成を有する制御装置を備えるメモリシステム、制御装置、およびメモリシステムを制御する方法を提供することを目的とする。

一つの実施形態によれば、メモリシステムは、半導体記憶装置と、制御装置と、を備える。半導体記憶装置は、第１装置と、それぞれメモリセルを備える複数の第２装置と、第１装置に接続された複数の第１チャネルと、を備える。複数の第１チャネルのそれぞれに複数の第２装置のうちの１以上の第２装置が接続される。制御装置は、第１装置に第２チャネルを介して接続された複数の第１回路と、複数の第１回路と第２チャネルとの間に配置された第２回路と、を備える。複数の第１回路のそれぞれは、複数の第２装置のうちの一をアクセス先としてアクセス先の第２装置に対し、エラー抑制にかかる処理を行いながら、データの送信および出力が可能である。第２回路は、複数の第１回路が送信するデータを結合して結合前の各データの転送レートのｎ（ｎは整数を表す）倍の転送レートで結合後のデータを第２チャネルに送る。ｎは結合前のデータの数である。第２回路は、第２チャネルを介して受信したデータを複数のデータに分割して分割前のデータの転送レートのｍ（ｍは整数を表す）分の１の転送レートで複数のデータを複数の第１回路のうちのｍ個の第１回路に分配する。ｍは分割後のデータの数である。

実施形態のメモリシステムの構成の一例を示す模式的な図。 実施形態のメモリチップの構成例を示す図。 実施形態のブリッジチップと各メモリチップとの間のより詳細な接続関係を説明するための模式的な図。 実施形態のメモリコントローラが他のメモリシステムに適用された場合の接続例を示す模式的な図。 実施形態のメモリコントローラのハードウェア構成の一例を示す図。 実施形態のブリッジチップのハードウェア構成の一例を示す図。 実施形態の分割・結合回路の、データを結合する機能の一例を説明するための図。 実施形態の分割・結合回路の、データを分割する機能の一例を説明するための図。 実施形態のメモリシステムにおけるデータの流れの一例を説明するための模式的な図。 実施形態のメモリコントローラが一般的な構成のメモリシステムに適用された場合のメモリコントローラの設定の一例を示す模式的な図。 実施形態のバッファメモリに格納されたアクセス要求の一覧の一例を示す図。 実施形態のスケジューラが備えるプロセッサによって取得される対の一例を示す図。 実施形態のスケジューラの動作の一例を示すフローチャート。 実施形態のスケジューラの動作の別の一例を示すフローチャート。 実施形態のメモリシステムの構成の別の一例を示す模式的な図。

以下に添付図面を参照して、実施形態のメモリシステム、メモリコントローラ、および方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
図１は、実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。

メモリシステムＳＹＳは、ホストＨＳに接続可能である。ホストＨＳとメモリシステムＳＹＳとを接続する通信路および当該通信路を介した通信が準拠する規格は、特定の規格に限定されない。ホストＨＳは、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。ホストＨＳは、メモリシステムＳＹＳにアクセスする際に、メモリシステムＳＹＳにアクセスコマンドを送信する。アクセスコマンドは、ライトコマンドまたはリードコマンドなどを含む。

メモリシステムＳＹＳは、半導体記憶装置１、メモリコントローラＭＣ、およびＲＡＭ（Random Access Memory）２を含む。

メモリコントローラＭＣは、半導体記憶装置１の制御を行う制御装置である。メモリコントローラＭＣは、半導体記憶装置１の制御の一環として、ホストＨＳからのアクセスコマンドに応じたホストＨＳと半導体記憶装置１との間のデータ転送を実行する。

ＲＡＭ２は、メモリコントローラＭＣに、バッファエリア、キャッシュエリア、プログラムがロードされるエリア、などの機能を提供する。例えば、メモリコントローラＭＣは、ホストＨＳと半導体記憶装置１との間の転送データをＲＡＭ２にバッファすることができる。また、メモリコントローラＭＣは、ファームウェアプログラムをＲＡＭ２にロードして使用したり、各種管理データをＲＡＭ２にバッファまたはキャッシュしたりする。

半導体記憶装置１は、外部端子群Ｔ、ブリッジチップＢＣ、および複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３を備える。複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。ここでは、複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれはＮＡＮＤ型フラッシュメモリのメモリチップであることとする。

半導体記憶装置１は、メモリチップＣＰ０－０～ＣＰ０－３およびメモリチップＣＰ１－０～ＣＰ１－３それぞれが積層されたＭＣＰ（Multi Chip Package）として実装され得る。半導体記憶装置１がＭＣＰとして実装される場合、半導体記憶装置１では、ブリッジチップＢＣおよび複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３の周囲が、モールド樹脂で封止されていてもよい。

また、半導体記憶装置１は、複数のメモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３とブリッジチップＢＣとを接続する複数のチャネルを備える。この複数のチャネルのそれぞれを、ＮＡＮＤ型のフラッシュメモリを接続するチャネルという意味で、メモリチャネルＭＣＨと表記する。

図１の例では、半導体記憶装置１は、複数のメモリチャネルＭＣＨとして、メモリチャネルＭＣＨ０，ＭＣＨ１を備える。そして、メモリチャネルＭＣＨ０を介してブリッジチップＢＣに４つのメモリチップＣＰ０－０～ＣＰ０－３が接続され、メモリチャネルＭＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－０～ＣＰ１－３が接続される。

それぞれのメモリチャネルＭＣＨは、所定の規格に基づき構成される。各メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。

なお、半導体記憶装置１が備えるメモリチップＣＰの数は８個に限定されない。また、ブリッジチップＢＣと複数のメモリチップＣＰとを接続するメモリチャネルＭＣＨの数は２個に限定されない。

なお、ブリッジチップＢＣは、第１装置の一例である。メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれは、第２装置の一例である。各メモリチャネルＭＣＨは、第１チャネルの一例である。各メモリチャネルＭＣＨは、第２チャネルの一例でもある。

以降、メモリチップＣＰ０－０～ＣＰ０－３，ＣＰ１－０～ＣＰ１－３のそれぞれを、メモリチップＣＰと表記することがある。また、メモリチップＣＰ０－０～ＣＰ０－３のそれぞれを、メモリチップＣＰ０と表記することがある。また、メモリチップＣＰ１－０～ＣＰ１－３のそれぞれを、メモリチップＣＰ１と表記することがある。

半導体記憶装置１は、１つのチャネルを介してメモリコントローラＭＣに接続される。この１つのチャネルを、ブリッジチップＢＣから見てホスト側のチャネルという意味で、ホストチャネルＨＣＨと表記する。

ホストチャネルＨＣＨは、所定の規格に基づき構成される。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。

なお、ホストチャネルＨＣＨは、第２チャネルの一例である。ホストチャネルＨＣＨは、第１チャネルの一例でもある。

ホストチャネルＨＣＨは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、レディービジー信号Ｒ／Ｂｎ＿１を転送する信号線、およびレディービジー信号Ｒ／Ｂｎ＿２を転送する信号線を含む。なお、信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。

チップイネーブル信号ＣＥｎは、アクセスの対象のメモリチップＣＰをイネーブル状態とするための信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号である。リードイネーブル信号ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。レディービジー信号Ｒ／Ｂｎ＿１およびレディービジー信号Ｒ／Ｂｎ＿２は、コマンドの受信を待機している状態であるレディー状態であるかコマンドを受信しても実行できない状態であるビジー状態であるかを示す信号である。なお、ホストチャネルＨＣＨが含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、ホストチャネルＨＣＨは、レディービジー信号Ｒ／Ｂｎに関しては、メモリチャネルＭＣＨ０にかかるレディービジー信号Ｒ／Ｂｎと、メモリチャネルＭＣＨ１にかかるレディービジー信号Ｒ／Ｂｎと、からワイヤードＯＲ接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎを転送するための１つの信号線を備えていてもよい。

メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、ホストチャネルＨＣＨの信号群と同種の信号群を送受信できる。即ち、メモリチャネルＭＣＨ０，ＭＣＨ１のそれぞれは、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチ信号ＣＬＥを転送する信号線、アドレスラッチ信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、データ信号ＤＱ［７：０］を転送する信号線群、およびレディービジー信号Ｒ／Ｂｎを転送する信号線、を備えている。

図２は、実施形態のメモリチップＣＰの構成例を示す図である。メモリチップＣＰは、アクセス回路２０１およびメモリセルアレイ２０２を備える。

メモリセルアレイ２０２は、複数の物理ブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。各物理ブロックＢＬＫは、複数の不揮発性メモリセルトランジスタの集合である。各物理ブロックＢＬＫは、ページと称する記憶領域を複数備える。

アクセス回路２０１は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。アクセス回路２０１は、メモリコントローラＭＣからブリッジチップＢＣを介して受信する指示に応じて、メモリセルアレイ２０２に対し、データのライト、データのリード、またはデータのイレースを実行する。

具体的には、アクセス回路２０１は、ブリッジチップＢＣを介してメモリコントローラＭＣからページ単位のデータの入力を受け付けて、受け付けたページ単位のデータをメモリセルアレイ２０２にライトすることができる。また、アクセス回路２０１は、メモリセルアレイ２０２からページ単位のデータをリードして、リードしたページ単位のデータをクラスタと称されるページよりも小さいサイズのデータ毎に、ブリッジチップＢＣを介してメモリコントローラＭＣに出力することができる。また、アクセス回路２０１は、物理ブロックＢＬＫでデータのイレースを実行することができる。

なお、アクセス回路２０１およびメモリセルアレイ２０２は、互いに独立に動作可能な複数のプレーンと称する単位に分割されていてもよい。

図３は、実施形態のブリッジチップＢＣと各メモリチップＣＰとの間のより詳細な接続関係を説明するための模式的な図である。

図３に示すように、４つのメモリチップＣＰ０－０～ＣＰ０－３は、メモリチャネルＭＣＨ０に共通接続される。同様に、４つのメモリチップＣＰ１－０～ＣＰ１－３は、メモリチャネルＭＣＨ１に共通接続される。

なお、メモリチップＣＰ０－０～ＣＰ０－３、ＣＰ１－０～ＣＰ１－３は、対応するメモリチャネルＭＣＨを構成する全ての信号線に共通接続されていなくてもよい。メモリチップＣＰ０－０～ＣＰ０－３、ＣＰ１－０～ＣＰ１－３は、対応するメモリチャネルＭＣＨを構成する信号線のうちのデータ信号ＤＱ［７：０］を転送する信号線を除くいくつかの信号線はブリッジチップＢＣと個別のメモリチップＣＰとを一対一に接続するように構成されてもよい。

上記のようにブリッジチップＢＣと各メモリチップＣＰとが接続されているため、ブリッジチップＢＣは、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、を互いに独立に実行し得る。そして、メモリコントローラＭＣとブリッジチップＢＣとの間を接続するホストチャネルＨＣＨは、メモリチャネルＭＣＨ０を介したデータ転送と、メモリチャネルＭＣＨ１を介したデータ転送と、が並行して実行された場合でもブリッジチップＢＣにおいて転送データが滞ることを防ぐように制御される。このため、ホストチャネルＨＣＨは、メモリチャネルＭＣＨ０の転送レートと、メモリチャネルＭＣＨ１の転送レートと、を合わせた転送レートでデータを転送することが可能とされる。つまり、ホストチャネルＨＣＨは、メモリチャネルＭＣＨの２倍の転送レートでデータを転送することが可能である。

メモリコントローラＭＣは、メモリコントローラＭＣとメモリチップＣＰの群との間のデータ転送の転送レートをできるだけ高くするために、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかをアクセス先とするデータ転送と、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかをアクセス先とするデータ転送と、の間で互いにアクセス種別、転送サイズ、および転送タイミングが合致するように、メモリチップＣＰ０－０～ＣＰ０－３、ＣＰ１－０～ＣＰ１－３に対するアクセスを行う。なお、アクセス種別は、リードおよびライトを含む。

例えば、各メモリチップＣＰには、半導体記憶装置１内でユニークな識別番号であるＬＵＮ（Logical Unit Number）が与えられる。上記のアクセス制御を実現するために、メモリコントローラＭＣは、各メモリチップＣＰに与えられたＬＵＮとメモリチップＣＰの接続先のメモリチャネルＭＣＨとの関係を予め記憶する。図３に示す例では、メモリチップＣＰ０－０にはＬＵＮ０、メモリチップＣＰ０－１にはＬＵＮ１、メモリチップＣＰ０－２にはＬＵＮ２、メモリチップＣＰ０－３にはＬＵＮ３、メモリチップＣＰ１－０にはＬＵＮ４、メモリチップＣＰ１－１にはＬＵＮ５、メモリチップＣＰ１－２にはＬＵＮ６、メモリチップＣＰ１－３にはＬＵＮ７が与えられている。そして、メモリコントローラＭＣは、ＬＵＮ０～ＬＵＮ３で識別される４つのメモリチップＣＰ（即ちメモリチップＣＰ０－１～ＣＰ０－３）はメモリチャネルＭＣＨ０に接続され、ＬＵＮ４～ＬＵＮ７で識別される４つのメモリチップＣＰ（即ちメモリチップＣＰ１－１～ＣＰ１－３）はメモリチャネルＭＣＨ１に接続されていることを予め記憶する。

なお、一般的なメモリシステムとして、メモリチップがブリッジチップを介さずにメモリコントローラに接続されるメモリシステムが知られている。当該一般的なメモリシステムに搭載されるメモリコントローラを製造する製造者にとって、ブリッジチップを適用したシステムの専用にメモリコントローラを新しく設計することは、設計に要する労力が大きく、コストの点でも負担が大きい。よって、一般的なメモリシステムに搭載され得るメモリコントローラに対するわずかな設計変更だけでブリッジチップが適用されたメモリシステムも搭載可能にすることが望まれる。

また、メモリコントローラを、設計変更なくまたはわずかな設計変更だけで、一般的なメモリシステムと、ブリッジチップが適用されたメモリシステムと、の何れにも搭載可能にすることが望まれる。

実施形態のメモリコントローラＭＣは、一般的なメモリシステムに搭載されるメモリコントローラに対するわずかな設計変更で得られる、好適な構成を有する。

さらに、実施形態のメモリコントローラＭＣは、設定をわずかに変更するだけで、例えば図４に示すように、ブリッジチップＢＣを介さずにメモリチップＣＰが接続可能となるように構成される。なお、図４に示す例では、実施形態のメモリコントローラＭＣは、ブリッジチップＢＣを有さないメモリシステムＳＹＳａに搭載されている。そして、メモリチップＣＰ２－０～ＣＰ２－３がチャネルＣＨを介してメモリコントローラＭＣに接続されている。チャネルＣＨは、例えば、ホストチャネルＨＣＨまたはメモリチャネルＭＣＨと同様の構成を有する。

図５は、実施形態のメモリコントローラＭＣのハードウェア構成の一例を示す図である。

メモリコントローラＭＣは、ホストインタフェースコントローラ（ホストＩ／Ｆコントローラ）１０、ＣＰＵ（Central Processing Unit）１１、スケジューラ１２、バス１３、第１フラッシュコントローラ１４－０、第２フラッシュコントローラ１４－１、および分割・結合回路１５を備える。なお、第１フラッシュコントローラ１４－０、第２フラッシュコントローラ１４－１のそれぞれを、フラッシュコントローラ１４と表記することがある。

ホストＩ／Ｆコントローラ１０、ＣＰＵ１１、ＲＡＭ２、およびスケジューラ１２は、バス１３に電気的に接続される。

なお、メモリコントローラＭＣは、一例では、ＳｏＣ（System-on-a-Chip）として構成される。メモリコントローラＭＣは、複数のチップによって構成されてもよい。メモリコントローラＭＣは、ＲＡＭ２を含む１つのＳｏＣとして構成されてもよい。

各フラッシュコントローラ１４は、第１回路の一例である。分割・結合回路１５は、第２回路の一例である。ＣＰＵ１１は、第３回路の一例である。スケジューラ１２は、第４回路の一例である。

ホストＩ／Ｆコントローラ１０は、ホストＨＳを相手とした信号の転送の制御を実行する。例えば、ホストＩ／Ｆコントローラ１０は、ホストＨＳからの各種コマンドを受け付ける。また、ホストＩ／Ｆコントローラ１０は、ホストＨＳに対してデータを転送する。

ＣＰＵ１１は、メモリコントローラＭＣ全体の制御を実行するプロセッサである。ＣＰＵ１１は、ファームウェアプログラムに基づいて当該制御を実行する。ＣＰＵ１１は、当該制御の一環として、ホストＨＳからのアクセスコマンドに含まれるアドレス情報に基づき、半導体記憶装置１におけるアクセス先の特定を行う。そして、ＣＰＵ１１は特定したアクセス先に対するアクセスの要求であるアクセス要求を生成する。アクセス要求は、アクセス先を示すアドレス情報、アクセス種別の指定、および転送データのサイズの指定を含む。

各フラッシュコントローラ１４は、ＣＰＵ１１が生成したアクセス要求に基づき、１つのメモリチップＣＰをアクセス先とした、メモリコントローラＭＣと半導体記憶装置１との間のデータ転送を制御する。各フラッシュコントローラ１４は、アクセス要求によって指定されたアクセス先のメモリチップＣＰに対し、アクセス要求によって指定されたアクセス種別の、アクセス要求によって指定されたサイズのデータの転送を実行する。

また、各フラッシュコントローラ１４は、転送データに対してエラー抑制にかかる種々の処理を行う。エラー抑制にかかる種々の処理は、一例として、誤り訂正符号化、誤り訂正、ランダマイズ処理、およびランダマイズ処理の逆処理を含む。

具体的には、各フラッシュコントローラ１４は、ＥＣＣ回路（Error Correction Code circuit：ECC）１４０と、ランダマイザ１４１と、を備える。

ＥＣＣ１４０は、半導体記憶装置１に送信されるデータに対し、クラスタ単位で誤り訂正符号化する。また、ＥＣＣ１４０は、半導体記憶装置１から受信したデータに対し、クラスタ単位で誤り訂正を行う。

ランダマイザ１４１は、半導体記憶装置１に送信されるデータに対し、「０」の出現頻度と「１」の出現頻度とを均一にするランダマイズ処理を実行する。また、ランダマイザ１４１は、半導体記憶装置１から受信したデータに対し、ランダマイズ処理の逆処理を実行することで、当該データをランダマイズ処理前の状態に復元する。

スケジューラ１２は、バッファメモリ１２０と、プロセッサ１２１と、を備える。バッファメモリ１２０は、ＣＰＵ１１によって生成されるアクセス要求を順次受け付ける。バッファメモリ１２０に溜まったアクセス要求の数が２以上になったとき、プロセッサ１２１は、当該２以上のアクセス要求から、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかをアクセス先とするアクセス要求と、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかをアクセス先とするアクセス要求と、を対にして取得する。ただし、プロセッサ１２１は、アクセス種別および転送サイズが共通する２つのアクセス要求を対にする。プロセッサ１２１は、対を構成する２つのアクセス要求のうちの一を第１フラッシュコントローラ１４－０に、対を構成する２つのアクセス要求のうちの他を第２フラッシュコントローラ１４－１に、同時に入力する。

スケジューラ１２は、２つのメモリチャネルＭＣＨのそれぞれを、２つのフラッシュコントローラ１４の１つと一対一に対応付ける。そして、スケジューラ１２は、対を構成する２つのアクセス要求のうちの１つのアクセス要求を、当該アクセス要求によってアクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に入力する。また、スケジューラ１２は、対を構成する２つのアクセス要求のうちの他の１つのアクセス要求を、当該アクセス要求によってアクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に入力する。

ここでは一例として、メモリチャネルＭＣＨ０は第１フラッシュコントローラ１４－０に対応付けられ、メモリチャネルＭＣＨ１は第２フラッシュコントローラ１４－１に対応付けられていることとする。なお、２つのメモリチャネルＭＣＨと２つのフラッシュコントローラ１４との対応は、必ずしも固定されていなくてもよい。２つのメモリチャネルＭＣＨと２つのフラッシュコントローラ１４との対応は、動的に変更されてもよい。

２つのフラッシュコントローラ１４に、対を構成するアクセス要求が同時に入力されると、各フラッシュコントローラ１４は、入力されたアクセス要求に基づき、アクセス先のメモリチップＣＰに対するデータ転送を同時に開始する。

分割・結合回路１５は、２つのフラッシュコントローラ１４とホストチャネルＨＣＨとの間に配置される。

分割・結合回路１５は、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１から並行して転送データが入力された場合、第１フラッシュコントローラ１４－０から入力された転送データと第２フラッシュコントローラ１４－１から入力された転送データとを結合して、結合した転送データをメモリチャネルＭＣＨの転送レートの倍の転送レートでホストチャネルＨＣＨを介してブリッジチップＢＣに転送する。

また、分割・結合回路１５は、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかから出力されたデータと、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかから出力されたデータと、が結合されたデータを、ホストチャネルＨＣＨを介してメモリチャネルＭＣＨの倍の転送レートで受信した場合、受信したデータを２つに分割する。そして、分割・結合回路１５は、分割によって生成された２つのデータの一をメモリチャネルＭＣＨと同じ転送レートで第１フラッシュコントローラ１４－０に転送し、分割によって生成された２つのデータの他をメモリチャネルＭＣＨと同じ転送レートで第２フラッシュコントローラ１４－１に転送する。

なお、ＣＰＵ１１の機能の一部または全部は、ＦＰＧＡ（field-programmable gate array）またはＡＳＩＣ（application specific integrated circuit）などのハードウェア回路によって実現されてもよい。また、スケジューラ１２の機能の一部または全部は、ＣＰＵ１１がファームウェアプログラムを実行することによって実現されてもよい。

図６は、実施形態のブリッジチップＢＣのハードウェア構成の一例を示す図である。

ブリッジチップＢＣは、第１インタフェース１０１と、２つの第２インタフェース１０２（１０２－０、１０２－１）と、コントローラ１０３と、を備える。

第１インタフェース１０１は、メモリコントローラＭＣに対してホストチャネルＨＣＨを介した信号の送受信を行うＰＨＹ回路である。

２つの第２インタフェース１０２のうちの第２インタフェース１０２－０は、４個のメモリチップＣＰ０－０～ＣＰ０－３に対してメモリチャネルＭＣＨ０を介した信号の送受信を行うＰＨＹ回路である。２つの第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１－０～ＣＰ１－３に対してメモリチャネルＭＣＨ１を介した信号の送受信を行うＰＨＹ回路である。

コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間に配されている。コントローラ１０３は、第１インタフェース１０１と、２つの第２インタフェース１０２と、の間の情報の授受を制御する。

コントローラ１０３は、コマンドデコーダ１１１、分割・結合回路１１２、およびレジスタ１１３を有する。

コマンドデコーダ１１１は、メモリコントローラＭＣからホストチャネルＨＣＨを介して受けたコマンドを解析する。コマンドデコーダ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。

レジスタ１１３は、ブリッジチップＢＣの動作を制御するための各種情報が格納されるメモリである。

分割・結合回路１１２は、２つの第２インタフェース１０２から、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかから出力されたデータと、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかから出力されたデータと、が同時に入力された場合、当該２つのデータを結合する。分割・結合回路１１２は、結合したデータを、メモリチャネルＭＣＨの転送レートの倍の転送レートで第１インタフェース１０１に供給する。第１インタフェース１０１は、結合したデータを、メモリチャネルＭＣＨの転送レートの倍の転送レートでホストチャネルＨＣＨを介してメモリコントローラＭＣに送る。

また、分割・結合回路１１２は、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかを送信先とするデータと、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかを送信先とするデータと、が結合されたデータをホストチャネルＨＣＨおよび第１インタフェース１０１を介してメモリチャネルＭＣＨの倍の転送レートで受信した場合、受信したデータを２つに分割する。そして、分割・結合回路１５は、分割によって生成された２つのデータの一をメモリチャネルＭＣＨと同じ転送レートで第２インタフェース１０２－０に転送し、分割によって生成された２つのデータの他をメモリチャネルＭＣＨと同じ転送レートで第２インタフェース１０２－１に転送する。

図７は、実施形態の分割・結合回路１５，１１２の、データを結合する機能の一例を説明するための図である。分割・結合回路１５と、分割・結合回路１１２と、は同一の機能を有する。よってここでは、分割・結合回路１５，１１２を代表して、分割・結合回路１５として図示し、その機能について説明する。

図７は、分割・結合回路１５に、各々１バイトのデータＡ０、データＡ１、データＡ２、データＡ３のデータ列が入力され、これと同時に、各々１バイトのデータＢ０、データＢ１、データＢ２、データＢ３のデータ列が入力されたケースにおける結合方法を示す。このケースでは、分割・結合回路１５は、入力された２つのデータ列から、２バイトずつ交互にデータを取得して、取得した２バイトのデータを取得した順で順次結合する。これによって、分割・結合回路１５は、データＡ０、データＡ１、データＢ０、データＢ１、データＡ２、データＡ３、データＢ２、およびデータＢ３がこの順で並んだデータ列を生成する。そして、分割・結合回路１５は、生成したデータＡ０、データＡ１、データＢ０、データＢ１、データＡ２、データＡ３、データＢ２、およびデータＢ３のデータ列を出力する。

分割・結合回路１５は、２つのデータ列が同時に入力されたときのそれぞれのデータ列の転送周波数の２倍の転送周波数で、２つのデータ列を結合して生成した１つのデータ列を出力する。分割・結合回路１５には、２つのデータ列のそれぞれがメモリチャネルＭＣＨの転送レートと同じ転送レートで入力される。よって、分割・結合回路１５は、２つのデータ列を結合して生成した１つのデータ列をメモリチャネルＭＣＨの転送レートの２倍の転送レートで出力する。

図８は、実施形態の分割・結合回路１５，１１２の、データを分割する機能の一例を説明するための図である。ここでも、分割・結合回路１５，１１２を代表して、分割・結合回路１５として図示し、その機能について説明する。

図８は、分割・結合回路１５に、各々１バイトのデータＣ０、データＣ１、データＣ２、データＣ３、データＣ４、データＣ５、データＣ６、およびデータＣ７のデータ列が入力されたケースにおける分割方法を示す。このケースでは、分割・結合回路１５は、入力されたデータ列から２バイトずつデータを取得して、取得した２バイトのデータを２つの経路に交互に振り分ける。これによって、分割・結合回路１５は、入力されたデータＣ０、データＣ１、データＣ２、データＣ３、データＣ４、データＣ５、データＣ６、およびデータＣ７のデータ列から、データＣ０、データＣ１、データＣ４、およびデータＣ５のデータ列と、データＣ２、データＣ３、データＣ６、およびデータＣ７のデータ列と、の２つのデータ列を生成し、生成した２つのデータ列を出力する。

分割・結合回路１５は、入力された１つのデータ列の転送周波数の半分の転送周波数で、分割によって生成した２つのデータ列のそれぞれを出力する。分割・結合回路１５には、１つのデータ列がメモリチャネルＭＣＨの転送レートの２倍の転送レートで入力される。よって、分割・結合回路１５は、分割によって生成した２つのデータ列のそれぞれをメモリチャネルＭＣＨの転送レートと同じ転送レートで出力する。

なお、分割・結合回路１５，１１２によるデータ列の結合の方法およびデータ列の分割の方法は、上記に述べた例に限定されない。

例えば、分割・結合回路１５，１１２は、２つのチャネルから入力された、それぞれが８ビット幅の２つの転送データそれぞれを４ビット幅の転送データに変換し、変換した４ビット幅の２つの転送データを結合し、統合した８ビット幅の転送データを結合前の倍の転送周波数で１つのチャネルに出力してもよい。

また、分割・結合回路１５，１１２は、１つのチャネルか８ビット幅の転送データを受信した場合、当該８ビット幅の転送データを２つの４ビット幅の転送データに分割する。そして、分割・結合回路１５，１１２は、分割によって得られた時間的に連続する２つの４ビット幅の転送データのそれぞれを８ビット幅の転送データに変換し、変換後の２つの８ビット幅の転送データのそれぞれを、分割前の転送データの半分の転送周波数で２つのチャネルに出力してもよい。

図９は、実施形態のメモリシステムＳＹＳにおけるデータの流れの一例を説明するための模式的な図である。

図９では、メモリシステムＳＹＳが備える構成要素のうちのいくつかの構成要素の図示が省略されている。また、白抜き矢印は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０をアクセス先としたデータ転送を示し、塗りつぶし矢印は、メモリチャネルＭＣＨ１に接続されたメモリチップＣＰ１をアクセス先としたデータ転送を示す。そして、縦縞ハッチングされた矢印は、メモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０をアクセス先とした転送データと、メモリチャネルＭＣＨ１に接続されたメモリチップＣＰ１をアクセス先とした転送データと、が結合されたデータのデータ転送を示す。また、メモリチャネルＭＣＨの転送レートをＲ［ＧＢ／ｓ］とする。よって、２つのデータ列が結合された１つのデータ列がホストチャネルＨＣＨでは転送される場合、ホストチャネルＨＣＨでの転送レートは２Ｒ［ＧＢ／ｓ］とされる。

例えば、スケジューラ１２は、メモリチャネルＭＣＨ０に接続された何れかのメモリチップＣＰ０がライト先として指定したデータＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列のライト要求と、メモリチャネルＭＣＨ１に接続された何れかのメモリチップＣＰ１がライト先として指定したデータＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列のライト要求と、がバッファメモリ１２０に格納された場合、データＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列のライト要求を第１フラッシュコントローラ１４－０に入力し、それと同時に、データＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列のライト要求を第２フラッシュコントローラ１４－１に入力する。

第１フラッシュコントローラ１４－０は、入力されたライト要求に応じて、データＤ０、データＤ１、データＤ２、およびデータデータＤ３のデータ列を取得する。具体的には、データＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列は、予めホストＩ／Ｆコントローラ１０によってホストＨＳからメモリシステムＳＹＳに取得されて、ＲＡＭ２内のバッファエリアに格納されている。第１フラッシュコントローラ１４－０は、ライト要求に応じて、データＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列を当該バッファエリアからスケジューラ１２を介して取得する。そして、第１フラッシュコントローラ１４－０は、ＥＣＣ１４０によって誤り訂正符号化を実行し、ランダマイザ１４１によってランダマイズ処理を実行する。そして、第１フラッシュコントローラ１４－０は、各種処理後のデータＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列をＲ［ＧＢ／ｓ］で出力する。

第１フラッシュコントローラ１４－０と同様、第２フラッシュコントローラ１４－１は、予めバッファエリアに格納されたデータＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列を、ライト要求に応じて、バッファエリアからスケジューラ１２を介して取得する。そして、第２フラッシュコントローラ１４－１は、データＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列に対し、ＥＣＣ１４０によって誤り訂正符号化を実行し、ランダマイザ１４１によってランダマイズ処理を実行する。そして、第２フラッシュコントローラ１４－１は、各種処理後のデータＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列をＲ［ＧＢ／ｓ］で出力する。

各種処理後のデータＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列の分割・結合回路１５への入力と、各種処理後のデータＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列の分割・結合回路１５への入力と、が同時に行われる。分割・結合回路１５は、入力された２つのデータ列を結合することで、データＤ０、データＤ１、データＥ０、データＥ１、データＤ２、データＤ３、データＥ２、およびデータＥ３のデータ列を生成し、生成したこのデータ列を２Ｒ［ＧＢ／ｓ］の転送レートで出力する。

分割・結合回路１５が生成したデータ列は、２Ｒ［ＧＢ／ｓ］の転送レートでホストチャネルＨＣＨを転送されて、分割・結合回路１１２において結合前の２つのデータ列に復元され、復元された２つのデータ列のそれぞれはＲ［ＧＢ／ｓ］の転送レートで出力される。復元された２つのデータ列のうちのデータＤ０、データＤ１、データＤ２、およびデータＤ３のデータ列は、メモリチャネルＭＣＨ０を介してライト先のメモリチップＣＰ０に転送される。復元された２つのデータ列のうちのデータＥ０、データＥ１、データＥ２、およびデータＥ３のデータ列は、メモリチャネルＭＣＨ１を介してライト先のメモリチップＣＰ１に転送される。

スケジューラ１２は、メモリチャネルＭＣＨ０に接続された何れかのメモリチップＣＰ０に格納されたデータＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列のリード要求と、メモリチャネルＭＣＨ１に接続された何れかのメモリチップＣＰ１に格納されたデータＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列のリード要求と、がバッファメモリ１２０に格納された場合、データＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列のリード要求を第１フラッシュコントローラ１４－０に入力し、それと同時に、データＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列のリード要求を第２フラッシュコントローラ１４－１に入力する。

第１フラッシュコントローラ１４－０は、リード要求に応じて、データＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列を格納するメモリチップＣＰ０にデータＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列の出力を促す。出力を促されたメモリチップＣＰ０は、データＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列を出力する。

第２フラッシュコントローラ１４－１は、リード要求に応じて、データＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列を格納するメモリチップＣＰ１にデータＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列の出力を促す。出力を促されたメモリチップＣＰ１は、データＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列を出力する。

データＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列は、メモリチャネルＭＣＨ０をＲ［ＧＢ／ｓ］の転送レートで転送されて分割・結合回路１１２に入力される。それと同時に、データＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列は、メモリチャネルＭＣＨ１をＲ［ＧＢ／ｓ］の転送レートで転送されて分割・結合回路１１２に入力される。

分割・結合回路１１２は、入力された２つのデータ列を結合することで、データＦ０、データＦ１、データＧ０、データＧ１、データＦ２、データＦ３、データＧ２、およびデータＧ３のデータ列を生成し、生成したこのデータ列を２Ｒ［ＧＢ／ｓ］の転送レートで出力する。

分割・結合回路１１２が出力したデータ列は、２Ｒ［ＧＢ／ｓ］の転送レートでホストチャネルＨＣＨを転送されて、分割・結合回路１５において結合前の２つのデータ列に復元され、復元された２つのデータ列のそれぞれはＲ［ＧＢ／ｓ］の転送レートで出力される。復元された２つのデータ列のうちのデータＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列は、第１フラッシュコントローラ１４－０にＲ［ＧＢ／ｓ］の転送レートで入力される。復元された２つのデータ列のうちのデータＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列は、第２フラッシュコントローラ１４－１にＲ［ＧＢ／ｓ］の転送レートで入力される。

第１フラッシュコントローラ１４－０では、データＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列に対して、ランダマイザ１４１によるランダマイズ処理の逆処理と、ＥＣＣ１４０による誤り訂正と、が実行される。そして、第１フラッシュコントローラ１４－０は、各種処理後のデータＦ０、データＦ１、データＦ２、およびデータＦ３のデータ列を、スケジューラ１２を介してＲＡＭ２内のバッファエリアに格納する。

第１フラッシュコントローラ１４－０と同様、第２フラッシュコントローラ１４－１では、データＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列に対して、ランダマイザ１４１によるランダマイズ処理の逆処理と、ＥＣＣ１４０による誤り訂正と、が実行される。そして、第２フラッシュコントローラ１４－１は、各種処理後のデータＧ０、データＧ１、データＧ２、およびデータＧ３のデータ列を、スケジューラ１２を介してＲＡＭ２内のバッファエリアに格納する。

ここで、実施形態と比較される技術について説明する。実施形態と比較される技術を、比較例と表記する。比較例によれば、メモリコントローラは、１つのホストチャネルに対して１つのフラッシュコントローラを備える。その場合、フラッシュコントローラは、メモリチャネルの転送レートにメモリチャネルの数を乗じて得られる転送レートでデータを処理できるスペックが要求される。よって、一般的な構成のメモリシステムのメモリコントローラを流用できないため、製造者は、上記したスペックを有するフラッシュコントローラを新たに設計する必要がある。

また、比較例では、フラッシュコントローラは、複数のデータ列が結合された１つのデータ列に対して誤り訂正符号化および誤り訂正を実行する。よって、製造者は、誤り訂正符号化および誤り訂正のためのフレームのサイズを変更するために、フラッシュコントローラ内のＥＣＣやファームウェアプログラムにおけるデータの取り扱い単位を設計しなおす必要がある。

また、複数のデータ列が１つに結合された状態で誤り訂正符号化されて、誤り訂正符号化された１つのデータ列は複数に分割されて接続先のメモリチャネルＭＣＨが異なる複数のメモリチップＣＰに分散して格納される。ＥＣＣにおける誤り訂正が失敗するなどによって、データ列の再リードの必要が生じた場合、複数のメモリチップＣＰの全部からデータ列のリードを行うことができるように、ファームウェアプログラムを設計し直す必要がある。

また、比較例では、製造者は、ランダマイザに関し、単に動作速度を向上させるだけでなく、分割後の各データ列において「０」の出現頻度と「１」の出現頻度とが等しくなることが保障されたランダマイズ処理を複数のデータ列が結合された１つのデータ列に対して実行できるよう、新たに設計する必要がある。

これに対し、実施形態のメモリコントローラＭＣは、１つのホストチャネルＨＣＨに対し、メモリチャネルＭＣＨの数に対応できる十分な数のフラッシュコントローラ１４と、分割・結合回路１５と、を備える。分割・結合回路１５は、メモリチャネルＭＣＨの数に対応した数のフラッシュコントローラ１４から出力された転送データを結合したり、ホストチャネルＨＣＨを経由して受信した転送データを分割してメモリチャネルＭＣＨの数に対応した数のフラッシュコントローラ１４に分配したりする。よって、各フラッシュコントローラ１４は、メモリチャネルＭＣＨの転送レートと同じ転送レートでデータに対する誤り訂正符号化、誤り訂正、ランダマイズ処理、およびランダマイズ処理の逆処理のそれぞれを実行できるスペックを有していればよい。

また、実施形態によれば、各フラッシュコントローラ１４は、結合される前の、１つのメモリチップＣＰをアクセス先とした転送データに対して誤り訂正符号化、誤り訂正、ランダマイズ処理、およびランダマイズ処理の逆処理を行う。よって、メモリチップがブリッジチップを介さずにメモリコントローラに接続される一般的な構成のメモリシステムがすでに設計済みである場合、製造者は、その一般的なメモリシステムにおいて適用されたフラッシュコントローラを、実施形態のフラッシュコントローラ１４としてそのまま流用することが可能である。

また、各フラッシュコントローラ１４では、１つのデータ列に結合される前の、１つのメモリチップＣＰをアクセス先とした転送データのデータ列を処理する。よって、一般的なメモリシステムにおいて適用されたファームウェアプログラムを大きく修正することなく実施形態のメモリシステムに適用することが可能である。

つまり、実施形態のメモリシステムＳＹＳは、一般的なメモリシステムに搭載され得るメモリコントローラに対するわずかな設計変更だけでブリッジチップＢＣが適用されたメモリシステムＳＹＳに搭載される実施形態のメモリコントローラＭＣとして適用することが可能な、好適な構成を有する。

なお、図４を用いて説明したように、実施形態のメモリコントローラＭＣは、ブリッジチップＢＣを介さずにメモリチップＣＰを接続することも可能である。

図１０は、実施形態のメモリコントローラＭＣが一般的な構成のメモリシステムＳＹＳａに適用された場合のメモリコントローラＭＣの設定の一例を示す模式的な図である。本図に示す例では、第１フラッシュコントローラ１４－１は動作可能に設定され、第２フラッシュコントローラ１４－１は動作しないように設定される。また、分割・結合回路１５は、入力されたデータ列をそのまま、かつ転送レートを変更せずに出力するように設定される。

スケジューラ１２は、ホストチャネルＨＣＨに接続された何れかのメモリチップＣＰ２がライト先として指定されたデータＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列のライト要求がバッファメモリ１２０に格納された場合、そのライト要求を第１フラッシュコントローラ１４－０に入力する。

第１フラッシュコントローラ１４－０は、ライト要求に応じて、データＨ０、データＨ１、データＨ２、およびデータデータＨ３のデータ列を取得する。具体的には、データＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列は、予めホストＩ／Ｆコントローラ１０によってホストＨＳからメモリシステムＳＹＳに取得されて、ＲＡＭ２内のバッファエリアに格納されている。第１フラッシュコントローラ１４－０は、ライト要求に応じて、データＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列を当該バッファエリアからスケジューラ１２を介して取得する。そして、第１フラッシュコントローラ１４－０では、ＥＣＣ１４０による誤り訂正符号化と、ランダマイザ１４１によるランダマイズ処理と、が実行される。そして、第１フラッシュコントローラ１４－０は、各種処理後のデータＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列をＲ［ＧＢ／ｓ］で出力する。

第１フラッシュコントローラ１４－０から出力されたデータＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列は、Ｒ［ＧＢ／ｓ］の転送レートで分割・結合回路１５に入力される。分割・結合回路１５は、データＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列をＲ［ＧＢ／ｓ］の転送レートで出力する。

分割・結合回路１５から出力されたデータＨ０、データＨ１、データＨ２、およびデータＨ３のデータ列は、ホストチャネルＨＣＨをＲ［ＧＢ／ｓ］の転送レートで転送されて、ライト先として指定されたメモリチップＣＰ２に入力される。

また、例えば、スケジューラ１２は、ホストチャネルＨＣＨに接続された何れかのメモリチップＣＰ２に格納されたデータＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列のリード要求がバッファメモリ１２０に格納された場合、当該リード要求を第１フラッシュコントローラ１４－０に入力する。

第１フラッシュコントローラ１４－０は、リード要求に応じて、データＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列を格納するメモリチップＣＰ２を制御して、当該メモリチップＣＰ２にデータＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列の出力を促す。出力を促されたメモリチップＣＰ２は、データＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列を出力する。

データＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列は、ホストチャネルＨＣＨをＲ［ＧＢ／ｓ］の転送レートで転送されて分割・結合回路１５に入力される。分割・結合回路１５は、データＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列をＲ［ＧＢ／ｓ］の転送レートで第１フラッシュコントローラ１４－０に入力する。

第１フラッシュコントローラ１４－０では、データＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列に対して、ランダマイザ１４１によるランダマイズ処理の逆処理と、ＥＣＣ１４０による誤り訂正と、が実行される。そして、第１フラッシュコントローラ１４－０は、各種処理後のデータＩ０、データＩ１、データＩ２、およびデータＩ３のデータ列を、スケジューラ１２を介してＲＡＭ２内のバッファエリアに格納する。

実施形態のメモリコントローラＭＣが備える各フラッシュコントローラ１４は、結合される前の、１つのメモリチップＣＰをアクセス先とした転送データに対して誤り訂正符号化、誤り訂正、ランダマイズ処理、およびランダマイズ処理の逆処理を行うことができるように構成されている。よって、製造者は、図１０に示したように、メモリコントローラＭＣが備える複数のフラッシュコントローラ１４のうちの１つのフラッシュコントローラ１４のみを動作可能に設定することで、メモリコントローラＭＣを、ブリッジチップＢＣを有さないシステムにも適用することが可能である。

つまり、メモリコントローラＭＣは、ごくわずかな変更でメモリシステムＳＹＳａにも適用することが可能な、好適な構成を備える。

続いて、実施形態のスケジューラ１２の詳細を説明する。

スケジューラ１２が備えるバッファメモリ１２０には、ＣＰＵ１１によって生成されたアクセス要求が順次、格納される。

図１１は、実施形態のバッファメモリ１２０に格納されたアクセス要求の一覧の一例を示す図である。本図には、アクセス要求毎に、アクセス名とアクセス内容との対が描画されている。なお、アクセス名は、アクセス要求のＩＤである。アクセス内容は、アクセス先のメモリチップＣＰを示すＬＵＮ、転送データのサイズ、およびアクセス種別を含む。図１１および後に示す図１２では、アクセス名として「Ｘ」が与えられたアクセス要求を、アクセス要求＃Ｘと表記する。

前述したように、スケジューラ１２が備えるプロセッサ１２１は、バッファメモリ１２０に格納された２以上のアクセス要求から、４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかをアクセス先とするアクセス要求と、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかをアクセス先とするアクセス要求と、を対にして取得する。

図１２は、実施形態のスケジューラ１２が備えるプロセッサ１２１によって取得される対の一例を示す図である。

例えば、プロセッサ１２１は、ＬＵＮ０、つまりメモリチャネルＭＣＨ０に接続されたメモリチップＣＰ０－０、がアクセス先として指示され、指示された転送データのサイズが４［ＫＢ］であり、指示されたアクセス種別がリードであるアクセス要求＃Ａと、指示された転送データのサイズおよびアクセス種別がアクセス要求＃Ａと共通し、かつＬＵＮ７、つまりメモリチャネルＭＣＨ１に接続されたメモリチップＣＰ１－３、がアクセス先として指示されたアクセス要求＃Ｂと、を対にしてバッファメモリ１２０から取得する。そして、プロセッサ１２１は、指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがメモリチャネルＭＣＨ０であるアクセス要求＃Ａを第１フラッシュコントローラ１４－０に入力し、指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがメモリチャネルＭＣＨ１であるアクセス要求＃Ｂを第２フラッシュコントローラ１４－１に入力する。

同様に、プロセッサ１２１は、指示された転送データのサイズおよびアクセス種別が共通し、かつ指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨが異なる２つのアクセス要求を順次、対として取得する。そして、プロセッサ１２１は、取得した対のうちの指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがメモリチャネルＭＣＨ０であるアクセス要求を第１フラッシュコントローラ１４－０に入力し、指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがメモリチャネルＭＣＨ１であるアクセス要求を第２フラッシュコントローラ１４－１に入力する。

図１２に示す例では、アクセス要求＃Ａとアクセス要求＃Ｂとの対の後、プロセッサ１２１は、アクセス要求＃Ｄとアクセス要求＃Ｆとの対、アクセス要求＃Ｇとアクセス要求＃Ｅとの対、アクセス要求＃Ｃとアクセス要求＃Ｈとの対、をこの順で取得し、各対を構成する２つのアクセス要求のそれぞれを第１フラッシュコントローラ１４－０または第２フラッシュコントローラ１４－１に入力する。

図１３は、実施形態のスケジューラ１２の動作の一例を示すフローチャートである。なお、ここでは、バッファメモリ１２０にアクセス要求が格納される動作の説明を省略する。アクセス要求がＣＰＵ１１によって生成されると、当該アクセス要求は、図１３に示す一連の動作とは非同期に、バッファメモリ１２０に格納されることとする。

まず、プロセッサ１２１は、バッファメモリ１２０に格納されている１以上のアクセス要求のうちから１つのアクセス要求を選択する（Ｓ１０１）。選択された１つのアクセス要求を、第１アクセス要求と表記する。

続いて、プロセッサ１２１は、アクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じ１つのアクセス要求がバッファメモリ１２０に存在するか否かを判定する（Ｓ１０２）。メモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求を、第２アクセス要求と表記する。

第２アクセス要求がバッファメモリ１２０に存在する場合（Ｓ１０２：Ｙｅｓ）、プロセッサ１２１は、第１アクセス要求および第２アクセス要求のそれぞれを、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１のうちのアクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応したフラッシュコントローラ１４に同時に入力する（Ｓ１０３）。

第２アクセス要求がバッファメモリ１２０に存在しない場合（Ｓ１０２：Ｎｏ）、またはＳ１０３の後、プロセッサ１２１は、未だフラッシュコントローラ１４に入力していないアクセス要求がバッファメモリ１２０に存在するか否かを判定する（Ｓ１０４）。

未だフラッシュコントローラ１４に入力していないアクセス要求がバッファメモリ１２０に存在する場合（Ｓ１０４：Ｙｅｓ）、プロセッサ１２１は、未だフラッシュコントローラ１４に入力していないアクセス要求のうちから新たにアクセス要求を選択する（Ｓ１０５）。そして、プロセッサ１２１は、Ｓ１０５において選択したアクセス要求を第１アクセス要求としてＳ１０２からの動作を繰り返す。

未だフラッシュコントローラ１４に入力していないアクセス要求がバッファメモリ１２０に存在しない場合（Ｓ１０４：Ｎｏ）、プロセッサ１２１は、Ｓ１０４の判定処理を再び実行する。これによって、プロセッサ１２１は、アクセス要求が新たにバッファメモリ１２０に格納されるまで、Ｓ１０５の処理の実行を待つ（postpone）。

このように、図１２に示した例では、プロセッサ１２１は、バッファメモリ１２０内の１以上のアクセス要求のうちから４つのメモリチップＣＰ０－０～ＣＰ０－３の何れかをアクセス先とするアクセス要求と、４つのメモリチップＣＰ１－０～ＣＰ１－３の何れかをアクセス先とするアクセス要求と、を対が生成可能か否かを常に監視する。そして、対が生成可能である場合、プロセッサ１２１は、当該対をバッファメモリ１２０から取得して、対を構成する２つのアクセス要求のそれぞれを対応するフラッシュコントローラ１４に入力する。

なお、スケジューラ１２の動作は種々に変形可能である。
図１４は、実施形態のスケジューラ１２の動作の別の一例を示すフローチャートである。ここでは、バッファメモリ１２０にアクセス要求が格納される動作の説明を省略する。アクセス要求がＣＰＵ１１によって発行されると、当該アクセス要求は、図１４に示す一連の動作とは非同期に、バッファメモリ１２０に格納されることとする。

まず、プロセッサ１２１は、所定数のアクセス要求がバッファメモリ１２０に存在するか否かを判定する（Ｓ２０１）。バッファメモリ１２０に格納されているアクセス要求の数が所定数に満たない場合（Ｓ２０１：Ｎｏ）、プロセッサ１２１は、Ｓ２０１の判定処理を再び実行することで、バッファメモリ１２０に格納されているアクセス要求の数が所定数に至るまで次の処理の実行を待つ（postpone）。

所定数のアクセス要求がバッファメモリ１２０に存在する場合（Ｓ２０１：Ｙｅｓ）、プロセッサ１２１は、バッファメモリ１２０に格納されている所定数のアクセス要求のうちから１つのアクセス要求を選択する（Ｓ２０２）。Ｓ２０２の処理において選択されたアクセス要求を、第１アクセス要求と表記する。

続いて、プロセッサ１２１は、アクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求がバッファメモリ１２０に存在するか否かを判定する（Ｓ２０３）。メモリチャネルＭＣＨが第１アクセス要求と異なり、かつ指示された転送データのサイズおよびアクセス種別が第１アクセス要求と同じアクセス要求を、第２アクセス要求と表記する。

第２アクセス要求がバッファメモリ１２０に存在する場合（Ｓ２０３：Ｙｅｓ）、プロセッサ１２１は、第１アクセス要求および第２アクセス要求のそれぞれを、第１フラッシュコントローラ１４－０および第２フラッシュコントローラ１４－１のうちのアクセス先として指示されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応したフラッシュコントローラ１４に同時に入力する（Ｓ２０４）。

第２アクセス要求がバッファメモリ１２０に存在しない場合（Ｓ２０３：Ｎｏ）、またはＳ２０４の後、プロセッサ１２１は、未だ第１アクセス要求として選択されていないアクセス要求がバッファメモリ１２０に存在するか否かを判定する（Ｓ２０５）。

未だ第１アクセス要求として選択されていないアクセス要求がバッファメモリ１２０に存在する場合（Ｓ２０５：Ｙｅｓ）、プロセッサ１２１は、未だ第１アクセス要求として選択されていないアクセス要求のうちから新たにアクセス要求を選択する（Ｓ２０６）。そして、プロセッサ１２１は、Ｓ２０６において選択したアクセス要求を第１アクセス要求としてＳ２０３からの動作を繰り返す。

未だ第１アクセス要求として選択されていないアクセス要求がバッファメモリ１２０に存在しない場合（Ｓ２０５：Ｎｏ）、プロセッサ１２１は、第１アクセス要求として選択した履歴をリセットして（Ｓ２０７）、Ｓ２０１の処理を再び実行する。

このように、スケジューラ１２は、バッファメモリ１２０に所定数のアクセス要求が溜まるまで、アクセス要求の対の生成を待ってもよい。

以上では、１つのホストチャネルＨＣＨによって１つの半導体記憶装置１がメモリコントローラＭＣに接続される例を説明した。実施形態の技術は、複数の半導体記憶装置１を備えたメモリシステムにも適用可能である。

図１５は、実施形態のメモリシステムの構成の別の一例を示す模式的な図である。本図に示すメモリシステムＳＹＳｂは、複数の半導体記憶装置１の一例として、２つの半導体記憶装置１を備える。２つの半導体記憶装置１の１つは、ホストチャネルＨＣＨ０によってメモリコントローラＭＣａに接続される。２つの半導体記憶装置１の他の１つは、ホストチャネルＨＣＨ１によってメモリコントローラＭＣａに接続される。

メモリコントローラＭＣａは、スケジューラ１２、２つのフラッシュコントローラ１４、および分割・結合回路１５のセットを、ホストチャネルＨＣＨ毎に備える。そして、各セットを構成するスケジューラ１２、２つのフラッシュコントローラ１４、および分割・結合回路１５は、図１～図１４を用いて説明した同名の構成要素と同じ動作を行う。

また、以上では、半導体記憶装置１は、２つのメモリチャネルＭＣＨを備える例を説明した。半導体記憶装置１は、３以上のメモリチャネルＭＣＨを備え、それぞれのメモリチャネルＭＣＨに１以上のメモリチップＣＰが接続されていてもよい。

例えば、Ｎ（ただしＮは２以上の整数）個のメモリチャネルＭＣＨを備え、それぞれのメモリチャネルＭＣＨに１以上のメモリチップＣＰが接続された半導体記憶装置１の制御を可能とするためには、メモリコントローラＭＣには、１つのホストチャネルＨＣＨに対してＮ個またはＮ個より多いフラッシュコントローラ１４が設けられる。そして、スケジューラ１２は、バッファメモリ１２０に格納されたアクセス要求のうちから、指示された転送データのサイズおよびアクセス種別が共通し、かつ指示されたアクセス先のメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なるＭ（ただしＭは２以上Ｎ以下の整数）個のアクセス要求のセットを順次、取得する。そして、スケジューラ１２は、取得したセットを構成する各アクセス要求をＮ個のフラッシュコントローラ１４のうちのそれぞれ異なるフラッシュコントローラ１４に入力する。Ｎ個のフラッシュコントローラ１４のうちのセットを構成するアクセス要求が入力されたＭ個のフラッシュコントローラ１４は、それぞれ、入力されたアクセス要求に基づきデータ転送を行う。

Ｍ個のアクセス要求のそれぞれで指示されたアクセス種別がライトである場合、分割・結合回路１５は、Ｍ個のフラッシュコントローラ１４が送信するＭ個のデータ列を１つのデータ列に結合して、メモリチャネルＭＣＨの転送レートのＭ倍の転送レートで結合後の１つのデータ列を出力する。半導体記憶装置１では、分割・結合回路１１２は、受信した当該１つのデータ列を結合前のＭ個のデータに分割し、Ｍ個のデータのそれぞれはアクセス先のメモリチップＣＰに転送される。

Ｍ個のアクセス要求のそれぞれで指示されたアクセス種別がリードである場合、Ｍ個のアクセス要求の１つが入力されたＭ個のフラッシュコントローラ１４のそれぞれは、アクセス先のメモリチップＣＰにデータ出力を促す。半導体記憶装置１では、分割・結合回路１１２は、Ｍ個のメモリチップＣＰから出力されたＭ個のデータ列を１つのデータ列に結合して、メモリチャネルＭＣＨの転送レートのＭ倍の転送レートで結合後の１つのデータ列を出力する。メモリコントローラＭＣでは、分割・結合回路１５は、受信した当該１つのデータ列を結合前のＭ個のデータに分割し、Ｍ個のデータ列をＭ個のフラッシュコントローラ１４に分配する。このとき、分割・結合回路１５は、Ｍ個のデータ列のそれぞれを、受信した１つのデータ列の転送レートのＭ分の１の転送レート、つまりメモリチャネルＭＣＨの転送レートと同じ転送レートでフラッシュコントローラ１４に出力する。

以上述べたように、実施形態によれば、メモリコントローラＭＣは、半導体記憶装置１が備える複数のメモリチップＣＰのうちの１つをアクセス先として、アクセス先のメモリチップＣＰに対し、エラー抑制にかかる処理を行いながら、データを送信したりデータを出力させたりするフラッシュコントローラ１４を複数備える。メモリコントローラＭＣは、複数のフラッシュコントローラ１４とホストチャネルＨＣＨとの間に、分割・結合回路１５を備える。分割・結合回路１５は、複数のフラッシュコントローラ１４が送信するデータを結合して、結合後の１つのデータをホストチャネルＨＣＨに送る。ここで、分割・結合回路１５は、結合後の１つのデータを、結合前の各データの転送レートの第１数倍の転送レートでホストチャネルＨＣＨに送る。第１数は、結合前のデータの数と等しい。また、分割・結合回路１５は、ホストチャネルＨＣＨを介して受信したデータを複数のデータに分割して、分割前のデータの転送レートの第２数分の１の転送レートで複数のデータを第２数のフラッシュコントローラ１４に分配する。

よって、実施形態のメモリシステムＳＹＳ，ＳＹＳｂに搭載されるメモリコントローラＭＣは、一般的なメモリシステムに搭載され得るメモリコントローラに対するわずかな設計変更だけで実現可能である。つまり、実施形態のメモリシステムＳＹＳ，ＳＹＳｂは、好適な構成を有する。

また、実施形態によれば、ＣＰＵ１１は、何れかのメモリチップＣＰをアクセス先として指定し、アクセス種別および転送データのサイズを指定したアクセス要求を複数、生成する。スケジューラ１２は、ＣＰＵ１１によって生成された複数のアクセス要求のうちから、アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なり、かつ指定されたアクセス種別および転送データのサイズが共通する２以上のアクセス要求を特定する。そして、スケジューラ１２は、特定した２以上のアクセス要求のそれぞれを複数のフラッシュコントローラ１４のうちのそれぞれ異なるフラッシュコントローラ１４に入力する。

アクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨがそれぞれ異なる複数のデータ転送が同時に実行されるので、メモリコントローラＭＣと半導体記憶装置１との間の転送レートを高くすることが可能である。

また、実施形態によれば、スケジューラ１２は、複数のメモリチャネルＭＣＨのそれぞれを複数のフラッシュコントローラ１４の１つと一対一に対応付ける。そして、スケジューラ１２は、アクセス要求を、複数のフラッシュコントローラ１４のうちの当該アクセス要求によってアクセス先として指定されたメモリチップＣＰが接続されたメモリチャネルＭＣＨに対応するフラッシュコントローラ１４に入力する。

なお、スケジューラ１２によるアクセス要求の入力先のフラッシュコントローラ１４の決定方法はこれに限定されない。

また、実施形態によれば、エラー抑制のかかる処理は、ＥＣＣ１４０による誤り訂正符号化および誤り訂正を含む。

前述したように、各フラッシュコントローラ１４のＥＣＣ１４０は、結合される前の、１つのメモリチップＣＰをアクセス先として、メモリチャネルＭＣＨの転送レートと同じ転送レートで転送される転送データに対して誤り訂正符号化および誤り訂正を実行できるスペックがあれば十分である。よって、メモリチップがブリッジチップを介さずにメモリコントローラに接続される一般的なメモリシステムを製造する製造者であれば、一般的なメモリシステムに搭載されるＥＣＣを実施形態のＥＣＣ１４０としてそのまま流用することが可能である。

また、実施形態によれば、エラー抑制のかかる処理は、ランダマイザ１４１によるランダマイズ処理およびランダマイズ処理の逆処理である。

よって、ＥＣＣ１４０の場合と同様、メモリチップがブリッジチップを介さずにメモリコントローラに接続される一般的なメモリシステムを製造する製造者であれば、一般的なメモリシステムに搭載されるランダマイザを実施形態のランダマイザ１４１としてそのまま流用することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体記憶装置、２ ＲＡＭ、１０ ホストＩ／Ｆコントローラ、１１ ＣＰＵ、１２ スケジューラ、１３ バス、１４ フラッシュコントローラ、１４－０ 第１のフラッシュコントローラ、１４－１ 第２のフラッシュコントローラ、１５，１１２ 分割・結合回路、１０１ 第１インタフェース、１０２ 第２インタフェース、１０３ コントローラ、１１１ コマンドデコーダ、１１３ レジスタ、１２０ バッファメモリ、１２１ プロセッサ、１４０ ＥＣＣ、１４１ ランダマイザ、２０１ アクセス回路、２０２ メモリセルアレイ、ＭＣ メモリコントローラ、ＢＣ ブリッジチップ、ＳＹＳ，ＳＹＳａ，ＳＹＳｂ メモリシステム、ＣＰ メモリチップ、ＨＣＨ ホストチャネル、ＭＣＨ メモリチャネル。

特許第５５７０６１９号公報

Claims (11)

1. 第１装置と、それぞれメモリセルアレイを備える複数の第２装置と、前記第１装置に接続された複数の第１チャネルであって、前記複数の第１チャネルのそれぞれに前記複数の第２装置のうちの１以上の第２装置が接続された前記複数の第１チャネルと、を備える半導体記憶装置と、
   前記第１装置に第２チャネルを介して接続された複数の第１回路であって、
   前記複数の第１回路のそれぞれは、前記複数の第２装置のうちの一をアクセス先として前記アクセス先の第２装置に対し、エラー抑制にかかる処理を行いながら、データの送信および出力が可能な前記複数の第１回路と、
   前記複数の第１回路と前記第２チャネルとの間に配置され、前記複数の第１回路が送信するデータを結合して結合前の各データの転送レートのｎ（ｎは整数を表す）倍の転送レートで結合後のデータを前記第２チャネルに送り、前記ｎは結合前のデータの数であり、前記第２チャネルを介して受信したデータを複数のデータに分割して分割前のデータの転送レートのｍ（ｍは整数を表す）分の１の転送レートで前記複数のデータを前記複数の第１回路のうちのｍ個の第１回路に分配し、前記ｍは分割後のデータの数である、第２回路と、
   を備える制御装置と、
   を備えるメモリシステム。
2. 前記制御装置は、
   それぞれは複数の第２装置のうちの一をアクセス先として指定し、アクセス種別および転送データのサイズを指定した複数のアクセス要求を生成する第３回路と、
   前記複数のアクセス要求のうちから、アクセス先として指定された第２装置が接続された第１チャネルがそれぞれ異なり、かつ指定されたアクセス種別および転送データのサイズが共通する２以上のアクセス要求を特定し、特定した前記２以上のアクセス要求のそれぞれを前記複数の第１回路のうちのそれぞれ異なる第１回路に入力する第４回路と、
   をさらに備え、
   前記複数の第１回路のうちの前記２以上のアクセス要求の一が入力された第１回路は、入力された前記一のアクセス要求によって指定されたアクセス先の第２装置に対し前記一のアクセス要求によって指定されたアクセス種別の前記一のアクセス要求によって指定されたサイズのデータの転送を実行する、
   請求項１に記載のメモリシステム。
3. 前記第４回路は、
   前記複数の第１チャネルのそれぞれを前記複数の第１回路の一と一対一に対応付け、
   前記２以上のアクセス要求のそれぞれを、前記複数の第１回路のうちのアクセス先として指定された第２装置が接続された第１チャネルに対応する第１回路に入力する、
   請求項２に記載のメモリシステム。
4. 前記エラー抑制にかかる処理は、誤り訂正符号化および誤り訂正を含む、
   請求項１から請求項３の何れか一項に記載のメモリシステム。
5. 前記エラー抑制にかかる処理は、ランダマイズおよびランダマイズの逆処理を含む、
   請求項１から請求項３の何れか一項に記載のメモリシステム。
6. それぞれがメモリセルアレイを備える複数のメモリチップを有する半導体記憶装置と第１チャネルを介して接続可能な制御装置であって、
   複数の第１回路と、
   前記複数の第１回路のそれぞれと前記第１チャネルと、に接続された第２回路と、を備え、
   前記複数の第１回路のそれぞれは、前記複数のメモリチップのうちの一つをアクセス先として前記アクセス先のメモリチップに対し、エラー抑制にかかる処理を行いながら、データの送信および出力を行い、
   前記第２回路は、前記複数の第１回路が送信するデータを結合して結合前の各データの転送レートのｎ（ｎは整数を表す）倍の転送レートで結合後のデータを前記第１チャネルに送り、前記ｎは結合前のデータの数であり、前記第１チャネルを介して受信したデータを複数のデータに分割して分割前のデータの転送レートのｍ（ｍは整数を表す）分の１の転送レートで前記複数のデータを前記複数の第１回路のうちのｍ個の第１回路に分配し、前記ｍは分割後のデータの数である、
   制御装置。
7. 前記半導体記憶装置は、それぞれに前記複数のメモリチップのうちの１以上のメモリチップが接続された複数の第２チャネルを備え、
   それぞれは前記複数のメモリチップのうちの一をアクセス先として指定し、アクセス種別および転送データのサイズを指定した複数のアクセス要求を生成する第３回路と、
   前記複数のアクセス要求のうちから、アクセス先として指定されたメモリチップが接続された第２チャネルがそれぞれ異なり、かつ指定されたアクセス種別および転送データのサイズが共通する２以上のアクセス要求を特定し、特定した前記２以上のアクセス要求のそれぞれを前記複数の第１回路のうちのそれぞれ異なる第１回路に入力する第４回路と、
   をさらに備え、
   前記複数の第１回路のうちの前記２以上のアクセス要求の一が入力された第１回路は、入力された前記一のアクセス要求によって指定されたアクセス先のメモリチップに対し前記一のアクセス要求によって指定されたアクセス種別の前記一のアクセス要求によって指定されたサイズのデータの転送を実行する、
   請求項６に記載の制御装置。
8. 前記第４回路は、
   前記複数の第２チャネルのそれぞれを前記複数の第１回路の一と一対一に対応付け、
   前記２以上のアクセス要求のそれぞれを、前記複数の第１回路のうちのアクセス先として指定されたメモリチップが接続された第２チャネルに対応する第１回路に入力する、
   請求項７に記載の制御装置。
9. 前記エラー抑制にかかる処理は、誤り訂正符号化および誤り訂正を含む、
   請求項６から請求項８の何れか一項に記載の制御装置。
10. 前記エラー抑制にかかる処理は、ランダマイズおよびランダマイズの逆処理を含む、
    請求項６から請求項８の何れか一項に記載の制御装置。
11. 第１装置と、それぞれメモリセルアレイを備える複数の第２装置と、前記第１装置に接続された複数の第１チャネルであって、前記複数の第１チャネルのそれぞれに前記複数の第２装置のうちの１以上の第２装置が接続された前記複数の第１チャネルと、を備える半導体記憶装置を制御する方法であって、
    それぞれ異なる第１チャネルに接続された第２装置をアクセス先として指定した２以上のアクセス要求のそれぞれを複数の第１回路のうちのそれぞれ異なる第１回路に実行させることと、前記複数の第１回路のそれぞれは、指定されたアクセス先の第２装置に対し、エラー抑制にかかる処理を行いながら、データの送信および出力を実行することを含み、
    前記第１回路のうちの前記２以上のアクセス要求のうちの一を実行する２以上の第１回路のそれぞれがデータを送信するケースでは、前記２以上の第１回路が送信するデータを結合して結合前の各データの転送レートのｎ（ｎは整数を表す）倍の転送レートで結合後のデータを前記半導体記憶装置に送信することと、前記ｎは結合前のデータの数であり、
    前記２以上の第１回路のそれぞれが指定されたアクセス先にデータを出力させるケースでは、前記半導体記憶装置から受信したデータをそれぞれは前記２以上の第１回路のうちの一がアクセス先に出力させた２以上のデータに分割し、前記２以上のデータを分割前のデータの転送レートのｍ（ｍは整数を表す）分の１の転送レートで前記複数の第１回路のうちのｍ個の第１回路に分配することと、前記ｍは分割後のデータの数である、
    を含む方法。

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