TWI797642B - 半導體記憶裝置及記憶體系統 - Google Patents

Abstract

一個實施形態，提供一種以高轉送速率達成資料的輸出入之半導體記憶裝置及記憶體系統。 按照一個實施形態，半導體記憶裝置，具備複數個第1晶片、及第2晶片。第2晶片，透過M個第2通道與複數個第1晶片連接。第2晶片，當以每1個第2通道的轉送速率的N倍的轉送速率透過第1通道接收到第1資料的情形下，將第1資料以第1通道的匯流排寬度的單位劃分成N個，藉此透過N個第2通道並行地發送至N個第1晶片。第2晶片，當從M個第2通道當中的L個第2通道並行地接收到L個第3資料的情形下，將L個第3資料以第1通道的匯流排寬度的單位依序合併，以每1個第2通道的轉送速率的L倍的轉送速率透過第1通道發送。

Description

半導體記憶裝置及記憶體系統

本實施形態有關半導體記憶裝置及記憶體系統。 關連申請案 本申請案以日本發明專利申請案2021-47485號(申請日：2021年3月22日)為基礎申請案，並享受優先權。本申請案藉由參照此基礎申請案而包含基礎申請案的全部內容。

有一種半導體記憶裝置，是在連接至主機的外部端子群與複數個記憶體晶片之間配置橋(bridge)晶片。半導體記憶裝置中，從主機往複數個記憶體晶片之存取透過橋晶片而進行。半導體記憶裝置，需要在主機與記憶體晶片之間以盡可能高轉送速率達成資料的輸出入。

一個實施形態，目的在於提供一種以高轉送速率達成資料的輸出入之半導體記憶裝置及記憶體系統。 按照一個實施形態，半導體記憶裝置，具備複數個第1晶片、及第2晶片。第2晶片，可透過第1通道與主機連接，透過M(M為2以上的自然數)個第2通道與複數個第1晶片連接。第2晶片，當以每1個第2通道的轉送速率的N(N為2以上且M以下的自然數)倍的轉送速率透過第1通道接收到第1資料的情形下，將第1資料以第1通道的匯流排寬度的單位劃分成N個，藉此將第1資料分割成N個第2資料。又，第2晶片，將N個第2資料透過M個第2通道當中的N個第2通道並行地發送至複數個第1晶片當中和N個第2通道相對應的N個第1晶片。第2晶片，當從M個第2通道當中的L(L為2以上且M以下的自然數)個第2通道並行地接收到L個第3資料的情形下，將L個第3資料以第1通道的匯流排寬度的單位合併，藉此生成1個第4資料，而以每1個第2通道的轉送速率的L倍的轉送速率透過第1通道發送。

實施形態之記憶體系統，具備主機及半導體記憶裝置。半導體記憶裝置，具備橋晶片及複數個記憶體晶片。複數個記憶體晶片，為第1晶片群的一例。橋晶片，為第2晶片的一例。 複數個記憶體晶片，透過橋晶片連接至主機。記憶體晶片，例如為具有NAND型快閃記憶體等的非揮發性記憶體的記憶體晶片。 半導體記憶裝置中，為了擴張記憶體系統的記憶體容量，搭載的記憶體晶片數逐漸變多。此時，為了減輕與各記憶體晶片之連接所耗費的電力負擔，記憶體供應商會將橋晶片配置於主機與複數個記憶體晶片之間。 實施形態中，在橋晶片連接有各自連接至1個以上的記憶體晶片之M個(惟M為2以上的自然數)通道。藉此，在橋晶片便透過M個通道連接至複數個記憶體晶片。橋晶片，藉由並行地運用N個(惟N為2以上且M以下的自然數)的通道而對N個記憶體晶片並行地進行資料轉送，並且對主機進行每1個通道的轉送速率的N倍的轉送速率的資料轉送。藉此，半導體記憶裝置被做成以高轉送速率達成資料的輸出入。 以下參照所附圖面，詳細說明實施形態之半導體記憶裝置及記憶體系統。另，本發明並非藉由該些實施形態而受限定。 (第1實施形態) 圖1為第1實施形態之記憶體系統SYS的構成的一例示意模型化圖。 記憶體系統SYS，包含具有外部端子群10之半導體記憶裝置1、及主機HA。半導體記憶裝置1，具備橋晶片BC及複數個記憶體晶片CP。圖1所示例子中，半導體記憶裝置1，作為複數個記憶體晶片CP，具備16個記憶體晶片CP(亦即記憶體晶片CP1-1～CP1-4，CP2-1～CP2-4，CP3-1～CP3-4，CP4-1～CP4-4)。 各記憶體晶片CP，例如為NAND型快閃記憶體等的非揮發性記憶體的記憶體晶片。另，半導體記憶裝置1中，橋晶片BC及複數個記憶體晶片CP1-1～CP1-4，CP2-1～CP2-4，CP3-1～CP3-4，CP4-1～CP4-4的周圍亦可藉由模塑樹脂而被密封。 主機HA可為控制器等的元件，亦可為被配備於電腦或行動終端等的電子機器而控制半導體記憶裝置1之處理器。半導體記憶裝置1，透過有線通訊線路亦即通道CH0連接至主機HA。半導體記憶裝置1與主機HA，透過基於規定的規格而被構成的通道CH0而連接。當各記憶體晶片CP為NAND型快閃記憶體的情形下，規定的規格例如為觸變(toggle)DDR(Double-Data-Rate；雙倍數據速率)規格或ONFi(Open NAND Flash Interface；開放式NAND快閃記憶體介面)規格。 橋晶片BC，電性連接至外部端子群10與M個通道。惟，M為2以上的自然數。此處作為一例，假定M為4，將4個通道表記為通道CH1，CH2，CH3，CH4。 記憶體晶片CP1-1～CP1-4，CP2-1～CP2-4，CP3-1～CP3-4，CP4-1～CP4-4的群的各者，各自透過基於規定的規格而被構成的4個通道CH1，CH2，CH3，CH4連接至橋晶片BC。具體而言，記憶體晶片CP1-1～CP1-4連接至通道CH1。記憶體晶片CP2-1～CP2-4連接至通道CH2。記憶體晶片CP3-1～CP3-4連接至通道CH3。記憶體晶片CP4-1～CP4-4連接至通道CH4。當記憶體晶片CP1-1～CP1-4，CP2-1～CP2-4，CP3-1～CP3-4，CP4-1～CP4-4的各者為NAND型快閃記憶體的情形下，規定的規格例如為觸變DDR規格。 以下，有時將記憶體晶片CP1-1～CP1-4，CP2-1～CP2-4，CP3-1～CP3-4，CP4-1～CP4-4的各者表記為記憶體晶片CP。有時將記憶體晶片CP1-1～CP1-4的各者表記為記憶體晶片CP1。有時將記憶體晶片CP2-1～CP2-4的各者表記為記憶體晶片CP2。有時將記憶體晶片CP3-1～CP3-4的各者表記為記憶體晶片CP3。有時將記憶體晶片CP4-1～CP4-4的各者表記為記憶體晶片CP4。 半導體記憶裝置1具備的記憶體晶片CP的數量不限定於16個。此外，連接橋晶片BC與複數個記憶體晶片CP的通道的數量不限定於4個。 以下，假定各記憶體晶片CP為NAND型的快閃記憶體，規定的規格為觸變DDR規格。 橋晶片BC，透過外部端子群10及通道CH0電性連接至主機HA。 通道CH0，包含轉送橋晶片賦能訊號BRG_CEn的訊號線、轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、轉送就緒/忙碌訊號R/Bn的訊號線、轉送具有規定的匯流排寬度(此處作為一例為8位元寬度)的資料訊號DQ[7：0]的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線。另，表示訊號的符號的末尾記載之「n」，表示可令其以負邏輯動作之訊號。各訊號要令其以負邏輯動作或以正邏輯動作可任意設計。 橋晶片賦能訊號BRG_CEn，為當發送用來控制橋晶片BC的指令時會被有效化的訊號。橋晶片BC，在橋晶片賦能訊號BRG_CEn處於有效狀態的期間，會將在該期間接收到的訊號(亦即指令、位址、及資料)解釋成給自身的訊號。又，在橋晶片賦能訊號BRG_CEn處於有效狀態的期間，不會將從主機HA接收到的訊號轉送至任何的記憶體晶片CP。在橋晶片賦能訊號BRG_CEn處於非有效狀態的期間，會將從主機HA接收到的訊號轉送至存取對象的記憶體晶片CP。 晶片賦能訊號CEn，為用來將作為存取的對象的記憶體晶片CP設為賦能狀態之訊號。資料選通訊號DQS/DQSn，為向對象裝置指示收取藉由資料訊號DQ[7：0]而被發送的資料之訊號。資料選通訊號DQS/DQSn，為藉由資料選通訊號DQS與資料選通訊號DQSn而構成之差動訊號。指令閂鎖賦能訊號CLE，為示意資料訊號DQ[7：0]為指令之訊號。位址閂鎖賦能訊號ALE，為示意資料訊號DQ[7：0]為位址之訊號。寫入賦能訊號WEn，為向對象裝置指示收取藉由資料訊號DQ[7：0]而被發送的指令或位址之訊號。讀取賦能訊號REn/RE，為向對象裝置指示輸出資料訊號DQ[7：0]之訊號。讀取賦能訊號REn/RE，為藉由讀取賦能訊號RE及讀取賦能訊號REn而構成之差動訊號。就緒/忙碌訊號R/Bn，為示意正在待命接收指令的狀態亦即就緒狀態(Ry)或是即使接收指令也無法執行的狀態亦即忙碌狀態(By)之訊號。藉由通道CH0而被轉送的就緒/忙碌訊號R/Bn，係從通道CH1之就緒/忙碌訊號R/Bn、與通道CH2之就緒/忙碌訊號R/Bn藉由導線連接(wired connection)等而生成。另，藉由通道CH0而被轉送的就緒/忙碌訊號R/Bn不限定於此。例如，通道CH0，亦可包含轉送通道CH1之就緒/忙碌訊號R/Bn亦即就緒/忙碌訊號R/Bn_1的訊號線、及轉送通道CH2之就緒/忙碌訊號R/Bn亦即就緒/忙碌訊號R/Bn_2的訊號線。 以下，把橋晶片BC將從主機HA接收到的訊號往記憶體晶片CP的轉送予以遮蔽，而將該訊號解釋成對於橋晶片BC的訊號之動作模式，表記為橋控制模式。此外，把將從主機HA接收到的訊號往記憶體晶片CP轉送之動作模式，表記為非橋控制模式。 通道CH1，CH2，CH3，CH4的各者，能夠收發送和在主機HA與橋晶片BC之間被收發送的訊號群當中的橋晶片賦能訊號BRG_CEn以外的訊號群同種的訊號群。亦即，通道CH1，CH2，CH3，CH4的各者，具備轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、轉送就緒/忙碌訊號R/Bn的訊號線、轉送資料訊號DQ[7：0]的訊號線群、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線。 另，圖1中，圖示構成通道CH1，CH2，CH3，CH4當中的通道CH1的訊號線群的細節，構成通道CH2，CH3，CH4的訊號線群的細節則省略。 以下為簡化說明，有關資料選通訊號DQS/DQSn，係省略資料選通訊號DQSn的說明，而僅說明資料選通訊號DQS。此外，有關讀取賦能訊號REn/RE，係省略讀取賦能訊號REn的說明，而僅說明讀取賦能訊號RE。 此外，以下有時將通道CH0表記為主機側通道，將通道CH1，CH2，CH3，CH4的各者表記為NAND側通道。主機側通道，為第1通道的一例。各NAND側通道，為第2通道的一例。 此外，以下對在NAND側通道被轉送的訊號標註#X。惟，X為和通道的編號相對應的數值，為1以上且M以下的數值。例如，將在通道CH2被轉送的資料訊號DQ[7：0]表記為資料訊號DQ#2[7：0]。 在主機HA與橋晶片BC之間，執行透過主機側通道之資料轉送。在橋晶片BC與16個記憶體晶片CP的群之間，執行透過1個以上的NAND側通道之資料轉送。資料轉送，包含從主機HA向1個以上的記憶體晶片CP之資料轉送、及從1個以上的記憶體晶片CP向主機HA之資料轉送。將前者的資料轉送的動作表記為寫入動作。將後者的資料轉送的動作表記為讀取動作。 橋晶片BC，當以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道接收到資料的情形下，將該資料分割成N個，將藉由分割而生成的N個資料的各者透過N個NAND側通道的各者並行地發送至記憶體晶片CP的群。N為2以上且M(此處M為4)以下的自然數。此外，橋晶片BC，當從M個NAND側通道當中的N個NAND側通道並行地接收到N個資料的情形下，將N個資料合併成1個資料，以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道發送至主機HA。 橋晶片BC，具備第1介面101、4個第2介面102、控制器103。 第1介面101為對於主機HA透過通道CH0進行電子訊號的收發送之PHY電路。 4個第2介面102當中的第2介面102-1為對於4個記憶體晶片CP1透過通道CH1進行電子訊號的收發送之PHY電路。4個第2介面102當中的第2介面102-2為對於4個記憶體晶片CP2透過通道CH2進行電子訊號的收發送之PHY電路。4個第2介面102當中的第2介面102-3為對於4個記憶體晶片CP3透過通道CH3進行電子訊號的收發送之PHY電路。4個第2介面102當中的第2介面102-4為對於4個記憶體晶片CP4透過通道CH4進行電子訊號的收發送之PHY電路。 控制器103配置於第1介面101與4個第2介面102之間。控制器103控制第1介面101與4個第2介面102之間的訊號的授受。 控制器103，具有指令解碼器111、分割/合併電路112、遮罩電路113、暫存器114、及多工器(MUX)115。 指令解碼器111，分析從主機HA透過通道CH0接受到的指令。指令解碼器111能夠根據分析結果而發出對於記憶體晶片CP之指令。 當指令為資料轉送的指令的情形下，指令解碼器111基於和該指令一起接受到的位址，選擇4個NAND側通道當中的1個以上的NAND側通道作為資料轉送的路徑。 多工器115，基於指令解碼器111所做的資料轉送的路徑之選擇，執行從4個第2介面102當中切換1個以上的第2介面102為資料轉送的路徑。 遮罩電路113，為能夠根據橋晶片賦能訊號BRG_CEn而遮蔽往記憶體晶片CP之訊號供給之電路。在橋晶片賦能訊號BRG_CEn處於有效狀態的期間，遮罩電路113遮蔽往記憶體晶片CP之訊號供給。在橋晶片賦能訊號BRG_CEn處於非有效狀態的期間，遮罩電路113讓往記憶體晶片CP之訊號穿過。也就是說，遮罩電路113基於橋晶片賦能訊號BRG_CEn，實現橋控制模式與非橋控制模式之間的切換。 分割/合併電路112，在寫入動作時，將從主機HA透過通道CH0接收到的資料分割成N個。被分割後的N個資料，各自透過相異的通道被並行地送至N個記憶體晶片CP。此時，分割/合併電路112將被分割後的N個資料的各者的轉送速率設為分割前的轉送速率的1/N，藉此使N個資料的各者的轉送速率和每個NAND側通道的轉送速率相等。 此外，分割/合併電路112，在讀取動作時，將透過N個各自相異的通道而從N個記憶體晶片CP並行地接收到的資料合併。合併後的資料，透過通道CH0被送至主機HA。此時，分割/合併電路112，將合併後的資料的轉送速率設為接收到的N個資料的各者的轉送速率的N倍，藉此使合併後的資料的轉送速率和每個NAND側通道的轉送速率的N倍相等。 藉此，分割/合併電路112，能夠將主機HA與橋晶片BC之間的轉送速率設為橋晶片BC與複數個記憶體晶片CP之間的通道單位的轉送速率的N倍。 轉送速率，由匯流排寬度與頻率之乘積所決定。圖1所示例子中，轉送主機側通道包含的資料訊號DQ[7：0]的訊號線的匯流排寬度及轉送NAND側通道包含的資料訊號DQ[7：0]的訊號線的匯流排寬度，皆為8位元。故，主機側通道的轉送頻率被設為NAND側通道的轉送頻率的N倍，藉此，主機側通道的轉送速率被設為每個NAND側通道的轉送速率的N倍。 以下，主機側通道的匯流排寬度，係指轉送主機側通道包含的資料訊號DQ的訊號線的匯流排寬度。NAND側通道的匯流排寬度，係指轉送1個NAND側通道包含的資料訊號DQ的訊號線的匯流排寬度。圖1所示例子中，主機側通道的匯流排寬度及NAND側通道的匯流排寬度皆為8位元。 另，主機側通道中的轉送速率，藉由主機HA而受到控制。也就是說，在寫入動作時，主機HA以NAND側通道的資料轉送的頻率的N倍的頻率將資料往橋晶片BC轉送。此外，在讀取動作時，主機HA令橋晶片BC以NAND側通道的資料轉送的頻率的N倍的頻率將資料往自身轉送。 暫存器114，為寫入有用來控制橋晶片BC的動作的各種資訊之記憶體。實施形態中，在暫存器114特別寫入有速度倍率設定值116。速度倍率設定值116，為相對於NAND側通道的轉送速率之主機側通道的轉送速率的倍率的設定值。亦即，速度倍率設定值116為上述的「N」的設定值。也就是說，橋晶片BC中「N」係構成為可變。作為速度倍率設定值116，不僅是2以上且M以下的值，亦可被設定「1」。 圖2為當速度倍率設定值116為「1」的情形下第1實施形態之橋晶片BC所做的資料轉送說明圖。另，本圖以下的說明中，將NAND側通道的轉送速率表記為R[Gbps]。 當速度倍率設定值116為「1」的情形下，橋晶片BC進行主機側通道(亦即通道CH0)與1個NAND側通道之間的資料轉送。圖2所示例子中，該1個NAND側通道假定為通道CH1。 寫入動作中，分割/合併電路112以和NAND側通道的轉送速率相同的R[Gbps]的轉送速率經由主機側通道及第1介面101接收資料，將該接收到的資料不變更轉送速率予以輸出。從分割/合併電路112輸出的資料，經由多工器115、第2介面102-1、及通道CH1被送至受訊者的記憶體晶片CP。 讀取動作中，分割/合併電路112經由通道CH1、第2介面102-1、及多工器115以R[Gbps]的轉送速率接收資料，將該接收到的資料不變更轉送速率予以輸出。從分割/合併電路112輸出的資料，經由第1介面101及通道CH0被送至主機HA。 像這樣，當速度倍率設定值116為「1」的情形下，主機側通道中以R[Gbps]執行資料轉送。也就是說，若以NAND側通道中的轉送速率為基準，則主機側通道中資料以1倍速的轉送速率被轉送。 圖3為當速度倍率設定值116為「2」的情形下第1實施形態之橋晶片BC所做的資料轉送說明圖。 當速度倍率設定值116為「2」的情形下，橋晶片BC在主機側通道(亦即通道CH0)與2個NAND側通道之間轉送資料。圖3所示例子中，該2個NAND側通道假定為通道CH1及通道CH3。 寫入動作中，分割/合併電路112以NAND側通道的轉送速率的2倍亦即2R[Gbps]的轉送速率經由主機側通道及第1介面101接收資料，將該接收到的資料分割成2個。然後，分割/合併電路112將被分割的2個資料的各者以接收時的1/2的轉送速率亦即R[Gbps]的轉送速率輸出。從分割/合併電路112輸出的2個資料當中的1個，經由多工器115、第2介面102-1、及通道CH1被送至受訊者的記憶體晶片CP。從分割/合併電路112輸出的2個資料當中的另1個，經由多工器115、第2介面102-3、及通道CH3被送至另一受訊者的記憶體晶片CP。 讀取動作中，分割/合併電路112透過通道CH1、第2介面102-1、及多工器115以R[Gbps]的轉送速率接收資料，並且透過通道CH3、第2介面102-3、及多工器115以R[Gbps]的轉送速率接收資料。分割/合併電路112，將接收到的2個資料合併成1個，將合併後的資料以NAND側通道的轉送速率的2倍亦即2R[Gbps]的轉送速率輸出。從分割/合併電路112輸出的資料，經由第1介面101及通道CH0被送至主機HA。 像這樣，當速度倍率設定值116為「2」的情形下，橋晶片BC能夠同時執行主機HA與1個記憶體晶片CP之間的資料轉送、及主機HA與另1個記憶體晶片CP之間的資料轉送這2個系統的資料轉送。又，若以NAND側通道中的轉送速率為基準，則主機側通道中資料以2倍速的轉送速率被轉送。 圖4為當速度倍率設定值116為「4」的情形下第1實施形態之橋晶片BC所做的資料轉送說明圖。 當速度倍率設定值116為「4」的情形下，橋晶片BC在主機側通道(亦即通道CH0)與4個NAND側通道之間轉送資料。圖4所示例子中，該4個NAND側通道為CH1，CH2，CH3，及CH4。 寫入動作中，分割/合併電路112以NAND側通道的轉送速率的4倍亦即4R[Gbps]的轉送速率經由主機側通道及第1介面101接收資料，將該接收到的資料分割成4個。然後，分割/合併電路112將被分割的4個資料的各者以接收時的1/4的轉送速率亦即R[Gbps]的轉送速率輸出。從分割/合併電路112輸出的4個資料當中的1個，透過多工器115、第2介面102-1、及通道CH1以R[Gbps]的轉送速率被發送至受訊者的記憶體晶片CP。從分割/合併電路112輸出的4個資料當中的另1個，透過多工器115、第2介面102-2、及通道CH2以R[Gbps]的轉送速率被發送至受訊者的記憶體晶片CP。從分割/合併電路112輸出的4個資料當中的又另1個，透過多工器115、第2介面102-3、及通道CH3以R[Gbps]的轉送速率被發送至受訊者的記憶體晶片CP。從分割/合併電路112輸出的4個資料當中的剩餘的1個，透過多工器115、第2介面102-4、及通道CH4以R[Gbps]的轉送速率被發送至受訊者的記憶體晶片CP。 讀取動作中，分割/合併電路112能夠並行地執行透過通道CH1、第2介面102-1、及多工器115以R[Gbps]的轉送速率接收資料；與經由通道CH2、第2介面102-2、及多工器115以R[Gbps]的轉送速率接收資料；與經由通道CH3、第2介面102-3、及多工器115以R[Gbps]的轉送速率接收資料；與經由通道CH4、第2介面102-4、及多工器115以R[Gbps]的轉送速率接收資料。分割/合併電路112，將並行地接收到的4個資料合併成1個，將合併後的資料以NAND側通道的轉送速率的4倍的轉送速率亦即4R[Gbps]的轉送速率輸出。從分割/合併電路112輸出的資料，經由第1介面101及通道CH0被送至主機HA。 像這樣，當速度倍率設定值116為「4」的情形下，橋晶片BC能夠同時執行對主機HA之對象的記憶體晶片CP各自相異的4系統的資料轉送。又，若以NAND側通道中的轉送速率為基準，則主機側通道中資料以4倍速的轉送速率被轉送。 另，此處，作為速度倍率設定值116說明了設定成「1」、「2」、及「4」的各者的情況。作為速度倍率設定值116，亦可被設定「3」。在該情形下，分割/合併電路112將從主機HA接收到的資料分割成3個，或將從3個NAND側通道並行地接收到的資料合併成1個。 像這樣，分割/合併電路112將從主機HA接收到的資料分割成速度倍率設定值116所示數量，或將經由速度倍率設定值116所示數量的NAND側通道接收到的速度倍率設定值116所示數量的資料合併。然後，分割/合併電路112以和速度倍率設定值116相應之倍率的轉送速率執行經由主機側通道之資料轉送。 圖5為第1實施形態之分割/合併電路112所做的資料的分割方法說明用模型化圖。本圖中，舉例說明速度倍率設定值116為「2」，而通道CH1及通道CH3被選擇作為資料轉送的路徑之情形。 橋晶片BC，從主機HA透過具有8位元的匯流排寬度的通道CH0接收資料，該資料被輸入至分割/合併電路112。故，來自主機HA的資料，以8位元(亦即1位元組)單位被輸入至分割/合併電路112。圖5中，資料DY(Y為0以上的整數)，為主機側通道的轉送的單位的尺寸，亦即通道CH0的匯流排寬度的尺寸(亦即此處為1位元組)的轉送資料。當從主機側通道接收到資料D0、資料D1、資料D2、資料D3、資料D4、及資料D5的資料列時，分割/合併電路112將資料D0、資料D1、資料D2、資料D3、資料D4、及資料D5以主機側通道的轉送的單位亦即資料DY的單位交互地劃分至2個路徑。藉此，分割/合併電路112會將資料D0、資料D2、及資料D4的資料列輸出至一方的路徑，將資料D1、資料D3、及資料D5的資料列輸出至另一方的路徑。 另，從分割/合併電路112輸出的資料D0、資料D2、及資料D4的資料列，經由多工器115及第2介面102被輸入至1個NAND側通道(此例中為通道CH1)作為資料訊號DQ#1[7：0]。此外，資料D1、資料D3、及資料D5的資料列，經由多工器115及第2介面102被輸入至另1個NAND側通道(此例中為通道CH3)作為資料訊號DQ#3[7：0]。為了使從主機側通道輸入的資料訊號DQ[7：0]的轉送速率、與被輸出至NAND側通道的資料訊號DQ#1[7：0]及資料訊號DQ#3[7：0]的合計的轉送速率相等，分割/合併電路112將資料訊號DQ#1[7：0]及資料訊號DQ#3[7：0]的各者的轉送頻率設為從主機側通道輸入的1個資料訊號DQ[7：0]的轉送頻率的1/2。 像這樣，分割/合併電路112將從主機側通道接收到的資料以轉送的單位(此例中為1位元組單位)依序劃分至2個路徑，藉此將從主機側通道接收到的資料分割成2個。 另，即使速度倍率設定值116為「3」以上，分割/合併電路112仍如同上述般，將從主機側通道接收到的資料以轉送的單位(此例中為1位元組單位)依序劃分至速度倍率設定值116所示數量的路徑。藉此，分割/合併電路112能夠將從主機側通道接收到的資料分割成速度倍率設定值116所示數量。 分割/合併電路112，例如可具備用來將經由主機側通道接收到的資料分割成2個之部分電路、及用來將經由主機側通道接收到的資料分割成3個之部分電路、及用來將經由主機側通道接收到的資料分割成4個之部分電路，以便即使設定「2」、「3」、及「4」的任一者作為速度倍率設定值116仍能應對。 作為一例，圖6示意分割/合併電路112中具備的用來將經由主機側通道接收到的資料分割成2個之部分電路201的構成的一例。按照本圖所示例子，部分電路201，具備1/2分頻器DIV1、4個正反器FF1，FF2，FF3，FF4、及2個選擇器SEL1，SEL2。 在1/2分頻器DIV1的時脈輸入端子、正反器FF1的時脈輸入端子、及正反器FF2的時脈輸入端子，共通輸入具有某一頻率的時脈訊號。圖6說明中，將此時脈訊號表記為輸入時脈。輸入時脈，可基於從主機HA輸入的選通訊號(資料選通訊號DQS或讀取賦能訊號REn)而被生成，亦可為在控制器103的內部生成的時脈訊號。該輸入時脈的頻率訂為R[GHz]。 1/2分頻器DIV1，輸出將輸入時脈訊號做1/2分頻而成之時脈訊號。圖6說明中，將1/2分頻器DIV1輸出的時脈訊號表記為分頻時脈。分頻時脈，被共通輸入至選擇器SEL1的選擇訊號輸入端子、選擇器SEL2的選擇訊號輸入端子、正反器FF3的時脈輸入端子、及正反器FF4的時脈輸入端子。 從主機側通道以2R[Gbps]的轉送速率接收到的資料訊號DQ[7：0]，被輸入至正反器FF1的D輸入端子。正反器FF1的Q輸出端子，連接至正反器FF2的D輸入端子。故，正反器FF2，能夠在比正反器FF1的取得時間點還延遲恰好輸入時脈訊號的1時脈份的時間點，擷取正反器FF1擷取到的資料DY。 正反器FF1的Q輸出端子，又連接至選擇器SEL1所具備的2個輸入端子當中的1個。正反器FF2的Q輸出端子，連接至選擇器SEL2所具備的2個輸入端子當中的1個。 選擇器SEL1的輸出端子，連接至正反器FF3的D輸入端子。正反器FF3的Q輸出端子，連接至選擇器SEL1的2個輸入端子當中的另1個。 選擇器SEL1，當分頻時脈表示「0」的情形下，輸出從正反器FF1的Q輸出端子被輸入的訊號。選擇器SEL1，當分頻時脈表示「1」的情形下，輸出從正反器FF3的Q輸出端子被輸入的訊號。 選擇器SEL2的輸出端子，連接至正反器FF4的D輸入端子。正反器FF4的Q輸出端子，連接至選擇器SEL2的2個輸入端子當中的另1個。 選擇器SEL2，當分頻時脈表示「0」的情形下，輸出從正反器FF4的Q輸出端子被輸入的訊號。選擇器SEL2，當分頻時脈表示「1」的情形下，輸出從正反器FF2的Q輸出端子被輸入的訊號。 部分電路201，藉由如上述般構成，會將從主機側通道輸入的資料訊號DQ[7：0]以主機側通道的轉送的單位劃分而分割成2個。部分電路201，能夠將藉由分割而生成的2個資料當中的1個從正反器FF3的Q輸出端子以R[Gbps]的轉送速率輸出，將該2個資料當中的另1個從正反器FF4的Q輸出端子以R[Gbps]的轉送速率輸出。從正反器FF3的Q輸出端子輸出的資料，例如被送至通道CH1作為資料訊號DQ#1[7：0]。從正反器FF4的Q輸出端子輸出的資料，例如被送至通道CH3作為資料訊號DQ#3[7：0]。 圖7為第1實施形態之分割/合併電路112所做的資料的合併方法說明用模型化圖。本圖中，亦舉例說明速度倍率設定值116為「2」，而通道CH1及通道CH3被選擇作為資料轉送的路徑之情形。 圖7示例橋晶片BC從通道CH1以R[Gpbs]的轉送速率接收到資料D10、資料D11、及資料12的資料列作為資料訊號DQ#1[7：0]，與此並行地，從通道CH3以R[Gpbs]的轉送速率接收到資料D20、資料D21、及資料D22的資料列作為資料訊號DQ#3[7：0]之情形。此例中，分割/合併電路112從該些2個資料列以主機側通道的轉送的單位，亦即此例中為1位元組的資料DY的單位交互地1次取得一者，將取得的資料DY依取得的順序依序合併。藉此，分割/合併電路112會生成依序並排資料D10、資料D20、資料D11、資料D21、資料D12、及資料D22而成之資料列。然後，分割/合併電路112將生成的資料D10、資料D20、資料D11、資料D21、資料D12、及資料D22的資料列輸出。 分割/合併電路112，以2個資料列被輸入時的轉送頻率的2倍的頻率，將合併後的1個資料列輸出。合併後的1個資料列，透過主機側通道作為資料訊號DQ[7：0]而被轉送至主機HA。 另，即使速度倍率設定值116為「3」以上，分割/合併電路112仍可如同上述般，從速度倍率設定值116所示數量的資料列，以主機側通道的轉送的單位(此例中為1位元組單位)依序取得而依取得順序合併，藉此生成1個資料列。 例如，分割/合併電路112，可具備用來將從各自相異的NAND側通道接收到的2個資料合併之部分電路、及用來將從各自相異的NAND側通道接收到的3個資料合併之部分電路、及用來將從各自相異的NAND側通道接收到的4個資料合併之部分電路，以便即使設定「2」、「3」、及「4」的其中一者作為速度倍率設定值116仍能應對。 作為一例，圖8示意分割/合併電路112中具備的用來將從各自相異的NAND側通道接收到的2個資料合併之部分電路202的構成的一例。按照本圖所示例子，部分電路202，具備1/2分頻器DIV2、3個正反器FF5，FF6，FF7、及1個選擇器SEL3。 在1/2分頻器DIV2的時脈輸入端子及正反器FF5的時脈輸入端子，共通輸入具有某一頻率的時脈訊號。圖8說明中，將此時脈訊號表記為輸入時脈。輸入時脈，可基於從主機HA輸入的選通訊號(資料選通訊號DQS或讀取賦能訊號REn)而被生成，亦可為在控制器103的內部生成的時脈訊號。該輸入時脈的頻率訂為R[GHz]。 1/2分頻器DIV2，輸出將輸入時脈訊號做1/2分頻而成之時脈訊號。圖8說明中，將1/2分頻器DIV2輸出的時脈訊號表記為分頻時脈。分頻時脈，被共通輸入至選擇器SEL3的選擇訊號輸入端子、正反器FF6的時脈輸入端子、及正反器FF7的時脈輸入端子。 在正反器FF6的D輸入端子，被輸入從通道CH1以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#1[7：0]。在正反器FF7的D輸入端子，被輸入從通道CH3以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#3[7：0]。正反器FF6的Q輸出端子，連接至選擇器SEL3的2個輸入端子當中的1個。正反器FF7的Q輸出端子，連接至選擇器SEL3的2個輸入端子當中的另1個。 選擇器SEL3，當分頻時脈表示「0」的情形下，輸出從正反器FF6的Q輸出端子被輸入的訊號。選擇器SEL3，當分頻時脈表示「1」的情形下，輸出從正反器FF7的Q輸出端子被輸入的訊號。從選擇器SEL3輸出的訊號，被輸入至正反器FF5的D輸入端子。 部分電路202，藉由如上述般構成，能夠將從通道CH1以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#1[7：0]、與從通道CH3以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#3[7：0]依主機側通道的每一轉送的單位交互地依序取得而合併，將藉由合併而生成的資料從正反器FF5的Q輸出端子以2R[Gpbs]的轉送速率輸出。從正反器FF5的Q輸出端子輸出的資料，被送至主機側通道。 接下來，說明第1實施形態之記憶體系統SYS的動作。 圖9為第1實施形態之設定速度倍率設定值116的動作的一例示意流程圖。 首先，主機HA將晶片賦能訊號CEn有效化(S101)。然後，主機HA將橋晶片賦能訊號BRG_CEn有效化(S102)。 橋晶片BC，藉由橋晶片賦能訊號BRG_CEn被有效化，而從非橋控制模式轉移至橋控制模式(S103)。 主機HA，對橋晶片BC內的暫存器114設定速度倍率設定值116(S104)。 例如，主機HA藉由發送特徵設置(set feature)指令，能夠對橋晶片BC內的暫存器114設定速度倍率設定值116。橋晶片BC，一旦在橋控制模式的狀態下接收特徵設置指令，則不將該特徵設置指令轉送至任何的記憶體晶片CP而予以執行。主機HA，若和特徵設置指令一起發送速度倍率設定值116，則橋晶片BC中，指令解碼器111根據該特徵設置指令而將速度倍率設定值116存儲於暫存器114。 或，主機HA能夠運用獨特的指令設定速度倍率設定值116。橋控制模式的狀態的橋晶片BC，不會將任何的指令轉送至記憶體晶片CP。故，主機HA的供應商能夠定義橋控制模式的狀態的橋晶片BC可執行之獨特的指令。供應商若定義用來對橋晶片BC的暫存器114存儲速度倍率設定值116之獨特的指令，則主機HA可運用該獨特的指令設定速度倍率設定值116。 作為速度倍率設定值116，可設定連接至橋晶片BC的NAND側通道的數量以下的值。此處作為一例，主機HA能夠設定「1」、「2」、或「4」作為速度倍率設定值116。 一旦速度倍率設定值116的設定完成，則主機HA將橋晶片賦能訊號BRG_CEn非有效化(S105)。藉此，橋晶片BC從橋控制模式轉移至非橋控制模式(S106)。接下來，主機HA將晶片賦能訊號CEn非有效化(S107)。然後，設定速度倍率設定值116的動作完成。 另，圖9所示一連串動作，可在任意的時間點執行。圖9所示一連串動作，不僅是在記憶體系統SYS啟動後最初設定速度倍率設定值116的情形下，當暫且設定了速度倍率設定值116後變更速度倍率設定值116時亦會執行。 圖10為第1實施形態之記憶體系統SYS所做的寫入動作中的各種訊號的波形示意時序圖。另，本圖中，假定速度倍率設定值116為「2」，而連接至通道CH1的某一記憶體晶片CP1與連接至通道CH3的某一記憶體晶片CP3為寫入的對象。此外，本圖所示一連串動作，是在橋晶片BC被維持在非橋控制模式的狀態下執行。本圖中，省略橋晶片賦能訊號BRG_CEn的圖示。 於寫入動作開始之前，主機HA在晶片賦能訊號CEn被有效化的狀態下發送資料輸入指令(S201)。具體而言，主機HA，依序發送表示分頁種類別之指令值C1、預告寫入資料的發送之指令值C2、及表示寫入位置之位址值ADR。 另，此例中，各記憶體晶片CP構成為每1個字元線可存儲複數分頁的資料。分頁種類別，示意1個字元線中存儲的複數分頁的其中一者。例如，在1個字元線中存儲3分頁的資料之方式中，該3分頁的各者被稱為高位分頁、中位分頁、低位分頁。指令C1，例如示意高位分頁、中位分頁、及低位分頁當中的其中一者。 此外，在1個字元線中存儲複數個分頁的資料之方式中，於被寫入至同一字元線的所有的分頁份的資料被輸入至記憶體晶片CP後，該記憶體晶片CP執行往該字元線之資料寫入。這樣的情形下，主機HA所做的資料輸入指令及寫入資料之發送，會被反覆執行1個字元線中存儲的所有分頁的資料份。圖10示意被反覆複數次之主機HA所做的資料輸入指令及寫入資料之發送當中的最後執行的處理。 於指令值C1及指令值C2之發送時，主機HA將指令閂鎖賦能訊號CLE維持在有效狀態(H位準)，並且進行寫入賦能訊號WEn的觸變(toggle)。於位址值ADR之發送時，主機HA將位址閂鎖賦能訊號ALE維持在有效狀態(H位準)並且進行寫入賦能訊號WEn的觸變。 橋晶片BC一旦接收資料輸入指令，則將接收到的資料輸入指令透過通道CH1及通道CH3並行地轉送至2個記憶體晶片CP(S202，S203)。 主機HA，一旦資料輸入指令之發送結束，則進行寫入資料之發送(S204)。此處，主機HA以1個NAND側通道的轉送頻率的2倍的頻率進行寫入資料之發送。另，於寫入資料之發送時，主機HA進行資料選通訊號DQS/DQSn的觸變。 一旦橋晶片BC從主機HA接收寫入資料，部分電路201便將接收到的寫入資料依每1位元組劃分成2個，藉此將接收到的寫入資料分割成2個寫入資料。橋晶片BC，將該2個寫入資料當中的1個透過通道CH1發送至連接至通道CH1的寫入的對象的記憶體晶片CP1(S205)。此外，橋晶片BC，將該2個寫入資料當中的另1個透過通道CH3發送至連接至通道CH3的寫入的對象的記憶體晶片CP3(S206)。例如本圖中，藉由S204而從主機側通道接收到的寫入資料當中的未劃上斜線陰影的資料被轉送至通道CH1，而劃上斜線陰影的資料則被轉送至通道CH3。另，S205及S206中，橋晶片BC，以藉由S204接收到的寫入資料的轉送頻率的一半的轉送頻率轉送分割後的寫入資料。橋晶片BC，並行地執行S205與S206的動作。 接下來，主機HA發送指示開始寫入之指令值C3 (S207)。於指令值C3之發送時，主機HA將指令閂鎖賦能訊號CLE維持在有效狀態(H位準)並且進行寫入賦能訊號WEn的觸變。 橋晶片BC一旦接收指令值C3，則將接收到的指令值C3並行地轉送至2個寫入的對象的記憶體晶片CP1，CP3 (S208，S209)。該2個記憶體晶片CP1，CP3的各者一旦接收指令值C3，則控制自身具有的字元線而進行寫入資料之寫入。 圖11為第1實施形態之記憶體系統SYS所做的讀取動作中的各種訊號的波形示意時序圖。另，本圖中，假定速度倍率設定值116為「2」，而連接至通道CH1的某一記憶體晶片CP1與連接至通道CH3的某一記憶體晶片CP3為讀取的對象。此外，本圖所示一連串動作，是在橋晶片BC被維持在非橋控制模式的狀態下執行。另，省略橋晶片賦能訊號BRG_CEn的圖示。 讀取動作中，主機HA在晶片賦能訊號CEn被有效化的狀態下發送資料輸出指令(S301)。S301中，主機HA依序發送表示資料輸出指令的指令值C4，C5的成對當中的指令值C4、表示輸出對象的資料的先頭的位置的位址值ADR、及指令值C5。於指令值C4，C5之發送時，主機HA將指令閂鎖賦能訊號CLE維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn。於位址值ADR之發送時，主機HA將位址閂鎖賦能訊號ALE維持在有效狀態(H位準)並且進行寫入賦能訊號WEn的觸變。 橋晶片BC一旦接收資料輸出指令，則將接收到的資料輸出指令透過通道CH1及通道CH3並行地轉送至2個記憶體晶片CP(S302，S303)。 接下來，主機HA開始讀取賦能訊號REn/RE的觸變(S304)。主機HA，以在NAND側通道被轉送的讀取賦能訊號REn/RE的2倍的頻率，將讀取賦能訊號REn/RE觸變。 橋晶片BC，一旦通道CH0的讀取賦能訊號REn/RE的觸變開始，則開始通道CH1及通道CH3的讀取賦能訊號REn/RE的觸變(S305，S306)。 連接至通道CH1的讀取的對象的記憶體晶片CP1及連接至通道CH3的讀取的對象的記憶體晶片CP3的各者，一旦讀取賦能訊號REn/RE被觸變，則開始讀取資料之輸出(S307，S308)。讀取的對象的記憶體晶片CP1及記憶體晶片CP3的各者，於讀取資料之輸出時，進行資料選通訊號DQS/DQSn的觸變。讀取的對象的記憶體晶片CP1及記憶體晶片CP3的各者，以和自身接收到的讀取賦能訊號REn/RE的頻率相等的頻率將資料選通訊號DQS/DQSn觸變。 橋晶片BC，從讀取的對象的2個記憶體晶片CP1，CP3並行地接收讀取資料。如此，橋晶片BC中，部分電路202會將接收到的2個讀取資料合併。然後，橋晶片BC將合併後的讀取資料以在1個NAND側通道的資料轉送的頻率的2倍的頻率發送至主機HA(S309)。橋晶片BC，於讀取資料之發送時，進行資料選通訊號DQS/DQSn的觸變。 以上說明的例子中，是假設速度倍率設定值116在橋晶片BC處於橋控制模式時被設定。橋晶片BC，亦可構成為可在非橋控制模式設定速度倍率設定值116。 此外，說明了橋晶片BC是基於橋晶片賦能訊號BRG_CEn而執行橋控制模式與非橋控制模式之間的切換。橋控制模式與非橋控制模式之間的切換，未必要基於橋晶片賦能訊號BRG_CEn。例如，橋晶片BC亦可基於來自主機HA的特定的指令而執行橋控制模式與非橋控制模式之間的切換。在這樣的情形下，通道CH0亦可不包含轉送橋晶片賦能訊號BRG_CEn的訊號線。 以上說明的例子中，說明了主機側通道具有8位元的匯流排寬度，各自的NAND側通道具有8位元的匯流排寬度。主機側通道的匯流排寬度與各自的NAND側通道的匯流排寬度亦可彼此相異。 當主機側通道的匯流排寬度與各自的NAND側通道的匯流排寬度彼此相異的情形下，分割/合併電路112將從主機側通道接收到的資料以主機側通道的匯流排寬度的單位依序劃分成N個，藉此將從主機側通道接收到的資料分割成N個而將N個資料並行地輸出。然後，分割/合併電路112將被分割的各自的資料的轉送速率設為分割前的資料的轉送速率的1/N。此外，分割/合併電路112當從N個各自相異的NAND側通道並行地接收到N個資料的情形下，從該N個資料以主機側通道的匯流排寬度的單位取得資料而合併，藉此將該N個資料合併成1個，而將合併後的1個資料輸出。然後，分割/合併電路112將合併後的1個資料的轉送速率設為合併前的N個資料的各者的轉送速率的N倍。 如以上所述，按照第1實施形態，橋晶片BC，當以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道接收到資料的情形下，將該資料以主機側通道的匯流排寬度的單位劃分成N個，藉此將該資料分割成N個資料，將藉由分割而生成的N個資料透過各自相異的NAND側通道並行地發送至記憶體晶片CP的群。此外，橋晶片BC，當從N個NAND側通道並行地接收到N個資料的情形下，將該N個資料以主機側通道的匯流排寬度的單位依序合併，藉此生成1個資料，將該1個資料透過主機側通道以每個NAND側通道的轉送速率的N倍的轉送速率發送至主機HA。 藉此，半導體記憶裝置1以高轉送速率達成資料的輸出入。 另，作為和第1實施形態比較之技術，可設想在橋晶片將從主機接收到的資料以分頁單位劃分N個，藉此將從主機接收到的資料分割成N個，或從各自相異的NAND側通道接收N個資料，從接收到的N個資料以分頁單位取得資料而合併之技術。將此技術表記為比較例。按照比較例，為了以分頁單位劃分資料，或以分頁單位將資料合併，橋晶片必須具有能夠暫時性地存儲至少1分頁以上的尺寸的轉送資料之緩衝區。 相對於此，按照第1實施形態，橋晶片BC中資料的劃分及合併的單位，為主機側通道的匯流排寬度的單位。故，橋晶片BC比起比較例能夠削減能夠暫時性地存儲轉送資料之緩衝區的容量。 此外，按照比較例，寫入動作中，橋晶片在從主機接收而被存儲於緩衝區的資料到達1分頁的尺寸以前，必須等待最初的1分頁份的資料的輸出。 相對於此，按照第1實施形態，橋晶片BC能夠在從主機接收到的資料的量到達1分頁的尺寸以前便開始資料之輸出。 此外，按照第1實施形態，橋晶片BC構成為可從主機HA設定N作為速度倍率設定值116。 故，半導體記憶裝置1中資料的輸出入時的轉送速率構成為可變。 另，橋晶片BC，亦可構成為在寫入動作與讀取動作中可使資料轉送的系統的數量相異。例如，橋晶片BC，當以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道接收到資料的情形下，將該資料以主機側通道的匯流排寬度的單位劃分成N個，藉此將該資料分割成N個資料，將藉由分割而生成的N個資料透過各自相異的NAND側通道並行地發送至記憶體晶片CP的群。此外，橋晶片BC，當從L(惟L為2以上且M以下，和N相異的自然數)個NAND側通道並行地接收到L個資料的情形下，將該L個資料以主機側通道的匯流排寬度的單位合併，藉此生成1個資料，將該1個資料透過主機側通道以每個NAND側通道的轉送速率的L倍的轉送速率發送至主機HA。 (第2實施形態) 按照第1實施形態，分割/合併電路112將經由主機側通道接收到的資料以轉送的單位依序劃分至複數個路徑，藉此將經由主機側通道接收到的資料分割成複數個。 相對於此，第2實施形態中，分割/合併電路(分割/合併電路112a)將從主機側通道接收到的資料，把主機側通道的匯流排寬度的單位的各資料分割成比匯流排寬度還小的位元寬度的N個資料，藉此將從主機側通道接收到的資料分割成N個。例如，當主機側通道的匯流排寬度為8位元的情形下，橋晶片(橋晶片BCa)將資料訊號DQ依朝匯流排寬度方向並排的8位元的每一位元列而接收。分割/合併電路112a，將接收到的朝匯流排寬度方向並排的8位元的位元列分割成N個。分割/合併電路112a，將接收到的資料訊號DQ[7：0]，把逐次接收的朝匯流排寬度方向並排的8位元的位元列的各者分割成N個，藉此將從主機側通道接收到的資料分割成N個資料。像這樣，把將從主機側通道逐次接收的朝匯流排寬度方向並排的位元列的各者分割成N個，藉此將來自主機側通道的資料分割成N個之方式，表記為空間分割方式。 以下，說明第2實施形態之記憶體系統SYSa。另，對於和第1實施形態之記憶體系統SYS具備的構成要素相同的構成要素，標註和第1實施形態相同的名稱及符號。又，針對和第1實施形態之記憶體系統SYS具備的構成要素相同的構成要素，會簡略地說明或省略說明。 圖12為第2實施形態之記憶體系統SYSa的構成的一例示意模型化圖。 記憶體系統SYSa，包含主機HA及半導體記憶裝置1a。半導體記憶裝置1a，具備橋晶片BCa及複數個記憶體晶片CP。圖12所示例子中，半導體記憶裝置1a具備16個記憶體晶片CP。 橋晶片BCa，電性連接至外部端子群10與M個通道(此處作為一例為4個通道CH1，CH2，CH3，CH4)之間。外部端子群10，透過通道CH0電性連接至主機HA。 16個記憶體晶片CP，如同第1實施形態般，透過通道CH1，CH2，CH3，CH4連接至橋晶片BCa。 通道CH0，CH1，CH2，CH3，CH4的構成和第1實施形態相同。 橋晶片BCa，具備第1介面101、4個第2介面102、控制器103a。控制器103a，具備指令解碼器111、分割/合併電路112a、遮罩電路113、暫存器114、及多工器(MUX)115。在暫存器114，設定速度倍率設定值116。 分割/合併電路112a，將從主機HA接收到的資料分割成速度倍率設定值116所示數量，或將經由速度倍率設定值116所示數量的NAND側通道接收到的速度倍率設定值116所示數量的資料合併。然後，分割/合併電路112a以和速度倍率設定值116相應之轉送速率執行經由主機側通道之資料轉送。藉此，第2實施形態中，橋晶片BCa亦達成運用圖2～圖4說明之資料轉送。 另，構成主機側通道的訊號線群當中的轉送資料訊號DQ[7：0]的訊號線，為轉送資料的訊號線的一例。在主機側通道被轉送的讀取賦能訊號REn/RE及資料選通訊號DQS/DQSn，為控制轉送資料訊號DQ[7：0]的訊號線中的資料訊號之控制訊號的一例。構成主機側通道的訊號線群當中的轉送讀取賦能訊號REn/RE的訊號線及轉送資料選通訊號DQS/DQSn的訊號線的成組，為轉送控制訊號之訊號線群的一例，該控制訊號係控制轉送資料訊號DQ[7：0]的訊號線中的資料轉送。指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、及寫入賦能訊號WEn，為控制轉送資料訊號DQ[7：0]的訊號線中的指令及位址的轉送之控制訊號的一例。構成主機側通道的訊號線群當中的轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、及轉送寫入賦能訊號WEn的訊號線的成組，為轉送控制訊號之訊號線群的一例，該控制訊號係控制轉送資料訊號DQ[7：0]的訊號線中的指令及位址的轉送。 圖13為第2實施形態之分割/合併電路112a所做的資料的分割方法說明用模型化圖。本圖中，舉例說明速度倍率設定值116為「2」，而通道CH1及通道CH3被選擇作為資料轉送的路徑之情形。 分割/合併電路112a，將來自主機HA的資料以空間分割方式分割成2個，將分割後的各自的資料以和NAND側通道的轉送的位元寬度相同的位元寬度輸出。 圖13所示例子中，分割/合併電路112a對於從主機側通道接收到的資料訊號DQ[7：0]當中的作為資料訊號DQ[3：0]而接收到的資料D30，D31，D32的各者，執行位元寬度的變換，即從4位元變換成和NAND側通道的匯流排寬度相等的位元寬度亦即8位元。然後，分割/合併電路112a將資料D30，D31，D32的資料列以8位元的位元寬度輸出。從分割/合併電路112a輸出的資料D30，D31，D32的資料列，例如作為資料訊號DQ#1[7：0]而在通道CH1被轉送。 此外，分割/合併電路112a對於從主機側通道接收到的資料訊號DQ[7：0]當中的作為資料訊號DQ[7：4]而接收到的資料D40，D41，D42，執行位元寬度的變換，即從4位元變換成和NAND側通道的匯流排寬度相等的位元寬度亦即8位元。然後，分割/合併電路112a將資料D40，D41，D42的資料列以8位元的位元寬度輸出。從分割/合併電路112a輸出的資料D40，D41，D42的資料列，例如作為資料訊號DQ#3[7：0]而在通道CH3被轉送。 另，分割/合併電路112a以1個NAND側通道的轉送速率的2倍的轉送速率接收來自主機HA的資料。分割/合併電路112a，將2個資料列的各者以被輸入的資料訊號DQ[7：0]的轉送頻率的1/2的轉送頻率輸出。 像這樣，分割/合併電路112a將經由主機側通道接收到的資料以空間分割方式分割成2個。 另，即使速度倍率設定值116為「3」以上，分割/合併電路112仍能夠如同上述般，將從主機側通道接收到的資料以空間分割方式分割成速度倍率設定值116所示數量。 例如，當速度倍率設定值116為「4」的情形下，分割/合併電路112a將經由主機側通道接收到的資料訊號DQ[7：0]當中的資料訊號DQ[1：0]的位元列、資料訊號DQ[3：2]的位元列、資料訊號DQ[5：4]的位元列、及資料訊號DQ[7：6]的位元列的各者以8位元的位元寬度輸出。 此外，例如當速度倍率設定值116為「3」的情形下，分割/合併電路112a將經由主機側通道接收到的資料訊號DQ[7：0]當中的資料訊號DQ[2：0]的位元列、資料訊號DQ[5：3]的位元列、及資料訊號DQ[7：6]的位元列的各者以8位元的位元寬度輸出。另，當速度倍率設定值116為「3」的情形下經由主機側通道接收到的資料訊號DQ[7：0]的位元寬度的分割比不限定於此。 像這樣，分割/合併電路112a將經由主機側通道接收到的資料以空間分割方式分割成複數個。藉此，做成可將主機側通道使用作為比主機側通道的匯流排寬度還小的匯流排寬度的N系統的通訊線路。 分割/合併電路112a，可具備用來將經由主機側通道接收到的資料分割成2個之部分電路、及用來將經由主機側通道接收到的資料分割成3個之部分電路、及用來將經由主機側通道接收到的資料分割成4個之部分電路，以便即使設定「2」、「3」、及「4」的任一者作為速度倍率設定值116仍能應對。 作為一例，圖14示意分割/合併電路112a中具備的用來將經由主機側通道接收到的資料分割成2個之部分電路201a的構成的一例。按照本圖所示例子，部分電路201a，具備1/2分頻器DIV3、8個正反器FF11，FF12，FF13，FF14，FF15，FF16，FF17，FF18、及4個選擇器SEL11，SEL12，SEL13，SEL14。 在1/2分頻器DIV3的時脈輸入端子、正反器FF11的時脈輸入端子、正反器FF12的時脈輸入端子、正反器FF13的時脈輸入端子、及正反器FF14的時脈輸入端子，共通輸入具有某一頻率的時脈訊號。圖14說明中，將此時脈訊號表記為輸入時脈。輸入時脈，可基於從主機HA輸入的選通訊號(資料選通訊號DQS或讀取賦能訊號REn)而被生成，亦可為在控制器103的內部生成的時脈訊號。該輸入時脈的頻率訂為R[GHz]。 1/2分頻器DIV3，輸出將輸入時脈訊號做1/2分頻而成之時脈訊號。圖14說明中，將1/2分頻器DIV3輸出的時脈訊號表記為分頻時脈。分頻時脈，被共通輸入至選擇器SEL11的選擇訊號輸入端子、選擇器SEL12的選擇訊號輸入端子、選擇器SEL13的選擇訊號輸入端子、選擇器SEL14的選擇訊號輸入端子、正反器FF15的時脈輸入端子、正反器FF16的時脈輸入端子、正反器FF17的時脈輸入端子、及正反器FF18的時脈輸入端子。 從主機側通道以2R[Gbps]的轉送速率接收到的資料訊號DQ[7：0]當中的資料訊號DQ[3：0]，被輸入至正反器FF11的D輸入端子。正反器FF11的Q輸出端子，連接至正反器FF12的D輸入端子。故，正反器FF12，能夠在比正反器FF11的取得時間點還延遲恰好輸入時脈訊號的1時脈份的時間點，擷取正反器FF11擷取到的資料。 從主機側通道以2R[Gbps]的轉送速率接收到的資料訊號DQ[7：0]當中的資料訊號DQ[7：4]，被輸入至正反器FF13的D輸入端子。正反器FF13的Q輸出端子，連接至正反器FF14的D輸入端子。故，正反器FF14，能夠在比正反器FF13的取得時間點還延遲恰好輸入時脈訊號的1時脈份的時間點，擷取正反器FF13擷取到的資料。 正反器FF11的Q輸出端子，又連接至選擇器SEL11所具備的2個輸入端子當中的1個。正反器FF12的Q輸出端子，連接至選擇器SEL12所具備的2個輸入端子當中的1個。正反器FF13的Q輸出端子，又連接至選擇器SEL13所具備的2個輸入端子當中的1個。正反器FF14的Q輸出端子，連接至選擇器SEL14所具備的2個輸入端子當中的1個。 選擇器SEL11的輸出端子，連接至正反器FF15的D輸入端子。正反器FF15的Q輸出端子，連接至選擇器SEL11的2個輸入端子當中的另1個。 選擇器SEL11，當分頻時脈表示「0」的情形下，輸出從正反器FF11的Q輸出端子被輸入的訊號。選擇器SEL11，當分頻時脈表示「1」的情形下，輸出從正反器FF15的Q輸出端子被輸入的訊號。 選擇器SEL12的輸出端子，連接至正反器FF16的D輸入端子。正反器FF16的Q輸出端子，連接至選擇器SEL12的2個輸入端子當中的另1個。 選擇器SEL12，當分頻時脈表示「0」的情形下，輸出從正反器FF16的Q輸出端子被輸入的訊號。選擇器SEL12，當分頻時脈表示「1」的情形下，輸出從正反器FF12的Q輸出端子被輸入的訊號。 選擇器SEL13的輸出端子，連接至正反器FF17的D輸入端子。正反器FF17的Q輸出端子，連接至選擇器SEL13的2個輸入端子當中的另1個。 選擇器SEL13，當分頻時脈表示「0」的情形下，輸出從正反器FF13的Q輸出端子被輸入的訊號。選擇器SEL13，當分頻時脈表示「1」的情形下，輸出從正反器FF17的Q輸出端子被輸入的訊號。 選擇器SEL14的輸出端子，連接至正反器FF18的D輸入端子。正反器FF18的Q輸出端子，連接至選擇器SEL14的2個輸入端子當中的另1個。 選擇器SEL14，當分頻時脈表示「0」的情形下，輸出從正反器FF18的Q輸出端子被輸入的訊號。選擇器SEL14，當分頻時脈表示「1」的情形下，輸出從正反器FF14的Q輸出端子被輸入的訊號。 部分電路201a，藉由如上述般構成，能夠將從主機HA輸入的資料訊號DQ[7：0]當中的作為資料訊號DQ[3：0]而接收到的資料，從正反器FF15的Q輸出端子及正反器FF16的Q輸出端子以R[Gbps]的轉送速率輸出作為合計8位元的位元寬度的資料。從正反器FF15的Q輸出端子及正反器FF16的Q輸出端子輸出的資料，例如被送至通道CH1作為資料訊號DQ#1[7：0]。此外，部分電路201a，能夠將從主機HA輸入的資料訊號DQ[7：0]當中的作為資料訊號DQ[7：4]而接收到的資料，從正反器FF17的Q輸出端子及正反器FF18的Q輸出端子以R[Gbps]的轉送速率輸出作為合計8位元的位元寬度的資料。從正反器FF17的Q輸出端子及正反器FF18的Q輸出端子輸出的資料，例如被送至通道CH3作為資料訊號DQ#3[7：0]。 圖15為第2實施形態之分割/合併電路112a所做的資料的合併方法說明用模型化圖。本圖中，亦舉例說明速度倍率設定值116為「2」，而通道CH1及通道CH3被選擇作為資料轉送的路徑之情形。 分割/合併電路112a，將經由通道CH1接收到的資料及經由通道CH1接收到的資料朝位元寬度方向合併，將合併後資料輸出。分割/合併電路112a，進行合併前的2個資料的位元寬度的變換，使得合併後的資料的位元寬度和主機側通道的轉送的位元寬度相等。 圖15所示例子中，分割/合併電路112a被輸入從通道CH1接收到作為資料訊號DQ#1[7：0]的資料D50，D51，D52的資料列、及從通道CH3接收到作為資料訊號DQ#3[7：0]的資料D60，D61，D62的資料列。這樣的情形下，分割/合併電路112a將資料D50，D51，D52的資料列及資料D60，D61，D62的資料列的各者的位元寬度從8位元變換成4位元。然後，分割/合併電路112a將資料D50，D51，D52的資料列與資料D60，D61，D62的資料列朝位元寬度方向合併，輸出作為供給至主機側通道的資料訊號DQ[7：0]。亦即，資料D50，D51，D52的資料列作為資料訊號DQ[7：0]當中的資料訊號[3：0]而被轉送至主機HA，資料D60，D61，D62的資料列作為資料訊號DQ[7：0]當中的資料訊號[7：4]而被轉送至主機HA。 另，分割/合併電路112a將合併後的資料列以1個NAND側通道的轉送速率的2倍的轉送速率輸出。此例中，為了將合併後的資料列的轉送速率設為1個NAND側通道的轉送速率的2倍，分割/合併電路112a將合併後的資料列的轉送頻率以被輸入的資料訊號DQ#1[7：0]及資料訊號DQ#3[7：0]的轉送頻率的2倍的轉送頻率輸出。 像這樣，分割/合併電路112a將從複數個NAND側通道並行地接收到的複數個資料朝位元寬度方向合併而輸出。 另，即使速度倍率設定值116為「3」以上，分割/合併電路112a仍可如同上述般，將速度倍率設定值116所示數量的資料朝位元方向合併，藉此生成1個資料列。 分割/合併電路112a，可依可設定作為合併數的每個值而個別地具有用來將複數個資料合併成1個之部分電路。例如，分割/合併電路112a，可具備用來將經由各自相異的NAND側通道接收到的2個資料合併之部分電路、及用來將經由各自相異的NAND側通道接收到的3個資料合併之部分電路、及用來將經由各自相異的NAND側通道接收到的4個資料合併之部分電路，以便即使設定「2」、「3」、及「4」的其中一者作為速度倍率設定值116仍能應對。 作為一例，圖16示意分割/合併電路112a中具備的用來將經由各自相異的NAND側通道接收到的2個資料合併之部分電路202a的構成的一例。按照本圖所示例子，部分電路202a，具備1/2分頻器DIV4、正反器FF21，FF22，FF23，FF24，FF25，FF26、及選擇器SEL21，22。 在1/2分頻器DIV4的時脈輸入端子、正反器FF21的時脈輸入端子、及正反器FF22的時脈輸入端子，共通輸入具有某一頻率的時脈訊號。圖16說明中，將此時脈訊號表記為輸入時脈。輸入時脈，可基於從主機HA輸入的選通訊號(資料選通訊號DQS或讀取賦能訊號REn)而被生成，亦可為在控制器103的內部生成的時脈訊號。該輸入時脈的頻率訂為R[GHz]。 1/2分頻器DIV4，輸出將輸入時脈訊號做1/2分頻而成之時脈訊號。圖16說明中，將1/2分頻器DIV4輸出的時脈訊號表記為分頻時脈。分頻時脈，被共通輸入至選擇器SEL21的選擇訊號輸入端子、正反器FF23的時脈輸入端子、正反器FF24的時脈輸入端子、正反器FF25的時脈輸入端子、及正反器FF26的時脈輸入端子。 從通道CH1以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#1[7：0]當中的資料訊號DQ#1[3：0]，被輸入至正反器FF23的D輸入端子。正反器FF23的Q輸出端子，連接至選擇器SEL21的2個輸入端子當中的1個。 從通道CH1以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#1[7：0]當中的資料訊號DQ#1[7：4]，被輸入至正反器FF24的D輸入端子。正反器FF24的Q輸出端子，連接至選擇器SEL21的2個輸入端子當中的另1個。 選擇器SEL21，當分頻時脈表示「0」的情形下，輸出從正反器FF23的Q輸出端子被輸入的訊號。選擇器SEL21，當分頻時脈表示「1」的情形下，輸出從正反器FF24的Q輸出端子被輸入的訊號。 選擇器SEL21的輸出端子，連接至正反器FF21的D輸入端子。故，正反器FF21的Q輸出端子，能夠將作為資料訊號DQ#1[7：0]而被輸入的資料以4位元的位元寬度且以資料訊號DQ#1[7：0]的轉送頻率的2倍的轉送頻率輸出。 從通道CH3以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#3[7：0]當中的資料訊號DQ#3[3：0]，被輸入至正反器FF25的D輸入端子。正反器FF25的Q輸出端子，連接至選擇器SEL22的2個輸入端子當中的1個。 從通道CH3以R[Gpbs]的轉送速率接收到的8位元寬度的資料訊號DQ#3[7：0]當中的資料訊號DQ#3[7：4]，被輸入至正反器FF26的D輸入端子。正反器FF26的Q輸出端子，連接至選擇器SEL22的2個輸入端子當中的另1個。 選擇器SEL22，當分頻時脈表示「0」的情形下，輸出從正反器FF25的Q輸出端子被輸入的訊號。選擇器SEL22，當分頻時脈表示「1」的情形下，輸出從正反器FF26的Q輸出端子被輸入的訊號。 選擇器SEL26的輸出端子，連接至正反器FF22的D輸入端子。故，正反器FF22的Q輸出端子，能夠將作為資料訊號DQ#3[7：0]而被輸入的資料以4位元的位元寬度且以資料訊號DQ#3[7：0]的轉送頻率的2倍的轉送頻率輸出。 從正反器FF21的Q輸出端子輸出的資料，被轉送至主機HA作為資料訊號DQ[3：0]。從正反器FF22的Q輸出端子輸出的資料，被轉送至主機HA作為資料訊號DQ[7：4]。故，部分電路202a可將各自從相異的NAND側通道以R[Gpbs]的轉送速率接收到的2個資料合併成1個，將合併後的1個資料以2R[Gpbs]的轉送速率以主機側通道的匯流排寬度輸出。 圖17為第2實施形態之記憶體系統SYSa所做的寫入動作中的各種訊號的波形示意時序圖。另，本圖中，假定速度倍率設定值116為「2」，而連接至通道CH1的某一記憶體晶片CP1與連接至通道CH3的某一記憶體晶片CP3為寫入的對象。此外，本圖所示一連串動作，是在橋晶片BCa被維持在非橋控制模式的狀態下執行。另，省略橋晶片賦能訊號BRG_CEn的圖示。 首先，主機HA在晶片賦能訊號CEn被有效化的狀態下發送資料輸入指令(S401)。資料輸入指令的構成如同第1實施形態。 橋晶片BCa，一旦接收資料輸入指令，則將接收到的資料輸入指令並行地發送給寫入的對象的記憶體晶片CP1及記憶體晶片CP3(S402，S403)。 主機HA，一旦資料輸入指令之發送結束，則進行寫入資料之發送(S404)。此處，主機HA發送資料訊號DQ[3：0]作為給記憶體晶片CP1的寫入資料#1，發送資料訊號DQ[7：4]作為給記憶體晶片CP3的寫入資料#3。主機HA，並行地且同步地發送寫入資料#1及寫入資料#3。主機HA，將資料訊號DQ[7：0]以NAND側通道的資料訊號DQ[7：0]的轉送頻率的2倍的轉送頻率發送。 一旦橋晶片BCa從主機HA接收寫入資料#1及寫入資料#3，則部分電路201a將寫入資料#1及寫入資料#3的各者從4位元寬度的資料變更成8位元寬度的資料。橋晶片BCa，將寫入資料#1作為資料訊號DQ#1[7：0]而發送至讀取的對象的記憶體晶片CP1(S405)。此外，橋晶片BCa，將寫入資料#3作為資料訊號DQ#3[7：0]而發送至讀取的對象的另一記憶體晶片CP3(S406)。橋晶片BCa，並行地執行S405及S406的動作。資料訊號DQ#1[7：0]及資料訊號DQ#3[7：0]的各者的轉送頻率，被設為資料訊號DQ[7：0]的轉送頻率的1/2。 接下來，主機HA發送指示開始寫入之指令值C3(S407)。橋晶片BCa，一旦接收指令值C3，則將接收到的指令值C3並行地發送給寫入的對象的記憶體晶片CP1及記憶體晶片CP3(S408，S409)。讀取的對象的記憶體晶片CP1及記憶體晶片CP3的各者，一旦接收指令值C3，則首先控制自身具有的字元線而寫入接收到的寫入資料。 圖18為第2實施形態之記憶體系統SYSa所做的讀取動作中的各種訊號的波形示意時序圖。另，本圖中，假定速度倍率設定值116為「2」，而連接至通道CH1的某一記憶體晶片CP1與連接至通道CH3的某一記憶體晶片CP3為讀取的對象。此外，本圖所示一連串動作，是在橋晶片BCa被維持在非橋控制模式的狀態下執行。另，省略橋晶片賦能訊號BRG_CEn的圖示。 首先，主機HA在晶片賦能訊號CEn被有效化的狀態下發送資料輸出指令(S501)。資料輸出指令的構成如同第1實施形態。 橋晶片BCa，一旦接收資料輸出指令，則將接收到的資料輸出指令並行地發送給讀取的對象的記憶體晶片CP1及記憶體晶片CP3(S502，S503)。 接下來，主機HA開始讀取賦能訊號REn/RE的觸變(S504)。主機HA，以在NAND側通道被轉送的讀取賦能訊號REn/RE的2倍的頻率，將讀取賦能訊號REn/RE觸變。 橋晶片BCa，一旦通道CH0的讀取賦能訊號REn/RE的觸變開始，則開始通道CH1及通道CH3的讀取賦能訊號REn/RE的觸變(S505，S506)。 讀取的對象的記憶體晶片CP1及記憶體晶片CP3的各者，一旦讀取賦能訊號REn/RE被觸變，則開始讀取資料之輸出(S507，S508)。讀取的對象的2個記憶體晶片CP，於讀取資料之輸出時，進行資料選通訊號DQS/DQSn的觸變。讀取的對象的記憶體晶片CP1及記憶體晶片CP3的各者，以和自身接收到的讀取賦能訊號REn/RE的頻率相等的頻率將資料選通訊號DQS/DQSn觸變。 另，將讀取的對象的記憶體晶片CP1所輸出的讀取資料表記為讀取資料#1。將讀取的對象的記憶體晶片CP3所輸出的讀取資料表記為讀取資料#3。 橋晶片BCa，並行地接收讀取資料#1及讀取資料#3。如此，橋晶片BCa便將讀取資料#1及讀取資料#3的各者從8位元寬度的資料變更成4位元寬度的資料。然後，橋晶片BCa將讀取資料#1及讀取資料#3朝位元寬度方向合併而發送至主機HA(S509)。亦即，橋晶片BCa將讀取資料#1訂為資料訊號DQ[3：0]，將讀取資料#3訂為資料訊號DQ[7：4]而並行地發送至主機HA。另，橋晶片BCa將資料訊號DQ[7：0]以在1個NAND側通道的資料轉送的頻率的2倍的頻率發送至主機HA。 像這樣，按照第2實施形態，橋晶片BCa當以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道接收到資料的情形下，將該資料依NAND側通道的匯流排寬度的每個單位分割成比NAND側通道的匯流排寬度還小的位元寬度的資料。藉此，橋晶片BCa透過主機側通道將接收到的資料分割成N個資料，將N個第2資料的各者的位元寬度變換成和每個第2通道的匯流排寬度相等的位元寬度，其後將N個第2資料透過N個NAND側通道並行地發送至記憶體晶片CP的群。此外，橋晶片BCa當從N個NAND側通道並行地接收到N個資料的情形下，將N個資料的各者的位元寬度變換成比主機側通道的位元寬度還小的位元寬度，其後將該N個資料朝位元寬度方向合併。然後，橋晶片BCa將合併後的資料以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道發送至主機HA。 藉此，半導體記憶裝置1a以高轉送速率達成資料的輸出入。 此外，橋晶片BCa比起前述的比較例能夠削減暫時性地存儲轉送資料之緩衝區的容量。 此外，橋晶片BCa不同於比較例，於寫入動作中能夠在從主機HA接收到的資料到達1分頁的尺寸以前便開始資料的輸出。 此外，按照第2實施形態，如同第1實施形態，橋晶片BCa構成為可從主機HA設定N作為速度倍率設定值。 另，橋晶片BCa，亦可構成為在寫入動作與讀取動作中可使資料轉送的系統的數量相異。橋晶片BCa當以每個NAND側通道的轉送速率的N倍的轉送速率透過主機側通道接收到資料的情形下，將該資料依NAND側通道的匯流排寬度的每個單位分割成比NAND側通道的匯流排寬度還小的位元寬度的資料。藉此，橋晶片BCa透過主機側通道將接收到的資料分割成N個資料，將N個第2資料的各者的位元寬度變換成和每個第2通道的匯流排寬度相等的位元寬度，其後將N個第2資料透過N個NAND側通道並行地發送至記憶體晶片CP的群。此外，橋晶片BCa當從L(惟L為2以上且M以下，和N相異的自然數)個NAND側通道並行地接收到L個資料的情形下，將L個資料的各者的位元寬度變換成比主機側通道的位元寬度還小的位元寬度，其後將該L個資料朝位元寬度方向合併。然後，橋晶片BCa將合併後的資料以每個NAND側通道的轉送速率的L倍的轉送速率透過主機側通道發送至主機HA。 第2實施形態之記憶體系統SYSa的構成，可做種種的變形。以下，說明幾個第2實施形態之記憶體系統SYSa的構成的變形例。另，以下的變形例中，說明和上述的第2實施形態之記憶體系統SYSa的構成相異的點，和上述的第2實施形態之記憶體系統SYSa的構成相同的點則省略說明。 (變形例1) 圖19為第2實施形態之變形例1之主機側通道(亦即通道CH0)的構成示意模型化圖。按照變形例1，主機側通道，在每一NAND側通道包含由轉送晶片賦能訊號CEn的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線所成之組。將在第Z組被轉送的晶片賦能訊號CEn、資料選通訊號DQS/DQSn、及讀取賦能訊號REn/RE，表記為晶片賦能訊號CEn#HZ、資料選通訊號DQS/DQSn#HZ、及讀取賦能訊號REn/RE#HZ。另，Z在此為1至4為止的自然數。 資料選通訊號DQS/DQSn及讀取賦能訊號REn/RE，為控制轉送資料訊號DQ的訊號線中的資料轉送之控制訊號。包含轉送資料選通訊號DQS/DQSn的訊號線及轉送讀取賦能訊號REn/RE的訊號線之組被多工化，藉此，當主機側通道各自被使用作為比主機側通道的匯流排寬度還小的位元寬度的複數系統的通訊線路的情形下，可非同步地執行透過該複數系統的通訊線路的各者之資料轉送。也就是說，各系統中的資料轉送亦可彼此不同步，可一面在一個系統中執行一個方向的資料轉送，一面在另一系統中執行另一方向的資料轉送。 主機側通道所具備之由轉送晶片賦能訊號CEn的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線所成之組的數量，未必要是M個，亦即未必要和半導體記憶裝置1a所具備之NAND側通道的數量相等。例如，當將主機側通道所具備之包含轉送晶片賦能訊號CEn的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線之組的數量表記為K個的情形下，K只要是2以上且M以下的數即可。當K未滿M的的情形下，可設定作為N的值最大被訂為K。也就是說，主機側通道最大可被使用作為K系統的通訊線路。 當K和M相等的情形下，在主機側通道被轉送的M個晶片賦能訊號CEn的各者可被使用於NAND側通道的選擇。也就是說，橋晶片BCa的指令解碼器111，能夠基於從主機側通道接收的晶片賦能訊號CEn，辨明連接著指令、位址、資料等的轉送的對象的記憶體晶片CP之NAND側通道。 當K未滿M的情形下，指令解碼器111藉由運用晶片賦能訊號CEn之方法以外的某種方法選擇NAND側通道。指令解碼器111，亦可基於從主機HA接收的位址而選擇NAND側通道。當指令解碼器111構成為能夠藉由運用晶片賦能訊號CEn之方法以外的方法而選擇NAND側通道的情形下，主機側通道所具備之轉送晶片賦能訊號CEn的訊號線未必要被多工化。 此處，假定K和M相等，假定主機側通道在每一NAND側通道具備轉送晶片賦能訊號CEn的訊號線，指令解碼器111基於晶片賦能訊號CEn而選擇NAND側通道來進行說明。亦即，假定晶片賦能訊號CEn#HZ、資料選通訊號DQS/DQSn#HZ、及讀取賦能訊號REn/RE#HZ被建立對應至4個NAND側通道當中的通道CHZ。 第2實施形態之變形例1中，橋晶片BCa亦達成運用圖2～圖4說明之資料轉送。又，橋晶片BCa，當N為「2」以上的情形下，可藉由分割/合併電路112a非同步地執行N系統的資料轉送。 圖20為第2實施形態之變形例1之分割/合併電路112a的動作說明用模型化圖。本圖中，舉例說明速度倍率設定值116亦即N的設定值為「2」，而通道CH1及通道CH3被選擇作為資料轉送的路徑之情形。 當速度倍率設定值116為「2」的情形下，轉送資料訊號DQ[7：0]的訊號線被使用作為2系統的通訊線路。資料訊號DQ[3：0]為在2系統的通訊線路當中的1個被轉送的資料訊號DQ，資料訊號DQ[7：4]為在2系統的通訊線路當中的另1個被轉送的資料訊號DQ。 圖20所示例子中，分割/合併電路112a從主機側通道接收資料D70，D71，D72的資料列作為資料訊號DQ[3：0]。此外，分割/合併電路112a從通道CH3接收資料D80，D81，D82的資料列作為資料訊號DQ#3[7：0]。 分割/合併電路112a，把資料D70，D71，D72的資料列將位元寬度從4位元變換成8位元，以接收時的轉送頻率的1/2倍的轉送頻率輸出。藉由分割/合併電路112a而輸出的資料D70，D71，D72的資料列，作為資料訊號DQ#1[7：0]而被送至通道CH1。 分割/合併電路112a，將資料D80，D81，D82的資料列從8位元寬度的資料變換成4位元寬度的資料，以接收時的轉送頻率的2倍的轉送頻率輸出。藉由分割/合併電路112a而輸出的資料D80，D81，D82的資料列，作為資料訊號DQ[7：4]而被送至主機側通道。 另，從主機側通道往分割/合併電路112a的資料D70，D71，D72的資料列的接收期間，和從通道CH3往分割/合併電路112a的資料D80，D81，D82的資料列的接收期間可重複，亦可不重複。當往分割/合併電路112a的資料D70，D71，D72的資料列的接收期間，和往分割/合併電路112a的資料D80，D81，D82的資料列的接收期間重複的情形下，分割/合併電路112a能夠同時執行資料D70，D71，D72的資料列的轉送與資料D80，D81，D82的資料列的轉送。 此外，主機側通道中的資料D70，D71，D72的資料列的轉送期間，和主機側通道中的資料D80，D81，D82的資料列的轉送期間可重複，亦可不重複。 圖21為第2實施形態之變形例1之記憶體系統SYSa的動作時的各種訊號的波形示意時序圖。本圖中，說明速度倍率設定值116為「2」，而對連接至通道CH1的某一記憶體晶片CP1執行讀取動作，對連接至通道CH3的某一記憶體晶片CP3執行寫入動作的例子。另，本圖所示一連串動作，是在橋晶片BCa被維持在非橋控制模式的狀態下執行。另，省略橋晶片賦能訊號BRG_CEn的圖示。 首先，主機HA在將晶片賦能訊號CEn#H1有效化的狀態下發送資料輸出指令(S601)。資料輸出指令的構成如同第1實施形態。 橋晶片BCa，於資料輸出指令之接收時，根據晶片賦能訊號CEn#H1目前正被有效化，而辨識該資料輸出指令為給連接至通道CH1的記憶體晶片CP1之指令。橋晶片BCa，將接收到的資料輸出指令發送至讀取的對象的記憶體晶片CP1(S602)。 主機HA，於資料輸出指令之發送後，在將晶片賦能訊號CEn#H3有效化的狀態下發送資料輸入指令(S603)。資料輸入指令的構成如同第1實施形態。 橋晶片BCa，於資料輸入指令之接收時，根據晶片賦能訊號CEn#H3目前正被有效化，而辨識該資料輸入指令為給連接至通道#3的記憶體晶片CP3之指令。橋晶片BCa，將接收到的資料輸入指令發送至記憶體晶片CP3(S604)。 主機HA，一旦資料輸入指令之發送結束，則在將晶片賦能訊號CEn#H3有效化的狀態下進行寫入資料之發送(S605)。此處，主機HA發送給記憶體晶片CP3的寫入資料作為資料訊號DQ[7：4]。主機HA，將資料訊號DQ[7：4]以NAND側通道的資料訊號DQ[7：0]的轉送頻率的2倍的轉送頻率發送。於寫入資料之發送時，主機HA將資料選通訊號DQS/DQSn#H3觸變。 橋晶片BCa，於寫入資料之接收時，根據晶片賦能訊號CEn#H3被目前有效化，而辨識該寫入資料為給連接至通道#3的記憶體晶片CP3之資料。橋晶片BCa，將寫入資料從4位元寬度的資料變更成8位元寬度的資料，而發送至受訊者的記憶體晶片CP3作為資料訊號DQ#3[7：0](S606)。資料訊號DQ#3[7：0]的轉送頻率，被設為資料訊號DQ[7：4]的轉送頻率的1/2。 主機HA，於寫入資料之發送後，在將晶片賦能訊號CEn#H3有效化的狀態下發送指示開始寫入之指令值C3(S607)。 橋晶片BCa，於指令值C3之接收時，根據晶片賦能訊號CEn#H3目前正被有效化，而辨識該指令值C3為給連接至通道#3的記憶體晶片CP3之指令。橋晶片BCa，將接收到的指令值C3發送至記憶體晶片CP3(S608)。 接收到指令值C3的記憶體晶片CP3，首先控制自身具有的字元線而寫入接收到的寫入資料。 S607之後，主機HA在將晶片賦能訊號CEn#H1有效化的狀態下開始讀取賦能訊號REn/RE#H1的觸變(S609)。主機HA，以在NAND側通道被轉送的讀取賦能訊號REn/RE的2倍的頻率，將讀取賦能訊號REn/RE#H1觸變。 橋晶片BCa，於讀取賦能訊號REn/RE#H1目前正被觸變時，根據晶片賦能訊號CEn#H1目前正被有效化，而辨識該讀取賦能訊號REn/RE#H1的觸變是以連接至通道#1的記憶體晶片CP1為目標。橋晶片BCa，開始通道CH1的讀取賦能訊號REn/RE#1的觸變(S610)。 讀取的對象的記憶體晶片CP1，一旦讀取賦能訊號REn/RE#1被觸變，則開始讀取資料之輸出(S611)。讀取的對象的記憶體晶片CP1，於讀取資料之輸出時，以和自身接收到的讀取賦能訊號REn/RE#1的頻率相等的頻率進行資料選通訊號DQS/DQSn#1的觸變。 橋晶片BCa， 一旦接收讀取資料，則將該讀取資料從8位元寬度的資料變換成4位元寬度的資料而發送至主機HA(S612)。此處，橋晶片BCa發送讀取資料作為資料訊號DQ[3：0]。橋晶片BCa，將資料訊號DQ[3：0]以NAND側通道的資料訊號DQ[7：0]的轉送頻率的2倍的轉送頻率發送。於讀取資料之發送時，橋晶片BCa將資料選通訊號DQS/DQSn#H1觸變。 像這樣，由圖21可讀取，主機側通道的轉送資料訊號DQ[7：0]的訊號線被分割成2系統，各系統中資料轉送被非同步地執行。 另，以上主要說明速度倍率設定值116為「2」的情形下的動作。即使速度倍率設定值116為「3」以上的自然數的情形下，主機側通道中仍可藉由對每一系統個別地控制資料選通訊號DQS/DQSn及讀取賦能訊號REn/RE，而非同步地執行各系統的資料轉送。 像這樣，按照第2實施形態之變形例1，主機側通道各者具備K個轉送資料選通訊號DQS/DQSn的訊號線及轉送讀取賦能訊號REn/RE的訊號線之組，其中轉送資料選通訊號DQS/DQSn的訊號線也就是轉送控制資料轉送的控制訊號之訊號線。N比K還小。橋晶片BCa，構成為可藉由在K個組當中的N個組的各者被轉送的控制訊號，而透過主機側通道非同步地執行比主機側通道的匯流排寬度還小的位元寬度的N系統的資料轉送。 (變形例2) 按照第2實施形態之變形例2，轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址賦能訊號ALE的訊號線、及轉送寫入賦能訊號WEn的訊號線被多工化成K個，這點和變形例1相異。 指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、及寫入賦能訊號WEn，為控制轉送資料訊號DQ的訊號線中的指令及位址的轉送之控制訊號。轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、及轉送寫入賦能訊號WEn的訊號線之組被多工化，藉此，當主機側通道被使用作為比主機側通道的匯流排寬度還小的位元寬度的複數系統的通訊線路的情形下，可非同步地執行透過複數系統的通訊線路的各者之指令及位址的轉送。也就是說，各系統中的指令及位址的轉送可彼此不同步，在一個系統與另一系統中可轉送相異的指令或相異的位址。故，各系統中，可將指令、位址、及資料非同步地轉送。 以下，說明第2實施形態之變形例2之記憶體系統SYSa。第2實施形態之變形例2之記憶體系統SYSa的說明中，針對和第2實施形態之變形例1同樣的構成係簡略地說明或省略說明。 圖22為第2實施形態之變形例2之主機側通道(亦即通道CH0)的構成示意模型化圖。按照變形例2，通道CH0，在每一NAND側通道包含由轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線所成之組。將在第Z組被轉送的晶片賦能訊號CEn、指令閂鎖賦能訊號CLE、位址賦能訊號ALE、寫入賦能訊號WEn、資料選通訊號DQS/DQSn、及讀取賦能訊號REn/RE，表記為晶片賦能訊號CEn#HZ、指令閂鎖賦能訊號CLE#HZ、位址賦能訊號ALE#HZ、寫入賦能訊號WEn#HZ、資料選通訊號DQS/DQSn#HZ、及讀取賦能訊號REn/RE#HZ。另，Z在此為1至4為止的自然數。 另，圖22所示例子中，M及K皆為「4」而彼此相等。變形例2中，亦如同變形例1般，K只要是2以上且M以下的自然數即可。此外，可設定作為N的值的最大值為K。此外，主機側通道所具備之轉送晶片賦能訊號CEn的訊號線未必要被多工化。 圖23為第2實施形態之變形例2之記憶體系統SYSa的動作時的各種訊號的波形示意時序圖。本圖中，說明速度倍率設定值116為「2」，而對連接至通道CH1的某一記憶體晶片CP1執行讀取動作，對連接至通道CH3的某一記憶體晶片CP3執行寫入動作的例子。另，本圖所示一連串動作，是在橋晶片BCa被維持在非橋控制模式的狀態下執行。另，省略橋晶片賦能訊號BRG_CEn的圖示。 首先，主機HA在將晶片賦能訊號CEn#H1有效化的狀態下發送資料輸出指令(S701)。S701中，主機HA依序發送指令值C4、位址ADR、及指令值C5作為資料訊號DQ[3：0]。於指令值C4，C5之發送時，主機HA將指令閂鎖賦能訊號CLE#H1維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn#H1。於位址值ADR之發送時，主機HA將位址閂鎖賦能訊號ALE#H1維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn#H1。 另，第1實施形態、第2實施形態、及第2實施形態之變形例1中，指令值C4，C5及位址ADR是以8位元寬度在通道CH0被轉送。相對於此，第2實施形態之變形例2中，指令值C4，C5及位址ADR的轉送的位元寬度是根據速度倍率設定值116而被設為較小。按照圖23所示例子，速度倍率設定值116被設為「2」，因此指令值C4，C5及位址ADR是以第1實施形態、第2實施形態、及第2實施形態之變形例1的情形下的一半的位元寬度在通道CH0被轉送。故，當指令值C4，C5及位址ADR在通道CH0被轉送時，比起第1實施形態、第2實施形態、及第2實施形態之變形例1的情形，指令閂鎖賦能訊號CLE及位址閂鎖賦能訊號ALE為有效狀態(H位準)的期間變長，讀取賦能訊號REn/RE會被觸變加倍的次數。 橋晶片BCa，一旦接收資料輸出指令作為資料訊號DQ[3：0]，則將資料輸出指令從4位元寬度變換成8位元寬度。然後，橋晶片BCa將變換後的資料輸出指令作為資料訊號DQ#1[7：0]而發送至讀取的對象的記憶體晶片CP1(S702)。 主機HA，於資料輸出指令之發送後，開始讀取賦能訊號REn/RE#H1的觸變(S703)。主機HA，以在NAND側通道被轉送的讀取賦能訊號REn/RE的2倍的頻率，將讀取賦能訊號REn/RE#H1觸變。 橋晶片BCa，根據讀取賦能訊號REn/RE#H1被觸變，而開始通道CH1的讀取賦能訊號REn/RE#1的觸變(S704)。 讀取的對象的記憶體晶片CP1，一旦讀取賦能訊號REn/RE#1被觸變，則開始讀取資料之輸出(S705)。讀取的對象的記憶體晶片CP1，於讀取資料之輸出時，以和自身接收到的讀取賦能訊號REn/RE#1的頻率相等的頻率進行資料選通訊號DQS/DQSn#1的觸變。 橋晶片BCa， 一旦接收讀取資料，則將該讀取資料從8位元寬度的資料變換成4位元寬度的資料而發送至主機HA(S706)。此處，橋晶片BCa發送讀取資料作為資料訊號DQ[3：0]。橋晶片BCa，將資料訊號DQ[3：0]以NAND側通道的資料訊號DQ[7：0]的轉送頻率的2倍的轉送頻率發送。於讀取資料之發送時，橋晶片BCa將資料選通訊號DQS/DQSn#H1觸變。 主機HA，和S701並行地，在將晶片賦能訊號CEn#H3有效化的狀態下發送資料輸入指令(S707)。S707中，主機HA依序發送指令值C1，C2及位址ADR作為資料訊號DQ[7：4]。於指令值C1，C2之發送時，主機HA將指令閂鎖賦能訊號CLE#H3維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn#H3。於位址值ADR之發送時，主機HA將位址閂鎖賦能訊號ALE#H3維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn#H3。針對資料輸入指令之發送亦如同資料輸出指令般，比起第1實施形態、第2實施形態、及第2實施形態之變形例1的情形，指令閂鎖賦能訊號CLE及位址閂鎖賦能訊號ALE為有效狀態(H位準)的期間變長，讀取賦能訊號REn/RE會被觸變加倍的次數。 橋晶片BCa，一旦接收資料輸入指令作為資料訊號DQ[7：4]，則將資料輸入指令從4位元寬度變換成8位元寬度。然後，橋晶片BCa將變換後的資料輸入指令發送至寫入的對象的記憶體晶片CP3作為資料訊號DQ#3[7：0](S708)。 主機HA，一旦資料輸入指令之發送結束，則在將晶片賦能訊號CEn#H3有效化的狀態下進行寫入資料之發送(S709)。此處，主機HA發送給記憶體晶片CP3的寫入資料作為資料訊號DQ[7：4]。主機HA，將資料訊號DQ[7：4]以NAND側通道的資料訊號DQ[7：0]的轉送頻率的2倍的轉送頻率發送。於寫入資料之發送時，主機HA將資料選通訊號DQS/DQSn#H3觸變。 橋晶片BCa，一旦接收寫入資料作為資料訊號DQ[7：4]，則將寫入資料的位元寬度從4位元寬度變換成8位元寬度，將變換後的寫入資料發送至寫入的對象的記憶體晶片CP3作為資料訊號DQ#3[7：0](S710)。資料訊號DQ#3[7：0]的轉送頻率，被設為輸入的資料訊號DQ[7：4]的轉送頻率的1/2。 主機HA，於寫入資料之發送後，在將晶片賦能訊號CEn#H3有效化的狀態下發送指示開始寫入之指令值C3(S711)。S711中，主機HA發送指令值C3作為資料訊號DQ[7：4]。於指令值C3之發送時，主機HA將指令閂鎖賦能訊號CLE#H3維持在有效狀態(H位準)並且觸變寫入賦能訊號WEn#H3。 橋晶片BCa，一旦接收指令值C3作為資料訊號DQ[7：4]，則將指令值C3從4位元寬度變換成8位元寬度。然後，橋晶片BCa將變換後的指令值C3發送至寫入的對象的記憶體晶片CP3作為資料訊號DQ#3[7：0](S712)。 接收到指令值C3的記憶體晶片CP3，首先控制自身具有的字元線而寫入接收到的寫入資料。 由圖23可知，主機側通道的轉送資料訊號DQ[7：0]的訊號線被分割成2系統，該2個系統中指令、位址、資料彼此被獨立且非同步地轉送。 另，以上主要說明速度倍率設定值116為「2」的情形下的動作。即使速度倍率設定值116為「3」以上的自然數的情形下，主機側通道中仍可藉由對每一系統個別地控制指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、寫入賦能訊號WEn、資料選通訊號DQS/DQSn及讀取賦能訊號REn/RE，而非同步地執行各系統的指令、位址、及資料的轉送。 像這樣，按照第2實施形態之變形例2，主機側通道，具備K個組，各組包含轉送控制指令及位址的轉送之控制訊號亦即指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、及寫入賦能訊號WEn的3個訊號線，與轉送控制資料轉送之控制訊號亦即資料選通訊號DQS/DQSn及讀取賦能訊號REn/RE的2個訊號線。N比K還小。橋晶片BCa，構成為可藉由在K個組當中的N個組的各者被轉送的控制指令及位址的轉送之控制訊號及控制資料轉送之控制訊號，而透過主機側通道非同步地執行比主機側通道的匯流排寬度還小的位元寬度的N系統的資料轉送。 (變形例3) 第2實施形態之變形例1中，主機側通道中，指令及位址是以和主機側通道的匯流排寬度相等的位元寬度被轉送。第2實施形態之變形例1中，如同第2實施形態之變形例2般，指令及位址亦可透過主機側通道各自比主機側通道的匯流排寬度還小的位元寬度的N系統的通訊線路的各者而被轉送。 惟，第2實施形態之變形例1中，轉送指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、及寫入賦能訊號WEn的3個訊號線是在N系統中被共通使用。故，當主機側通道中欲藉由2個以上的系統使指令及位址的發送期間重複的情形下，必須考量無法藉由2個以上的系統而非同步地發送指令及位址。 (變形例4) 第2實施形態及第2實施形態之各變形例中，指令及位址是作為資料訊號DQ而被轉送。指令及位址，亦可構成為在和資料訊號DQ被轉送的訊號線相異的訊號線被轉送。 (第3實施形態) 橋晶片，連接至主機側通道、與M個NAND側通道。又，各通道藉由複數個訊號線而構成。是故，設於橋晶片的端子的數量根據NAND側通道的數量而增加。 第3實施形態中，幾個訊號線在M個NAND側通道共享。藉此，抑制橋晶片中具備的端子的數量。 圖24為第3實施形態之記憶體系統SYSb的構成的一例示意模型化圖。 記憶體系統SYSb，包含主機HA及半導體記憶裝置1b。半導體記憶裝置1b，具備橋晶片BCb及複數個記憶體晶片CP。圖24所示例子中，半導體記憶裝置1b具備8個記憶體晶片CP。 橋晶片BCb，電性連接至外部端子群10與M個通道(此處作為一例為2個通道CH1，CH2)之間。外部端子群10，透過通道CH0電性連接至主機HA。 8個記憶體晶片CP當中的4個記憶體晶片CP1-1～CP1-4連接至通道CH1。8個記憶體晶片CP當中的4個記憶體晶片CP2-1～CP2-4連接至通道CH2。 橋晶片BCb，具備第1介面101b、2個第2介面102b、控制器103b。 第1介面101b為對於主機HA透過通道CH0進行電子訊號的收發送之PHY電路。 2個第2介面102b當中的第2介面102b-1為對於4個記憶體晶片CP1透過通道CH1進行電子訊號的收發送之PHY電路。2個第2介面102b當中的第2介面102b-2為對於4個記憶體晶片CP2透過通道CH2進行電子訊號的收發送之PHY電路。 控制器103b配置於第1介面101b與2個第2介面102b之間。控制器103b控制第1介面101b與2個第2介面102b之間的訊號的授受。 NAND側通道亦即2個通道CH1，CH2的各者，包含轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、轉送就緒/忙碌訊號R/Bn的訊號線、轉送具有規定的匯流排寬度(此處作為一例為8位元寬度)的資料訊號DQ[7：0]的訊號線、轉送資料選通訊號DQS/DQSn的訊號線、及轉送讀取賦能訊號REn/RE的訊號線。 此處，轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、及轉送就緒/忙碌訊號R/Bn的訊號線的各者的一端連接至第2介面102b-1。轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、及轉送就緒/忙碌訊號R/Bn的訊號線的各者的另一端分歧成8個訊號線，在8個訊號線個別地連接至8個記憶體晶片CP當中的1個。藉此，在通道CH1，CH2之間，轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、及轉送就緒/忙碌訊號R/Bn的訊號線被共享。 通道CH1，CH2如上述般構成，藉此，在橋晶片BCb可削減供轉送晶片賦能訊號CEn的訊號線、轉送指令閂鎖賦能訊號CLE的訊號線、轉送位址閂鎖賦能訊號ALE的訊號線、轉送寫入賦能訊號WEn的訊號線、及轉送就緒/忙碌訊號R/Bn的訊號線的各者連接之端子的數量。 另，以上說明了半導體記憶裝置1b具備2個NAND側通道，幾個訊號線在該2個NAND側通道被共享的例子。即使半導體記憶裝置1b具備3個以上的NAND側通道的情形下，幾個訊號線仍可在至少2個NAND側通道被共享。 此外，以上所述，特別是轉送控制指令及位址的轉送之控制訊號(指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、及寫入賦能訊號WEn)的訊號線在複數個NAND側通道被共享。在複數個NAND側通道共享轉送控制指令及位址的轉送之控制訊號的訊號線之構成，對於第1實施形態及第2實施形態的任一者亦可適用。 像這樣，按照第3實施形態，轉送控制指令及位址的轉送之控制訊號(指令閂鎖賦能訊號CLE、位址閂鎖賦能訊號ALE、及寫入賦能訊號WEn)的訊號線至少在2個NAND側通道被共享。 藉此，可抑制橋晶片BCb中設置的端子的數量。 雖已說明了本發明的幾個實施形態，但該些實施形態是提出作為例子，並非意圖限定發明之範圍。該些新穎的實施形態，可以其他各式各樣的形態來實施，在不脫離發明要旨的範圍內，能夠進行種種的省略、置換、變更。該些實施形態或其變形，均涵括於發明的範圍或要旨，並且涵括於申請專利範圍記載之發明及其均等範圍。

SYS,SYSa,SYSb:記憶體系統 1,1a,1b:半導體記憶裝置 HA:主機 BC,BCa,BCb:橋晶片 CP:記憶體晶片 CH0,CH1,CH2,CH3,CH4:通道 10:外部端子群 101,101b:第1介面 102,102-1,102-2,102-3,102-4,102b,102b-1,102b-2:第2介面 103,103a,103b:控制器 111:指令解碼器 112,112a:分割/合併電路 113:遮罩電路 114:暫存器 115:多工器 116:速度倍率設定值 201,201a,202,202a:部分電路

[圖1]為第1實施形態之記憶體系統的構成的一例示意模型化圖。 [圖2]為當速度倍率設定值為「1」的情形下第1實施形態之橋晶片所做的資料轉送說明圖。 [圖3]為當速度倍率設定值為「2」的情形下第1實施形態之橋晶片所做的資料轉送說明圖。 [圖4]為當速度倍率設定值為「4」的情形下第1實施形態之橋晶片所做的資料轉送說明圖。 [圖5]為第1實施形態之分割/合併電路所做的資料的分割方法說明用模型化圖。 [圖6]為第1實施形態之分割/合併電路中具備的用來將經由主機側通道接收到的資料分割成2個之部分電路的構成的一例示意模型化圖。 [圖7]為第1實施形態之分割/合併電路所做的資料的合併方法說明用模型化圖。 [圖8]為第1實施形態之分割/合併電路中具備的用來將從各自相異的NAND側通道接收到的2個資料合併之部分電路的構成的一例示意模型化圖。 [圖9]為第1實施形態之設定速度倍率設定的動作的一例示意流程圖。 [圖10]為第1實施形態之記憶體系統所做的寫入動作中的各種訊號的波形示意時序圖。 [圖11]為第1實施形態之記憶體系統所做的讀取動作中的各種訊號的波形示意時序圖。 [圖12]為第2實施形態之記憶體系統的構成的一例示意模型化圖。 [圖13]為第2實施形態之分割/合併電路所做的資料的分割方法說明用模型化圖。 [圖14]為第2實施形態之分割/合併電路中具備的用來將經由主機側通道接收到的資料分割成2個之部分電路的構成的一例示意模型化圖。 [圖15]為第2實施形態之分割/合併電路所做的資料的合併方法說明用模型化圖。 [圖16]為用來將經由各自相異的NAND側通道接收到的2個資料合併之部分電路的構成的一例示意模型化圖。 [圖17]為第2實施形態之記憶體系統所做的寫入動作中的各種訊號的波形示意時序圖。 [圖18]為第2實施形態之記憶體系統所做的讀取動作中的各種訊號的波形示意時序圖。 [圖19]為第2實施形態之變形例1之主機側通道(亦即通道CH0)的構成示意模型化圖。 [圖20]為第2實施形態之變形例1之分割/合併電路的動作說明用模型化圖。 [圖21]為第2實施形態之變形例1之記憶體系統的動作時的各種訊號的波形示意時序圖。 [圖22]為第2實施形態之變形例2之主機側通道的構成示意模型化圖。 [圖23]為第2實施形態之變形例2之記憶體系統的動作時的各種訊號的波形示意時序圖。 [圖24]為第3實施形態之記憶體系統的構成的一例示意模型化圖。

C1,C2,C3:指令值

HA:主機

BC:橋晶片

CP1,CP3:記憶體晶片

CH0,CH1,CH3:通道

ADR:位址值

CEn:晶片賦能訊號

CLE:指令閂鎖賦能訊號

ALE:位址閂鎖賦能訊號

WEn:寫入賦能訊號

REn/RE:讀取賦能訊號

DQS/DQSn:資料選通訊號

DQ:資料訊號

Claims (11)

1. 一種半導體記憶裝置，具備： 複數個第1晶片；及 第2晶片，可透過第1通道與主機連接，透過M(M為2以上的自然數)個第2通道與前述複數個第1晶片連接，而 當以每1個第2通道的轉送速率的N(N為2以上且M以下的自然數)倍的轉送速率透過前述第1通道接收到第1資料的情形下，將前述第1資料以前述第1通道的匯流排寬度的單位劃分成N個，藉此將前述第1資料分割成N個第2資料，將前述N個第2資料透過前述M個第2通道當中的N個第2通道並行地發送至前述複數個第1晶片當中的和前述N個第2通道對應之N個第1晶片， 當從前述M個第2通道當中的L(L為2以上且M以下的自然數)個第2通道並行地接收到L個第3資料的情形下，將前述L個第3資料以前述第1通道的匯流排寬度的單位合併，藉此生成1個第4資料，而以每1個第2通道的轉送速率的L倍的轉送速率透過前述第1通道發送。
2. 如請求項1所述之半導體記憶裝置，其中， 前述第2晶片，從前述主機接收前述N的設定值。
3. 一種半導體記憶裝置，具備： 複數個第1晶片；及 第2晶片，可透過第1通道與主機連接，透過M(M為2以上的自然數)個第2通道與前述複數個第1晶片連接，而 當以每1個第2通道的轉送速率的N(N為2以上且M以下的自然數)倍的轉送速率透過前述第1通道接收到第1資料的情形下，將前述第1資料依前述第1通道的匯流排寬度的每一單位分割成比前述第1通道的匯流排寬度還小的位元寬度的資料，藉此將前述第1資料分割成N個第2資料，將前述N個第2資料的各者的位元寬度變換成和每個第2通道的匯流排寬度相等的位元寬度，其後將前述N個第2資料透過前述M個第2通道當中的N個第2通道並行地發送至前述複數個第1晶片當中的和前述N個第2通道對應之N個第1晶片， 當從前述M個第2通道當中的L(L為2以上且M以下的自然數)個第2通道並行地接收到L個第3資料的情形下，將前述L個第3資料把各者的位元寬度變換成比前述第1通道的位元寬度還小的位元寬度，其後把將前述L個第3資料朝位元寬度方向合併而成之第4資料以每個第2通道的轉送速率的L倍的轉送速率透過前述第1通道發送。
4. 如請求項3所述之半導體記憶裝置，其中， 前述第2晶片，從前述主機接收前述N的設定值。
5. 如請求項3所述之半導體記憶裝置，其中， 前述第1通道，包含轉送資料的第1訊號線、及K(K為2以上且M以下的自然數)個第2訊號線群，其中該K個第2訊號線群各者個別地轉送控制前述第1訊號線中的資料轉送之第1控制訊號， 前述N及前述L可設定成前述K以下的值， 前述第1通道的匯流排寬度為前述第1訊號線的匯流排寬度， 前述第2晶片，構成為可藉由在前述K個第2訊號線群當中的N個或L個第2訊號線群的各者被轉送的前述第1控制訊號，而非同步地執行比前述第1訊號線的匯流排寬度還小的位元寬度的N系統或L系統的資料轉送。
6. 如請求項4所述之半導體記憶裝置，其中， 前述第1通道，包含轉送資料的第1訊號線、及K(K為2以上且M以下的自然數)個第2訊號線群，其中該K個第2訊號線群各者個別地轉送控制前述第1訊號線中的資料轉送之第1控制訊號， 前述N及前述L可設定成前述K以下的值， 前述第1通道的匯流排寬度為前述第1訊號線的匯流排寬度， 前述第2晶片，構成為可藉由在前述K個第2訊號線群當中的N個或L個第2訊號線群的各者被轉送的前述第1控制訊號，而非同步地執行比前述第1訊號線的匯流排寬度還小的位元寬度的N系統或L系統的資料轉送。
7. 如請求項3所述之半導體記憶裝置，其中， 前述第1通道，包含轉送資料、指令、及位址的第1訊號線、及K(K為2以上且M以下的自然數)個第2訊號線群、及前述K個的第3訊號線群，其中該K個第2訊號線群各者個別地轉送控制前述第1訊號線中的資料轉送之第1控制訊號，該K個第3訊號線群各者個別地轉送控制前述第1訊號線中的指令及位址的轉送之第2控制訊號， 前述N及前述L可設定成前述K以下的值， 前述第1通道的匯流排寬度為前述第1訊號線的匯流排寬度， 前述第2晶片，構成為 可藉由在前述K個第2訊號線群當中的N個或L個第2訊號線群的各者被轉送的前述第1控制訊號，而非同步地執行比前述第1訊號線的匯流排寬度還小的位元寬度的N系統或L系統的資料轉送， 可藉由在前述K個第2訊號線群當中的N個或L個第2訊號線群的各者被轉送的前述第1控制訊號與在前述K個第3訊號線群當中的N個或L個第3訊號線群的各者被轉送的前述第2控制訊號，而非同步地執行比前述第1訊號線的匯流排寬度還小的位元寬度的N系統或L系統的指令、位址、及資料的轉送。
8. 如請求項4所述之半導體記憶裝置，其中， 前述第1通道，包含轉送資料、指令、及位址的第1訊號線、及K(K為2以上且M以下的自然數)個第2訊號線群、及前述K個的第3訊號線群，其中該K個第2訊號線群各者個別地轉送控制前述第1訊號線中的資料轉送之第1控制訊號，該K個第3訊號線群各者個別地轉送控制前述第1訊號線中的指令及位址的轉送之第2控制訊號， 前述N及前述L可設定成前述K以下的值， 前述第1通道的匯流排寬度為前述第1訊號線的匯流排寬度， 前述第2晶片，構成為 可藉由在前述K個第2訊號線群當中的N個或L個第2訊號線群的各者被轉送的前述第1控制訊號，而非同步地執行比前述第1訊號線的匯流排寬度還小的位元寬度的N系統或L系統的資料轉送， 可藉由在前述K個第2訊號線群當中的N個或L個第2訊號線群的各者被轉送的前述第1控制訊號與在前述K個第3訊號線群當中的N個或L個第3訊號線群的各者被轉送的前述第2控制訊號，而非同步地執行比前述第1訊號線的匯流排寬度還小的位元寬度的N系統或L系統的指令、位址、及資料的轉送。
9. 如請求項1所述之半導體記憶裝置，其中， 前述M個第2通道的各者，具備轉送資料的第1訊號線、及轉送控制前述第1訊號線中的資料轉送之第1控制訊號的第2訊號線群， 前述M個第2通道當中的至少2個第2通道，共享前述第2訊號線群。
10. 如請求項3所述之半導體記憶裝置，其中， 前述M個第2通道的各者，具備轉送資料的第1訊號線、及轉送控制前述第1訊號線中的資料轉送之第1控制訊號的第2訊號線群， 前述M個第2通道當中的至少2個第2通道，共享前述第2訊號線群。
11. 一種記憶體系統，具備： 如請求項1至請求項10中任一項所述之半導體記憶裝置；及 前述主機。

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