CN115116496A - 半导体存储装置以及存储系统 - Google Patents

Abstract

一个实施方式提供能够以高传送速率进行数据的输入输出的半导体存储装置以及存储系统。根据一个实施方式，半导体存储装置具备多个第1芯片和第2芯片。第2芯片经由M个第2通道与多个第1芯片连接。第2芯片在以每一个第2通道的传送速率的N倍的传送速率经由第1通道接收到第1数据的情况下，通过以第1通道的总线宽度为单位将第1数据分为N个来经由N个第2通道并行地发送给N个第1芯片。第2芯片在从M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，以第1通道的总线宽度为单位依次对L个第3数据进行结合，并以每一个第2通道的传送速率的L倍的传送速率经由第1通道进行发送。

Description

半导体存储装置以及存储系统

本申请享受以日本特许申请2021－47485号(申请日：2021年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及半导体存储装置以及存储系统。

背景技术

存在一种在连接于主机的外部端子组与多个存储芯片之间配置有桥芯片的半导体存储装置。在半导体存储装置中，经由桥芯片进行从主机向多个存储芯片的访问。半导体存储装置被期望能够在主机与存储芯片之间以尽可能高的传送速率进行数据的输入输出。

发明内容

一个实施方式的目的在于提供能够以高传送速率进行数据的输入输出的半导体存储装置以及存储系统。

根据一个实施方式，半导体存储装置具备第2芯片和多个第1芯片。第2芯片能够经由第1通道与主机连接，经由M个第2通道与多个第1芯片连接，其中，M为2以上的自然数。第2芯片在以每一个第2通道的传送速率的N倍的传送速率经由第1通道接收到第1数据的情况下，通过将第1数据以第1通道的总线宽度为单位分为N个来将第1数据分割为N个第2数据。并且，第2芯片经由M个第2通道中的N个第2通道并行地向多个第1芯片中的与N个第2通道对应的N个第1芯片发送N个第2数据，其中，N为2以上且M以下的自然数。第2芯片在从M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，通过以第1通道的总线宽度为单位对L个第3数据进行结合来生成一个第4数据，并以每一个第2通道的传送速率的L倍的传送速率经由第1通道进行发送，其中，L为2以上且M以下的自然数。

附图说明

图1是表示第1实施方式涉及的存储系统的构成的一个例子的示意性的图。

图2是对速度倍率设定值为“1”的情况下的第1实施方式涉及的基于桥芯片的数据传送进行说明的图。

图3是对速度倍率设定值为“2”的情况下的第1实施方式涉及的基于桥芯片的数据传送进行说明的图。

图4是对速度倍率设定值为“4”的情况下的第1实施方式涉及的基于桥芯片的数据传送进行说明的图。

图5是用于对第1实施方式的分割结合电路的数据的分割方法进行说明的示意性的图。

图6是表示第1实施方式的分割结合电路所具备的用于将经由主机侧通道接收到的数据分割为两个的部分电路的结构的一个例子的示意性的图。

图7是用于对第1实施方式的分割结合电路的数据的结合方法进行说明的示意性的图。

图8是表示第1实施方式的分割结合电路所具备的用于对分别从不同的NAND侧通道接收到的两个数据进行结合的部分电路的结构的一个例子的示意性的图。

图9是表示第1实施方式涉及的对速度倍率设定进行设定的动作的一个例子的流程图。

图10是表示第1实施方式的存储系统的写动作中的各种信号的波形的时序图。

图11是表示第1实施方式的存储系统的读动作中的各种信号的波形的时序图。

图12是表示第2实施方式涉及的存储系统的构成的一个例子的示意性的图。

图13是用于对第2实施方式的分割结合电路的数据的分割方法进行说明的示意性的图。

图14是表示第2实施方式的分割结合电路所具备的用于将经由主机侧通道接收到的数据分割为两个的部分电路的结构的一个例子的示意性的图。

图15是用于对第2实施方式的分割结合电路的数据的结合方法进行说明的示意性的图。

图16是表示用于对分别经由不同的NAND侧通道接收到的两个数据进行结合的部分电路的结构的一个例子的图。

图17是表示第2实施方式的存储系统的写动作中的各种信号的波形的时序图。

图18是表示第2实施方式的存储系统的读动作中的各种信号的波形的时序图。

图19是表示第2实施方式的变形例1涉及的主机侧通道(即通道CH0)的构成的示意性的图。

图20是用于对第2实施方式的变形例1涉及的分割结合电路的动作进行说明的示意性的图。

图21是表示第2实施方式的变形例1涉及的存储系统的动作时的各种信号的波形的时序图。

图22是表示第2实施方式的变形例2涉及的主机侧通道的构成的示意性的图。

图23是表示第2实施方式的变形例2涉及的存储系统的动作时的各种信号的波形的时序图。

图24是表示第3实施方式涉及的存储系统的构成的一个例子的示意性的图。

标号说明

SYS、SYSa、SYSb存储系统；1、1a、1b半导体存储装置；HA主机；BC、BCa、BCb桥芯片；CP存储芯片；CH0、CH1、CH2、CH3、CH4通道；10外部端子组；101、101b第1接口；102、102－1、102－2、102－3、102－4、102b、102b－1、102b－2第2接口；103、103a、103b控制器；111命令解码器；112、112a分割结合电路；113屏蔽电路；114寄存器；115多路复用器(multiplexer)、116速度倍率设定值；201、201a、202、202a部分电路。

具体实施方式

实施方式涉及的存储系统具备主机和半导体存储装置。半导体存储装置具备桥芯片和多个存储芯片。多个存储芯片是第1芯片组的一个例子。桥芯片是第2芯片的一个例子。

多个存储芯片经由桥芯片而与主机连接。存储芯片例如是具有NAND型闪速存储器等的非易失性存储器的存储芯片。

在半导体存储装置中，为了对存储系统的存储容量进行扩展，所搭载的存储芯片数逐渐变多。此时，为了减少与各存储芯片的连接有关的电负载，存储器供应商将桥芯片配置在主机与多个存储芯片之间。

在实施方式中，在桥芯片连接有分别连接了一个以上的存储芯片的M个(其中，M为2以上的自然数)通道。由此，多个存储芯片经由M个通道而连接于桥芯片。桥芯片通过并联地使用N个(其中，N为2以上且M以下的自然数)通道来对N个存储芯片并行地进行数据传送，并且，对主机进行每一个通道的传送速率的N倍的传送速率的数据传送。由此，半导体存储装置能够以高传送速率进行数据的输入输出。

以下参照附图对实施方式涉及的半导体存储装置以及存储系统进行详细的说明。此外，并不是由这些实施方式限定本发明。

(第1实施方式)

图1是表示第1实施方式涉及的存储系统SYS的构成的一个例子的示意性的图。

存储系统SYS包括具有外部端子组10的半导体存储装置1和主机HA。半导体存储装置1具备桥芯片BC和多个存储芯片CP。在图1所示的例子中，半导体存储装置1具备16个存储芯片CP(即存储芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4)来作为多个存储芯片CP。

各存储芯片CP例如为NAND型闪速存储器等的非易失性存储器的存储芯片。此外，在半导体存储装置1中，桥芯片BC和多个存储芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4的周围也可以由模制树脂密封。

主机HA既可以是控制器等的设备，也可以是设置于计算机或者便携终端等的电子设备、对半导体存储装置1进行控制的处理器。半导体存储装置1经由作为有线通信线路的通道CH0而与主机HA连接。半导体存储装置1和主机HA经由基于预定标准构成的通道CH0相连接。在各存储芯片CP为NAND型闪速存储器的情况下，预定标准例如为Toggle DDR(Double-Data-Rate)标准或者ONFi标准。

桥芯片BC与外部端子组10和M个通道电连接。其中，M为2以上的自然数。在此，作为一个例子设为M为4，将4个通道记载为通道CH1、CH2、CH3、CH4。

存储芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4的组分别经由各自基于预定标准构成的4个通道CH1、CH2、CH3、CH4而与桥芯片BC连接。具体而言，存储芯片CP1－1～CP1－4与通道CH1连接。存储芯片CP2－1～CP2－4与通道CH2连接。存储芯片CP3－1～CP3－4与通道CH3连接。存储芯片CP4－1～CP4－4与通道CH4连接。在存储芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4分别为NAND型闪速存储器的情况下，预定标准例如为Toggle DDR标准。

以后，有时将存储芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4的各个存储芯片记载为存储芯片CP。有时将存储芯片CP1－1～CP1－4的各个存储芯片记载为存储芯片CP1。有时将存储芯片CP2－1～CP2－4的各个存储芯片记载为存储芯片CP2。有时将存储芯片CP3－1～CP3－4的各个存储芯片记载为存储芯片CP3。有时将存储芯片CP4－1～CP4－4的各个存储芯片记载为存储芯片CP4。

半导体存储装置1具备的存储芯片CP的数量不限定于16个。另外，将桥芯片BC与多个存储芯片CP连接的通道的数量不限定于4个。

以后设为：各存储芯片CP为NAND型的闪速存储器，预定标准为Toggle DDR标准。

桥芯片BC经由外部端子组10以及通道CH0而与主机HA电连接。

通道CH0包括传送桥芯片使能信号BRG＿CEn的信号线、传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线、传送就绪/忙信号R/Bn的信号线、传送具有预定的总线宽度(在此作为一个例子为8位宽度)的数据信号DQ[7：0]的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线。此外，在表示信号的标号的末尾所标记的“n”表示是用负逻辑使得进行动作的信号。对于各信号是以负逻辑使得进行动作、还是以正逻辑使得进行动作，可以任意地设计。

桥芯片使能信号BRG＿CEn是在发送用于对桥芯片BC进行控制的命令时被激活化的信号。桥芯片BC在桥芯片使能信号BRG＿CEn处于激活状态的期间中，将在该期间接收到的信号(即命令、地址以及数据)解释为给自己的信号。进一步，在桥芯片使能信号BRG＿CEn处于激活状态的期间中，不向任何存储芯片CP传送从主机HA接收到的信号。在桥芯片使能信号BRG＿CEn处于非激活状态的期间中，向访问对象的存储芯片CP传送从主机HA接收到的信号。

芯片使能信号CEn是用于使成为访问的对象的存储芯片CP为使能状态的信号。数据选通信号DQS/DQSn是进行指示以使得将用数据信号DQ[7：0]发送的数据取入到对方装置的信号。数据选通信号DQS/DQSn是由数据选通信号DQS和数据选通信号DQSn构成的差分信号。命令锁存使能信号CLE是表示数据信号DQ[7：0]为命令的信号。地址锁存使能信号ALE是表示数据信号DQ[7：0]为地址的信号。写使能信号Wen是向对方装置进行指示以使得取入以数据信号DQ[7：0]发送的命令或者地址的信号。读使能信号REn/RE是向对方装置进行指示以使得输出数据信号DQ[7：0]的信号。读使能信号REn/RE是由读使能信号RE和读使能信号REn构成的差分信号。就绪/忙信号R/Bn是表示是处于就绪状态(Ry)、还是处于忙状态(By)的信号，该就绪状态是对命令的接收进行待机的状态，该忙状态是即使接收命令也无法执行的状态。用通道CH0传送的就绪/忙信号R/Bn根据通道CH1涉及的就绪/忙信号R/Bn和通道CH2涉及的就绪/忙信号R/Bn而通过金属线连接等来生成。此外，用通道CH0传送的就绪/忙信号R/Bn不限定于此。例如，通道CH0也可以包括传送就绪/忙信号R/Bn＿1的信号线、和传送就绪/忙信号R/Bn＿2的信号线，就绪/忙信号R/Bn＿1是通道CH1涉及的就绪/忙信号R/Bn，就绪/忙信号R/Bn＿2是通道CH2涉及的就绪/忙信号R/Bn。

以后，将桥芯片BC切断从主机HA接收到的信号向存储芯片CP的传送、将该信号解释为对于桥芯片BC的信号的动作模式记载为桥控制模式。另外，将向存储芯片CP传送从主机HA接收到的信号的动作模式记载为非桥控制模式。

通道CH1、CH2、CH3、CH4分别能够收发在主机HA与桥芯片BC之间收发的信号组中的、与除了桥芯片使能信号BRG＿CEn之外的信号组同种的信号组。即，通道CH1、CH2、CH3、CH4各自具备传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线、传送就绪/忙信号R/Bn的信号线、传送数据信号DQ[7：0]的信号线组、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线。

此外，在图1中图示构成通道CH1、CH2、CH3、CH4中的通道CH1的信号线组的详细，省略构成通道CH2、CH3、CH4的信号线组的详细。

以后，为了使说明变得简单，关于数据选通信号DQS/DQSn，省略数据选通信号DQSn的说明，仅对数据选通信号DQS进行说明。另外，关于读使能信号REn/RE，省略读使能信号REn的说明，仅对读使能信号RE进行说明。

另外，以后，有时将通道CH0记载为主机侧通道，将通道CH1、CH2、CH3、CH4的各个通道记载为NAND侧通道。主机侧通道是第1通道的一个例子。各NAND侧通道是第2通道的一个例子。

另外，以后对在NAND侧通道中传送的信号赋予#X。其中，X是与通道的编号对应的数值，为1以上且M以下的数值。例如，将在通道CH2中传送的数据信号DQ[7：0]记载为数据信号DQ#2[7：0]。

在主机HA与桥芯片BC之间，执行经由了主机侧通道的数据传送。在桥芯片BC与16个存储芯片CP的组之间，执行经由了1个以上的NAND侧通道的数据传送。数据传送包括从主机HA向1个以上的存储芯片CP的数据传送和从1个以上的存储芯片CP向主机HA的数据传送。将前者的数据传送的动作记载为写动作。将后者的数据传送的动作记载为读动作。

桥芯片BC在以每个NAND侧通道的传送速率的N倍的传送速率经由主机侧通道接收到数据的情况下，将该数据分割为N个，分别经由N个NAND侧通道而并行地向存储芯片CP的组发送通过分割生成的N个数据的各个数据。N为2以上且M(在此M为4)以下的自然数。另外，桥芯片BC在从M个NAND侧通道中的N个NAND侧通道并行地接收到N个数据的情况下，将N个数据结合为1个数据，以每个NAND侧通道的传送速率的N倍的传送速率经由主机侧通道发送给主机HA。

桥芯片BC具备第1接口101、4个第2接口102以及控制器103。

第1接口101是相对于主机HA进行经由了通道CH0的电信号的收发的PHY电路。

4个第2接口102中的第2接口102－1是相对于4个存储芯片CP1进行经由了通道CH1的电信号的收发的PHY电路。4个第2接口102中的第2接口102－2是相对于4个存储芯片CP2进行经由了通道CH2的电信号的收发的PHY电路。4个第2接口102中的第2接口102－3是相对于4个存储芯片CP3进行经由了通道CH3的电信号的收发的PHY电路。4个第2接口102中的第2接口102－4是相对于4个存储芯片CP4进行经由了通道CH4的电信号的收发的PHY电路。

控制器103配置在第1接口101与4个第2接口102之间。控制器103对第1接口101与4个第2接口102之间的信号的授受进行控制。

控制器103具有命令解码器111、分割结合电路112、屏蔽电路113、寄存器114以及多路复用器(MUX)115。

命令解码器111对经由通道CH0从主机HA接受到的命令进行解析。命令解码器111能够根据解析结果，发布对于存储芯片CP的命令。

在命令为数据传送的命令的情况下，命令解码器111基于与该命令一起接受到的地址，将4个NAND侧通道中的1个以上的NAND侧通道选择为数据传送的路径。

多路复用器115基于通过命令解码器111进行的数据传送的路径的选择，对4个第2接口102中的1个以上的第2接口102执行数据传送的路径的切换。

屏蔽电路113是能够根据桥芯片使能信号BRG＿CEn将向存储芯片CP的信号供给切断的电路。在桥芯片使能信号BRG＿CEn处于激活状态的期间中，屏蔽电路113切断向存储芯片CP的信号供给。在桥芯片使能信号BRG＿CEn处于非激活状态的期间中，屏蔽电路113使向存储芯片CP的信号穿过。也即是，屏蔽电路113基于桥芯片使能信号BRG＿CEn，实现桥控制模式与非桥控制模式之间的切换。

分割结合电路112在写动作时，将经由通道CH0从主机HA接收到的数据分割为N个。被分割后的N个数据分别经由不同的通道被并行地发送给N个存储芯片CP。此时，分割结合电路112通过使被分割后的N个数据各自的传送速率为分割前的传送速率的1/N，使N个数据各自的传送速率与每个NAND侧通道的传送速率相等。

另外，分割结合电路112在读动作时，对经由N个各自不同的通道从N个存储芯片CP并行地接收到的数据进行结合。结合而得到的数据经由通道CH0被发送给主机HA。此时，分割结合电路112通过使结合而得到的数据的传送速率为所接收到的N个数据各自的传送速率的N倍，使结合而得到的数据的传送速率与每个NAND侧通道的传送速率的N倍相等。

由此，分割结合电路112能够使主机HA与桥芯片BC之间的传送速率为桥芯片BC与多个存储芯片CP之间的通道单位的传送速率的N倍。

传送速率通过总线宽度与频率的乘法运算来决定。在图1所示的例子中，主机侧通道包括的传送数据信号DQ[7：0]的信号线的总线宽度以及NAND侧通道包括的传送数据信号DQ[7：0]的信号线的总线宽度都为8位。由此，通过主机侧通道的传送频率被设为NAND侧通道的传送频率的N倍，主机侧通道的传送速率被设为每个NAND侧通道的传送速率的N倍。

以后，主机侧通道的总线宽度是指主机侧通道包括的传送数据信号DQ的信号线的总线宽度。NAND侧通道的总线宽度是指一个NAND侧通道包括的传送数据信号DQ的信号线的总线宽度。在图1所示的例子中，主机侧通道的总线宽度和NAND侧通道的总线宽度都为8位。

此外，主机侧通道中的传送速率由主机HA进行控制。也即是，在写动作时，主机HA以NAND侧通道的数据传送的频率的N倍的频率向桥芯片BC传送数据。另外，在读动作时，主机HA使桥芯片BC以NAND侧通道的数据传送的频率的N倍的频率向自身传送数据。

寄存器114是被写入有用于对桥芯片BC的动作进行控制的各种信息的存储器。在实施方式中，在寄存器114中特别地写入有速度倍率设定值116。速度倍率设定值116是主机侧通道的传送速率相对于NAND侧通道的传送速率的倍率的设定值。即，速度倍率设定值116是上述的“N”的设定值。也即是，桥芯片BC构成为“N”可变。作为速度倍率设定值116，不只是2以上且M以下的值，也可以设定为“1”。

图2是对速度倍率设定值116为“1”的情况下的第1实施方式涉及的基于桥芯片BC的数据传送进行说明的图。此外，在本图以后的说明中，将NAND侧通道的传送速率记载为R[Gbps]。

在速度倍率设定值116为“1”的情况下，桥芯片BC进行主机侧通道(即通道CH0)与一个NAND侧通道之间的数据传送。在图2所示的例子中设为：该一个NAND侧通道为通道CH1。

在写动作中，分割结合电路112以与NAND侧通道的传送速率相同的R[Gbps]的传送速率经由主机侧通道以及第1接口101接收数据，不变更传送速率地对该所接收到的数据进行输出。从分割结合电路112输出的数据经由多路复用器115、第2接口102－1以及通道CH1而被发送到目标(目的地)的存储芯片CP。

在读动作中，分割结合电路112经由通道CH1、第2接口102－1以及多路复用器115以R[Gbps]的传送速率接收数据，不变更传送速率地对该所接收到的数据进行输出。从分割结合电路112输出的数据经由第1接口101以及通道CH0而被发送至主机HA。

这样，在速度倍率设定值116为“1”的情况下，在主机侧通道中，执行R[Gbps]的数据传送。也即是，当将NAND侧通道中的传送速率作为基准时，在主机侧通道中，以1倍速的传送速率传送数据。

图3是对速度倍率设定值116为“2”的情况下的第1实施方式涉及的基于桥芯片BC的数据传送进行说明的图。

在速度倍率设定值116为“2”的情况下，桥芯片BC在主机侧通道(即通道CH0)与两个NAND侧通道之间传送数据。在图3所示的例子中设为：该两个NAND侧通道为通道CH1和通道CH3。

在写动作中，分割结合电路112以作为NAND侧通道的传送速率的2倍的2R[Gbps]的传送速率经由主机侧通道以及第1接口101接收数据，将该所接收到的数据分割为两个。并且，分割结合电路112以作为接收时的1/2的传送速率的R[Gbps]的传送速率分别输出分割而得到的两个数据。从分割结合电路112输出的两个数据中的一个数据经由多路复用器115、第2接口102－1以及通道CH1而被发送至目标的存储芯片CP。从分割结合电路112输出的两个数据中的另一个数据经由多路复用器115、第2接口102－3以及通道CH3而被发送至另一目标的存储芯片CP。

在读动作中，分割结合电路112经由通道CH1、第2接口102－1以及多路复用器115以R[Gbps]的传送速率接收数据，并且，经由通道CH3、第2接口102－3以及多路复用器115以R[Gbps]的传送速率接收数据。分割结合电路112将所接收到的两个数据结合为一个，以作为NAND侧通道的传送速率的2倍的2R[Gbps]的传送速率输出结合而得到的数据。从分割结合电路112输出的数据经由第1接口101和通道CH0而被发送至主机HA。

这样，在速度倍率设定值116为“2”的情况下，桥芯片BC能够同时执行主机HA与一个存储芯片CP之间的数据传送和主机HA与另一个存储芯片CP之间的数据传送的两个系统的数据传送。并且，当将NAND侧通道中的传送速率作为基准时，在主机侧通道，以2倍速的传送速率传送数据。

图4是对速度倍率设定值116为“4”的情况下的第1实施方式涉及的基于桥芯片BC的数据传送进行说明的图。

在速度倍率设定值116为“4”的情况下，桥芯片BC在主机侧通道(即通道CH0)与4个NAND侧通道之间传送数据。在图4所示的例子中，该4个NAND侧通道为通道CH1、CH2、CH3以及CH4。

在写动作中，分割结合电路112以作为NAND侧通道的传送速率的4倍的4R[Gbps]的传送速率经由主机侧通道以及第1接口101接收数据，将该所接收到的数据分割为4个。并且，分割结合电路112以作为接收时的1/4的传送速率的R[Gbps]的传送速率输出分割而得到的4个数据的各个数据。从分割结合电路112输出的4个数据中的一个经由多路复用器115、第2接口102－1以及通道CH1而被以R[Gbps]的传送速率发送至目标的存储芯片CP。从分割结合电路112输出的4个数据中的另一个经由多路复用器115、第2接口102－2以及通道CH2而被以R[Gbps]的传送速率发送给目标的存储芯片CP。从分割结合电路112输出的4个数据中的又一个经由多路复用器115、第2接口102－3以及通道CH3而被以R[Gbps]的传送速率发送给目标的存储芯片CP。从分割结合电路112输出的4个数据中的剩余的一个经由多路复用器115、第2接口102－4以及通道CH4而被以R[Gbps]的传送速率发送至目标的存储芯片CP。

在读动作中，分割结合电路112能够并行地执行经由通道CH1、第2接口102－1以及多路复用器115的数据的以R[Gbps]的传送速率的接收、经由了通道CH2、第2接口102－2以及多路复用器115的数据的以R[Gbps]的传送速率的接收、经由了通道CH3、第2接口102－3以及多路复用器115的数据的以R[Gbps]的传送速率的接收、经由了通道CH4、第2接口102－4以及多路复用器115的数据的以R[Gbps]的传送速率的接收。分割结合电路112将并行地接收到的4个数据结合为一个，以作为NAND侧通道的传送速率的4倍的传送速率的4R[Gbps]的传送速率输出结合而得到的数据。从分割结合电路112输出的数据经由第1接口101以及通道CH0而被发送至主机HA。

这样，在速度倍率设定值116为“4”的情况下，桥芯片BC能够同时地执行对于主机HA的对方的存储芯片CP分别不同的4个系统的数据传送。并且，当将NAND侧通道中的传送速率作为基准时，在主机侧通道中，以4倍速的传送速率传送数据。

此外，在此对分别设定“1”、“2”以及“4”来作为速度倍率设定值116的情形进行了说明。作为速度倍率设定值116，也可以设定为“3”。在该情况下，分割结合电路112将从主机HA接收到的数据分割为3个，将从3个NAND侧通道并行地接收到的数据结合为1个。

这样，分割结合电路112将从主机HA接收到的数据分割为速度倍率设定值116表示的数量，对经由速度倍率设定值116表示的数量的NAND侧通道接收到的、速度倍率设定值116表示的数量的数据进行结合。并且，分割结合电路112以与速度倍率设定值116相应的倍率的传送速率执行经由了主机侧通道的数据传送。

图5是用于对第1实施方式的分割结合电路112的数据的分割方法进行说明的示意性的图。在本图中，以速度倍率设定值116为“2”、通道CH1和通道CH3被选择为了数据传送的路径的情况为例进行说明。

桥芯片BC经由具有8位的总线宽度的通道CH0从主机HA接收数据，该数据被输入到分割结合电路112。由此，来自主机HA的数据被以8位(即1字节)为单位输入到分割结合电路112。在图5中，数据DY(Y为0以上的整数)是主机侧通道的传送单位的大小(size)、即通道CH0的总线宽度的大小(即在此为1字节)的传送数据。在从主机侧通道接收到数据D0、数据D1、数据D2、数据D3、数据D4以及数据D5的数据串时，分割结合电路112将数据D0、数据D1、数据D2、数据D3、数据D4以及数据D5以主机侧通道的传送单位、即数据DY的单位交替地分给两个路径。由此，分割结合电路112向一方的路径输出数据D0、数据D2、以及数据D4的数据串，向另一方的路径输出数据D1、数据D3以及数据D5的数据串。

此外，从分割结合电路112输出的数据D0、数据D2以及数据D4的数据串经由多路复用器115和第2接口102而被作为数据信号DQ#1[7：0]输入到一个NAND侧通道(在该例子中为通道CH1)。另外，数据D1、数据D3以及数据D5的数据串经由多路复用器115和第2接口102而被作为数据信号DQ#3[7：0]输入到另一个NAND侧通道(在该例子中为通道CH3)。为了使从主机侧通道输入的数据信号DQ[7：0]的传送速率与在NAND侧通道输出的数据信号DQ#1[7：0]以及数据信号DQ#3[7：0]的合计的传送速率相等，分割结合电路112使数据信号DQ#1[7：0]和数据信号DQ#3[7：0]各自的传送频率为从主机侧通道输入的一个数据信号DQ[7：0]的传送频率的1/2。

这样，分割结合电路112通过将从主机侧通道接收到的数据依次以传送的单位(在该例子中为1字节单位)分给两个路径，将从主机侧通道接收到的数据分割为两个。

此外，即使速度倍率设定值116为“3”以上，分割结合电路112也与上述同样地，将从主机侧通道接收到的数据以传送的单位(在该例子中为1字节单位)依次分给速度倍率设定值116表示的数量的路径。由此，分割结合电路112能够将从主机侧通道接收到的数据分割为速度倍率设定值116表示的数量。

为了即使“2”、“3”以及“4”中的某一个被设定为速度倍率设定值116、也能够进行应对，分割结合电路112例如可以具备用于将经由主机侧通道接收到的数据分割为两个的部分电路、用于将经由主机侧通道接收到的数据分割为3个的部分电路以及用于将经由主机侧通道接收到的数据分割为4个的部分电路。

作为一个例子，在图6中表示用于将经由分割结合电路112所具备的主机侧通道接收到的数据分割为两个的部分电路201的结构的一个例子。根据本图所示的例子，部分电路201具备1/2分频器DIV1、4个触发器(flip-flop)FF1、FF2、FF3、FF4以及两个选择器SEL1、SEL2。

具有某频率的时钟信号被共用地输入到1/2分频器DIV1的时钟输入端子、触发器FF1的时钟输入端子以及触发器FF2的时钟输入端子。在图6的说明中，将该时钟信号记载为输入时钟。输入时钟既可以是基于从主机HA输入的选通脉冲信号(数据选通信号DQS或者读使能信号REn)生成的，也可以是在控制器103的内部生成的时钟信号。该输入时钟的频率设为R[GHz]。

1/2分频器DIV1输出对输入时钟信号进行1/2分频而得到的时钟信号。在图6的说明中，将1/2分频器DIV1输出的时钟信号记载为分频时钟。分频时钟被共用地输入到选择器SEL1的选择信号输入端子、选择器SEL2的选择信号输入端子、触发器FF3的时钟输入端子以及触发器FF4的时钟输入端子。

从主机侧通道以2R[Gbps]的传送速率接收到的数据信号DQ[7：0]被输入到触发器FF1的D输入端子。触发器FF1的Q输出端子与触发器FF2的D输入端子连接。由此，触发器FF2能够以比触发器FF1的取得定时延迟了输入时钟信号的1个时钟量的定时，取入触发器FF1所取入的数据DY。

触发器FF1的Q输出端子进一步与选择器SEL1具备的两个输入端子中的一个连接。触发器FF2的Q输出端子与选择器SEL2具备的两个输入端子中的一个连接。

选择器SEL1的输出端子与触发器FF3的D输入端子连接。触发器FF3的Q输出端子与选择器SEL1的两个输入端子中的另一个连接。

选择器SEL1在分频时钟表示“0”的情况下，输出从触发器FF1的Q输出端子输入的信号。选择器SEL1在分频时钟表示“1”的情况下，输出从触发器FF3的Q输出端子输入的信号。

选择器SEL2的输出端子与触发器FF4的D输入端子连接。触发器FF4的Q输出端子与选择器SEL2的两个输入端子中的另一个连接。

选择器SEL2在分频时钟表示“0”的情况下，输出从触发器FF4的Q输出端子输入的信号。选择器SEL2在分频时钟表示“1”的情况下，输出从触发器FF2的Q输出端子输入的信号。

部分电路201通过如上述那样地构成，以主机侧通道的传送的单位将从主机侧通道输入的数据信号DQ[7：0]分为两个来进行分割。部分电路201能够从触发器FF3的Q输出端子以R[Gbps]的传送速率输出通过分割生成的两个数据中的一个，从触发器FF4的Q输出端子以R[Gbps]的传送速率输出该两个数据中的另一个。从触发器FF3的Q输出端子输出的数据例如被作为数据信号DQ#1[7：0]发送给通道CH1。从触发器FF4的Q输出端子输出的数据例如被作为数据信号DQ#3[7：0]发送给通道CH3。

图7是用于对第1实施方式的分割结合电路112的数据的结合方法进行说明的示意性的图。在本图中，也以速度倍率设定值116为“2”、通道CH1和通道CH3被选择为了数据传送的路径的情况为例来进行说明。

图7是桥芯片BC从通道CH1以R[Gpbs]的传送速率接收了数据D10、数据D11以及数据12的数据串来作为数据信号DQ#1[7：0]、与此并行地从通道CH3以R[Gpbs]的传送速率接收了数据D20、数据D21以及数据D22的数据串来作为数据信号DQ#3[7：0]的情况的例示。在该例子中，分割结合电路112以主机侧通道的传送的单位、即在该例子中为1字节的数据DY的单位从这些两个数据串交替地一个一个地进行取得，将所取得的数据DY按所取得的顺序依次进行结合。由此，分割结合电路112生成数据D10、数据D20、数据D11、数据D21、数据D12以及数据D22按该顺序排列而得到的数据串。并且，分割结合电路112输出所生成的数据D10、数据D20、数据D11、数据D21、数据D12以及数据D22的数据串。

分割结合电路112以被输入了两个数据串时的传送频率的2倍的频率，输出结合而得到的一个数据串。结合而得到的一个数据串经由主机侧通道而被作为数据信号DQ[7：0]传送至主机HA。

此外，即使速度倍率设定值116为“3”以上，分割结合电路112也能够与上述同样地，从速度倍率设定值116表示的数量的数据串，以主机侧通道的传送的单位(在该例子中为1字节单位)依次进行取得并按取得顺序进行结合，从而生成一个数据串。

例如，为了即使“2”、“3”以及“4”中的某一个被设定为速度倍率设定值116、也能够应对，分割结合电路112可以具备用于对分别从不同的NAND侧通道接收到的两个数据进行结合的部分电路、用于对分别从不同的NAND侧通道接收到的3个数据进行结合的部分电路以及用于对分别从不同的NAND侧通道接收到的4个数据进行结合的部分电路。

作为一个例子，在图8中表示分割结合电路112所具备的、用于对分别从不同的NAND侧通道接收到的两个数据进行结合的部分电路202的结构的一个例子。根据本图所示的例子，部分电路202具备1/2分频器DIV2、3个触发器FF5、FF6、FF7以及一个选择器SEL3。

具有某频率的时钟信号被共用地输入到1/2分频器DIV2的时钟输入端子和触发器FF5的时钟输入端子。在图8的说明中，将该时钟信号记载为输入时钟。输入时钟既可以是基于从主机HA输入的选通脉冲信号(数据选通信号DQS或者读使能信号REn)来生成的，也可以是在控制器103的内部生成的时钟信号。该输入时钟的频率设为R[GHz]。

1/2分频器DIV2输出对输入时钟信号进行1/2分频而得到的时钟信号。在图8的说明中，将1/2分频器DIV2输出的时钟信号记载为分频时钟。分频时钟被共用地输入到选择器SEL3的选择信号输入端子、触发器FF6的时钟输入端子以及触发器FF7的时钟输入端子。

从通道CH1以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#1[7：0]被输入到触发器FF6的D输入端子。从通道CH3以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#3[7：0]被输入到触发器FF7的D输入端子。触发器FF6的Q输出端子与选择器SEL3的两个输入端子中的一个连接。触发器FF7的Q输出端子与选择器SEL3的两个输入端子中的另一个连接。

选择器SEL3在分频时钟表示“0”的情况下，输出从触发器FF6的Q输出端子输入的信号。选择器SEL3在分频时钟表示“1”的情况下，输出从触发器FF7的Q输出端子输入的信号。从选择器SEL3输出的信号被输入到触发器FF5的D输入端子。

部分电路202通过如上述那样地构成，能够按主机侧通道的传送的单位交替地依次取得从通道CH1以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#1[7：0]和从通道CH3以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#3[7：0]并进行结合，从触发器FF5的Q输出端子以2R[Gpbs]的传送速率输出通过结合生成的数据。从触发器FF5的Q输出端子输出的数据被发送给主机侧通道。

接着，对第1实施方式涉及的存储系统SYS的动作进行说明。

图9是表示第1实施方式涉及的对速度倍率设定值116进行设定的动作的一个例子的流程图。

首先，主机HA对芯片使能信号CEn进行激活化(S101)。并且，主机HA对桥芯片使能信号BRG＿CEn进行激活化(S102)。

桥芯片BC通过桥芯片使能信号BRG＿CEn被进行了激活化，从非桥控制模式转变为桥控制模式(S103)。

主机HA在桥芯片BC内的寄存器114中设定速度倍率设定值116(S104)。

例如，主机HA通过发送设置特征命令，能够在桥芯片BC内的寄存器114中设定速度倍率设定值116。桥芯片BC当在桥控制模式的状态下接收到设置特征命令时，不将该设置特征命令传送至任何存储芯片CP而进行执行。主机HA若与设置特征命令一起发送速度倍率设定值116，则在桥芯片BC中，命令解码器111根据该设置特征命令，将速度倍率设定值116保存于寄存器114。

或者，主机HA能够使用独自的命令来设定速度倍率设定值116。桥控制模式的状态的桥芯片BC不向存储芯片CP传送任何命令。由此，主机HA的供应商能够定义桥控制模式的状态的桥芯片BC能执行的独自的命令。供应商若定义用于将速度倍率设定值116保存于桥芯片BC的寄存器114的独自的命令，则主机HA能够使用该独自的命令来设定速度倍率设定值116。

作为速度倍率设定值116，可以设定为与桥芯片BC连接的NAND侧通道的数量以下的值。在此，作为一个例子，主机HA能够将“1”、“2”或者“4”设定为速度倍率设定值116。

当速度倍率设定值116的设定完成时，主机HA对桥芯片使能信号BRG＿CEn进行非激活化(S105)。由此，桥芯片BC从桥控制模式转变为非桥控制模式(S106)。接着，主机HA对芯片使能信号CEn进行非激活化(S107)。然后，设定速度倍率设定值116的动作完成。

此外，图9所示的一系列动作可以在任意的定时加以执行。对于图9所示的一系列动作，不仅在存储系统SYS启动之后第一次设定速度倍率设定值116的情况下被加以执行，在暂且设定了速度倍率设定值116之后对速度倍率设定值116进行变更时也被加以执行。

图10是表示第1实施方式的存储系统SYS的写动作中的各种信号的波形的时序图。此外，在本图中设为：速度倍率设定值116为“2”，与通道CH1连接的某存储芯片CP1和与通道CH3连接的某存储芯片CP3为写入对象。另外，本图所示的一系列动作在桥芯片BC被维持为了非桥控制模式的状态下被加以执行。在本图中省略了桥芯片使能信号BRG＿CEn的图示。

在写动作开始时，主机HA在芯片使能信号CEn被激活化了的状态下，发送数据输入命令(S201)。具体而言，主机HA将表示页类别的命令值C1、对写数据的发送进行预告的命令值C2以及表示写入位置的地址值ADR按该顺序进行发送。

此外，在该例子中，各存储芯片CP构成为能够按每一条字线保存多个页的数据。页类别表示保存于一条字线的多个页中的某一个。例如在一条字线保存有3页数据的方式中，该3页分别被称为上页、中页、下页。命令C1例如表示上页、中页以及下页中的某一页。

另外，在一条字线保存有多个页的数据的方式中，在同一字线所写入的全部页的量的数据被输入到了存储芯片CP之后，该存储芯片CP执行向该字线写入数据。在那样的情况下，主机HA的数据输入命令和写数据的发送被反复执行与在一条字线所保存的全部页的数据相当的量。图10表示反复进行多次的主机HA的数据输入命令和写数据的发送中的最后被执行的处理。

在发送命令值C1和命令值C2时，主机HA将命令锁存使能信号CLE维持为激活状态(H电平(高电平))，并且，进行写使能信号Wen的触发。在发送地址值ADR时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且，进行写使能信号Wen的触发。

桥芯片BC当接收数据输入命令时，经由通道CH1和通道CH3向两个存储芯片CP并行地传送所接收到的数据输入命令(S202、S203)。

主机HA当数据输入命令的发送结束时，进行写数据的发送(S204)。在此，主机HA以一个NAND侧通道的传送频率的2倍的频率进行写数据的发送。此外，在发送写数据时，主机HA进行数据选通信号DQS/DQSn的触发。

当桥芯片BC从主机HA接收写数据时，通过部分电路201按每1字节将所接收到的写数据分为两个，从而将所接收到的写数据分割为两个写数据。桥芯片BC经由通道CH1向与通道CH1连接的写入对象的存储芯片CP1发送该两个写数据中的一个(S205)。另外，桥芯片BC经由通道CH3向与通道CH3连接的写入对象的存储芯片CP3发送该两个写数据中的另一个(S206)。例如在本图中，通过S204从主机侧通道接收到的写数据中的未被施加斜线阴影线的数据被传送至通道CH1，被施加了斜线阴影线的数据被传送至通道CH3。此外，在S205和S206中，桥芯片BC以通过S204接收到的写数据的传送频率的一半的传送频率传送分割后的写数据。桥芯片BC并行地执行S205和S206的动作。

接着，主机HA发送对写入的开始进行指示的命令值C3(S207)。在发送命令值C3时，主机HA将命令锁存使能信号CLE维持为激活状态(H电平)，并且，进行写使能信号Wen的触发。

桥芯片BC当接收命令值C3时，将所接收到的命令值C3并行地传送至两个写入对象的存储芯片CP1、CP3(S208、S209)。该两个存储芯片CP1、CP3各自当接收命令值C3时，对自身具有的字线进行控制来进行写数据的写入。

图11是表示第1实施方式的存储系统SYS的读动作中的各种信号的波形的时序图。此外，在本图中设为：速度倍率设定值116为“2”，与通道CH1连接的某存储芯片CP1和与通道CH3连接的某存储芯片CP3为读入的对象。另外，本图所示的一系列动作在桥芯片BC被维持为了非桥控制模式的状态下被进行执行。此外，省略了桥芯片使能信号BRG＿CEn的图示。

在读动作中，主机HA在芯片使能信号CEn被激活化了的状态下，发送数据输出命令(S301)。在S301中，主机HA将表示数据输出命令的命令值C4、C5的对中的命令值C4、表示输出对象的数据的开头的位置的地址值ADR以及命令值C5按该顺序进行发送。在发送命令值C4、C5时，主机HA将命令锁存使能信号CLE维持为激活状态(H电平)，并且，对写使能信号Wen进行触发。在发送地址值ADR时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且，进行写使能信号Wen的触发。

桥芯片BC当接收数据输出命令时，将所接收到的数据输出命令经由通道CH1和通道CH3并行地传送给两个存储芯片CP(S302、S303)。

接着，主机HA开始读使能信号REn/RE的触发(S304)。主机HA以在NAND侧通道中传送的读使能信号REn/RE的2倍的频率，对读使能信号REn/RE进行触发。

桥芯片BC当通道CH0的读使能信号REn/RE的触发开始时，开始通道CH1和通道CH3的读使能信号REn/RE的触发(S305、S306)。

与通道CH1连接的读取对象的存储芯片CP1和与通道CH3连接的读取对象的存储芯片CP3各自当读使能信号REn/RE被触发时，开始读数据的输出(S307、S308)。读取对象的存储芯片CP1和存储芯片CP3各自在输出读数据时进行数据选通信号DQS/DQSn的触发。读取对象的存储芯片CP1和存储芯片CP3各自以与自身接收到的读使能信号REn/RE的频率相等的频率对数据选通信号DQS/DQSn进行触发。

桥芯片BC从读取对象的两个存储芯片CP1、CP3并行地接收读数据。于是，在桥芯片BC中，部分电路202对所接收到的两个读数据进行结合。并且，桥芯片BC以一个NAND侧通道中的数据传送的频率的2倍的频率向主机HA发送结合而得到的读数据(S309)。桥芯片BC在发送读数据时进行数据选通信号DQS/DQSn的触发。

在以上说明的例子中设为了：在桥芯片BC处于桥控制模式时进行速度倍率设定值116的设定。桥芯片BC也可以构成为能够在非桥控制模式中进行速度倍率设定值116的设定。

另外，设为桥芯片BC基于桥芯片使能信号BRG＿CEn来执行桥控制模式与非桥控制模式之间的切换而进行了说明。桥控制模式与非桥控制模式之间的切换也可以不一定基于桥芯片使能信号BRG＿CEn。例如，桥芯片BC也可以基于来自主机HA的特定命令来执行桥控制模式与非桥控制模式之间的切换。在那样的情况下，通道CH0也可以不包括传送桥芯片使能信号BRG＿CEn的信号线。

在以上说明的例子中，设为主机侧通道具有8位的总线宽度、各个NAND侧通道具有8位的总线宽度而进行了说明。主机侧通道的总线宽度和各个NAND侧通道的总线宽度也可以互不相同。

在主机侧通道的总线宽度和各个NAND侧通道的总线宽度互不相同的情况下，分割结合电路112通过将从主机侧通道接收到的数据以主机侧通道的总线宽度为单位依次分割为N个，从而将从主机侧通道接收到的数据分割为N个来并行地输出N个数据。并且，分割结合电路112使分割而得到的各个数据的传送速率为分割前的数据的传送速率的1/N。另外，分割结合电路112在从N个各自不同的NAND侧通道并行地接收到N个数据的情况下，通过从该N个数据以主机侧通道的总线宽度为单位取得数据并进行结合，从而将该N个数据结合为1个，输出结合而得到的1个数据。并且，分割结合电路112使结合而得到的1个数据的传送速率为结合前的N个数据各自的传送速率的N倍。

如以上描述的那样，根据第1实施方式，桥芯片BC在以每个NAND侧通道的传送速率的N倍的传送速率经由主机侧通道接收到数据的情况下，通过以主机侧通道的总线宽度为单位将该数据分为N个，将该数据分割为N个数据，分别经由不同的NAND侧通道并行地向存储芯片CP的组发送通过分割生成的N个数据。另外，桥芯片BC在从N个NAND侧通道并行地接收到N个数据的情况下，通过以主机侧通道的总线宽度为单位依次对该N个数据进行结合来生成1个数据，经由主机侧通道以每个NAND侧通道的传送速率的N倍的传送速率向主机HA发送该1个数据。

由此，半导体存储装置1能够以高传送速率进行数据的输入输出。

此外，作为与第1实施方式比较的技术，考虑如下技术：在桥芯片中，通过以页为单位将从主机接收到的数据分为N个来将从主机接收到的数据分割为N个，从各自不同的NAND侧通道接收N个数据，从所接收到的N个数据以页为单位取得数据并进行结合。将该技术记载为比较例。根据比较例，为了以页为单位将数据分开、以页为单位对数据进行结合，桥芯片需要具有能够暂时性地保存至少1页以上的大小的传送数据的缓存。

与此相对，根据第1实施方式，桥芯片BC是数据的分割以及结合的单位为主机侧通道的总线宽度的单位。由此，与比较例相比，桥芯片BC能够削减能暂时性地保存传送数据的缓存的容量。

另外，根据比较例，在写动作中，桥芯片需要等待最初的1页量的数据的输出，直到从主机接收并保存于缓存的数据达到1页的大小。

与此相对，根据第1实施方式，桥芯片BC能够在从主机接收到的数据的量达到1页的大小之前开始数据的输出。

另外，根据第1实施方式，桥芯片BC构成为能够从主机HA设定N作为速度倍率设定值116。

由此，半导体存储装置1构成为数据的输入输出时的传送速率可变。

此外，桥芯片BC也可以构成为能够在写动作和读动作中使数据传送的系统的数量不同。例如，桥芯片BC在经由主机侧通道以每个NAND侧通道的传送速率的N倍的传送速率接收到数据的情况下，通过以主机侧通道的总线宽度为单位将该数据分为N个来将该数据分割为N个数据，经由各自不同的NAND侧通道并行地向存储芯片CP的组发送通过分割生成的N个数据。另外，桥芯片BC在从L(其中，L为2以上且M以下、与N不同的自然数)个NAND侧通道并行地接收到L个数据的情况下，通过以主机侧通道的总线宽度为单位对该L个数据进行结合来生成1个数据，经由主机侧通道以每个NAND侧通道的传送速率的L倍的传送速率向主机HA发送该1个数据。

(第2实施方式)

根据第1实施方式，分割结合电路112通过以传送的单位将经由主机侧通道接收到的数据依次分给多个路径，将经由主机侧通道接收到的数据分割为了多个。

与此相对，在第2实施方式中，分割结合电路(分割结合电路112a)对于从主机侧通道接收到的数据，通过将主机侧通道的总线宽度的单位的各数据分割为比总线宽度小的位宽的N个数据，将从主机侧通道接收到的数据分割为N个。例如，在主机侧通道的总线宽度为8位的情况下，桥芯片(桥芯片BCa)按在总线宽度方向上排列的8位的位串接收数据信号DQ。分割结合电路112a将所接收到的在总线宽度方向上排列的8位的位串分割为N个。分割结合电路112a对于所接收到的数据信号DQ[7：0]，通过将逐次接收的在总线宽度方向上排列的8位的位串分别分割为N个，将从主机侧通道接收到的数据分割为N个数据。这样，将如下方式记载为空间分割方式，该方式为：通过将从主机侧通道逐次接收的在总线宽度方向上排列的位串分别分割为N个，将来自主机侧通道的数据分割为N个。

以下，对第2实施方式的存储系统SYSa进行说明。此外，对与第1实施方式的存储系统SYS具备的构成要素相同的构成要素赋予与第1实施方式相同的名称以及标号。并且，关于与第1实施方式的存储系统SYS具备的构成要素相同的构成要素，简略地进行说明，或者省略说明。

图12是表示第2实施方式涉及的存储系统SYSa的构成的一个例子的示意性的图。

存储系统SYSa包括主机HA和半导体存储装置1a。半导体存储装置1a具备桥芯片BCa和多个存储芯片CP。在图12所示的例子中，半导体存储装置1a具备16个存储芯片CP。

桥芯片BCa电连接在外部端子组10与M个通道(在此作为一个例子为4个通道CH1、CH2、CH3、CH4)之间。外部端子组10经由通道CH0而与主机HA电连接。

16个存储芯片CP与第1实施方式同样地经由通道CH1、CH2、CH3、CH4而与桥芯片BCa连接。

通道CH0、CH1、CH2、CH3、CH4的结构与第1实施方式相同。

桥芯片BCa具备第1接口101、4个第2接口102以及控制器103a。控制器103a具备命令解码器111、分割结合电路112a、屏蔽电路113、寄存器114以及多路复用器(MUX)115。在寄存器114中设定有速度倍率设定值116。

分割结合电路112a将从主机HA接收到的数据分割为速度倍率设定值116表示的数量，对经由速度倍率设定值116表示的数量的NAND侧通道接收到的、速度倍率设定值116表示的数量的数据进行结合。并且，分割结合电路112a以与速度倍率设定值116相应的传送速率执行经由了主机侧通道的数据传送。由此，在第2实施方式中，桥芯片BCa也能够实现使用图2～图4说明过的数据传送。

此外，构成主机侧通道的信号线组中的传送数据信号DQ[7：0]的信号线是传送数据的信号线的一个例子。在主机侧通道中传送的读使能信号REn/RE和数据选通信号DQS/DQSn是对传送数据信号DQ[7：0]的信号线中的数据信号进行控制的控制信号的一个例子。构成主机侧通道的信号线组中的传送读使能信号REn/RE的信号线和传送数据选通信号DQS/DQSn的信号线的组是传送对传送数据信号DQ[7：0]的信号线中的数据传送进行控制的控制信号的信号线组的一个例子。命令锁存使能信号CLE、地址锁存使能信号ALE以及写使能信号Wen是对传送数据信号DQ[7：0]的信号线中的命令和地址的传送进行控制的控制信号的一个例子。构成主机侧通道的信号线组中的传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线以及传送写使能信号Wen的信号线的组是传送控制信号的信号线组的一个例子，该控制信号对传送数据信号DQ[7：0]的信号线中的命令和地址的传送进行控制。

图13是用于对第2实施方式的分割结合电路112a的数据的分割方法进行说明的示意性的图。在本图中，以速度倍率设定值116为“2”、通道CH1和通道CH3被选择为了数据传送的路径的情况为例来进行说明。

分割结合电路112a以空间分割方式将来自主机HA的数据分割为两个，以与NAND侧通道的传送的位宽度相同的位宽度输出分割而得到的各个数据。

在图13所示的例子中，分割结合电路112a对于从主机侧通道接收到的数据信号DQ[7：0]中的作为数据信号DQ[3：0]所接收到的数据D30、D31、D32的各个数据执行从4位向作为与NAND侧通道的总线宽度相等的位宽度的8位的位宽度变换。并且，分割结合电路112a以8位的位宽度输出数据D30、D31、D32的数据串。从分割结合电路112a输出的数据D30、D31、D32的数据串例如被作为数据信号DQ#1[7：0]在通道CH1中进行传送。

另外，分割结合电路112a对于从主机侧通道接收到的数据信号DQ[7：0]中的作为数据信号DQ[7：4]所接收到的数据D40、D41、D42，执行从4位向作为与NAND侧通道的总线宽度相同的位宽度的8位的位宽度变换。并且，分割结合电路112a以8位的位宽度输出数据D40、D41、D42的数据串。从分割结合电路112a输出的数据D40、D41、D42的数据串例如被作为数据信号DQ#3[7：0]在通道CH3中进行传送。

此外，分割结合电路112a以一个NAND侧通道的传送速率的2倍的传送速率接收来自主机HA的数据。分割结合电路112a以所输入的数据信号DQ[7：0]的传送频率的1/2的传送频率输出两个数据串的各个数据串。

这样，分割结合电路112a以空间分割方式将经由主机侧通道接收到的数据分割为两个。

此外，即使速度倍率设定值116为“3”以上，分割结合电路112也能够与上述同样地，以空间分割方式将从主机侧通道接收到的数据分割为速度倍率设定值116表示的数量。

例如，在速度倍率设定值116为“4”的情况下，分割结合电路112a以8位的位宽度输出经由主机侧通道接收到的数据信号DQ[7：0]中的数据信号DQ[1：0]的位串、数据信号DQ[3：2]的位串、数据信号DQ[5：4]的位串以及数据信号DQ[7：6]的位串的各个位串。

另外，例如在速度倍率设定值116为“3”的情况下，分割结合电路112a以8位的位宽度输出经由主机侧通道接收到的数据信号DQ[7：0]中的数据信号DQ[2：0]的位串、数据信号DQ[5：3]的位串以及数据信号DQ[7：6]的位串的各个位串。此外，速度倍率设定值116为“3”的情况下的经由主机侧通道接收到的数据信号DQ[7：0]的位宽度的分割比不限定于此。

这样，分割结合电路112a以空间分割方式将经由主机侧通道接收到的数据分割为多个。由此，能够将主机侧通道作为比主机侧通道的总线宽度小的总线宽度的N系统的通信线路来进行使用。

分割结合电路112a可以具备用于将经由主机侧通道接收到的数据分割为两个的部分电路、用于将经由主机侧通道接收到的数据分割为3个的部分电路以及用于将经由主机侧通道接收到的数据分割为4个的部分电路，以使得即使“2”、“3”以及“4”中的任一个被设定为速度倍率设定值116，也能够进行应对。

作为一个例子，在图14中表示分割结合电路112a所具备的用于将经由主机侧通道接收到的数据分割为两个的部分电路201a的结构的一个例子。根据本图所示的例子，部分电路201a具备1/2分频器DIV3、8个触发器FF11、FF12、FF13、FF14、FF15、FF16、FF17、FF18以及4个选择器SEL11、SEL12、SEL13、SEL14。

具有某频率的时钟信号被共用地输入到1/2分频器DIV3的时钟输入端子、触发器FF11的时钟输入端子、触发器FF12的时钟输入端子、触发器FF13的时钟输入端子以及触发器FF14的时钟输入端子。在图14的说明中，将该时钟信号记载为输入时钟。输入时钟既可以是基于从主机HA输入的选通脉冲信号(数据选通信号DQS或者读使能信号REn)来生成的，也可以在控制器103的内部生成的时钟信号。该输入时钟的频率设为R[GHz]。

1/2分频器DIV3输出对输入时钟信号进行1/2分频而得到的时钟信号。在图14的说明中，将1/2分频器DIV3输出的时钟信号记载为分频时钟。分频时钟被共用地输入到选择器SEL11的选择信号输入端子、选择器SEL12的选择信号输入端子、选择器SEL13的选择信号输入端子、选择器SEL14的选择信号输入端子、触发器FF15的时钟输入端子、触发器FF16的时钟输入端子、触发器FF17的时钟输入端子以及触发器FF18的时钟输入端子。

从主机侧通道以2R[Gbps]的传送速率接收到的数据信号DQ[7：0]中的数据信号DQ[3：0]被输入到触发器FF11的D输入端子。触发器FF11的Q输出端子与触发器FF12的D输入端子连接。由此，触发器FF12能够比触发器FF11延迟输入时钟信号的1个时钟量地取入触发器FF11所取入了的数据。

从主机侧通道以2R[Gbps]的传送速率接收到的数据信号DQ[7：0]中的数据信号DQ[7：4]被输入到触发器FF13的D输入端子。触发器FF13的Q输出端子与触发器FF14的D输入端子连接。由此，触发器FF14能够比触发器FF13延迟输入时钟信号的1个时钟量地取入触发器FF13所取入了的数据。

触发器FF11的Q输出端子进一步与选择器SEL11具备的两个输入端子中的一个连接。触发器FF12的Q输出端子与选择器SEL12具备的两个输入端子中的一个连接。触发器FF13的Q输出端子进一步与选择器SEL13具备的两个输入端子中的一个连接。触发器FF14的Q输出端子与选择器SEL14具备的两个输入端子中的一个连接。

选择器SEL11的输出端子与触发器FF15的D输入端子连接。触发器FF15的Q输出端子与选择器SEL11的两个输入端子中的另一个连接。

选择器SEL11在分频时钟表示“0”的情况下，输出从触发器FF11的Q输出端子输入的信号。选择器SEL11在分频时钟表示“1”的情况下，输出从触发器FF15的Q输出端子输入的信号。

选择器SEL12的输出端子与触发器FF16的D输入端子连接。触发器FF16的Q输出端子与选择器SEL12的两个输入端子中的另一个连接。

选择器SEL12在分频时钟表示“0”的情况下，输出从触发器FF16的Q输出端子输入的信号。选择器SEL12在分频时钟表示“1”的情况下，输出从触发器FF12的Q输出端子输入的信号。

选择器SEL13的输出端子与触发器FF17的D输入端子连接。触发器FF17的Q输出端子与选择器SEL13的两个输入端子中的另一个连接。

选择器SEL13在分频时钟表示“0”的情况下，输出从触发器FF13的Q输出端子输入的信号。选择器SEL13在分频时钟表示“1”的情况下，输出从触发器FF17的Q输出端子输入的信号。

选择器SEL14的输出端子与触发器FF18的D输入端子连接。触发器FF18的Q输出端子与选择器SEL14的两个输入端子中的另一个连接。

选择器SEL14在分频时钟表示“0”的情况下，输出从触发器FF18的Q输出端子输入的信号。选择器SEL14在分频时钟表示“1”的情况下，输出从触发器FF14的Q输出端子输入的信号。

部分电路201a通过如上述那样地构成，能够从触发器FF15的Q输出端子和触发器FF16的Q输出端子将从主机HA输入的数据信号DQ[7：0]中的作为数据信号DQ[3：0]所接收到的数据作为合计8位的位宽度的数据来以R[Gbps]的传送速率进行输出。从触发器FF15的Q输出端子和触发器FF16的Q输出端子输出的数据例如被作为数据信号DQ#1[7：0]发送至通道CH1。另外，部分电路201a能够从触发器FF17的Q输出端子和触发器FF18的Q输出端子将从主机HA输入的数据信号DQ[7：0]中的作为数据信号DQ[7：4]所接收到的数据作为合计8位的位宽度的数据来以R[Gbps]的传送速率进行输出。从触发器FF17的Q输出端子和触发器FF18的Q输出端子输出的数据例如被作为数据信号DQ#3[7：0]发送给通道CH3。

图15是用于对第2实施方式的分割结合电路112a的数据的结合方法进行说明的示意性的图。在本图中，也以速度倍率设定值116为“2”、通道CH1和通道CH3被选择为了数据传送的路径的情况为例来进行说明。

分割结合电路112a在位宽度方向上对经由通道CH1接收到的数据和经由通道CH1接收到的数据进行结合，输出结合而得到的数据。分割结合电路112a进行结合前的两个数据的位宽度的变换，以使得结合后的数据的位宽度与主机侧通道的传送的位宽度相等。

在图15所示的例子中，分割结合电路112a被输入从通道CH1作为数据信号DQ#1[7：0]接收到的数据D50、D51、D52的数据串和从通道CH3作为数据信号DQ#3[7：0]接收到的数据D60、D61、D62的数据串。在那样的情况下，分割结合电路112a将数据D50、D51、D52的数据串和数据D60、D61、D62的数据串各自的位宽度从8位变换为4位。并且，分割结合电路112a在位宽度方向上对数据D50、D51、D52的数据串和数据D60、D61、D62的数据串进行结合，作为被供给至主机侧通道的数据信号DQ[7：0]来进行输出。即，数据D50、D51、D52的数据串被作为数据信号DQ[7：0]中的数据信号[3：0]传送至主机HA，数据D60、D61、D62的数据串被作为数据信号DQ[7：0]中的数据信号[7：4]传送至主机HA。

此外，分割结合电路112a以一个NAND侧通道的传送速率的2倍的传送速率输出结合后的数据串。在该例子中，为了使结合后的数据串的传送速率为一个NAND侧通道的传送速率的2倍，分割结合电路112a以所输入的数据信号DQ#1[7：0]和数据信号DQ#3[7：0]的传送频率的2倍的传送频率输出结合后的数据串的传送频率。

这样，分割结合电路112a在位宽度方向上对从多个NAND侧通道并行地接收到的多个数据进行结合来进行输出。

此外，即使速度倍率设定值116为“3”以上，分割结合电路112a也能够与上述同样地，通过在位方向上对速度倍率设定值116表示的数量的数据进行结合，生成一个数据串。

分割结合电路112a能够按能设定为结合数量的值来个别地具有用于将多个数据结合为一个的部分电路。例如，为了即使“2”、“3”以及“4”中的任一个被设定为速度倍率设定值116、也能够进行应对，分割结合电路112a可以具备用于对分别经由不同的NAND侧通道接收到的两个数据进行结合的部分电路、用于对分别经由不同的NAND侧通道接收到的3个数据进行结合的部分电路以及用于对分别经由不同的NAND侧通道接收到的4个数据进行结合的部分电路。

作为一个例子，在图16中表示分割结合电路112a所具备的、用于对分别经由不同的NAND侧通道接收到的两个数据进行结合的部分电路202a的结构的一个例子。根据本图所示的例子，部分电路202a具备1/2分频器DIV4、触发器FF21、FF22、FF23、FF24、FF25、FF26以及选择器SEL21、22。

具有某频率的时钟信号被共用地输入到1/2分频器DIV4的时钟输入端子、触发器FF21的时钟输入端子以及触发器FF22的时钟输入端子。在图16的说明中，将该时钟信号记载为输入时钟。输入时钟既可以是基于从主机HA输入的选通脉冲信号(数据选通信号DQS或者读使能信号REn)生成的，也可以是在控制器103的内部生成的时钟信号。该输入时钟的频率设为R[GHz]。

1/2分频器DIV4输出对输入时钟信号进行1/2分频而得到的时钟信号。在图16的说明中，将1/2分频器DIV4输出的时钟信号记载为分频时钟。分频时钟被共用地输入到选择器SEL21的选择信号输入端子、触发器FF23的时钟输入端子、触发器FF24的时钟输入端子、触发器FF25的时钟输入端子以及触发器FF26的时钟输入端子。

从通道CH1以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#1[7：0]中的数据信号DQ#1[3：0]被输入到触发器FF23的D输入端子。触发器FF23的Q输出端子与选择器SEL21的两个输入端子中的一个连接。

从通道CH1以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#1[7：0]中的数据信号DQ#1[7：4]被输入到触发器FF24的D输入端子。触发器FF24的Q输出端子与选择器SEL21的两个输入端子中的另一个连接。

选择器SEL21在分频时钟表示“0”的情况下，输出从触发器FF23的Q输出端子输入的信号。选择器SEL21在分频时钟表示“1”的情况下，输出从触发器FF24的Q输出端子输入的信号。

选择器SEL21的输出端子与触发器FF21的D输入端子连接。由此，触发器FF21的Q输出端子能够以4位的位宽度且数据信号DQ#1[7：0]的传送频率的2倍的传送频率输出被作为数据信号DQ#1[7：0]输入的数据。

从通道CH3以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#3[7：0]中的数据信号DQ#3[3：0]被输入到触发器FF25的D输入端子。触发器FF25的Q输出端子与选择器SEL22的两个输入端子中的一个连接。

从通道CH3以R[Gpbs]的传送速率接收到的8位宽度的数据信号DQ#3[7：0]中的数据信号DQ#3[7：4]被输入到触发器FF26的D输入端子。触发器FF26的Q输出端子与选择器SEL22的两个输入端子中的另一个连接。

选择器SEL22在分频时钟表示“0”的情况下，输出从触发器FF25的Q输出端子输入的信号。选择器SEL22在分频时钟表示“1”的情况下，输出从触发器FF26的Q输出端子输入的信号。

选择器SEL26的输出端子与触发器FF22的D输入端子连接。由此，触发器FF22的Q输出端子能够以4位的位宽度且数据信号DQ#3[7：0]的传送频率的2倍的传送频率输出被作为数据信号DQ#3[7：0]输入的数据。

从触发器FF21的Q输出端子输出的数据被作为数据信号DQ[3：0]传送至主机HA。从触发器FF22的Q输出端子输出的数据被作为数据信号DQ[7：4]传送至主机HA。由此，部分电路202a能够将分别从不同的NAND侧通道以R[Gpbs]的传送速率接收到的两个数据结合为一个，以2R[Gpbs]的传送速率且主机侧通道的总线宽度输出结合而得到的一个数据。

图17是表示第2实施方式的存储系统SYSa的写动作中的各种信号的波形的时序图。此外，在本图中设为：速度倍率设定值116为“2”，与通道CH1连接的某存储芯片CP1和与通道CH3连接的某存储芯片CP3为写入对象。另外，本图所示的一系列动作在桥芯片BCa被维持为了非桥控制模式的状态下被加以执行。此外，省略了桥芯片使能信号BRG＿CEn的图示。

首先，主机HA在芯片使能信号CEn被激活化了的状态下发送数据输入命令(S401)。数据输入命令的构成与第1实施方式是同样的。

桥芯片BCa当接收数据输入命令时，将所接收到的数据输入命令并行地发送给写入对象的存储芯片CP1和存储芯片CP3(S402、S403)。

主机HA当数据输入命令的发送结束时，进行写数据的发送(S404)。在此，主机HA将发给存储芯片CP1的写数据#1作为数据信号DQ[3：0]进行发送，将发给存储芯片CP3的写数据#3作为数据信号DQ[7：4]进行发送。主机HA并行且同步地发送写数据#1和写数据#3。主机HA以NAND侧通道的数据信号DQ[7：0]的传送频率的2倍的传送频率发送数据信号DQ[7：0]。

当桥芯片BCa从主机HA接收写数据#1和写数据#3时，部分电路201a将写数据#1和写数据#3的各个写数据从4位宽度的数据变更为8位宽度的数据。桥芯片BCa将写数据#1作为数据信号DQ#1[7：0]来发送给读取对象的存储芯片CP1(S405)。另外，桥芯片BCa将写数据#3作为数据信号DQ#3[7：0]来发送给读取对象的另一存储芯片CP3(S406)。桥芯片BCa并行地执行S405和S406的动作。数据信号DQ#1[7：0]和数据信号DQ#3[7：0]各自的传送频率被设为数据信号DQ[7：0]的传送频率的1/2。

接着，主机HA发送对写入的开始进行指示的命令值C3(S407)。桥芯片BCa当接收命令值C3时，将所接收到的命令值C3并行地发送给写入对象的存储芯片CP1和存储芯片CP3(S408、S409)。读取的对象的存储芯片CP1和存储芯片CP3各自当接收命令值C3时，对自身具有的字线进行控制，写入先前接收到的写数据。

图18是表示第2实施方式的存储系统SYSa的读动作中的各种信号的波形的时序图。此外，在本图中设为：速度倍率设定值116为“2”，与通道CH1连接的某存储芯片CP1和与通道CH3连接的某存储芯片CP3为读取对象。另外，本图所示的一系列动作在桥芯片BCa被维持为了非桥控制模式的状态下被加以执行。此外，省略了桥芯片使能信号BRG＿CEn的图示。

首先，主机HA在芯片使能信号CEn被激活化了的状态下发送数据输出命令(S501)。数据输出命令的构成与第1实施方式是同样的。

桥芯片BCa当接收数据输出命令时，将所接收到的数据输出命令并行地发送给读取对象的存储芯片CP1和存储芯片CP3(S502、S503)。

接着，主机HA开始读使能信号REn/RE的触发(S504)。主机HA以在NAND侧通道中传送的读使能信号REn/RE的2倍的频率对读使能信号REn/RE进行触发。

桥芯片BCa当通道CH0的读使能信号REn/RE的触发开始时，开始通道CH1和通道CH3的读使能信号REn/RE的触发(S505、S506)。

读取对象的存储芯片CP1和存储芯片CP3各自当读使能信号REn/RE被触发时，开始读数据的输出(S507、S508)。读取对象的两个存储芯片CP在输出读数据时进行数据选通信号DQS/DQSn的触发。读对象的存储芯片CP1和存储芯片CP3各自以与自身接收到的读使能信号REn/RE的频率相等的频率对数据选通信号DQS/DQSn进行触发。

此外，将读对象的存储芯片CP1输出的读数据记载为读数据#1。将读对象的存储芯片CP3输出的读数据记载为读数据#3。

桥芯片BCa并行地接收读数据#1和读数据#3。于是，桥芯片BCa将读数据#1和读数据#3的各个读数据从8位宽度的数据变更为4位宽度的数据。并且，桥芯片BCa在位宽度方向上对读数据#1和读数据#3进行结合并发送给主机HA(S509)。即，桥芯片BCa将读数据#1作为数据信号DQ[3：0]，将读数据#3作为数据信号DQ[7：4]，并行地发送给主机HA。此外，桥芯片BCa以一个NAND侧通道中的数据传送的频率的2倍的频率向主机HA发送数据信号DQ[7：0]。

这样，根据第2实施方式，桥芯片BCa在以每个NAND侧通道的传送速率的N倍的传送速率经由主机侧通道接收到数据的情况下，按NAND侧通道的总线宽度的单位将该数据分割为比NAND侧通道的总线宽度小的位宽度的数据。由此，桥芯片BCa将经由主机侧通道接收到的数据分割为N个数据，将N个第2数据各自的位宽度变换为与每第2通道的总线宽度相等的位宽度，然后，经由N个NAND侧通道并行地向存储芯片CP的组发送N个第2数据。另外，桥芯片BCa在从N个NAND侧通道并行地接收到N个数据的情况下，将N个数据各自的位宽度变换为比主机侧通道的位宽度小的位宽度，然后，在位宽度方向上对该N个数据进行结合。并且，桥芯片BCa以每个NAND侧通道的传送速率的N倍的传送速率经由主机侧通道向主机HA发送结合而得到的数据。

由此，半导体存储装置1a能够以高传送速率输入输出数据。

另外，与前述的比较例相比，桥芯片BCa能够削减暂时性地保存传送数据的缓存的容量。

另外，与比较例不同，桥芯片BCa能够在写动作中，在从主机HA接收到的数据达到1页的大小之前开始数据的输出。

另外，根据第2实施方式，与第1实施方式同样地，桥芯片BCa构成为能够从主机HA设定N作为速度倍率设定值。

此外，桥芯片BCa也可以构成为能够在写动作和读动作中使数据传送的系统的数量不同。桥芯片BCa在以每个NAND侧通道的传送速率的N倍的传送速率经由主机侧通道接收到数据的情况下，按NAND侧通道的总线宽度的单位，将该数据分割为比NAND侧通道的总线宽度小的位宽度的数据。由此，桥芯片BCa将经由主机侧通道接收到的数据分割为N个数据，将N个第2数据各自的位宽度变换为与每第2通道的总线宽度相等的位宽度，然后，经由N个NAND侧通道并行地向存储芯片CP的组发送N个第2数据。另外，桥芯片BCa在从L(其中，L为2以上且M以下、与N不同的自然数)个NAND侧通道并行地接收到L个数据的情况下，将L个数据各自的位宽度变换为比主机侧通道的位宽度小的位宽度，然后，在位宽度方向上对该L个数据进行结合。并且，桥芯片BCa以每个NAND侧通道的传送速率的L倍的传送速率经由主机侧通道向主机HA发送结合而得到的数据。

第2实施方式涉及的存储系统SYSa的构成可以进行各种各样的变形。以下，对第2实施方式涉及的存储系统SYSa的构成的几个变形例进行说明。此外，在以下的变形例中，对与上述第2实施方式涉及的存储系统SYSa的构成的不同点进行说明，省略关于与上述第2实施方式涉及的存储系统SYSa的构成的相同点的说明。

(变形例1)

图19是表示第2实施方式的变形例1涉及的主机侧通道(即通道CH0)的构成的示意性的图。根据变形例1，主机侧通道按每个NAND侧通道而包括由传送芯片使能信号CEn的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线构成的组。将在第Z组中传送的芯片使能信号CEn、数据选通信号DQS/DQSn以及读使能信号REn/RE记载为芯片使能信号CEn#HZ、数据选通信号DQS/DQSn#HZ以及读使能信号REn/RE#HZ。此外，在此，Z为1～4的自然数。

数据选通信号DQS/DQSn和读使能信号REn/RE是对传送数据信号DQ的信号线中的数据传送进行控制的控制信号。通过包括传送数据选通信号DQS/DQSn的信号线和传送读使能信号REn/RE的信号线的组被复用，主机侧通道分别被作为比主机侧通道的总线宽度小的位宽度的多个系统的通信线路进行使用的情况下，能够非同步地执行分别经由了该多个系统的通信线路的数据传送。也即是，各系统中的数据传送既可以相互不同步，也可以在一个系统中执行一个方向的数据传送的同时，在其他系统中执行另一方向的数据传送。

主机侧通道具备的由传送芯片使能信号Cen的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线构成的组的数量也可以不一定与M个、即半导体存储装置1a具备的NAND侧通道的数量相等。例如，在将主机侧通道具备的包括传送芯片使能信号CEn的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线的组的数量记载为K个的情况下，K为2以上且M以下的数量即可。在K小于M的情况下，能够设定为N的值最大被设为K。也即是，主机侧通道能够最大被作为K系统的通信线路来进行使用。

在K与M相等的情况下，在主机侧通道中传送的M个芯片使能信号CEn各自可以被使用于NAND侧通道的选择。也即是，桥芯片BCa的命令解码器111能够基于从主机侧通道接收的芯片使能信号CEn，确定连接了命令、地址、数据等的传送对方的存储芯片CP的NAND侧通道。

在K小于M的情况下，命令解码器111通过使用了芯片使能信号CEn的方法以外的任一方法对NAND侧通道进行选择。命令解码器111也可以基于从主机HA接收的地址来选择NAND侧通道。在命令解码器111构成为了能够通过使用了芯片使能信号CEn的方法以外的方法选择NAND侧通道的情况下，主机侧通道具备的传送芯片使能信号CEn的信号线也可以不一定被复用。

在此，K设为与M相等，设为主机侧通道按各NAND侧通道而具备传送芯片使能信号Cen的信号线、且命令解码器111基于芯片使能信号Cen来选择NAND侧通道而进行说明。即，芯片使能信号CEn#HZ、数据选通信号DQS/DQSn#HZ以及读使能信号REn/RE#HZ设为与4个NAND侧通道中的通道CHZ关联。

在第2实施方式的变形例1中，桥芯片BCa也能够进行使用图2～图4说明过的数据传送。进一步，桥芯片BCa能够在N为“2”以上的情况下，通过分割结合电路112a，非同步地执行N系统的数据传送。

图20是用于对第2实施方式的变形例1涉及的分割结合电路112a的动作进行说明的示意性的图。在本图中，以速度倍率设定值116、即N的设定值为“2”、通道CH1和通道CH3被选择为了数据传送的路径的情况为例来进行说明。

在速度倍率设定值116为“2”的情况下，传送数据信号DQ[7：0]的信号线被作为2个系统的通信线路来使用。数据信号DQ[3：0]是在2个系统的通信线路的一个中传送的数据信号DQ，数据信号DQ[7：4]是在2个系统的通信线路的另一个中传送的数据信号DQ。

在图20所示的例子中，分割结合电路112a从主机侧通道接收数据D70、D71、D72的数据串来作为数据信号DQ[3：0]。另外，分割结合电路112a从通道CH3接收数据D80、D81、D82的数据串来作为数据信号DQ#3[7：0]。

分割结合电路112a将数据D70、D71、D72的数据串从4位变化为8位的位宽度，以接收时的传送频率的1/2倍的传送频率进行输出。通过分割结合电路112a输出的数据D70、D71、D72的数据串被作为数据信号DQ#1[7：0]发送至通道CH1。

分割结合电路112a将数据D80、D81、D82的数据串从8位宽度的数据变化为4位宽度的数据，以接收时的传送频率的2倍的传送频率进行输出。通过分割结合电路112a输出的数据D80、D81、D82的数据串被作为数据信号DQ[7：4]发送至主机侧通道。

此外，从主机侧通道向分割结合电路112a的数据D70、D71、D72的数据串的接收期间与从通道CH3向分割结合电路112a的数据D80、D81、D82的数据串的接收期间既可以重叠，也可以不重叠。在向分割结合电路112a的数据D70、D71、D72的数据串的接收期间与向分割结合电路112a的数据D80、D81、D82的数据串的接收期间重叠的情况下，分割结合电路112a能够同时执行数据D70、D71、D72的数据串的传送和数据D80、D81、D82的数据串的传送。

另外，主机侧通道中的数据D70、D71、D72的数据串的传送期间与主机侧通道中的数据D80、D81、D82的数据串的传送期间既可以重叠，也可以不重叠。

图21是表示第2实施方式的变形例1涉及的存储系统SYSa的动作时的各种信号的波形的时序图。在本图中，对速度倍率设定值116为“2”、对与通道CH1连接的某存储芯片CP1执行读动作、对与通道CH3连接的某存储芯片CP3执行写动作的例子进行说明。此外，本图所示的一系列动作在桥芯片BCa被维持为了非桥控制模式的状态下被加以执行。此外，省略了桥芯片使能信号BRG＿CEn的图示。

首先，主机HA在对芯片使能信号CEn#H1进行了激活化的状态下，发送数据输出命令(S601)。数据输出命令的构成与第1实施方式是同样的。

桥芯片BCa根据在接收数据输出命令时、芯片使能信号CEn#H1被激活化这一状况，对该数据输出命令是发给了与通道CH1连接的存储芯片CP1的命令进行识别。桥芯片BCa向读取对象的存储芯片CP1发送所接收到的数据输出命令(S602)。

主机HA在发送数据输出命令之后对芯片使能信号CEn#H3进行了激活化的状态下，发送数据输入命令(S603)。数据输入命令的构成与第1实施方式是同样的。

桥芯片BCa根据在接收数据输入命令时、芯片使能信号CEn#H3被激活化这一状况，对该数据输入命令是发给了与通道#3连接的存储芯片CP3的命令进行识别。桥芯片BCa向存储芯片CP3发送所接收到的数据输入命令(S604)。

主机HA当数据输入命令的发送结束时，在对芯片使能信号CEn#H3进行了激活化的状态下，进行写数据的发送(S605)。在此，主机HA将发给了存储芯片CP3的写数据作为数据信号DQ[7：4]进行发送。主机HA以NAND侧通道的数据信号DQ[7：0]的传送频率的2倍的传送频率发送数据信号DQ[7：4]。在发送写数据时，主机HA对数据选通信号DQS/DQSn#H3进行触发。

桥芯片BCa根据在接收写数据时、芯片使能信号CEn#H3被激活化这一状况，对该写数据是发给了与通道#3连接的存储芯片CP3的数据进行识别。桥芯片BCa将写数据从4位宽度的数据变更为8位宽度的数据，作为数据信号DQ#3[7：0]发送给目标的存储芯片CP3(S606)。数据信号DQ#3[7：0]的传送频率被设为数据信号DQ[7：4]的传送频率的1/2。

主机HA在发送写数据之后，在对芯片使能信号CEn#H3进行了激活化的状态下，发送对写入的开始进行指示的命令值C3(S607)。

桥芯片BCa根据在接收命令值C3时、芯片使能信号CEn#H3被激活化这一状况，对该命令值C3是发给了与通道#3连接的存储芯片CP3的命令进行识别。桥芯片BCa向存储芯片CP3发送所接收到的命令值C3(S608)。

接收到命令值C3的存储芯片CP3对自身具有的字线进行控制，写入先前接收到的写数据。

在S607之后，主机HA在对芯片使能信号CEn#H1进行了激活化的状态下，开始读使能信号REn/RE#H1的触发(S609)。主机HA以在NAND侧通道中传送的读使能信号REn/RE的2倍的频率，对读使能信号REn/RE#H1进行触发。

桥芯片BCa根据在读使能信号REn/RE#H1被触发时、芯片使能信号CEn#H1被激活化这一状况，对该读使能信号REn/RE#H1的触发是将与通道#1连接的存储芯片CP1作为了目标的触发进行识别。桥芯片BCa开始通道CH1的读使能信号REn/RE#1的触发(S610)。

读取对象的存储芯片CP1当读使能信号REn/RE#1被触发时，开始读数据的输出(S611)。读取对象的存储芯片CP1在输出读数据时，以与自身接收到的读使能信号REn/RE#1的频率相等的频率，进行数据选通信号DQS/DQSn#1的触发。

桥芯片BCa当接收读数据时，将该读数据从8位宽度的数据变更为4位宽度的数据，并发送给主机HA(S612)。在此，桥芯片BCa将读数据作为数据信号DQ[3：0]进行发送。桥芯片BCa以NAND侧通道的数据信号DQ[7：0]的传送频率的2倍的传送频率发送数据信号DQ[3：0]。在发送读数据时，桥芯片BCa对数据选通信号DQS/DQSn#H1进行触发。

这样，从图21可读取到：主机侧通道的传送数据信号DQ[7：0]的信号线被分割到2个系统，在各系统中非同步地执行数据传送。

此外，以上主要对速度倍率设定值116为“2”的情况下的动作进行了说明。即使是在速度倍率设定值116为“3”以上的自然数的情况下，在主机侧通道中，通过按系统而数据选通信号DQS/DQSn和读使能信号REn/RE被个别地进行控制，也能够非同步地执行各系统的数据传送。

这样，根据第2实施方式的变形例1，主机侧通道具备K个作为传送分别对数据传送进行控制的控制信号的信号线的、传送数据选通信号DQS/DQSn的信号线和传送读使能信号REn/RE的信号线的组。N比K小。桥芯片BCa构成为能够根据分别在K个组的N个组中传送的控制信号，非同步地执行经由了主机侧通道的比主机侧通道的总线宽度小的位宽度的N系统的数据传送。

(变形例2)

根据第2实施方式的变形例2，在传送命令锁存使能信号CLE的信号线、传送地址使能信号ALE的信号线以及传送写使能信号Wen的信号线被复用为K个，这一点与变形例1不同。

命令锁存使能信号CLE、地址锁存使能信号ALE以及写使能信号Wen是对传送数据信号DQ的信号线中的命令和地址的传送进行控制的控制信号。通过传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线以及传送写使能信号Wen的信号线的组被复用，在主机侧通道被作为比主机侧通道的总线宽度小的位宽度的多个系统的通信线路进行使用的情况下，能够非同步地执行经由了多个系统的各个通信线路的命令和地址的传送。也即是，各系统中的命令和地址的传送既可以相互不同步，也可以在一个系统和其他系统中传送不同的命令或者不同的地址。由此，能够在各系统中非同步地传送命令、地址以及数据。

以下，对第2实施方式的变形例2涉及的存储系统SYSa进行说明。在第2实施方式的变形例2涉及的存储系统SYSa的说明中，关于与第2实施方式的变形例1同样的构成简略地进行说明，或者省略说明。

图22是表示第2实施方式的变形例2涉及的主机侧通道(即通道CH0)的构成的示意性的图。根据变形例2，通道CH0按NAND侧通道而包括由传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址使能信号ALE的信号线、传送写使能信号Wen的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线构成的组。将在第Z组中传送的芯片使能信号CEn、命令锁存使能信号CLE、地址使能信号ALE、写使能信号WEn、数据选通信号DQS/DQSn以及读使能信号REn/RE记载为芯片使能信号CEn#HZ、命令锁存使能信号CLE#HZ、地址使能信号ALE#HZ、写使能信号WEn#HZ、数据选通信号DQS/DQSn#HZ以及读使能信号REn/RE#HZ。此外，在此，Z为1～4的自然数。

此外，在图22所示的例子中，M和K都为“4”而相互相等。在变形例2中，与变形例1同样地，K为2以上且M以下的自然数即可。另外，可以设定为N的值的最大值为K。另外，主机侧通道具备的传送芯片使能信号CEn的信号线也可以不一定被复用。

图23是表示第2实施方式的变形例2涉及的存储系统SYSa的动作时的各种信号的波形的时序图。在本图中，针对速度倍率设定值116为“2”、对与通道CH1连接的某存储芯片CP1执行读动作、对与通道CH3连接的某存储芯片CP3执行写动作的例子进行说明。此外，本图所示的一系列动作在桥芯片BCa被维持为了非桥控制模式的状态下被加以执行。此外，省略了桥芯片使能信号BRG＿CEn的图示。

首先，主机HA在对芯片使能信号CEn#H1进行了激活化的状态下，发送数据输出命令(S701)。在S701中，主机HA对于命令值C4、地址ADR以及命令值C5按该顺序作为数据信号DQ[3：0]来进行发送。在发送命令值C4、C5时，主机HA将命令锁存使能信号CLE#H1维持为激活状态(H电平)，并且，对写使能信号WEn#H1进行触发。在发送地址值ADR时，主机HA将地址锁存使能信号ALE#H1维持为激活状态(H电平)，并且，对写使能信号WEn#H1进行触发。

此外，在第1实施方式、第2实施方式以及第2实施方式的变形例1中，命令值C4、C5以及地址ADR被以8位宽度在通道CH0中进行传送。与此相对，在第2实施方式的变形例2中，命令值C4、C5以及地址ADR的传送的位宽度根据速度倍率设定值116而变小。根据图23所示的例子，速度倍率设定值116被设为“2”，因此，命令值C4、C5以及地址ADR被以第1实施方式、第2实施方式以及第2实施方式的变形例1的情况下的一半的位宽度在通道CH0中进行传送。由此，在通道CH0中传送命令值C4、C5以及地址ADR时，与第1实施方式、第2实施方式以及第2实施方式的变形例1的情况相比，命令锁存使能信号CLE和地址锁存使能信号ALE为激活状态(H电平)的期间变长，读使能信号REn/RE被触发成倍的次数。

桥芯片BCa当将数据输出命令作为数据信号DQ[3：0]来进行接收时，将数据输出命令从4位宽度变换为8位宽度。并且，桥芯片BCa将变换后的数据输出命令作为数据信号DQ#1[7：0]发送给读取对象的存储芯片CP1(S702)。

主机HA在发送数据输出命令之后开始读使能信号REn/RE#H1的触发(S703)。主机HA以在NAND侧通道中传送的读使能信号REn/RE的2倍的频率对读使能信号REn/RE#H1进行触发。

桥芯片BCa根据读使能信号REn/RE#H1被触发，开始通道CH1的读使能信号REn/RE#1的触发(S704)。

读取对象的存储芯片CP1当读使能信号REn/RE#1被触发时，开始读数据的输出(S705)。读取对象的存储芯片CP1在输出读数据时，以与自身接收到的读使能信号REn/RE#1的频率相等的频率，进行数据选通信号DQS/DQSn#1的触发。

桥芯片BCa当接收读数据时，将该读数据从8位宽度的数据变换为4位宽度的数据并发送给主机HA(S706)。在此，桥芯片BCa将读数据作为数据信号DQ[3：0]来进行。桥芯片BCa以NAND侧通道的数据信号DQ[7：0]的传送频率的2倍的传送频率发送数据信号DQ[3：0]。在发送读数据时，桥芯片BCa对数据选通信号DQS/DQSn#H1进行触发。

主机HA与S701并行地在对芯片使能信号CEn#H3进行了激活化的状态下发送数据输入命令(S707)。在S707中，主机HA对于命令值C1、C2以及地址ADR按该顺序作为数据信号DQ[7：4]来进行发送。在发送命令值C1、C2时，主机HA将命令锁存使能信号CLE#H3维持为激活状态(H电平)，并且，对写使能信号WEn#H3进行触发。在发送地址值ADR时，主机HA将地址锁存使能信号ALE#H3维持为激活状态(H电平)，并且，对写使能信号WEn#H3进行触发。关于数据输入命令的发送，也与数据输出命令同样地，与第1实施方式、第2实施方式以及第2实施方式的变形例1的情况相比，命令锁存使能信号CLE和地址锁存使能信号ALE为激活状态(H电平)的期间变长，读使能信号REn/RE被触发成倍的次数。

桥芯片BCa当将数据输入命令作为数据信号DQ[7：4]来进行接收时，将数据输入命令从4位宽度变换为8位宽度。并且，桥芯片BCa将变换后的数据输入命令作为数据信号DQ#3[7：0]发送给写入对象的存储芯片CP3(S708)。

主机HA当数据输入命令的发送结束时，在对芯片使能信号CEn#H3进行了激活化的状态下，进行写数据的发送(S709)。在此，主机HA将发给存储芯片CP3的写数据作为数据信号DQ[7：4]进行发送。主机HA以NAND侧通道的数据信号DQ[7：0]的传送频率的2倍的传送频率发送数据信号DQ[7：4]。在发送写数据时，主机HA对数据选通信号DQS/DQSn#H3进行触发。

桥芯片BCa当将写数据作为数据信号DQ[7：4]来进行接收时，将写数据的位宽度从4位宽度变换为8位宽度，将变换后的写数据作为数据信号DQ#3[7：0]发送给写入对象的存储芯片CP3(S710)。数据信号DQ#3[7：0]的传送频率被设为所输入的数据信号DQ[7：4]的传送频率的1/2。

主机HA在发送写数据之后，在对芯片使能信号CEn#H3进行了激活化的状态下，发送对写入的开始进行指示的命令值C3(S711)。在S711中，主机HA将命令值C3作为数据信号DQ[7：4]来进行发送。在发送命令值C3时，主机HA将命令锁存使能信号CLE#H3维持为激活状态(H电平)，并且，对写使能信号WEn#H3进行触发。

桥芯片BCa当将命令值C3作为数据信号DQ[7：4]来进行接收时，将命令值C3从4位宽度变换为8位宽度。并且，桥芯片BCa将变换后的命令值C3作为数据信号DQ#3[7：0]发送给写入对象的存储芯片CP3(S712)。

接收到命令值C3的存储芯片CP3对自身具有的字线进行控制，对先前接收到的写数据进行写入。

如根据图23可明确的那样，主机侧通道的传送数据信号DQ[7：0]的信号线被分割到2个系统，在该2个系统中相互独立且非同步地传送命令、地址、数据。

此外，以上主要对速度倍率设定值116为“2”的情况下的动作进行了说明。即使是在速度倍率设定值116为“3”以上的自然数的情况下，在主机侧通道中，通过按系统而命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、数据选通信号DQS/DQSn以及读使能信号REn/RE被个别地进行控制，也能够非同步地执行各系统的命令、地址以及数据的传送。

这样，根据第2实施方式的变形例2，主机侧通道具备K个组，该组包括传送命令锁存使能信号CLE、地址锁存使能信号ALE以及写使能信号Wen的三条信号线、传送数据选通信号DQS/DQSn和读使能信号REn/RE的两条信号线，命令锁存使能信号CLE是对命令和地址的传送进行控制的控制信号，数据选通信号DQS/DQSn是对数据传送进行控制的控制信号。N比K小。桥芯片BCa构成为能够根据在K个组中的N个组的各个组中传送的、对命令和地址的传送进行控制的控制信号和对数据传送进行控制的控制信号，非同步地执行经由了主机侧通道的比主机侧通道的总线宽度小的位宽度的N系统的数据传送。

(变形例3)

在第2实施方式的变形例1中，在主机侧通道中，命令和地址被以与主机侧通道的总线宽度相等的位宽度进行了传送。在第2实施方式的变形例1中，也与第2实施方式的变形例2同样地，命令和地址也可以分别被经由比主机侧通道各自的主机侧通道的总线宽度小的位宽度的N系统的通信线路进行传送。

其中，在第2实施方式的变形例1中，传送命令锁存使能信号CLE、地址锁存使能信号ALE以及写使能信号Wen的三条信号线在N系统中被共用地使用。由此，需要考虑在主机侧通道中设为了在2个以上的系统中要使命令和地址的发送期间重叠的情况下，无法在2个以上的系统中非同步地发送命令和地址。

(变形例4)

在第2实施方式和第2实施方式的各变形例中，命令和地址被作为数据信号DQ进行了传送。命令和地址也可以构成为在与传送数据信号DQ的信号线不同的信号线中进行传送。

(第3实施方式)

桥芯片与主机侧通道和M个NAND侧通道连接。并且，各通道由多条信号线构成。因此，与NAND侧通道的数量相应地，设置于桥芯片的端子的数量增加。

在第3实施方式中，几条信号线在M个NAND侧通道中被共用。由此，抑制桥芯片所具备的端子的数量。

图24是表示第3实施方式涉及的存储系统SYSb的构成的一个例子的示意性的图。

存储系统SYSb包括主机HA和半导体存储装置1b。半导体存储装置1b具备桥芯片BCb和多个存储芯片CP。在图24所示的例子中，半导体存储装置1b具备8个存储芯片CP。

桥芯片BCb电连接在外部端子组10与M个通道(在此作为一个例子为2个通道CH1、CH2)之间。外部端子组10经由通道CH0而电连接于主机HA。

8个存储芯片CP中的4个存储芯片CP1－1～CP1－4与通道CH1连接。8个存储芯片CP中的4个存储芯片CP2－1～CP2－4与通道CH2连接。

桥芯片BCb具备第1接口101b、2个第2接口102b以及控制器103b。

第1接口101b是对于主机HA进行经由了通道CH0的电信号的收发的PHY电路。

2个第2接口102b中的第2接口102b－1是对4个存储芯片CP1进行经由了通道CH1的电信号的收发的PHY电路。2个第2接口102b中的第2接口102b－2是对4个存储芯片CP2进行经由了通道CH2的电信号的收发的PHY电路。

控制器103b配置在第1接口101b与2个第2接口102b之间。控制器103b对第1接口101b与2个第2接口102b之间的信号的授受进行控制。

作为NAND侧通道的两个通道CH1、CH2各自包括传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线、传送就绪/忙信号R/Bn的信号线、传送具有预定的总线宽度(在此作为一个例子为8位宽度)的数据信号DQ[7：0]的信号线、传送数据选通信号DQS/DQSn的信号线以及传送读使能信号REn/RE的信号线。

在此，传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线以及传送就绪/忙信号R/Bn的信号线各自的一端与第2接口102b－1连接。传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线以及传送就绪/忙信号R/Bn的信号线各自的另一端分支为8条信号线，8个存储芯片CP之一个别地连接于8条信号线。由此，在通道CH1、CH2之间，传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线以及传送就绪/忙信号R/Bn的信号线被共用。

通过通道CH1、CH2如上述那样地构成，能够在桥芯片BCb中削减供传送芯片使能信号CEn的信号线、传送命令锁存使能信号CLE的信号线、传送地址锁存使能信号ALE的信号线、传送写使能信号Wen的信号线以及传送就绪/忙信号R/Bn的信号线各自进行连接的端子的数量。

此外，以上对半导体存储装置1b具备2个NAND侧通道、在该两个NAND侧通道共用几个信号线的例子进行了说明。即使是在半导体存储装置1b具备3个以上NAND侧通道的情况下，几个信号线也能够在至少2个NAND侧通道中被共用。

另外，在以上中特别地传送对命令和地址的传送进行控制的控制信号(命令锁存使能信号CLE、地址锁存使能信号ALE以及写使能信号WEn)的信号线在多个NAND侧通道中被进行了共用。在多个NAND侧通道中共用传送对命令和地址的传送进行控制的控制信号的信号线的结构也可以应用于第1实施方式和第2实施方式中的任何实施方式。

这样，根据第3实施方式，传送对命令和地址的传送进行控制的控制信号(命令锁存使能信号CLE、地址锁存使能信号ALE以及写使能信号WEn)的信号线被在至少2个NAND侧通道中进行共用。

由此，能够抑制设置于桥芯片BCb的端子的数量。

以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (11)

1.一种半导体存储装置，具备第2芯片和多个第1芯片，

所述第2芯片，

能够经由第1通道与主机连接，经由M个第2通道与所述多个第1芯片连接，其中，M为2以上的自然数，

在以每一个第2通道的传送速率的N倍的传送速率经由所述第1通道接收到第1数据的情况下，通过将所述第1数据以所述第1通道的总线宽度为单位分为N个来将所述第1数据分割为N个第2数据，经由所述M个第2通道中的N个第2通道并行地向所述多个第1芯片中的与所述N个第2通道对应的N个第1芯片发送所述N个第2数据，其中，N为2以上且M以下的自然数，

在从所述M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，通过以所述第1通道的总线宽度为单位对所述L个第3数据进行结合来生成一个第4数据，并以每一个第2通道的传送速率的L倍的传送速率经由所述第1通道进行发送，其中，L为2以上且M以下的自然数。

2.根据权利要求1所述的半导体存储装置，

所述第2芯片从所述主机接收所述N的设定值。

3.一种半导体存储装置，具备第2芯片和多个第1芯片，

所述第2芯片，

能够经由第1通道与主机连接，经由M个第2通道与所述多个第1芯片连接，其中，M为2以上的自然数，

在以每一个第2通道的传送速率的N倍的传送速率经由所述第1通道接收到第1数据的情况下，通过按所述第1通道的总线宽度的单位将所述第1数据分割为比所述第1通道的总线宽度小的位宽度的数据来将所述第1数据分割为N个第2数据，将所述N个第2数据各自的位宽度变换为与每个第2通道的总线宽度相等的位宽度，然后，经由所述M个第2通道中的N个第2通道并行地向所述多个第1芯片中的与所述N个第2通道对应的N个第1芯片发送所述N个第2数据，其中，N为2以上且M以下的自然数，

在从所述M个第2通道中的L个第2通道并行地接收到L个第3数据的情况下，将所述L个第3数据各自的位宽度变换为比所述第1通道的位宽度小的位宽度，然后，以每个第2通道的传送速率的L倍的传送速率经由所述第1通道发送第4数据，所述第4数据是在位宽度方向上结合所述L个第3数据而得到的数据，其中，L为2以上且M以下的自然数。

4.根据权利要求3所述的半导体存储装置，

所述第2芯片从所述主机接收所述N的设定值。

5.根据权利要求3所述的半导体存储装置，

所述第1通道包括传送数据的第1信号线和分别个别地传送对所述第1信号线中的数据传送进行控制的第1控制信号的K个第2信号线组，其中，K为2以上且M以下的自然数，

所述N和所述L能够设定为所述K以下的值，

所述第1通道的总线宽度为所述第1信号线的总线宽度，

所述第2芯片构成为能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的数据传送。

6.根据权利要求4所述的半导体存储装置，

所述第1通道包括传送数据的第1信号线和分别个别地传送对所述第1信号线中的数据传送进行控制的第1控制信号的K个第2信号线组，其中，K为2以上且M以下的自然数，

所述N和所述L能够设定为所述K以下的值，

所述第1通道的总线宽度为所述第1信号线的总线宽度，

所述第2芯片构成为能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的数据传送。

7.根据权利要求3所述的半导体存储装置，

所述第1通道包括传送数据、命令以及地址的第1信号线、分别个别地传送对所述第1信号线中的数据传送进行控制的第1控制信号的K个第2信号线组、以及分别个别地传送对所述第1信号线中的命令和地址的传送进行控制的第2控制信号的所述K个第3信号线组，其中，K为2以上且M以下的自然数，

所述N和所述L能够设定为所述K以下的值，

所述第1通道的总线宽度为所述第1信号线的总线宽度，

所述第2芯片构成为：

能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的数据传送，并且

能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号和分别在所述K个第3信号线组中的N个或者L个第3信号线组中传送的所述第2控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的命令、地址以及数据的传送。

8.根据权利要求4所述的半导体存储装置，

所述第1通道包括传送数据、命令以及地址的第1信号线、分别个别地传送对所述第1信号线中的数据传送进行控制的第1控制信号的K个第2信号线组、以及分别个别地传送对所述第1信号线中的命令和地址的传送进行控制的第2控制信号的所述K个第3信号线组，其中，K为2以上且M以下的自然数，

所述N和所述L能够设定为所述K以下的值，

所述第1通道的总线宽度为所述第1信号线的总线宽度，

所述第2芯片构成为：

能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的数据传送，并且，

能够根据分别在所述K个第2信号线组中的N个或者L个第2信号线组中传送的所述第1控制信号和分别在所述K个第3信号线组中的N个或者L个第3信号线组中传送的所述第2控制信号，非同步地执行比所述第1信号线的总线宽度小的位宽度的N系统或者L系统的命令、地址以及数据的传送。

9.根据权利要求1所述的半导体存储装置，

所述M个第2通道中的各个具备传送数据的第1信号线和传送对所述第1信号线中的数据传送进行控制的第1控制信号的第2信号线组，

所述M个第2通道中的至少两个第2通道共用所述第2信号线组。

10.根据权利要求3所述的半导体存储装置，

所述M个第2通道中的各个具备传送数据的第1信号线和传送对所述第1信号线中的数据传送进行控制的第1控制信号的第2信号线组，

所述M个第2通道中的至少两个第2通道共用所述第2信号线组。

11.一种存储系统，具备：

权利要求1～10中任一项所述的半导体存储装置；和

所述主机。

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