CN114265548B - 半导体装置以及芯片控制方法 - Google Patents

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Abstract

一个实施方式提供一种提高主机与多个存储器芯片之间的数据传输的效率的半导体装置、以及提高主机与多个存储器芯片之间的数据传输的效率的芯片控制方法。根据一个实施方式，半导体装置具备第一芯片和第二芯片。第一芯片与被从主机输入第一信号及第二信号的端子组电连接。第二芯片与第一芯片电连接。第一芯片构成为，能够以将第一信号传输至第二芯片的第一模式、以及不将第一信号传输至第二芯片地执行与第一信号相应的动作的第二模式进行动作。第一芯片构成为，根据第二信号执行第一模式与第二模式之间的切换。

Description

半导体装置以及芯片控制方法
相关申请
本申请享受以日本专利申请2020－155799号(申请日：2020年9月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体装置以及芯片控制方法。
背景技术
存在有在连接于主机的外部端子与多个存储器芯片之间配置有桥接芯片的半导体装置。在该半导体装置中，经由桥接芯片进行从主机向多个存储器芯片的访问。期望提高主机与多个存储器芯片之间的数据传输的效率。
发明内容
一个实施方式提供一种提高主机与多个存储器芯片之间的数据传输的效率的半导体装置、以及提高主机与多个存储器芯片之间的数据传输的效率的芯片控制方法。
根据一个实施方式，半导体装置具备第一芯片、第二芯片。第一芯片与被从主机输入第一信号及第二信号的端子组电连接。第二芯片与第一芯片电连接。第一芯片构成为，能够以将第一信号传输至第二芯片的第一模式、以及不将第一信号传输至第二芯片地执行与第一信号相应的动作的第二模式进行动作。第一芯片构成为，根据第二信号执行第一模式与第二模式之间的切换。
附图说明
图1是表示应用第一实施方式的半导体装置的存储系统的构成的一个例子的示意图。
图2是表示第一实施方式的半导体装置的构成的一个例子的示意图。
图3是用于对主机向桥接芯片发送发往存储器芯片的指令时的第一实施方式的半导体装置的动作进行说明的时序图。
图4是用于对主机发送发往桥接芯片的指令时的第一实施方式的半导体装置的动作进行说明的时序图。
图5是用于对主机发送发往桥接芯片的指令时的变形例1的半导体装置的动作进行说明的时序图。
图6是表示第二实施方式的半导体装置的构成的一个例子的示意图。
图7是用于对第二实施方式的半导体装置的动作进行说明的时序图。
图8是表示第二实施方式的S406的动作的详细情况的流程图。
图9是用于对变形例2的半导体装置的动作进行说明的时序图。
图10是表示第三实施方式的半导体装置的构成的一个例子的示意图。
图11是用于对从存储器芯片经由桥接芯片向主机传输数据时的第三实施方式的半导体装置的动作进行说明的时序图。
图12是表示第三实施方式的桥接芯片通知进展信息的动作(S705的动作)的详细情况的流程图。
图13是表示第四实施方式的半导体装置的构成的一个例子的示意图。
图14是表示第四实施方式的R/Bn管理电路的详细的构成的一个例子的示意图。
图15是表示第四实施方式的半导体装置将R/Bn信息向主机供给的动作的流程图。
图16是表示第五实施方式的半导体装置的构成的一个例子的示意图。
图17是表示第五实施方式的多读取指令的构成的一个例子的示意图。
图18是用于对第五实施方式的多个读取指令对的生成的动作进行说明的流程图。
图19是表示第五实施方式的读取指令对的指令序列的一个例子的示意图。
图20是用于对第五实施方式的读取指令对的发送定时的一个例子进行说明的时序图。
图21是表示第六实施方式的半导体装置的构成的一个例子的示意图。
图22是表示第六实施方式的地址表的数据构造的一个例子的图。
图23是用于对第六实施方式的地址表的写入方法进行说明的时序图。
图24是用于对第六实施方式的多个读取指令对的生成的动作进行说明的流程图。
附图标记说明
1、1a、1b、1c、1d、1e半导体装置，HA主机，CP存储器芯片，SYS存储系统，BC、BCa、BCb、BCc、BCd、BCe桥接芯片，10外部端子组，101、101a、101b、101c、101d、101e控制器，102缓冲存储器，103信道接口，111指令解码器，112屏蔽电路，113寄存器，114、114b RE/REn产生电路，115R/Bn管理电路，118、118e指令产生电路，121尺寸信息，122进展信息，123R/Bn信息，124地址表，201存储器单元阵列，202周边电路，203页缓冲器。
具体实施方式
以下，参照所附附图，对实施方式的半导体装置以及芯片控制方法进行详细说明。另外，本发明并不限定于这些实施方式。
(第一实施方式)
实施方式的半导体装置具备能够供主机连接的外部端子、以及作为第一芯片的桥接芯片和作为第二芯片的存储器芯片。存储器芯片经由桥接芯片而与外部端子连接。在半导体装置的外部端子上经由有线通信线路而连接有主机。在该半导体装置中，从主机经由有线通信线路访问多个存储器芯片通过桥接芯片而进行。各存储器芯片例如是NAND型闪存等非易失性存储器的存储器芯片。
在半导体装置中，为了提高安装密度，所搭载的存储器芯片数不断增多。例如，通过层叠多个存储器芯片来提高安装密度。此时，为了减小给与各存储器芯片的连接施加的负载并实现高速化，有时采用将被称作FBI(Frequency Boosting Interface，频率提升接口)芯片的桥接芯片与外部端子连接，并由多个信道连接桥接芯片与多个存储器芯片间的构成。各信道能够连接多个存储器芯片。
在从主机经由桥接芯片访问存储器芯片时，与没有桥接时相比，要求进一步提高传输性能。但是，若直接使用数据通信标准的协议，则无法实现该要求。作为针对该要求的一个解决对策，考虑准备用于控制桥接芯片的动作的特定指令。
在主机与半导体装置的数据通信的标准中，并非对所有指令值定义有实际的动作。供应商能够将未定义动作的指令值分配给任意的控制，被称作供应商特定(vendor-specific)。能够将这种指令值分配给控制桥接芯片的动作的指令。
然而，供应商特定的指令值能够用于各种用途，因此几乎未残留能够分配给桥接芯片的控制的指令值。
在不使用供应商特定的指令值的情况下，考虑通过使用状态读取指令或置位/获取特征指令等根据标准而准备的寄存器访问用的现有的指令，来将信息写入设于桥接芯片的动作控制用的寄存器、或者参照寄存器内的信息。
然而，这种现有的指令不仅由桥接芯片接收，还通过桥接芯片传输至存储器芯片。当接收到该寄存器访问用的指令时，即使该指令不是发往自身的指令，存储器芯片有时也执行由标准确定的某些处理。而且，即使桥接芯片结束了与寄存器访问用的指令对应的处理，在存储器芯片中执行由标准确定的处理时，有时也比桥接芯片中的处理花费更长的时间。在这样的情况下，主机必须等待下一个指令的发送，直到完成存储器芯片中的处理为止。产生这种无用的等待时间的结果是，主机与多个存储器芯片之间的数据传输的速度降低。
在第一实施方式中，桥接芯片构成为，能够从主机接收特定的(specific)信号。而且，当接收到特定的信号时，桥接芯片将后续接收的信号(包含指令)解释为发往自身的信号。另外，桥接芯片不将在特定的信号之后接收的信号传输给任何存储器芯片。由此，存储器芯片不开始由发往桥接芯片的信号引起的处理。由此，防止存储器芯片根据发往桥接芯片的信号而意外地执行处理。
下述，对第一实施方式的半导体装置进行说明。另外，第一实施方式能够与后述的第二～第六实施方式以及它们的变形例中的任一个并用。
图1是表示应用第一实施方式的半导体装置1的存储系统SYS的构成的一个例子的示意图。
存储系统SYS包含主机HA以及半导体装置1。半导体装置1具备桥接芯片BC以及多个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4。半导体装置1能够作为分别层叠有存储器芯片CP1－1～CP1－4以及存储器芯片CP2－1～CP2－4的MCP(Multi Chip Package，多芯片封装)而安装。在半导体装置1作为MCP安装的情况下，在半导体装置1中，桥接芯片BC以及多个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4的周围也可以用模塑树脂密封。在图1中，例示了四个存储器芯片CP1－1～CP1－4经由信道CH1连接于桥接芯片BC、四个存储器芯片CP2－1～CP2－4经由信道CH2与桥接芯片BC连接的构成。即，半导体装置1可以构成为包含多个(这里为8个)存储器芯片CP1－1～CP1－4、CP2－1～CP2－4的多存储器芯片模块。各存储器芯片CP1－1～CP1－4、CP2－1～CP2－4例如是NAND型闪存等非易失性存储器的存储器芯片。
主机HA可以是控制器等器件，也可以是配备于计算机或者便携终端等电子设备并控制半导体装置1的处理器。半导体装置1能够经由有线通信线路(例如，串行总线等)CH0与主机HA连接。半导体装置1与主机HA经由基于规定的标准构成的有线通信线路CH0连接。在各存储器芯片CP1－1～CP1－4、CP2－1～CP2－4为NAND型闪存的情况下，规定的标准例如是切换(toggle)DDR标准。例如，有线通信线路CH0作为切换(toggle)DDR接口而发挥功能。
桥接芯片BC电连接于外部端子组10与多个(这里为两个)信道CH1、CH2之间。外部端子组10能够经由有线通信线路CH0与主机HA电连接。多个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4经由多个信道CH1、CH2与桥接芯片BC连接。存储器芯片CP1－1～CP1－4与基于规定的标准构成的信道CH1连接。存储器芯片CP2－1～CP2－4与基于规定的标准构成的信道CH2连接。在各存储器芯片1－1～CP1－4、CP2－1～CP2－4为NAND型闪存的情况下，规定的标准例如是切换(toggle)DDR标准。
图2是表示第一实施方式的半导体装置1的构成的一个例子的示意图。另外，在本图中，为了简化图示，图示了表示存储器芯片CP1－1～CP1－4的一个存储器芯片CP1、以及表示存储器芯片CP2－1～CP2－4的一个存储器芯片CP2。另外，以后，存在将存储器芯片CP1－1～CP1－4、CP2－1～CP2－4统称为存储器芯片CP的情况。
信道CH0包括：传输作为特定信号的桥接芯片使能信号BRG＿CEn的信号线；传输芯片使能信号CEn的信号线；传输指令锁存信号CLE的信号线；传输地址锁存信号ALE的信号线；传输写入使能信号WEn的信号线；传输读取使能信号RE/REn的信号线；传输数据选通(data strobe)信号DQS/DQSn的信号线；传输数据信号DQ[7：0]的信号线；以及传输就绪/忙碌信号R/Bn的信号线。外部端子组10按构成信道CH0的每个信号线而具备端子，通过该端子接收信号线。另外，在表示信号的附图标记的末尾记载的“n”表示以负逻辑进行动作的信号。各信号是以负逻辑进行动作还是以正逻辑进行动作能够任意地设计。另外，关于就绪/忙碌信号R/Bn，这里作为一个例子，设H电平表示就绪状态、L电平表示忙碌状态。
芯片使能信号CEn是用于使成为访问对象的存储器芯片CP为使能状态的信号。数据选通信号DQS/DQSn是指示将以数据信号DQ[7：0]发送的数据获取至对象装置的信号。数据选通信号DQS/DQSn是由数据选通信号DQS与数据选通信号DQSn构成的差动信号。指令锁存使能信号CLE是表示数据信号DQ[7：0]为指令的信号。地址锁存使能信号ALE是表示数据信号DQ[7：0]为地址的信号。写入使能信号WEn是指示对象装置获取以数据信号DQ[7：0]发送的指令或者地址的信号。读取使能信号RE/REn是指示对象装置输出数据信号DQ[7：0]的信号。读取使能信号RE/REn是由读取使能信号RE以及读取使能信号REn构成的差动信号。接收到读取使能信号RE/REn的对象装置通过使该读取使能信号RE/REn延迟，能够生成数据选通信号DQS/DQSn。就绪/忙碌信号R/Bn是表示是等待指令的接收的状态即就绪状态(R)、还是即使接收到指令也无法执行的状态即忙碌状态(Bn)的信号。这里作为一个例子，信道CH0包括：传输与信道CH1相关的就绪/忙碌信号R/Bn即就绪/忙碌信号R/Bn＿1的信号线；以及传输与信道CH2相关的就绪/忙碌信号R/Bn即就绪/忙碌信号R/Bn＿2的信号线。另外，传输信道CH0所包含的就绪/忙碌信号R/Bn的信号线的构成并不限定于上述的例子。例如，对于就绪/忙碌信号R/Bn，信道CH0也可以具备用于传输一个由与信道CH1相关的就绪/忙碌信号R/Bn和与信道CH1相关的就绪/忙碌信号R/Bn通过线连接等而生成的就绪/忙碌信号R/Bn的一个信号线。
桥接芯片使能信号BRG＿Cen是在发送用于控制桥接芯片BC的指令时被激活的信号。桥接芯片BC在桥接芯片使能信号BRG＿CEn处于激活状态的期间，将在该期间接收到的信息(指令、或者伴随着指令的数据等)解释为发往自身的信息。而且，在桥接芯片使能信号BRG＿CEn处于激活状态的期间，不将从主机HA接收到的信号传输给任一个存储器芯片CP。在桥接芯片使能信号BRG＿CEn处于非激活状态的期间，将从主机HA接收到的信息传输至访问对象的存储器芯片CP。
之后，从主机HA接收到的信号向存储器芯片CP的传输被切断，桥接芯片BC将从主机HA接收到的信号解释为针对桥接芯片BC的信号的期间标记为桥接控制期间。桥接控制期间以外的期间(标记为非桥接控制期间)的桥接芯片BC的动作模式、即桥接芯片BC将从主机HA接收到的信号向存储器芯片CP传输的动作模式为第一模式的一个例子。桥接控制期间的动作模式、即桥接芯片BC不将从主机HA接收到的信号向存储器芯片CP传输而执行的动作模式为第二模式的一个例子。
信道CH1、CH2能够分别收发在主机HA和桥接芯片BC之间收发的信号组中的与除了桥接芯片使能信号BRG＿CEn之外的信号组相同种类的信号组。即，信道CH1、CH2分别具备：传输芯片使能信号CEn的信号线；传输指令锁存信号CLE的信号线；传输地址锁存信号ALE的信号线；传输写入使能信号WEn的信号线；传输读取使能信号RE/REn的信号线；传输数据选通信号DQS/DQSn的信号线；传输数据信号DQ[7：0]的信号线组；以及传输就绪/忙碌信号R/Bn的信号线。
存储器芯片CP1－1～CP1－4共同连接于信道CH1。另外，存储器芯片CP2－1～CP2－4共同连接于信道CH2。另外，构成信道CH1、CH2的信号线中的一部分也可以不共同连接于多个存储器芯片。例如，存储器芯片CP1－1～CP1－4、CP2－1～CP2－4也可以分别通过传输芯片使能信号CEn的信号线而与控制器101一对一地连接。
桥接芯片BC具备控制器101、缓冲存储器102、以及信道接口电路103。
缓冲存储器102是暂时储存(缓冲)主机HA与存储器芯片CP之间的传输数据的存储器。缓冲存储器102可以由DRAM(Dynamic Random Access Memory，动态随机访问存储器)构成，也可以由SRAM(Static Random Access Memory，静态随机访问存储器)构成。另外，构成缓冲存储器102的存储器的类型并不限定于这些。
信道接口103经由信道CH1、CH2进行与存储器芯片CP之间的信息的通信。信道接口103将从控制器101供给的指令、地址、或者数据等经由信道CH1、CH2向存储器芯片CP传输、或者将从存储器芯片CP供给的数据等储存于缓冲存储器102或供给至控制器101。
例如，信道接口103能够将输入到外部端子组10的芯片使能信号CEn、指令锁存信号CLE、地址锁存信号ALE、写入使能信号WEn以及数据信号DQ[7：0]经由信道CH1、CH2供给至存储器芯片CP。
另外，在使存储器芯片CP输出数据时，信道接口103经由信道将读取使能信号RE/REn供给至数据输出源的存储器芯片CP。而且，信道接口103能够在基于数据选通信号DQS/DQSn的定时获取由数据输出源的存储器芯片CP作为数据信号DQ[7：0]而输出的数据，该数据选通信号DQS/DQSn由数据输出源的存储器芯片CP基于读取使能信号RE/REn而生成。
信道接口103获取的数据被储存在缓冲存储器102。然后，在与来自主机HA的读取使能信号RE/REn对应的定时，从缓冲存储器102作为数据信号DQ[7：0]向主机HA输出。此时，控制器101根据来自主机HA的读取使能信号RE/REn产生数据选通信号DQS/DQSn，并供给至主机HA。
控制器101配置于外部端子组10与信道接口103之间。控制器101使用缓冲存储器102控制外部端子组10与信道接口103之间的信息的收发。
控制器101具有指令解码器111、屏蔽电路112、以及寄存器113。
指令解码器111分析从主机HA经由外部端子组10接收的指令。指令解码器111能够根据分析结果发出对存储器芯片CP的指令。
屏蔽电路112是能够根据桥接芯片使能信号BRG＿CEn切断向存储器芯片CP的信号供给的电路。在桥接芯片使能信号BRG＿CEn处于激活状态的期间、即桥接控制期间，屏蔽电路112切断向存储器芯片CP的信号供给。在桥接芯片使能信号BRG＿CEn处于非激活状态的期间、即非桥接控制期间，屏蔽电路112使向存储器芯片CP的信号通过。屏蔽电路112例如由与(and)电路构成。另外，屏蔽电路112的构成并不限定于此。即，屏蔽电路112基于桥接芯片使能信号BRG＿CEn，实现第一模式与第二模式之间的切换。
寄存器113是写入用于对桥接芯片BC的动作进行控制的各种信息(标记为动作控制信息)的存储器。
动作控制信息并不限定于特定的信息。例如，动作控制信息也可以是用于桥接芯片BC的控制的设定信息。设定信息从主机HA发送而来，并储存于桥接芯片BC。控制器101执行遵循设定信息的动作。设定信息例如是传输数据的尺寸信息。关于传输数据的尺寸信息，在第二实施方式中进行说明。设定信息也可以是表示输出对象的数据的位置的地址值的列表。关于对输出对象的数据的位置进行表示的地址值的列表，在第六实施方式中进行说明。
动作控制信息也可以是桥接芯片BC的状态信息。当由主机HA指示的动作(例如，读取等)进行到规定的点时，桥接芯片BC将表示该意思的进展信息写入寄存器113而作为状态信息。主机HA通过参照寄存器113内的状态信息，能够掌握所指示的动作的进展状况，从而判断向多个存储器芯片CP指示下一个动作的定时。关于进展信息的例子，在第三实施方式中进行说明。
主机HA在向寄存器113写入动作控制信息的情况下，能够使用针对存储器芯片的现有的寄存器写入用的指令、例如置位特征指令。另外，主机HA在读取寄存器113内的动作控制信息的情况下，能够使用针对存储器芯片的现有的寄存器读取用的指令、例如获取特征指令。主机HA在读取寄存器113内的状态信息的情况下，也可以使用用于从存储器芯片读取状态信息的现有的指令、例如状态读取指令。
主机HA在访问寄存器113时，预先使桥接芯片使能信号BRG＿CEn成为激活状态。由此，用于访问寄存器113的指令均不被供给至存储器芯片CP。
各存储器芯片CP具备存储器单元阵列201、周边电路202、以及页缓冲器203。
存储器单元阵列201具备多个块。各块是非易失性的存储器单元晶体管的集合体。各存储器单元晶体管与行以及列建立对应，能够存储数据。储存于一个块的全部数据能够被一并擦除。
在进行针对存储器单元阵列201的读取动作或者写入动作时，一并选择共用行的存储器单元晶体管的组，对所选择的存储器单元晶体管的组一并执行读取动作以及写入动作。针对存储器单元阵列201的读取动作以及写入动作的最小单位被称作页。在各存储器单元晶体管能够储存1位的数据的情况下，共用行的存储器单元晶体管的组具有1页量的存储容量。在各存储器单元晶体管能够储存2位以上的数据的情况下，共用行的存储器单元晶体管的组具有2页以上的量的存储容量。
存储器单元阵列201经由页缓冲器203与周边电路202连接。
周边电路202包括行解码器、列解码器、读出放大器、定序器、指令寄存器、地址寄存器、状态寄存器、特征寄存器等。周边电路202配置于存储器单元阵列201的周边，并与信道电连接。周边电路202根据经由信道从桥接芯片BC接收的指令，利用页缓冲器203，控制存储器单元阵列201对各存储器单元的访问动作(例如，读取动作、写入动作)。
页缓冲器203是用于信道与存储器单元阵列201之间的数据传输的缓冲存储器。周边电路202根据从桥接芯片BC接收的数据读取指令，从存储器单元阵列201读取数据并暂时储存于页缓冲器203。因此，页缓冲器203具有针对存储器单元阵列201的读取动作的最小单位、即1页量的存储容量。另外，从存储器单元阵列201读取数据并储存于页缓冲器203的动作被称作读出动作。
周边电路202根据从桥接芯片BC接收的数据输出指令，将储存于页缓冲器203的数据供给至桥接芯片BC。
接着，对第一实施方式的半导体装置1的动作进行说明。
图3是用于对主机HA向桥接芯片BC发送发往存储器芯片CP的指令时的第一实施方式的半导体装置1的动作进行说明的时序图。这里，作为发往存储器芯片CP的指令的一个例子，列举置位特征指令。另外，目的地为与信道CH1连接的某个存储器芯片CP1。
主机HA在发送发往存储器芯片CP的指令(换言之，为不是发往桥接芯片BC的指令的指令)时，将桥接芯片使能信号BRG＿CEn维持为非激活状态(H电平)。在图3所示的例子中，由于置位特征指令的目的地为存储器芯片CP1，因此主机HA将桥接芯片使能信号BRG＿CEn维持为非激活状态(H电平)。
然后，主机HA使信道CH0的芯片使能信号CE转移至激活状态(L电平)(S101)。
之后，主机HA发送置位特征指令(S102)。具体而言，主机HA依次发送表示置位特征指令的指令值C1、表示访问目的地的位置的地址值ADD100、以及写入对象的数据D100。在发送指令值C1时，主机HA将指令锁存使能信号CLE维持为激活状态(H电平)，并且进行写入使能信号WEn的切换。在地址值ADD100的发送时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且进行写入使能信号WEn的切换。在数据D100的发送时，主机HA进行数据选通信号DQS/DQSn的切换。
由于桥接芯片使能信号BRG＿CEn被维持为非激活状态(H电平)，因此桥接芯片BC的屏蔽电路112将来自主机HA的信号传输至存储器芯片CP组。由此，在S102中从主机HA供给至桥接芯片BC的置位特征指令通过桥接芯片BC原样传输至信道CH1(S103)。
在目的地的存储器芯片CP1中，周边电路202经由信道CH1接收由指令值C1、地址值ADD100、以及数据D100构成的置位特征指令。于是，周边电路202执行与所接收的置位特征指令对应的处理。即，周边电路202在自身所具有的特征寄存器中的地址值ADD100所表示的位置写入接收到的数据D100。在周边电路202开始与置位特征指令对应的处理时，周边电路202使信道CH1的就绪/忙碌信号R/Bn转移至忙碌状态(L电平)(S104)。然后，在周边电路202完成了与置位特征指令对应的处理时，使信道CH1的就绪/忙碌信号R/Bn返回到就绪状态(S105)。该信道CH1的就绪/忙碌信号R/Bn原样地经由桥接芯片BC作为信道CH0的就绪/忙碌信号R/Bn＿1而传输至主机HA。
主机HA以就绪/忙碌信号R/Bn＿1从忙碌状态返回到就绪状态来识别置位特征指令的执行已完成，并使信道CH0的芯片使能信号CE转移至非激活状态(H电平)(S106)。
这样，主机HA在向任一个存储器芯片CP发送指令时，将桥接芯片使能信号BRG＿CEn维持为非激活状态。桥接芯片BC在桥接芯片使能信号BRG＿CEn为非激活状态的情况下，使来自主机HA的指令通过信道CH1、CH2。由此，目的地的存储器芯片CP能够接收发往自身的指令。
图4是用于对主机HA发送发往桥接芯片BC的指令时的第一实施方式的半导体装置1的动作进行说明的时序图。这里，作为发往桥接芯片BC的指令的一个例子，列举置位特征指令。
主机HA在发送发往桥接芯片BC的指令时，将桥接芯片使能信号BRG＿CEn维持为激活状态(L电平)。关于该例子，由于置位特征指令的目的地为桥接芯片BC，因此主机HA使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S201)。由此，开始桥接控制期间。
接着，主机HA发送置位特征指令(S202)。另外，在该例子中，主机HA在发送置位特征指令之前使芯片使能信号CEn转移至激活状态(L电平)。主机HA也可以不进行芯片使能信号CEn的控制。
置位特征指令的发送的顺序与发送发往存储器芯片CP的指令时相同。具体而言，主机HA依次发送表示置位特征指令的指令值C1、表示访问目的地的位置的地址值ADD101、以及写入对象的数据D101。在发送指令值C1时，主机HA将指令锁存使能信号CLE维持为激活状态(H电平)，并且进行写入使能信号WEn的切换。在发送地址值ADD101时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且进行写入使能信号WEn的切换。在发送数据D101时，主机HA进行数据选通信号DQS/DQSn的切换。
在桥接控制期间，桥接芯片BC的屏蔽电路112不执行来自主机HA的信号向存储器芯片CP的传输。
另外，在桥接控制期间，桥接芯片BC的指令解码器111解释为，指令值C1、地址值ADD101、以及数据D101是发往自身的置位特征指令。然后，控制器101执行由S202供给的置位特征指令。即，控制器101对自身所具备的寄存器113中的地址值ADD101所表示的位置写入数据D101。
当完成置位特征指令的发送时，主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S203)。由此，结束桥接控制期间。
这样，主机HA在发送发往桥接芯片BC的指令时，将桥接芯片使能信号BRG＿CEn维持为激活状态。桥接芯片BC在桥接芯片使能信号BRG＿CEn为激活状态的情况下，不向信道CH1、CH2传输来自主机HA的指令。由此，任何存储器芯片CP均无法接收发往桥接芯片BC的指令。
假设，在某个存储器芯片CP接收到发往桥接芯片BC的置位特征指令的情况下，即使该置位特征指令无法由自身执行，该存储器芯片CP有时也会执行由标准确定的某些处理。即，该存储器芯片CP有时会执行误动作。该存储器芯片CP在执行由标准确定的处理的期间，即使该处理为误动作，也将就绪/忙碌信号R/Bn维持为忙碌状态，该就绪/忙碌信号R/Bn经由信道CH0发送至主机HA。主机HA在信道CH0的就绪/忙碌信号R/Bn为忙碌状态的期间，无法经由信道CH0发送下一个指令。
根据第一实施方式，桥接芯片BC构成为，能够根据桥接芯片使能信号BRG＿CEn而执行第一模式(换言之，为非桥接控制期间的动作模式)与第二模式(换言之，为桥接控制期间的动作模式)的切换，该第一模式将从主机接收到的指令传输至存储器芯片CP，该第二模式不将从主机接收到的指令传输至存储器芯片CP而执行与该指令相应的动作。
主机HA通过使用桥接芯片使能信号BRG＿CEn，能够防止发往桥接芯片BC的指令到达存储器芯片CP。由此，能够防止存储器芯片CP因发往桥接芯片BC的指令而进行误动作，可防止产生主机HA等待误动作完成的时间。主机HA在发送了发往桥接芯片BC的指令之后，能够迅速地向存储器芯片CP发送下一个指令，因此能够使主机HA与多个存储器芯片CP之间的数据传输的速度高速化。
另外，在第一实施方式中，外部端子组10包含用于接收桥接芯片使能信号BRG＿CEn的专用端子。
(变形例1)
在上述第一实施方式中，作为用于控制桥接控制期间的特定的信号，使用了桥接芯片使能信号BRG＿CEn。用于控制桥接控制期间的特定的信号并不限定于此。
例如，作为用于控制桥接控制期间的特定的信号，能够使用供应商特定的指令值中的一个。在变形例1中，供应商特定的指令值中的一个被分配给桥接控制指令。即，在变形例1中，桥接控制指令相当于用于控制桥接控制期间的特定的信号。而且，在变形例1中，信道CH0具有从第一实施方式的信道CH0省略了桥接芯片使能信号BRG＿CEn的构成。
另外，控制器101具备内部桥接芯片使能信号IBRG＿CEn的信号线。内部桥接芯片使能信号IBRG＿CEn对屏蔽电路112起到与桥接芯片使能信号BRG＿CEn相同的作用。例如，内部桥接芯片使能信号IBRG＿CEn例如储存于寄存器113。内部桥接芯片使能信号IBRG＿CEn通过信号线输入到屏蔽电路112。在内部桥接芯片使能信号IBRG＿CEn处于激活状态(L电平)的期间，屏蔽电路112切断向存储器芯片CP的信号供给。在内部桥接芯片使能信号IBRG＿CEn处于非激活状态(H电平)的期间，屏蔽电路112使向存储器芯片CP的信号通过。内部桥接芯片使能信号IBRG＿CEn为激活状态(L电平)的期间相当于桥接控制期间。
指令解码器111在解释为从主机HA接收到的指令是桥接控制指令的情况下，使内部桥接芯片使能信号IBRG＿CEn转移至激活状态(L电平)。在内部桥接芯片使能信号IBRG＿CEn处于激活状态(L电平)的期间，当信道CH0的芯片使能信号CEn从激活状态(L电平)转移至非激活状态(H电平)时，控制器101使内部桥接芯片使能信号IBRG＿CEn从激活状态(L电平)转移至非激活状态(H电平)。
图5是用于对主机HA发送发往桥接芯片BC的指令时的变形例1的半导体装置1的动作进行说明的时序图。这里，作为发往桥接芯片BC的指令的一个例子，列举置位特征指令。
根据变形例1，无论目的地是桥接芯片BC还是存储器芯片CP，主机HA都使芯片使能信号CEn转移至激活状态(L电平)(S301)。
然后，主机HA为了使桥接芯片BC开始桥接控制期间而发送桥接控制指令(S302)。在S302中，主机HA将表示桥接控制指令的指令值C2作为数据信号DQ[7：0]而发送。在发送指令值C2时，主机HA将指令锁存使能信号CLE维持为激活状态(H电平)，并且进行写入使能信号WEn的切换。
当桥接芯片BC接收到指令值C2时，指令解码器111解释为该指令值C2表示桥接控制指令。于是，控制器101使内部桥接芯片使能信号IBRG＿CEn转移至激活状态(L电平)(S304)。屏蔽电路112根据内部桥接芯片使能信号IBRG＿CEn转移到激活状态(L电平)的情况，开始切断来自主机HA的信号向存储器芯片CP的供给。由此，开始桥接控制期间。
在开始桥接控制期间之前的期间，内部桥接芯片使能信号IBRG＿CEn处于非激活状态(H电平)。由此，桥接芯片BC将从主机HA接收到的桥接控制指令经由信道CH0、CH1传输至存储器芯片CP(S303)。即，存储器芯片CP接收桥接控制指令。指令值C2是从存储器芯片CP的未作为供应商特定的指令定义的未定义的值之中选择的值，存储器芯片CP无法进行解释。由此，存储器芯片CP即使接收到指令值C2也不开始任何处理。
当开始桥接控制期间时，与图4所示的第一实施方式的动作相同，主机HA发送置位特征指令(S305)。具体而言，主机HA依次发送表示置位特征指令的指令值C1、表示访问目的地的位置的地址值ADD103、以及写入对象的数据D103。
在桥接控制期间，桥接芯片BC的控制器101解释为，从主机HA供给的指令(在该情况下为置位特征指令)是发往自身的指令。而且，指令解码器111解释为，接收到的指令是置位特征指令。而且，控制器101执行与置位特征指令对应的处理。即，控制器101对自身所具备的寄存器113中的地址值ADD103所表示的位置写入数据D103。
另外，在桥接控制期间，主机HA发送的置位特征指令不到达存储器芯片CP。由此，存储器芯片CP不会执行与发往桥接芯片BC的置位特征指令相应的动作。
当完成置位特征指令的发送时，主机HA使芯片使能信号CE转移至非激活状态(H电平)(S306)。于是，桥接芯片BC的控制器101使内部桥接芯片使能信号IBRG＿CEn转移至非激活状态(H电平)(S306)。由此，结束桥接控制期间。由于桥接控制期间结束，因此桥接芯片BC能够将来自主机HA的指令传输至存储器芯片CP。
主机HA向桥接芯片BC发送发往存储器芯片CP的指令时的变形例1的半导体装置1的动作，与在图3所示的第一实施方式的时序图中将桥接芯片使能信号BRG＿CEn替换为内部桥接芯片使能信号IBRG＿CEn的动作等同。由此，省略主机HA向桥接芯片BC发送发往存储器芯片CP的指令时的变形例1的半导体装置1的动作的说明。
这样，根据变形例1，准备了用于使桥接芯片BC开始桥接控制期间的特定的指令即桥接控制指令。仅将供应商特定的指令值中的仅一个分配给桥接控制指令，就能够进行桥接控制期间的控制。
在第一实施方式以及变形例1中，作为主机HA在桥接控制期间使用的指令的一个例子，列举了置位特征指令。桥接芯片BC在桥接控制期间，并不局限于置位特征指令，可以构成为能够执行寄存器访问用的任意的指令。例如，当在桥接控制期间接收到获取特征指令时，桥接芯片BC能够将寄存器113的内容供给至主机HA。另外，当在桥接控制期间接收到状态读取指令时，桥接芯片BC能够将储存于寄存器113的状态信息供给至主机HA。
桥接芯片BC在桥接控制期间可执行的指令并不限定于置位/获取特征指令以及状态读取指令。桥接芯片BC可以构成为，在桥接控制期间能够执行任意的指令。
另外，桥接芯片BC在桥接控制期间可执行的指令未被特定的标准限定，能够任意地定义。例如，桥接芯片BC也可以构成为，在桥接控制期间能够使用单独定义的指令。用于在桥接控制期间访问寄存器113的指令并不限定于根据标准准备的上述的指令(置位/获取特征指令、或者状态读取指令等)，也可以单独定义。另外，用于在桥接控制期间访问寄存器113的指令也可以沿用根据标准准备的任意的指令。
另外，在桥接控制期间，任何指令都不到达存储器芯片CP。由此，半导体装置1在桥接控制期间向主机HA提供的地址空间(标记为第一地址空间)也可以与半导体装置1在与桥接控制期间不同的期间即桥接芯片BC透过指令的期间向主机HA提供的地址空间(标记为第二地址空间)不同。
例如，在第一地址空间中映射有桥接芯片BC所具备的缓冲存储器102提供的存储区域、以及桥接芯片BC所具备的寄存器113提供的存储区域。在第一地址空间中也可以不映射存储器芯片CP所提供的存储区域。在第二地址空间中映射有存储器芯片CP所提供的存储区域。在第二地址空间也可以不映射桥接芯片BC所提供的存储区域。
另外，根据第一实施方式，不需要供应商特定的指令值。根据变形例1，仅将一个供应商特定的指令值分配给桥接控制期间的控制即可。
即，根据第一实施方式以及变形例1，几乎不使用供应商特定的指令值，能够针对桥接芯片BC的指令而言得到较高的设计自由度。
另外，如上所述，根据第一实施方式以及变形例1，在桥接控制期间任何指令均不到达存储器芯片CP。由此，能够防止由用于控制桥接芯片BC的指令引起的存储器芯片CP的误工作，可抑制由存储器芯片CP的误工作导致的无用的等待时间的产生。其结果，能够提高主机HA与多个存储器芯片CP之间的数据传输的速度。
(第二实施方式)
根据切换(toggle)DDR标准，作为用于使存储器芯片CP输出数据的指令，准备了数据输出指令。数据输出指令不包含输出对象的数据的尺寸的指定。输出对象的数据的尺寸由数据输出指令之后发送的读取使能信号RE/REn的切换数指定。
当从主机接收到数据输出指令时，半导体装置所具备的桥接芯片在从主机接收读取使能信号RE/REn的供给之前，自发地向数据输出源的存储器芯片供给读取使能信号RE/REn。由此，桥接芯片将输出对象的数据预先获取到自身所具备的缓冲存储器中。之后，当从主机接收到读取使能信号RE/Ren的输入时，桥接芯片将预先取得到缓冲存储器中的输出对象的数据供给至主机。
即，桥接芯片驱动向存储器芯片的读取使能信号RE/REn，并接收存储器芯片输出的数据。由此，在桥接芯片经由多个信道(例如，信道CH1、CH2)中的某个信道而在与存储器芯片之间进行读取使能信号RE/REn以及数据的收发的期间，信道CH0以及多个信道中的其他信道为空闲。即，在该期间，主机能够执行对桥接芯片的访问(指令或者数据的传输等)、或者执行经由桥接芯片对连接于该其他信道的其他存储器芯片的访问(指令或者数据的传输等)。另外，在上述期间，桥接芯片也能够在与连接于该其他信道的其他存储器芯片之间进行读取使能信号RE/REn以及数据的收发。
这里，为了在输出对象的数据的尺寸未被桥接芯片知晓的时刻，桥接芯片不会不充分地取得输出对象的数据，桥接芯片需要取得数据输出源的存储器芯片的页缓冲存储器所储存的全部数据。然而，在储存于页缓冲器的数据中的仅一部分为输出对象的数据的情况下，会取得输出对象的数据以外的无用的数据。取得该无用的数据的时间是多余的，数据传输的效率降低。
在第二实施方式中，半导体装置构成为，能够在数据输出指令等与数据传输相关的指令被输入之前指定传输对象的数据的尺寸。以下，对第二实施方式的半导体装置进行说明。
将第二实施方式的半导体装置标记为半导体装置1a。另外，将半导体装置1a所具备的桥接芯片BC标记为桥接芯片BCa。对与第一实施方式相同的构成要素标注与第一实施方式相同的附图标记。另外，对与第一实施方式相同的构成要素进行简略说明或省略说明。
另外，第二实施方式可与第一实施方式或者作为第一实施方式的变形例的变形例1一起应用。这里作为一个例子，对将第二实施方式与第一实施方式一起应用的情况进行说明。
图6是表示第二实施方式的半导体装置1a的构成的一个例子的示意图。半导体装置1a具备桥接芯片BCa以及存储器芯片CP1－1～CP1－4、CP2－1～CP2－4。这里，与图2相同，作为存储器芯片CP1－1～CP1－4的代表，描绘了一个存储器芯片CP1，作为存储器芯片CP2－1～CP2－4的代表，描绘了一个存储器芯片CP2。
各存储器芯片CP具备存储器单元阵列201、周边电路202、以及页缓冲器203。
桥接芯片BCa具备控制器101a、缓冲存储器102、以及信道接口103。控制器101a具备指令解码器111、屏蔽电路112、寄存器113、以及RE/REn产生电路114。
在寄存器113中，能够储存从主机HA接收到的尺寸信息121。在桥接控制期间执行尺寸信息121向寄存器113的储存。主机HA在将桥接芯片使能信号BRG＿CEn维持为激活状态(L电平)的状态下，使用规定的指令(例如，置位特征指令、或者单独定义的寄存器写入用的指令)对桥接芯片BCa指示尺寸信息121向寄存器113的写入。在桥接芯片BCa中，当指令解码器111解释为从主机HA接收到的上述指令是将尺寸信息121写入寄存器113的指令时，控制器101a将尺寸信息121储存于寄存器113。之后，在从主机HA接收到数据输出指令时，指令解码器111将作为尺寸信息121被设定的尺寸解释为根据该数据输出指令而被作为输出对象的数据的尺寸。
RE/REn产生电路114在从主机HA接收到的指令为数据输出指令的情况下，自主地产生读取使能信号RE/REn。此时，RE/REn产生电路114将读取使能信号RE/REn切换(toggle)与储存于寄存器113的尺寸信息121对应的数量。所产生的读取使能信号RE/Ren从信道接口103经由信道CH1、CH2的任一个供给至数据输出源的存储器芯片CP。
在存储器芯片CP中，输出对象的数据的开头位置包含在数据输出指令中而从桥接芯片BCa供给。另外，从桥接芯片BCa供给至存储器芯片CP的读取使能信号RE/REn的切换数与输出对象的数据的尺寸对应。由此，数据输出源的存储器芯片CP能够确定预先储存于页缓冲器203的数据中的输出对象的数据，能够仅将输出对象的数据供给至桥接芯片BCa。
桥接芯片BCa将数据输出源的存储器芯片CP输出的数据储存于缓冲存储器102。当主机HA向桥接芯片BCa供给读取使能信号RE/REn时，控制器101a根据从主机HA供给的读取使能信号RE/REn，将缓冲存储器102内的数据作为数据信号DQ[7：0]而供给至主机HA。
图7是用于对第二实施方式的半导体装置1a的动作进行说明的时序图。这里，数据输出源的存储器芯片CP已接收到数据读取指令，并根据数据读取指令，将包含输出对象的数据的读取单位的数据(即，页)储存于页缓冲器203。
首先，主机HA为了向桥接芯片BCa发送尺寸信息121，使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S401)。由此，开始桥接控制期间。
接着，主机HA为了向桥接芯片BCa的寄存器113写入尺寸信息121，发送置位特征指令(S402)。置位特征指令的发送的顺序与第一实施方式以及变形例1中说明的顺序相同。即，在S402中，主机HA依次发送表示置位特征指令的指令值C1、表示访问目的地的位置的地址值ADD104、以及写入对象的数据D104。在S402中，发送尺寸信息121来作为写入对象的数据D104。
在S104的置位特征指令的发送时，桥接芯片使能信号BRG＿CEn被维持为激活状态(L电平)，因此在桥接芯片BCa中，控制器101a解释为接收到的指令是发往自身的指令。另外，指令解码器111解释为接收到的指令是置位特征指令。于是，控制器101a根据置位特征指令，将尺寸信息121储存于寄存器113。
当完成置位特征指令的发送时，主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S403)。由此，结束桥接控制期间。
接着，主机HA发送数据输出指令(S404)。在S404中，主机HA依次发送表示数据输出指令的指令值C3、C4的对中的指令值C3、表示储存于页缓冲器203的数据中的输出对象的数据的开头的位置的地址值ADD105、以及指令值C4。在发送指令值C3、C4时，主机HA将指令锁存使能信号CLE维持为激活状态(H电平)，并且切换写入使能信号WEn。在发送地址值ADD105时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且切换写入使能信号WEn。
S404由于在桥接控制期间结束后执行，因此在S404中从主机HA发送到桥接芯片BCa的数据输出指令原样从桥接芯片BCa供给至数据输出源的存储器芯片CP(S405)。
数据输出指令的目的地的存储器芯片CP、即数据输出源的存储器芯片CP当接收到数据输出指令时，进行页缓冲器203所储存的数据中的由地址值ADD105指定的位置的数据的输出的准备。
之后，桥接芯片BCa的RE/REn产生电路114产生读取使能信号RE/REn。将该读取使能信号RE/Ren从信道接口103供给至数据输出源的存储器芯片CP(S406)。
图8是表示第二实施方式的S406的动作的详细情况的流程图。首先，RE/REn产生电路114参照储存于寄存器113的尺寸信息121(S501)。然后，RE/REn产生电路114产生被切换了与尺寸信息121对应的数量的读取使能信号RE/REn(S502)。然后，信道接口103将所产生的读取使能信号RE/REn供给至数据输出源的存储器芯片CP(S503)。然后，结束动作。
返回至图7进行说明。
当开始由桥接芯片BCa进行的读取使能信号RE/REn的供给时，在数据输出源的存储器芯片CP中，周边电路202将储存于页缓冲器203的数据从由地址值ADD105指定的位置的数据起依次作为数据信号DQ[7：0]而输出(S407)。在S407中，周边电路202与读取使能信号RE/REn的切换同步地以每次8位依次输出数据。
周边电路202在以每次8位输出数据时，切换数据选通信号DQS/DQSn(S408)。另外，周边电路202通过使从桥接芯片BCa供给的读取使能信号RE/REn延迟来产生数据选通信号DQS/DQSn。
桥接芯片BCa以数据选通信号DQS/DQSn的切换的定时依次获取从数据输出源的存储器芯片CP供给的数据，并将所获取的数据储存于缓冲存储器102。由此，输出对象的数据被储存在缓冲存储器102中。之后，当主机HA向桥接芯片BCa供给读取使能信号RE/REn时，能够使桥接芯片BCa将储存于缓冲存储器102的输出对象的数据向主机HA输出。
另外，以上，对尺寸信息121表示输出对象的数据的尺寸(更详细地说，是从页缓冲器203输出的数据的尺寸)的设定值的例子进行了说明。尺寸信息121也可以是表示输入对象的数据的尺寸(更详细地说，是输入到页缓冲器203的数据的尺寸)的设定值。
另外，尺寸信息121也可以按访问目的地的每个存储器芯片CP或者连接有访问目的地的存储器芯片CP的每个信道等而单独地设定。
这样，根据第二实施方式，桥接芯片BCa是向页缓冲器203输入输出的数据的尺寸的设定值。
由此，桥接芯片BCa能够从存储器芯片CP仅取得输出对象的数据。由于桥接芯片BCa能够不取得输出对象的数据以外的无用的数据，因此能够减少取得无用数据所需的时间，由此能够抑制数据传输的效率的降低。
(变形例2)
作为第二实施方式的变形例，对变形例2进行说明。变形例2的桥接芯片BCa构成为，能够根据单独定义的指令而进行尺寸信息121向寄存器113的写入。将用于写入尺寸信息121的单独定义的指令标记为尺寸设定指令。尺寸设定指令能够在桥接控制期间使用。
图9是用于对变形例2的半导体装置1a的动作进行说明的时序图。这里，数据输出源的存储器芯片CP已接收到数据读取指令，并根据数据读取指令，将包含输出对象的数据在内的读取单位的数据(即，页)储存于页缓冲器203。
首先，主机HA为了向桥接芯片BCa发送尺寸信息121，使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S601)。由此，开始桥接控制期间。
接着，主机HA为了向桥接芯片BCa的寄存器113写入尺寸信息121，发送尺寸设定指令(S602)。在S602中，主机HA依次发送表示尺寸设定指令的指令值C5、以及地址值ADD106。在发送指令值C5时，主机HA将指令锁存使能信号CLE维持为激活状态(H电平)，并且切换写入使能信号WEn。在发送地址值ADD106时，主机HA将地址锁存使能信号ALE维持为激活状态(H电平)，并且切换写入使能信号WEn。
这里，尺寸设定指令构成为，能够将尺寸信息121作为地址值而发送。即，地址值ADD106表示尺寸信息121。作为尺寸信息121的内容的原始的数值信息也可以作为地址值而发送。或者，也可以以预先准备多个数值信息，并能够根据地址值选择多个数值信息中的一个作为尺寸信息121的方式构成尺寸设定指令。
在S602中，桥接芯片使能信号BRG＿CEn维持为激活状态(L电平)，因此桥接芯片BCa的控制器101a解释为接收到的指令是发往自身的指令。另外，指令解码器111解释为接收到的指令是尺寸设定指令。于是，控制器101a根据尺寸设定指令，将尺寸信息121储存于寄存器113。
当完成尺寸设定指令的发送时，主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S603)。由此，结束桥接控制期间。
通过S603，完成尺寸信息121的写入。在S603以后，能够与第二实施方式的半导体装置1a同样地执行数据输出指令的发送等处理(例如，图7的S404～S408的处理)。
这样，为了写入尺寸信息121，也可以准备特定的指令(这里为尺寸设定指令)。
在第二实施方式以及变形例2中，用于写入尺寸信息121的指令在根据桥接芯片使能信号BRG＿CEn开始桥接控制期间之后被发送。开始桥接控制期间的方法并不限定于使用了桥接芯片使能信号BRG＿CEn的方法。也可以以通过桥接控制指令开始桥接控制期间的方式构成桥接芯片BCa。
另外，尺寸信息121的写入的定时并不仅限定于数据输出指令的紧前的定时。尺寸信息121的写入能够在任意的定时执行。例如，也可以在通电时序的中途，在与数据输出指令无关的定时实施。
尺寸信息121也可以决定能够使用的次数。例如，在尺寸信息121构成为只能够使用1次的情况下，桥接芯片BCa的控制器101在使用尺寸信息121时，也可以删除该尺寸信息121或者使该尺寸信息121无效。或者，尺寸信息121也可以构成为，能够在根据来自主机HA的指示进行更新(或者删除)之前使用多次。主机HA通过在桥接控制期间使用规定的指令(例如，置位特征指令、或者单独定义的寄存器写入用的指令)，能够更新(或者删除)尺寸信息121。
另外，在尺寸信息121不存在于寄存器113内的情况下或寄存器113内的尺寸信息121被无效的情况下，桥接芯片BCa也可以解释为输出对象的数据的尺寸是页尺寸。另外，尺寸信息121不存在于寄存器113内的情况或寄存器113内的尺寸信息121被无效的情况下的动作并不限定于此。
(第三实施方式)
如上所述，根据数据输出指令作为输出对象的数据被从存储器芯片获取到桥接芯片的缓冲器中，然后，被从桥接芯片的缓冲器获取到主机中。在主机等待桥接芯片取得输出对象的全部数据并且之后从桥接芯片取得该数据的情况下，等待时间长，由此数据传输的效率降低。
在第三实施方式中，桥接芯片构成为，当获取到输出对象的数据的一部分时，能够开始该数据向主机的供给。
将第三实施方式的半导体装置标记为半导体装置1b。将第三实施方式的桥接芯片标记为桥接芯片BCb。对与第一或第二实施方式相同的构成要素标注与第一或第二实施方式相同的附图标记。另外，对与第一或第二实施方式相同的构成要素进行简略说明或省略说明。
另外，第三实施方式可与第一实施方式或者作为第一实施方式的变形例的变形例1、以及第二实施方式或者作为第二实施方式的变形例的变形例2一起应用。这里作为一个例子，对第三实施方式与第一实施方式以及第二实施方式一起应用的情况进行说明。
图10是表示第三实施方式的半导体装置1b的构成的一个例子的示意图。半导体装置1b具备桥接芯片BCb以及存储器芯片CP1－1～CP1－4、CP2－1～CP2－4。这里与图2相同，作为存储器芯片CP1－1～CP1－4的代表，描绘了一个存储器芯片CP1，作为存储器芯片CP2－1～CP2－4的代表，描绘了一个存储器芯片CP2。
在第三实施方式中，连接主机HA与桥接芯片BCb的信道即信道CH0可以构成为，能够以比连接桥接芯片BCb与多个存储器芯片CP的信道即信道CH1、CH2的频率高的频率进行数据传输。在以下的说明中，作为一个例子，信道CH0能够以信道CH1、CH2各自的2倍的频率进行数据传输。即，信道CH0能够以信道CH1、CH2各自的2倍的速度执行数据传输。
各存储器芯片CP具备存储器单元阵列201、周边电路202、以及页缓冲器203。
桥接芯片BCb具备控制器101b、缓冲存储器102、以及信道接口103。控制器101b具备指令解码器111、屏蔽电路112、寄存器113、以及RE/REn产生电路114。在寄存器113中，能够储存从主机HA接收到的尺寸信息121。
RE/REn产生电路114能够自主地产生读取使能信号RE/REn。RE/REn产生电路114将读取使能信号RE/REn切换与储存于寄存器113的尺寸信息121对应的数量。所产生的读取使能信号RE/Ren从信道接口103经由信道CH1、CH2中的任一个供给至数据输出源的存储器芯片CP。
控制器101b根据输出对象的数据中的已获取(缓冲)到缓冲存储器102的数据的量已达到阈值的情况，向主机HA通知规定的信息(标记为进展信息)。另外，也可以在桥接芯片BCb的寄存器内储存表示数据的量已达到阈值这一情况的值，主机HA定期地对其进行确认(轮询)。
进展信息的通知方法并不限定于特定的方法。这里作为一个例子，控制器101b经由寄存器113向主机HA通知进展信息。具体而言，控制器101b能够将进展信息122作为状态信息之一而储存于寄存器113。主机HA在发送数据输出指令之后，将用于读取寄存器113内的状态信息的规定的指令(例如，获取特征指令、状态读取指令、或者单独定义的寄存器读取用的指令)供给至桥接芯片BCb。此时，主机HA通过开始桥接控制期间，从而使得用于读取寄存器113内的状态信息的指令不到达存储器芯片CP。主机HA反复尝试状态信息的读取，若储存有进展信息122，则成功取得进展信息122。由此，完成从控制器101b向主机HA的进展信息122的通知。
另外，控制器101b也可以使用构成外部端子组10的多个端子中的任一个来通知进展信息。
控制器101b还基于尺寸信息121、以及信道CH0、CH1、CH2中的数据传输的速度来设定阈值。
例如，考虑信道CH0中的数据传输的速度为信道CH1、CH2各自中的数据传输的速度的N倍的情况。在这样的情况下，控制器101b将尺寸信息121所表示的输出对象的数据的尺寸乘以(1－1/N)而得的尺寸设定为阈值。
假设在将比尺寸信息121所表示的输出对象的数据的尺寸乘以(1－1/N)而得的尺寸小的尺寸设定为阈值的情况下，产生缓冲存储器102内的数据的枯竭。若缓冲存储器102内的数据枯竭，则主机HA必须中断数据的取得，直到在缓冲存储器102内积存足够的数据为止。即，为了从桥接芯片BCb向主机HA传输数据，占用信道CH0的时间变长，信道CH0的利用效率降低，由此，存储器芯片CP与主机HA的数据传输的速度降低。
另外，假设在将比尺寸信息121所表示的输出对象的数据的尺寸乘以(1－1/N)而得的尺寸大得多的尺寸设定为阈值的情况下，直到主机HA能够开始输出对象的数据的取得为止的等待时间变长。由此，存储器芯片CP与主机HA的数据传输的速度降低。
在第三实施方式中，由于将尺寸信息121所表示的输出对象的数据的尺寸乘以(1－1/N)而得的尺寸设定为阈值，因此在主机HA开始输出对象的数据的取得之后，防止缓冲存储器102内的数据的枯竭的产生。另外，能够抑制直到主机HA能够开始输出对象的数据的取得为止的等待时间。
接着，对第三实施方式的半导体装置1b的动作进行说明。
图11是用于对从存储器芯片CP经由桥接芯片BCb向主机HA传输数据时的第三实施方式的半导体装置1b的动作进行说明的时序图。另外，这里作为一个例子，设数据输出源的存储器芯片CP连接于信道CH1。在本图中，图示了主机HA与桥接芯片BCb之间的信号的收发的动作、以及桥接芯片BCb与连接于信道CH1的数据输出源的存储器芯片CP之间的信号的收发的动作。
首先，主机HA发送数据输出指令(S701)。数据输出指令的发送的顺序与第二实施方式或变形例2相同。从主机HA发送至桥接芯片BCb的数据输出指令原样从桥接芯片BCb供给至数据输出源的存储器芯片CP1。
接着，桥接芯片BCb的RE/REn产生电路114产生读取使能信号RE/REn。该读取使能信号RE/Ren从信道接口103供给至数据输出源的存储器芯片CP1(S702)。另外，S702的处理与第二实施方式中所述的S406相同。即，从桥接芯片BCb供给至数据输出源的存储器芯片CP1的读取使能信号RE/Ren被切换与尺寸信息121对应的数量。
当开始由桥接芯片BCb进行的读取使能信号RE/REn的供给时，在数据输出源的存储器芯片CP1中，周边电路202将储存于页缓冲器203的数据从由数据输出指令中所含的地址值指定的位置的数据起依次作为数据信号DQ[7：0]而输出(S703)。在S703中，周边电路202与读取使能信号RE/REn的切换同步地以每次8位依次输出数据。
另外，周边电路202在以每次8位输出数据时，切换数据选通信号DQS/DQSn(S704)。另外，周边电路202通过使从桥接芯片BCa供给的读取使能信号RE/REn延迟来产生数据选通信号DQS/DQSn。
在桥接芯片BCb中，以数据选通信号DQS/DQSn的切换的定时依次获取从数据输出源的存储器芯片CP供给的数据，并将所获取的数据储存(缓冲)于缓冲存储器102。然后，在储存于缓冲存储器102的数据的量达到阈值时，桥接芯片BCb的控制器101b向主机HA通知进展信息122(S705)。
图12是表示第三实施方式的桥接芯片BCb通知进展信息122的动作(换句话说是图11的S705的动作)的详细情况的流程图。首先，控制器101b参照储存于寄存器113的尺寸信息121(S801)。然后，控制器101b将尺寸信息121所表示的输出对象的数据的尺寸乘以(1－1/N)而得的尺寸设定为阈值(S802)。N是将信道CH0中的数据传输的速度除以各信道CH1、CH2的数据传输的速度而得的值。这里，N设为“2”，因此控制器101b将尺寸信息121所表示的输出对象的数据的尺寸乘以1/2而得的尺寸设定为阈值。
然后，控制器101b在通过S703的处理而开始从数据输出源的存储器芯片CP向缓冲存储器102取得数据时，判定输出对象的数据中的缓冲到缓冲存储器102的数据的量是否已达到阈值(S803)。
在输出对象的数据中的缓冲到缓冲存储器102的数据的量未达到阈值的情况下(S803：否)，控制器101b再次执行S803的判定。在输出对象的数据中的缓冲到缓冲存储器102的数据的量已达到阈值的情况下(S803：是)，控制器101b将进展信息122储存于寄存器113(S804)。由此，完成桥接芯片BCb通知进展信息122的动作。
主机HA反复尝试状态信息的读取，若储存有进展信息122，则成功取得进展信息122。由此，从控制器101b向主机HA通知进展信息122。
返回至图11进行说明。
取得进展信息122的通知的主机HA为了从桥接芯片BCb取得输出对象的数据，首先，使芯片使能信号CEn转移至激活状态(L电平)(S706)，发送用于从缓冲存储器102提取数据的指令(S707)。
另外，用于从缓冲存储器102提取数据的指令也可以是单独定义的指令。或者，用于从缓冲存储器102提取数据的指令也可以沿用现有的任意指令。另外，在桥接控制期间执行S707。在S707中，主机HA发送单独定义的指令值C6。
接着，主机HA开始读取使能信号RE/REn向桥接芯片BCb的供给(S708)。在S708中，主机HA供给至桥接芯片BCb的读取使能信号RE/REn的切换频率是桥接芯片BCb供给至存储器芯片CP的读取使能信号RE/REn的切换频率的2倍。另外，在S708中，主机HA将读取使能信号RE/REn切换与输出对象的数据的尺寸对应的次数。在S708中主机HA供给至桥接芯片BCb的读取使能信号RE/REn的切换的次数与在S702中桥接芯片BCb供给至数据输出源的存储器芯片CP的读取使能信号RE/REn的切换的次数相等。
当开始由主机HA进行的读取使能信号RE/REn的供给时，在桥接芯片BCb中，控制器101b将缓冲到缓冲存储器102的数据依次作为数据信号DQ[7：0]而输出至主机HA(S709)。在S709中，控制器101b与读取使能信号RE/REn的切换同步地以每次8位依次输出数据。即，桥接芯片BCb以从数据输出源的存储器芯片CP向桥接芯片BCb传输数据的速度的2倍的速度，将数据传输至主机HA。
另外，控制器101b在以每次8位输出数据时，切换数据选通信号DQS/DQSn(S710)。控制器101b通过使从主机HA供给的读取使能信号RE/REn延迟来产生数据选通信号DQS/DQSn。即，桥接芯片BCb以从数据输出源的存储器芯片CP向桥接芯片BCb供给的数据选通信号DQS/DQSn的切换频率的2倍的切换频率，切换供给至主机HA的数据选通信号DQS/DQSn。
接着，完成从数据输出源的存储器芯片CP1向桥接芯片BCb的输出对象的数据的传输(S711)。在与S711大致相同的时期，完成从桥接芯片BCb向主机HA的输出对象的数据的传输(S712)。
另外，将S712的时期调整为比S711的时期稍靠后。S712的时期的调整例如通过使从缓冲到缓冲存储器102的数据的量达到阈值的(图12的S803：是)定时起到进展信息122的通知的处理(图12的S804)之间存在一些延迟来实现。另外，S712的时期的调整的方法并不限定于此。
这样，根据第三实施方式，桥接芯片BCb将存储器芯片CP输出的数据缓冲到缓冲存储器102，根据缓冲到缓冲存储器102的数据的量达到基于尺寸信息121确定的阈值的情况，向主机HA通知进展信息122。
由此，与在等待桥接芯片取得输出对象的全部数据之后、主机再从桥接芯片取得该数据的情况相比，能够减少主机的等待时间，因此可抑制数据传输的速度的降低。
另外，桥接芯片BCb在进展信息122的通知之后，开始缓冲存储器102内的数据向主机HA的供给。
另外，在主机HA与桥接芯片BCb之间的数据传输的速度为桥接芯片BCb与存储器芯片CP之间的数据传输的速度的N倍的情况下，阈值通过将尺寸信息121所表示的尺寸乘以(1－1/N)来计算。
由此，能够使完成从存储器芯片CP向桥接芯片BCb的数据传输的定时、以及完成从桥接芯片BCb向主机HA的数据传输的定时大致同步。能够尽可能地使从桥接芯片BCb向主机HA的数据传输的开始的定时提前，并且在从桥接芯片BCb向主机HA的数据传输的中途，缓冲存储器102内的数据不会枯竭。即，从桥接芯片BCb向主机HA的数据传输的时间不会白白地变长。由于能够缩短用于从桥接芯片BCb向主机HA传输数据而占用信道CH0的时间，因此提高了信道CH0的利用效率。即，主机HA访问其他存储器芯片CP等时能够利用的时间增多。由此，提高了存储器芯片CP与主机HA的数据传输的速度。
(第四实施方式)
存在将多个存储器芯片输出的就绪/忙碌信号R/Bn的信号线组接线而汇总成一个信号线的情况。在这样的情况下，在多个存储器芯片中的任一个处于忙碌状态时，主机无法基于就绪/忙碌信号R/Bn来确定多个存储器芯片中的处于忙碌状态的存储器芯片。主机通过将状态读取指令单独地供给至多个存储器芯片的每一个，能够从多个存储器芯片的每一个取得状态信息，并基于状态信息确定忙碌状态的存储器芯片。另外，存储器芯片CP为忙碌状态是指，该存储器芯片CP即使接收指令也无法执行的状态即忙碌状态。另外，存储器芯片CP为就绪状态是指，等待指令的接收的状态。
然而，根据切换(toggle)DDR标准，当接收到状态读取指令时，存储器芯片在经过由切换(toggle)DDR标准确定的时间后，输出状态信息。另外，在多个存储器芯片共同连接于一个信道的情况下，主机需要串行地取得从各存储器芯片输出的状态信息。因而，确定忙碌状态的存储器芯片需要较多的时间。
在第四实施方式中，桥接芯片从多个存储器芯片单独地接收就绪/忙碌信号R/Bn，并基于这些就绪/忙碌信号R/Bn而存储成表示多个存储器芯片的每一个是就绪状态还是忙碌状态的就绪/忙碌信息。将就绪/忙碌信息作为状态信息之一储存在桥接芯片的寄存器中。通过从主机寄存器读取就绪/忙碌信息，能够一并确认多个存储器芯片的每一个是就绪状态还是忙碌状态。由此，缩短确认多个存储器芯片的各自的状态所需的时间。
将第四实施方式的半导体装置标记为半导体装置1c。将第四实施方式的桥接芯片标记为桥接芯片BCc。对与第一、第二、或者第三实施方式相同的构成要素标注与第一、第二、或者第三实施方式相同的附图标记。另外，对与第一、第二、或者第三实施方式相同的构成要素进行简略说明或省略说明。
另外，第四实施方式能够与第一实施方式、作为第一实施方式的变形例的变形例1、第二实施方式、作为第二实施方式的变形例的变形例2、或者第三实施方式一起应用。这里作为一个例子，对第四实施方式与第一实施方式、第二实施方式以及第三实施方式一起应用的情况进行说明。
图13是表示第四实施方式的半导体装置1c的构成的一个例子的示意图。半导体装置1c具备桥接芯片BCc以及存储器芯片CP1－1～CP1－4、CP2－1～CP2－4。这里与图2相同，作为存储器芯片CP1－1～CP1－4的代表，描绘了一个存储器芯片CP1，作为存储器芯片CP2－1～CP2－4的代表，描绘了一个存储器芯片CP2。
各存储器芯片CP具备存储器单元阵列201、周边电路202、以及页缓冲器203。
桥接芯片BCc具备控制器101c、缓冲存储器102、以及信道接口103。控制器101c具备指令解码器111、屏蔽电路112、寄存器113、RE/REn产生电路114b、以及R/Bn管理电路115。在寄存器113中，能够储存尺寸信息121、进展信息122、以及R/Bn信息123。R/Bn信息123储存按每个存储器芯片CP表示存储器芯片CP1－1～CP1－4、CP2－1～CP2－4是就绪状态还是忙碌状态的R/Bn信息123。
图14是表示第四实施方式的R/Bn管理电路115的详细的构成的一个例子的示意图。R/Bn管理电路115具备第一与电路116－1、第一与电路116－2、第二与电路117－1、第二与电路117－2。第一与电路116－1以及第二与电路117－1与信道CH1对应。第一与电路116－2以及第二与电路117－2与信道CH2对应。
第一与电路116－1具备四个输入端子。第一与电路116－1通过四个输入端子，受理来自连接于信道CH1的四个存储器芯片CP1－1～CP1－4的就绪/忙碌信号R/Bn的单独的输入。即，第一与电路116－1通过四个输入端子，与四个存储器芯片CP1－1～CP1－4分别单独地连接。第一与电路116－1输出来自存储器芯片CP1－1～CP1－4的就绪/忙碌信号R/Bn的逻辑积。
第二与电路117－1具备两个输入端子。对第二与电路117－1所具备的两个输入端子中的一个输入来自第一与电路116－1的输出信号。对第二与电路117－1所具备的两个输入端子中的另一个输入表示桥接芯片BCc自身是就绪状态还是忙碌状态的桥接就绪/忙碌信号BRG＿R/Bn。桥接就绪/忙碌信号BRG＿R/Bn例如由控制器101c产生。第二与电路117－1输出来自第一与电路116－1的输出信号与桥接就绪/忙碌信号BRG＿R/Bn的逻辑积。
第二与电路117－1的输出信号作为与信道CH1相关的就绪/忙碌信号R/Bn＿1供给至主机HA。
由此，主机HA通过参照就绪/忙碌信号R/Bn＿1，能够确认桥接芯片BCc以及四个存储器芯片CP1－1～CP1－4全部是就绪状态、或者桥接芯片BCc以及四个存储器芯片CP1－1～CP1－4中的某一个是忙碌状态。
连接第一与电路116－1的四个输入端子与四个存储器芯片CP1－1～CP1－4的就绪/忙碌信号R/Bn用的四根信号线分别分支并与寄存器113连接。而且，四根传输就绪/忙碌信号R/Bn的信号线的内容被实时地存储于寄存器113内的R/Bn信息123中的一部分(标记为R/Bn信息123－1)。除此之外，在R/Bn信息123－1中，也实时地存储桥接就绪/忙碌信号BRG＿R/Bn的内容。
第一与电路116－2具备四个输入端子。第一与电路116－2通过四个输入端子，受理来自连接于信道CH2的四个存储器芯片CP2－1～CP2－4的就绪/忙碌信号R/Bn的单独的输入。即，第一与电路116－2通过四个输入端子，与四个存储器芯片CP2－1～CP2－4分别一对一地连接。第一与电路116－2输出来自存储器芯片CP2－1～CP2－4的就绪/忙碌信号R/Bn的逻辑积。
第二与电路117－2具备两个输入端子。对第二与电路117－2所具备的两个输入端子中的一个输入来自第一与电路116－2的输出信号。对第二与电路117－2所具备的两个输入端子中的另一个输入桥接就绪/忙碌信号BRG＿R/Bn。第二与电路117－2输出来自第一与电路116－2的输出信号与桥接就绪/忙碌信号BRG＿R/Bn的逻辑积。
第二与电路117－2的输出信号作为与信道CH2相关的就绪/忙碌信号R/Bn＿2而被供给至主机HA。
另外，桥接芯片BCc也可以通过与电路等，根据与信道CH1相关的就绪/忙碌信号R/Bn＿1、以及与信道CH2相关的就绪/忙碌信号R/Bn＿2生成一个就绪/忙碌信号R/Bn，并将该就绪/忙碌信号R/Bn供给至主机HA。
连接第一与电路116－2的四个输入端子与四个存储器芯片CP2－1～CP2－4的就绪/忙碌信号R/Bn用的四根信号线分别分支并与寄存器113连接。而且，四根传输就绪/忙碌信号R/Bn的信号线的内容被实时地存储于寄存器113内的R/Bn信息123的其他一部分(标记为R/Bn信息123－2)。除此之外，在R/Bn信息123－2中，也实时地存储桥接就绪/忙碌信号BRG＿R/Bn的内容。
由此，主机HA通过参照就绪/忙碌信号R/Bn＿2，能够确认桥接芯片BCc以及四个存储器芯片CP2－1～CP2－4全部为就绪状态、或者桥接芯片BCc以及四个存储器芯片CP2－1～CP2－4中的某一个为忙碌状态。
另外，主机HA通过读取R/Bn信息123，能够对桥接芯片BCc以及八个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4的每一个一并确认是就绪状态还是忙碌状态。
图15是表示第四实施方式的半导体装置1c将R/Bn信息123供给至主机HA的动作的流程图。
首先，通过主机HA使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S901)，开始桥接控制期间(S902)。主机HA在桥接控制期间，将规定的寄存器读取用的指令(例如，状态读取指令、获取特征指令、或者单独定义的寄存器读取用的指令)供给至桥接芯片BCc。
当桥接芯片BCc接收到寄存器读取用的指令时(S903)，控制器101c从寄存器113读取R/Bn信息123，并通过数据信号DQ[7：0]供给至主机HA(S904)。
另外，寄存器读取用的指令也可以构成为，能够指定R/Bn信息123－1、123－2中的任一个。在这样的情况下，在S904中，桥接芯片BCc能够从寄存器113读取R/Bn信息123－1、123－2中的被指定的一方，并供给至主机HA。
接着S904，通过主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S905)，由此在桥接芯片BCc中结束桥接控制期间(S906)。然后，结束半导体装置1c将R/Bn信息123供给至主机HA的动作。
这样，根据第四实施方式，桥接芯片BCc通过传输就绪/忙碌信号R/Bn的多个信号线的一个与多个存储器芯片CP一对一地连接。然后，在桥接芯片BCc中，将通过多个信号线供给的来自多个存储器芯片CP的就绪/忙碌信号R/Bn的内容按每个存储器芯片CP单独地存储于寄存器113内的R/Bn信息123。然后，桥接芯片BCc将R/Bn信息123输出至主机HA。
由此，主机HA能够一并确认多个存储器芯片CP的每一个是就绪状态还是忙碌状态。与对多个存储器芯片CP分别单独地供给状态读取指令的情况相比，主机HA能够以较少的时间取得各存储器芯片CP的状态。由于抑制了用于取得存储器芯片CP的状态所需的时间，因此在其他用途(例如，对存储器芯片CP的数据传输)中能够利用的时间增多。由此，能够提高主机HA与多个存储器芯片CP之间的数据传输的速度。
另外，根据第四实施方式，R/Bn管理电路115对来自多个存储器芯片CP的就绪/忙碌信号R/Bn执行包含逻辑积的运算，将所得的输出信号作为就绪/忙碌信号R/Bn＿1或者就绪/忙碌信号R/Bn＿2而输出至主机HA。
如上所述，以往，存在将多个存储器芯片CP输出的就绪/忙碌信号R/Bn的信号线组接线而汇总成一个信号线并与主机连接的情况。在第四实施方式中，通过上述的构成，主机HA能够取得与以往的就绪/忙碌信号R/Bn同等的就绪/忙碌信号R/Bn。
另外，根据第四实施方式，R/Bn管理电路115生成与桥接芯片BCc自身相关的就绪/忙碌信号即桥接就绪/忙碌信号BRG＿R/Bn。然后，R/Bn管理电路115运算来自多个存储器芯片CP的就绪/忙碌信号R/Bn与桥接就绪/忙碌信号BRG＿R/Bn的逻辑积。
另外，R/Bn管理电路115也可以不一定运算来自多个存储器芯片CP的就绪/忙碌信号R/Bn与桥接就绪/忙碌信号BRG＿R/Bn的逻辑积。
另外，根据第四实施方式，R/Bn管理电路115将桥接就绪/忙碌信号BRG＿R/Bn存储于R/Bn信息123。
由此，主机HA除了多个存储器芯片CP的每一个之外，还能够一并确认桥接芯片BCc是就绪状态还是忙碌状态。
另外，桥接芯片BCc根据寄存器读取用的指令(例如，状态读取指令、获取特征指令、或者单独定义的寄存器读取用的指令)将R/Bn信息123输出至主机HA。
而且，桥接芯片BCc能够在桥接控制期间接收用于读取R/Bn信息123的指令。
由此，用于读取R/Bn信息123的指令不传输到存储器芯片CP。其结果，能够抑制存储器芯片CP因用于读取R/Bn信息123的指令而进行误动作，由此能够抑制无用的等待时间的产生。其结果，提高了主机HA与多个存储器芯片CP之间的数据传输的速度。
另外，桥接芯片BCc也可以构成为，在非桥接控制期间也能够接收用于读取R/Bn信息123的指令。
(第五实施方式)
通常，在主机对多个存储器芯片进行读取的情况下，需要发送数据读取指令与数据输出指令的对。将数据读取指令与数据输出指令的对，标记为读取指令对。各存储器芯片能够根据数据输出指令输出最大1页量的数据。由此，在主机想要读取多页量的数据的情况下，需要发送多个读取指令对。
在存在多个保持输出对象的数据的存储器芯片的情况下，通过使保持输出对象的数据的多个存储器芯片并行地动作，桥接芯片能够不中断地从该多个存储器芯片取得输出对象的数据的组。
若主机能够从桥接芯片不中断地取得由桥接芯片不中断地获取到的输出对象的数据的组，则能够提高主机与桥接芯片之间的数据传输的效率。然而，如上所述，主机至少需要按每一页发送读取指令对。在正在发送读取指令对的过程中，主机与桥接芯片之间的信道为了传输读取指令对而被占用，因此主机必须停止从桥接芯片取得数据。即，由于主机发送多个读取指令对，导致主机与多个存储器芯片之间的数据传输的速度降低。
在第五实施方式中，多读取指令被定义为特定的指令。当从主机接收到一个多读取指令时，桥接芯片根据该多读取指令，自主地产生多个读取指令对。然后，桥接芯片能够将所产生的多个读取指令对分别自主地发送至目的地的存储器芯片。桥接芯片不中断地取得根据多个读取指令对而输出的输出对象的数据的组。主机无需发送读取指令对，因此在发送多读取指令后，能够从桥接芯片不中断地取得由桥接芯片不中断地获取到的输出对象的数据的组。
以下，对第五实施方式进行说明。第五实施方式能够与第一实施方式、作为第一实施方式的变形例的变形例1、第二实施方式、作为第二实施方式的变形例的变形例2、第三实施方式、或者第四实施方式一起应用。这里作为一个例子，对第五实施方式与第一实施方式、第二实施方式、第三实施方式以及第四实施方式一起应用的情况进行说明。
将第五实施方式的半导体装置标记为半导体装置1d。将第五实施方式的桥接芯片标记为桥接芯片BCd。对与第一、第二、第三、或者第四实施方式相同的构成要素标注与第一、第二、第三、或者第四实施方式相同的附图标记。另外，对与第一、第二、第三、或者第四实施方式相同的构成要素进行简略说明或省略说明。
图16是表示第五实施方式的半导体装置1d的构成的一个例子的示意图。半导体装置1d具备桥接芯片BCd以及存储器芯片CP1－1～CP1－4、CP2－1～CP2－4。这里与图2相同，作为存储器芯片CP1－1～CP1－4的代表，描绘了一个存储器芯片CP1，作为存储器芯片CP2－1～CP2－4的代表，描绘了一个存储器芯片CP2。
各存储器芯片CP具备存储器单元阵列201、周边电路202、以及页缓冲器203。
桥接芯片BCd具备控制器101d、缓冲存储器102、以及信道接口103。控制器101d具备指令解码器111、屏蔽电路112、寄存器113、RE/REn产生电路114b、R/Bn管理电路115、以及指令产生电路118。在寄存器113中，能够储存尺寸信息121、进展信息122、以及R/Bn信息123。
另外，在第五实施方式中，缓冲存储器102具有2页以上的容量。即，桥接芯片BCd能够缓冲2页量以上的从存储器芯片CP读取的数据。而且，主机HA与桥接芯片BCd之间的数据传输的速度为桥接芯片BCd与存储器芯片CP之间的数据传输的速度的2倍。
在指令解码器111解释为从主机HA接收到的指令是多读取指令的情况下，指令产生电路118按照多读取指令生成两个以上的读取指令对。
图17是表示第五实施方式的多读取指令的构成的一个例子的示意图。如本图所示，多读取指令包含表示多读取指令的指令值、地址初始值、间隔设定值以及读取次数设定值。
指令产生电路118首次产生用于读取地址初始值所表示的位置所储存的数据的读取指令对。
间隔设定值表示读取位置的间隔。指令产生电路118在初次以后产生读取指令对的情况下，对在上一次的读取指令对中用于输出对象的数据的位置的指定的地址值，递增作为间隔设定值而赋予的值，由此计算在下一个的读取指令对中用于输出对象的数据的位置的指定的地址值。
另外，用于对全地址值、即存储器芯片CP1－1～CP1－4、CP2－1～CP2－4的范围内的位置唯一地进行确定的地址值包含：指定两个信道CH1、CH2中的一个信道的第一位串；指定连接于一个信道的四个存储器芯片CP中的一个存储器芯片的第二位串；指定一个存储器芯片CP内的一个页的第三位串；以及指定一个页内的位置的第四位串。
能够对全地址值中的第一位串、第二位串以及第三位串分别指定间隔设定值。在第一位串的间隔设定值为x、第二位串的间隔设定值为y、第三位串的间隔设定值为z的情况下，将这些间隔设定值汇总标记为(x，y，z)。
在间隔设定值为(0，0，1)的情况下，仅将存储器芯片CP1－1～CP1－4、CP2－1～CP2－4中的由地址初始值的第一位串以及第二位串的组合确定的存储器芯片CP作为读取指令对的发送目的地。将读取指令对的发送目的地标记为对象的存储器芯片CP。指令产生电路118产生如下初次的读取指令对，该初次的读取指令对将对象的存储器芯片CP的、地址初始值的第三位串所表示的页，作为读取位置。以后，指令产生电路118一边使读取位置逐页地前进，一边依次产生读取指令对。
在间隔设定值为(0，1，1)的情况下，将存储器芯片CP1－1～CP1－4、CP2－1～CP2－4中的与由地址初始值的第一位串确定的信道所连接的四个存储器芯片CP全部作为读取指令对的发送目的地。指令产生电路118生成如下初次的读取指令对，该初次的读取指令对将由地址初始值的第一位串以及第二位串的组合确定的存储器芯片CP的、地址初始值的第三位串所表示的页，作为读取位置。接着，指令产生电路118不变更第三位串而一边使第二位串每次递增1，一边依次产生三次量的读取指令对。由此，针对作为读取指令对的发送目的地的四个存储器芯片CP的全部，产生将由相同的第三位串确定的页作为读取位置的读取指令对。接着，指令产生电路118通过使第三位串递增1，从而使读取位置前进1页。然后，指令产生电路118一边使第二位串每次递增1，一边依次产生四次量的读取指令对。以后，指令产生电路118反复进行相同的动作。由此，实现从与由地址初始值的第一位串确定的信道所连接的全部四个存储器芯片CP依次向桥接芯片BCd取得数据的动作。
在间隔设定值为(1，1，1)的情况下，存储器芯片CP1－1～CP1－4、CP2－1～CP2－4全部被作为读取指令对的发送目的地。指令产生电路118生成如下初次的读取指令对，该初次的读取指令对将由地址初始值的第一位串以及第二位串的组合确定的存储器芯片CP的、地址初始值的第三位串所表示的页，作为读取位置。接着，指令产生电路118不变更第三位串而一边使第二位串每次递增1，一边依次产生三次量的读取指令对。然后，指令产生电路118使第一位串递增1，之后，指令产生电路118一边使第二位串每次递增1，一边依次产生四次量的读取指令对。由此，针对作为读取指令对的发送目的地的所有存储器芯片CP，产生将由相同的第三位串确定的页作为读取位置的读取指令对。接着，指令产生电路118通过使第三位串递增1，从而使读取位置前进1页。然后，指令产生电路118一边使第一位串与第二位串每次递增1，一边依次产生八次量的读取指令对。指令产生电路118反复执行这样的动作。之后，指令产生电路118反复进行相同的动作。由此，实现从八个存储器芯片CP的全部依次向桥接芯片BCd取得数据的动作。
读取次数设定值是产生的读取指令对的数量的上限数。指令产生电路118对从接收多读取指令起产生的读取指令对的数量进行计数。当所产生的读取指令对的数量达到由读取次数设定值指定的数量时，指令产生电路118使读取指令对的产生结束，并将计数值复位。
另外，间隔设定值也可以不一定明确地包含在多读取指令中。例如，也可以是，准备多个表示多读取指令的指令值，以能够通过指令值指定间隔设定值为(0，0，1)、间隔设定值为(0，1，1)、以及间隔设定值为(1，1，1)中的任一个的方式构成多读取指令。
另外，作为间隔设定值而设定的值并不限定于“1”。例如，也可以通过将“2”设定为与第三位串相关的间隔设定值，使读取位置跳过1页而前进。
另外，间隔设定值也可以无法设定。例如，也可以构成为，从多读取指令中省略间隔设定值，桥接芯片BCd在接收到多读取指令的情况下，仅执行所决定的动作(例如，间隔设定值为(1，1，1)的情况下的动作)。
另外，在与多读取指令相应的动作中，桥接芯片BC以页为单位从各存储器芯片CP取得数据。
图18是用于对第五实施方式的多个读取指令对的生成的动作进行说明的流程图。
首先，通过主机HA使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S1001)，开始桥接控制期间(S1002)。主机HA在桥接控制期间，能够将多读取指令供给至桥接芯片BCd。
桥接芯片BCd接收多读取指令(S1003)。然后，通过主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S1004)，由此在桥接芯片BCd中结束桥接控制期间(S1005)。
接着，桥接芯片BCd开始与多读取指令相应的动作。首先，指令产生电路118产生将地址初始值所表示的页作为输出对象的数据的读取指令对(S1006)。
然后，指令产生电路118判定所产生的读取指令对的数量是否已达到读取次数设定值(S1007)。在所产生的读取指令对的数量未达到读取次数设定值的情况下(S1007：否)，指令产生电路118对地址值进行递增(S1008)，产生将递增后的地址值所表示的页作为输出对象的数据的读取指令对(S1009)。然后，控制转移至S1007。
在所产生的读取指令对的数量已达到读取次数设定值的情况下(S1007：是)，结束多个读取指令对的生成的动作。
由指令产生电路118生成的多个读取指令对分别通过信道接口103供给至目的地的存储器芯片CP。信道接口103基于来自各存储器芯片CP的就绪/忙碌信号R/Bn或者R/Bn信息123，确认目的地的存储器芯片CP为就绪状态且连接有目的地的存储器芯片CP的信道为空闲的情况，并进行向目的地的存储器芯片CP的读取指令对的发送。
图19是表示第五实施方式的读取指令对的指令序列的一个例子的示意图。
另外，在本图中，各存储器单元晶体管能够存储2位以上的数据。即，共用行的存储器单元晶体管的组能够储存两个以上的页的数据。
首先，对于存储器芯片CP，执行读取指令对中的数据读取指令的发送(S1101)。在S1101中，发送页识别符IP、表示数据读取指令的指令值C8、表示读取位置的地址值ADD107、以及与指令值C8成对的指令值C9。
地址值ADD107包含表示列的位置的列地址值ADD107－1、以及表示行的位置的行地址值ADD107－2。页识别符IP是指定在行地址值ADD107－2共用行的存储器单元晶体管的组中储存的多页量的数据中的一个页的信息。通过页识别符IP与行地址值ADD107－2的组合确定一个页。
列地址值ADD107－1表示页内的位置。即，列地址值ADD107－1相当于上述的第四位串。
当数据读取指令的目的地的存储器芯片CP接收到该数据读取指令时，周边电路202执行读出动作。即，周边电路202将所指定的页从存储器单元阵列201读取到页缓冲器203中。当完成读出动作时，存储器芯片CP能够进行与数据输出指令对应的数据的输出。
当开始读出动作时，周边电路202使就绪/忙碌信号R/Bn转移至忙碌状态(S1102)。当完成读出动作时，周边电路202使就绪/忙碌信号R/Bn从忙碌状态转移至就绪状态(S1103)。即，能够基于就绪/忙碌信号R/Bn判断存储器芯片CP是否已完成读出动作。
在读出动作已完成之后，对存储器芯片CP执行数据输出指令的发送(S1104)。在S1104发送的数据输出指令的构成与第二实施方式中说明的数据输出指令相同。具体而言，数据输出指令由表示数据输出指令的指令值C3、C4、以及地址值ADD108构成。
地址值ADD108包含表示列的位置的列地址值ADD108－1、以及表示行的位置的行地址值ADD108－2。数据输出指令中所含的地址值108只要表示页缓冲器203所储存的数据中的、输出对象的数据的开头的位置即可。由此，在地址值108中不需要行地址值108－2。然而，通常，行地址值ADD108－2使用与数据读取指令中所含的行地址值107－2相等的值。
数据输出指令中所含的列地址值ADD108－1能够使用与数据读取指令中所含的列地址值107－1不同的值。
另外，在第五实施方式中，根据多读取指令以页为单位从各存储器芯片CP取得数据。由此，在根据多读取指令产生的读取指令对的情况下，列地址值ADD107－1以及列地址值ADD108－1分别表示页的开头。
接收了数据输出指令的存储器芯片CP开始数据的输出(S1105)。该顺序与第二实施方式中说明的顺序相同。
信道接口103在向多个存储器芯片CP发送多个读取指令对时，调整多个读取指令对的发送定时，以使多个存储器芯片CP以交错方式进行动作。
图20是用于对第五实施方式的读取指令对的发送定时的一个例子进行说明的时序图。在本图所示的例子中，半导体装置1具备十六个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4。而且，存储器芯片CP1－1～CP1－4经由信道CH1与桥接芯片BCd连接，存储器芯片CP2－1～CP2－4经由信道CH2与桥接芯片BCd连接，存储器芯片CP3－1～CP3－4经由信道CH3与桥接芯片BCd连接，存储器芯片CP4－1～CP4－4经由信道CH4与桥接芯片BCd连接。另外，这里作为一个例子，对间隔设定值为(1，1，1)的情况进行说明。
在图20中，用斜线填充的矩形表示数据读取指令的发送期间。涂黑的矩形表示读出动作的执行期间。用点填充的矩形表示数据输出指令的发送期间。记载有数据名DX(X为整数)的空心的矩形表示输出对象的数据DX的传输期间。
当从主机HA向桥接芯片BCd供给多读取指令(S1，时刻t0)时，指令产生电路118根据多读取指令而生成多个读取指令对。然后，信道接口103开始供给生成的多个读取指令对(时刻t1)。
具体而言，信道接口103首先，向连接于彼此不同的信道的四个存储器芯片CP1－1、CP2－1、CP3－1、CP4－1并行地发送数据读取指令。接下来，向四个存储器芯片CP1－2、CP2－2、CP3－2、CP4－2并行地发送数据读取指令。接下来，向四个存储器芯片CP1－3、CP2－3、CP3－3、CP4－3并行地发送数据读取指令。接下来，向四个存储器芯片CP1－4、CP2－4、CP3－4、CP4－4并行地发送数据读取指令。由此，向全部的十六个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4各供给一个数据读取指令。
十六个存储器芯片CP1－1～CP1－4、CP2－1～CP2－4、CP3－1～CP3－4、CP4－1～CP4－4分别根据数据读取指令执行读出动作。然后，四个存储器芯片CP1－1、CP2－1、CP3－1、CP4－1完成读出动作(时刻t2)。于是，信道接口103向四个存储器芯片CP1－1、CP2－1、CP3－1、CP4－1供给数据输出指令。
这里，信道接口103以在从一个存储器芯片CP取得了页的一半的定时下开始从下一个存储器芯片CP取得页的方式，对四个存储器芯片CP1－1、CP2－1、CP3－1、CP4－1隔开时间间隔地依次供给数据输出指令。
具体而言，当完成从存储器芯片CP1－1取得1页量的数据D1的一半时，对存储器芯片CP2－1供给数据输出指令，以开始从存储器芯片CP2－1取得1页量的数据D2。当完成从存储器芯片CP2－1取得1页量的数据D2的一半时，对存储器芯片CP3－1供给数据输出指令，以开始从存储器芯片CP3－1取得1页量的数据D3。当完成从存储器芯片CP3－1取得1页量的数据D3的一半时，向存储器芯片CP4－1供给数据输出指令，以开始从存储器芯片CP4－1取得1页量的数据D4。
当完成数据D1的取得时，信道接口103向存储器芯片CP1－1发送用于读取数据D17的数据读取指令。当完成数据D2的取得时，信道CH2为空闲，因此信道接口103向存储器芯片CP2－1发送用于读取数据D18的数据读取指令。当完成数据D3的取得时，信道CH3为空闲，因此信道接口103向存储器芯片CP3－1发送用于读取数据D19的数据读取指令。当完成数据D4的取得时，信道CH4为空闲，因此信道接口103向存储器芯片CP4－1发送用于读取数据D20的数据读取指令。
四个存储器芯片CP1－1、CP2－1、CP3－1、CP4－1分别根据数据读取指令，开始读出动作。
各信道在向四个存储器芯片CP1－1、CP2－1、CP3－1、CP4－1中的与自身连接的存储器芯片CP供给了数据读取指令之后，变为可用。由此，信道接口103进行对以下的四个存储器芯片CP1－2、CP2－2、CP3－2、CP4－2的数据输出指令的供给。
信道接口103在进行对四个存储器芯片CP1－2、CP2－2、CP3－2、CP4－2的数据输出指令的供给时，也以在从一个存储器芯片CP取得了页的一半的定时下开始从下一个存储器芯片CP取得页的方式，对四个存储器芯片CP1－2、CP2－2、CP3－2、CP4－2隔开时间间隔地依次供给数据输出指令。
而且，当完成从存储器芯片CP1－2的数据D5的取得时，信道接口103向存储器芯片CP1－2发送用于读取数据D21的数据读取指令。当完成从存储器芯片CP2－2的数据D6的取得时，信道CH2为空闲，因此信道接口103向存储器芯片CP2－2发送用于读取数据D22的数据读取指令。当完成从存储器芯片CP3－2的数据D7的取得时，信道CH3为空闲，因此信道接口103向存储器芯片CP3－3发送用于读取数据D23的数据读取指令。当完成从存储器芯片CP4－2的数据D8的取得时，信道CH4为空闲，因此信道接口103向存储器芯片CP4－2发送用于读取数据D24的数据读取指令。
四个存储器芯片CP1－2、CP2－2、CP3－2、CP4－2分别根据数据读取指令，执行读出动作。
信道接口103进行对接下来的四个存储器芯片CP1－3、CP2－3、CP3－3、CP4－3的数据输出指令的供给。
这样，信道接口103在四个信道中并行执行如下动作：在各信道中，在一个存储器芯片CP执行读出动作时，经由信道执行对下一个存储器芯片CP的访问(指令的发送以及数据的取得)。由此，桥接芯片BCd能够从多个存储器芯片CP不中断地取得数据。
如第三实施方式中所述的那样，桥接芯片BCd的控制器101d在取得了各数据DX中的一半的定时下向主机HA通知进展信息122(在图20中未图示)。主机HA根据进展信息122，开始数据DX的取得。主机HA与桥接芯片BCd之间的数据传输的速度是桥接芯片BCd与存储器芯片CP之间的数据传输的速度的2倍。由此，主机HA能够以从存储器芯片CP向桥接芯片BC取得各数据DX时所需的时间的一半的时间取得各数据DX。
另外，缓冲存储器102具有2页以上的容量。由此，桥接芯片BCd能够在一个数据DX储存于缓冲存储器102的状态下取得接下来的数据DX。在图20所示的例子中，控制数据输出指令的供给定时，以使在从一个存储器芯片CP取得了页的一半的定时下开始从下一个存储器芯片CP取得页。另外，主机HA无需按每个数据DX发送数据读取指令以及数据输出指令中的任一个。信道CH0在发送多读取指令后不会被指令发送占用。由此，当完成数据DX的取得时，主机HA能够立即开始下一个数据DX的取得。即，主机HA能够不中断地取得在缓冲存储器102中不中断地取得的多个数据DX。
这样，根据第五实施方式，桥接芯片BCd根据多读取指令产生多个读取指令对。然后，桥接芯片BCd将所产生的多个读取指令对分别依次发送至目的地的存储器芯片CP。桥接芯片BCd将从多个存储器芯片CP依次输出的数据依次缓冲到缓冲存储器102中。然后，桥接芯片BCd将缓冲到缓冲存储器102的数据输出至主机HA。
主机HA在多个读取指令对的发送中无需使用信道CH0，能够从桥接芯片BCd取得数据。由此，提高了主机HA与多个存储器芯片CP之间的数据传输的速度。
另外，桥接芯片BCd通过递增依次取得表示与多个读取指令对的每一个相关的读取位置的地址值。
(第六实施方式)
在第五实施方式中，桥接芯片BCd通过对地址值的递增而取得多个读取位置，自主地发出用于从多个读取位置取得数据的多个读取指令对。
与此相对，在第六实施方式中，桥接芯片预先从主机供给的地址值的列表取得读取位置。
以下，对第六实施方式进行说明。第六实施方式能够与第一实施方式、作为第一实施方式的变形例的变形例1、第二实施方式、作为第二实施方式的变形例的变形例2、第三实施方式、或者第四实施方式一起应用。这里作为一个例子，对第六实施方式与第一实施方式、第二实施方式、第三实施方式、或者第四实施方式一起应用的情况进行说明。
将第六实施方式的半导体装置标记为半导体装置1e。将第六实施方式的桥接芯片标记为桥接芯片BCe。对与第一～第五实施方式中的任一个相同的构成要素标注与第一～第五实施方式中的任一个相同的附图标记。另外，对与第一～第五实施方式中的任一个相同的构成要素进行简略说明或省略说明。
图21是表示第六实施方式的半导体装置1e的构成的一个例子的示意图。半导体装置1e具备桥接芯片BCe以及存储器芯片CP1－1～CP1－4、CP2－1～CP2－4。这里与图2相同，作为存储器芯片CP1－1～CP1－4的代表，描绘了一个存储器芯片CP1，作为存储器芯片CP2－1～CP2－4的代表，描绘了一个存储器芯片CP2。
各存储器芯片CP具备存储器单元阵列201、周边电路202、以及页缓冲器203。
桥接芯片BCe具备控制器101e、缓冲存储器102、以及信道接口103。控制器101e具备指令解码器111、屏蔽电路112、寄存器113、RE/REn产生电路114b、R/Bn管理电路115、以及指令产生电路118e。在寄存器113中，能够储存尺寸信息121、进展信息122、R/Bn信息123、以及地址表124。
在指令解码器111解释为从主机HA接收到的指令是多读取指令的情况下，指令产生电路118e按照地址表124生成两个以上的读取指令对。
图22是表示第六实施方式的地址表124的数据构造的一个例子的图。如本图所示，地址表124是存储有两个以上的地址值的列表。存储于地址表124的各地址值是包含指定信道的第一位串、指定存储器芯片CP的第二位串、指定页的第三位串以及指定页内的位置的第四位串的全地址值。存储于地址表124的各地址值表示读取位置。
指令产生电路118e针对存储于地址表124的各地址值生成一个读取指令对。指令产生电路118e从地址表124的开头位置起依次取得地址值，并产生将所取得的地址值作为读取位置的读取指令对。另外，从地址表124取得地址值的顺序并不限定于此。
另外，地址表124也可以按每个信道而单独地准备。另外，地址表124也可以按每个芯片而单独地准备。
图23是用于对第六实施方式的地址表124的写入方法进行说明的时序图。
首先，主机HA为了向桥接芯片BCe发送地址表124，使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S1201)。由此，开始桥接控制期间。
接着，主机HA为了向桥接芯片BCe的寄存器113写入地址表124而发送地址表设定指令(S1202)。在S1202中，主机HA依次发送表示地址表设定指令的指令值C10、以及表示寄存器113中的地址表124的写入位置的地址值ADD109。
由于S1202的地址表设定指令的发送在桥接控制期间执行，因此在桥接芯片BCe中，控制器101e解释为接收到的指令是发往自身的指令。另外，指令解码器111解释为接收到的指令是地址表设定指令。
接着，主机HA能够发送数据D110(S1203)。D110是地址表124的内容。在S1203中，主机HA将地址表124的内容、即储存于地址表124的所有地址值以及结束代码作为数据信号[7：0]脉冲(burst)地供给至桥接芯片BCe。另外，地址表124的供给方法并不一定限定于脉冲下的供给。主机HA也可以将地址表124的内容分割为多个，按分割后的每个内容，与地址表设定指令一起供给地址表124。
控制器101e将接收到的地址表124储存于寄存器113的地址值ADD109所表示的位置。
当完成数据D110的发送时，主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S1204)。由此，结束桥接控制期间。然后，完成与地址表124的写入相关的动作。
图24是用于对第六实施方式的多个读取指令对的生成的动作进行说明的流程图。
首先，通过主机HA使桥接芯片使能信号BRG＿CEn转移至激活状态(L电平)(S1301)。由此，开始桥接控制期间(S1302)。
接着，从主机HA向桥接芯片BCe接收多读取指令(S1303)。
在第六实施方式中，多读取指令至少包含表示多读取指令的指令值。多读取指令也可以不包含地址初始值或者间隔设定值。多读取指令也可以包含表示储存有地址表124的位置的地址值。另外，地址表124也可以包含读取次数设定值。这里，多读取指令包含读取次数设定值。
接着S1303，通过主机HA使桥接芯片使能信号BRG＿CEn转移至非激活状态(H电平)(S1304)。由此，结束桥接控制期间(S1305)。
在桥接芯片BCe接收到多读取指令时，桥接芯片使能信号BRG＿CEn被维持为激活状态(L电平)，因此控制器101e解释为接收到的指令是发往自身的指令。另外，指令解码器111解释为接收到的指令是多读取指令。然后，指令产生电路118e开始与多读取指令相应的动作。
首先，指令产生电路118e从地址表124取得一个记录(S1306)。首次，指令产生电路118e从地址表124的开头取得一个记录。
接着，指令产生电路118e判定所取得的记录是否是结束代码(S1307)。在所取得的记录不是结束代码的情况下(S1307：否)、即所取得的记录为地址值的情况下，指令产生电路118e产生将所取得的地址值作为读取位置的读取指令对(S1308)。
然后，指令产生电路118e判定所产生的读取指令对的数量是否已达到读取次数设定值(S1309)。在所产生的读取指令对的数量未达到读取次数设定值的情况下(S1309：否)，控制转移至S1306，执行后续的记录的取得。
在所取得的记录是结束代码的情况下(S1307：是)、或者所产生的读取指令对的数量已达到读取次数设定值的情况下(S1309：是)，结束多个读取指令对的生成的动作。
返回至图21进行说明。
由指令产生电路118e生成的多个读取指令对分别由信道接口103供给至目的地的存储器芯片CP。信道接口103基于来自各存储器芯片CP的就绪/忙碌信号R/Bn或者R/Bn信息123，确认目的地的存储器芯片CP为就绪状态且连接有目的地的存储器芯片CP的信道为空闲的情况，并进行向目的地的存储器芯片CP的读取指令对的发送。
另外，信道接口103与由地址表124表示的第五实施方式相同，在各信道中，在一个存储器芯片CP执行读出动作时，执行对下一个存储器芯片CP的访问(指令的发送以及数据的取得)。另外，信道接口103能够在多个信道中并行执行如下的动作：在一个存储器芯片CP执行读出动作时，执行对下一个存储器芯片CP的访问(指令的发送以及数据的取得)。由此，桥接芯片BCe能够从多个存储器芯片CP不中断地取得数据。
另外，信道接口103能够与第五实施方式同样地控制数据输出指令的供给定时，以使在从一个存储器芯片CP取得半页量的数据的定时下开始从下一个存储器芯片CP取得数据。
桥接芯片BCe的控制器101e在取得了半页量的数据的定时下向主机HA通知进展信息122。主机HA根据进展信息122，开始其数据的取得。主机HA与桥接芯片BCe之间的数据传输的速度是桥接芯片BCe与存储器芯片CP之间的数据传输的速度的2倍。由此，主机HA能够以从存储器芯片CP向桥接芯片BC取得各数据DX时所需的时间的一半的时间取得各数据DX。
由此，根据第六实施方式，根据地址表124的构成情况，能够进行图20所示的动作。由此，主机HA能够不中断地取得在缓冲存储器102中不中断地取得的多个数据DX。
这样，根据第六实施方式，桥接芯片BCe从主机HA接收表示读取对象的数据的位置的地址值的一览即地址表124，将接收到的地址表124储存于寄存器113。然后，桥接芯片BCe基于地址表124产生多个读取指令对。
主机HA在多个读取指令对的发送中无需使用信道CH0，能够从桥接芯片BCd取得数据。由此，提高了主机HA与多个存储器芯片CP之间的数据传输的速度。
虽然对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。

Claims (10)

1.一种半导体装置，具备：
端子组，被从主机输入第一信号及第二信号；
第一芯片，与所述端子组电连接，能够接收所述第一信号及所述第二信号；以及
第二芯片，与所述第一芯片电连接，并且能够接收从所述第一芯片发送且与所述第一信号对应的第三信号，
所述第一芯片构成为，能够以第一模式和第二模式进行动作，并构成为根据所述第二信号而执行所述第一模式与所述第二模式之间的切换，在所述第一模式下，所述第一芯片根据接收到所述第一信号这一情况，将所述第三信号向所述第二芯片传输，在所述第二模式下，所述第一芯片根据在所述第一信号之前接收到所述第二信号这一情况，不将所述第三信号向所述第二芯片传输。
2.如权利要求1所述的半导体装置，
所述端子组包含用于接收所述第二信号的专用的端子。
3.如权利要求1所述的半导体装置，
所述第二信号包含所述主机发送的作为所述第一信号的第一指令，
所述第一芯片在所述第一模式中接收到所述第一指令时，根据所述第一指令的接收，从所述第一模式转移至所述第二模式。
4.如权利要求3所述的半导体装置，
所述第二芯片即使接收到所述第一指令，也不对接收到的所述第一指令进行响应。
5.如权利要求1至4中任一项所述的半导体装置，
所述第一芯片具备第一存储器，
所述第一信号包含第二指令，该第二指令向存储器写入第一信息，
所述第一芯片在所述第二模式中接收到所述第二指令时，根据所述第二指令，将所述第一信息储存于所述第一存储器。
6.如权利要求5所述的半导体装置，
所述第二芯片有多个，所述多个第二芯片分别具备第二存储器，
所述第一信息包含第二信息，该第二信息是对所述第二存储器进行输入输出的数据的尺寸的设定值。
7.如权利要求6所述的半导体装置，
所述第一信号包含第三指令，该第三指令使所述第二芯片输出所述第二存储器内的数据，
所述第一芯片，
具备第三存储器，
当在所述第一模式中从所述主机接收到所述第三指令时，将所述第三指令传输至所述第二芯片，
将所述第二芯片根据所述第三指令而输出的数据即第一数据依次缓冲到所述第三存储器中，
根据已缓冲到所述第三存储器的所述第一数据的尺寸达到基于所述第二信息而确定的阈值这一状况，将表示这种状况的进展信息向所述主机通知。
8.如权利要求7所述的半导体装置，
所述第一芯片构成为，在通知所述进展信息之后，开始从所述第三存储器向所述主机供给所述第一数据。
9.如权利要求7所述的半导体装置，
在所述主机与所述第一芯片之间的数据传输的速度为所述第一芯片与所述第二芯片之间的数据传输的速度的N倍的情况下，所述阈值通过将所述第二信息所表示的尺寸乘以(1－1/N)来计算。
10.一种芯片控制方法，控制第一芯片，其中，所述第一芯片与被从主机输入第一信号及第二信号的端子组电连接，且与第二芯片电连接，所述第二芯片能够接收从所述第一芯片发送且与所述第一信号对应的第三信号，
所述芯片控制方法包括如下步骤：
以根据接收到所述第一信号这一情况而将所述第三信号向所述第二芯片传输的第一模式进行动作；
以根据在所述第一信号之前接收到所述第二信号这一情况而不将所述第三信号向所述第二芯片传输的第二模式进行动作；以及
根据所述第二信号，执行所述第一模式与所述第二模式之间的切换。
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TW (2) TWI791183B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064217A (zh) * 2013-03-21 2014-09-24 株式会社东芝 非易失性半导体存储器的检查方法及存储检查程序的记录介质
CN106504790A (zh) * 2015-09-07 2017-03-15 株式会社东芝 半导体存储装置及存储器系统
CN106653082A (zh) * 2015-10-29 2017-05-10 株式会社东芝 非易失性半导体存储装置及存储器系统
CN107015920A (zh) * 2015-12-30 2017-08-04 三星电子株式会社 存储设备和存储设备的操作方法
CN108573727A (zh) * 2017-03-10 2018-09-25 东芝存储器株式会社 半导体存储装置及其控制方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0673216B2 (ja) 1986-06-20 1994-09-14 三洋電機株式会社 デイスクモ−タ制御回路
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
DE10234992A1 (de) * 2002-07-31 2004-02-19 Advanced Micro Devices, Inc., Sunnyvale Retry-Mechanismus für blockierende Schnittstellen
US7702839B2 (en) 2005-04-12 2010-04-20 Nokia Corporation Memory interface for volatile and non-volatile memory devices
JP4657338B2 (ja) 2008-10-09 2011-03-23 シャープ株式会社 光情報記録媒体再生装置、光情報記録媒体再生プログラム、およびコンピュータ読み取り可能な記録媒体
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US20100115172A1 (en) 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20110184365A1 (en) 2010-01-28 2011-07-28 Glatfelter Falkenhagen Gmbh Flexible, highly absorbent material
JP2012043024A (ja) 2010-08-13 2012-03-01 Buffalo Inc 記憶装置
US8954655B2 (en) 2013-01-14 2015-02-10 Western Digital Technologies, Inc. Systems and methods of configuring a mode of operation in a solid-state memory
US9235468B2 (en) * 2013-04-12 2016-01-12 Qualcomm Incorporated Systems and methods to improve the reliability and lifespan of flash memory
TWI534829B (zh) * 2013-08-12 2016-05-21 華邦電子股份有限公司 序列式ｎａｎｄ快閃記憶體
US9384830B2 (en) 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US9619377B2 (en) * 2014-05-29 2017-04-11 Apple Inc. System on a chip with always-on processor which reconfigures SOC and supports memory-only communication mode
US10776527B2 (en) * 2015-06-08 2020-09-15 Nuvoton Technology Corporation Security monitoring of SPI flash
CN115482862A (zh) 2016-07-13 2022-12-16 铠侠股份有限公司 存储装置及存储系统
JP6924026B2 (ja) 2016-12-19 2021-08-25 シナプティクス インコーポレイテッド 半導体装置、ヒューマンインターフェース装置及び電子機器
US10324689B2 (en) * 2017-11-21 2019-06-18 Intel IP Corporation Scalable memory-optimized hardware for matrix-solve
US10615829B1 (en) * 2019-03-19 2020-04-07 Cypress Semiconductor Corporation Systems and methods for adjusting receive sensitivity using collocated communication circuitry

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064217A (zh) * 2013-03-21 2014-09-24 株式会社东芝 非易失性半导体存储器的检查方法及存储检查程序的记录介质
CN106504790A (zh) * 2015-09-07 2017-03-15 株式会社东芝 半导体存储装置及存储器系统
CN106653082A (zh) * 2015-10-29 2017-05-10 株式会社东芝 非易失性半导体存储装置及存储器系统
CN107015920A (zh) * 2015-12-30 2017-08-04 三星电子株式会社 存储设备和存储设备的操作方法
CN108573727A (zh) * 2017-03-10 2018-09-25 东芝存储器株式会社 半导体存储装置及其控制方法

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