CN106504790A - 半导体存储装置及存储器系统 - Google Patents

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CN106504790A CN201610133579.8A CN201610133579A CN106504790A CN 106504790 A CN106504790 A CN 106504790A CN 201610133579 A CN201610133579 A CN 201610133579A CN 106504790 A CN106504790 A CN 106504790A
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Abstract

本发明的实施方式提供一种能够抑制存储单元晶体管的劣化的半导体存储装置及存储器系统。实施方式的半导体存储装置具有第1及第2动作模式，且具备存储单元晶体管与字线。对于存储单元晶体管，在删除数据的情况下，施加删除脉冲，在写入数据的情况下，施加编程脉冲。在处于第1动作模式时，施加第1期间的删除脉冲或编程脉冲。在处于第2动作模式时，施加比第1期间长的第2期间的删除脉冲或编程脉冲。

Description

半导体存储装置及存储器系统
[相关申请]
本申请享有以日本专利申请2015-175763号(申请日：2015年9月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及存储器系统。
背景技术
作为半导体存储装置，已知NAND(Not AND，与非)型闪速存储器。
发明内容
本发明的实施方式提供一种能够抑制存储单元晶体管的劣化的半导体存储装置及存储器系统。
实施方式的半导体存储装置具有第1动作模式及第2动作模式，且具备存储单元晶体管、及连接于存储单元晶体管的字线。在删除存储单元晶体管的数据的情况下，向存储单元晶体管施加删除脉冲。在向存储单元晶体管写入数据的情况下，向存储单元晶体管施加编程脉冲。在处于第1动作模式时，施加第1期间的删除脉冲或编程脉冲。在处于第2动作模式时，施加比第1期间长的第2期间的删除脉冲或编程脉冲。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的存储器系统中的、普通擦除模式时的各种信号的时序图。
图4是第1实施方式的存储器系统中的、慢速擦除模式时的各种信号的时序图。
图5是表示第1实施方式的半导体存储装置中的删除动作的流程图。
图6是表示第1实施方式的半导体存储装置中的、施加删除脉冲时的各配线的电压的时序图。
图7是表示第2实施方式的半导体存储装置中的、删除动作时的删除循环次数与删除脉冲的关系的曲线图。
图8是第3实施方式的存储器系统中的、普通编程模式时的各种信号的时序图。
图9是第3实施方式的存储器系统中的、慢速编程模式时的各种信号的时序图。
图10是表示第3实施方式的半导体存储装置中的写入动作的流程图。
图11是表示第3实施方式的半导体存储装置中的、普通编程模式时的各配线的电压的时序图。
图12是表示第3实施方式的半导体存储装置中的、慢速编程模式时的各配线的电压的时序图。
图13是表示第4实施方式的半导体存储装置中的、写入动作时的编程循环次数与编程脉冲的关系的曲线图。
图14是表示第5实施方式的第1例的、存储器系统中的暂停擦除时的存储器系统的动作的流程图。
图15是表示第5实施方式的第1例的、存储器系统中的暂停擦除时的信号的收发与删除动作的关系的时序图。
图16是表示第5实施方式的第2例的、存储器系统中的暂停擦除时的信号的收发与删除动作的关系的时序图。
图17是表示第6实施方式的半导体存储装置中的、虚拟数据写入动作时的页面状态的图。
图18是表示第6实施方式的存储器系统中的、虚拟数据写入动作时的信号的收发与写入动作的关系的时序图。
图19是表示第7实施方式的第1例的、存储器系统中的删除动作时的控制器的动作的流程图。
图20是表示第7实施方式的第2例的、存储器系统中的写入动作时的控制器的动作的流程图。
具体实施方式
以下，一面参照附图一面对实施方式进行说明。当进行该说明时，在所有附图中，对于相同的部分标注相同的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置及存储器系统进行说明。以下，作为半导体存储装置，列举在半导体衬底上二维配置有存储单元晶体管的平面式NAND型闪速存储器为例而进行说明。
1.1关于构成
1.1.1关于存储器系统的整体构成
首先，使用图1，对本实施方式的存储器系统的整体构成进行说明。
如图示般，存储器系统1具备NAND型闪速存储器100及控制器200。也可通过例如控制器200与NAND型闪速存储器100的组合而构成一个半导体存储装置，作为其例子，可列举如SDTM卡的存储卡、或SSD(solid state drive，固态驱动器)等。
NAND型闪速存储器100具备多个存储单元晶体管，非易失地存储数据。NAND型闪速存储器100利用NAND总线与控制器200连接，基于来自控制器200的命令进行动作。也就是，NAND型闪速存储器100经由数据线DQ0～DQ7，与控制器200进行例如8比特的输入输出信号I/O的收发。输入输出信号I/O例如为数据、地址信号、及指令信号。另外，NAND型闪速存储器100从控制器200，接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。而且，NAND型闪速存储器100向控制器200，发送待命/忙碌信号R/Bn。
芯片使能信号CEn是用来启动NAND型闪速存储器100的信号，在low电平下得到确证。指令锁存使能信号CLE是表示输入输出信号I/O为指令的信号，在high电平下得到确证。地址锁存使能信号ALE是表示输入输出信号I/O为地址的信号，在high电平下得到确证。写入使能信号WEn是用来将所接收到的信号向NAND型闪速存储器100内撷取的信号，每次从控制器200接收指令、地址、及数据等时，均在low电平下得到确证。因此，每次触发WEn，信号均被撷取到NAND型闪速存储器100中。读出使能信号REn是用来让控制器200从NAND型闪速存储器100读出各数据的信号。例如读出使能信号REn是在low电平下得到确证。待命/忙碌信号R/Bn是表示NAND型闪速存储器100是否为忙碌状态(是不能从控制器200接收指令的状态还是能从控制器200接收指令的状态)的信号，在为忙碌状态时成为low电平。
控制器200响应来自主机设备的命令，对NAND型闪速存储器100下达数据的读出、写入、删除等命令。另外，管理NAND型闪速存储器100的存储空间。
控制器200具备主机接口电路210、内置存储器(RAM：Random-Access Memory，随机访问存储器)220、处理器(CPU：Central Processing Unit，中央处理器)230、缓冲存储器240、NAND接口电路250、及ECC电路260。
主机接口电路210经由控制器总线与主机设备连接，负责与主机设备的通讯。而且，将从主机设备接收到的命令及数据分别传送到处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传送到主机设备。
NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通讯。而且，将从处理器230接收到的命令传送到NAND型闪速存储器100，另外，在写入时将缓冲存储器240内的写入数据传送到NAND型闪速存储器100。进而，在读出时，将从NAND型闪速存储器100读出的数据传送到缓冲存储器240。
处理器230对控制器200整体的动作进行控制。例如，在从主机设备接收到写入命令时，响应该命令，向NAND型闪速存储器100输出写入命令。在读出及删除时也相同。而且，处理器230执行耗损均衡等用来管理NAND型闪速存储器100的各种处理。进而，处理器230执行各种运算。例如，执行数据的加密处理或随机化处理等。
ECC电路260执行数据的错误校正(ECC：Error Checking and Correcting，错误检查与校正)处理。
内置存储器220例如为DRAM(Dynamic Random Access Memory，动态随机访问存储器)等半导体存储器，作为处理器230的作业区域而使用。而且，内置存储器220保存用来管理NAND型闪速存储器100的固件、及各种管理表等。
1.1.2关于半导体存储装置的整体构成
其次，使用图2，对半导体存储装置的整体构成进行说明。如图示般，NAND型闪速存储器100大体具备核心部110及周边电路部120。
核心部110具备存储单元阵列111、行解码器112、感测放大器113、源极线驱动器114、及阱驱动器115。
存储单元阵列111具备多个非易失性存储单元晶体管的集合即多个区块BLK(BLK0、BLK1、…)。同一区块BLK内的数据例如被一次性删除。
各个区块BLK具备串联连接有存储单元晶体管的多个NAND串116。各个NAND串116例如包含16个存储单元晶体管MT(MT0～MT15)、以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极与电荷存储层，而非易失地保存数据。此外，存储单元晶体管MT既可为在电荷存储层中使用绝缘膜的MONOS(Metal Oxide Nitride OxideSilicon，金属-氧化氮-氧化硅)型，也可为在电荷存储层中使用导电膜的FG(Floating Gate，浮栅)型。进而，存储单元晶体管MT的个数并不限于16个，也可为8个、32个、64个、或128个等，其数量不受限定。
存储单元晶体管MT0～MT15的电流路径串联连接。该串联连接的一端侧的存储单元晶体管MT0的漏极连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT15的源极连接于选择晶体管ST2的漏极。
位于同一区块BLK内的选择晶体管ST1的栅极共同连接于同一选择栅极线SGD。在图2的例子中，位于区块BLK0的选择晶体管ST1的栅极共同连接于选择栅极线SGD0，位于区块BLK1的未图示的选择晶体管ST1的栅极共同连接于选择栅极线SGD1。同样地，位于同一区块BLK内的选择晶体管ST2的栅极共同连接于同一选择栅极线SGS。
另外，区块BLK内的各NAND串116的存储单元晶体管MT的控制栅极分别共同连接于不同的字线WL0～WL15。
另外，在存储单元阵列111内呈矩阵状配置的NAND串116中、位于同一列的NAND串116的选择晶体管ST1的漏极共同连接于任一位线BL(BL0～BL(N－1)，(N－1)为1以上的自然数)。也就是，位线BL在多个区块BLK间将NAND串116共同连接。另外，位于各区块BLK内的选择晶体管ST2的源极共同连接于源极线SL。也就是，源极线SL例如在多个区块BLK间将NAND串116共同连接。
行解码器112例如在数据的写入、及读出时，对区块BLK的地址或页面的地址进行解码，选择与作为对象的页面对应的字线。而且，行解码器112向选择区块BLK的选择字线WL、非选择字线WL、以及选择栅极线SGD及SGS施加适当的电压。
感测放大器113在读出数据时，感应从存储单元晶体管向位线读出的数据。另外，在写入数据时，将写入数据传送到存储单元晶体管MT。
源极线驱动器114向源极线SL施加电压。
阱驱动器115向形成NAND串116的p型阱区域(即存储单元晶体管MT的背栅极)施加电压。
周边电路部120具备定序器121、电压产生电路122、及寄存器123。
定序器121对NAND型闪速存储器100整体的动作进行控制。
电压产生电路122产生数据的写入、读出、及删除所需的电压，并将该电压供给到行解码器112、感测放大器113、源极线驱动器114、阱驱动器115等。
寄存器123保存各种信号。例如，保存数据的写入或删除动作的状态，由此通知控制器200动作是否已经正常完成。或者，寄存器123也能够保存各种表格。
此外，在本例中，以存储单元晶体管MT二维配置在半导体衬底上的情况为例而进行说明，但也可为所述存储单元晶体管MT三维积层在半导体衬底上方的情况。
关于三维积层式NAND型闪速存储器中的存储单元阵列111的构成，例如记载在2009年3月19日提出申请的、名为“三维积层非易失性半导体存储器”的美国专利申请12/407,403号中。另外，记载在2009年3月18日提出申请的、名为“三维积层非易失性半导体存储器”的美国专利申请12/406,524号、2010年3月25日提出申请的、名为“非易失性半导体存储装置及其制造方法”的美国专利申请12/679,991号、2009年3月23日提出申请的、名为“半导体存储器及其制造方法”的美国专利申请12/532,030号中。这些专利申请的整体通过参照而引用在本申请的说明书中。
进而，数据的删除范围并不限定于1个区块BLK，也可为多个区块BLK的数据被一次性删除，还可为1个区块BLK内的部分区域的数据被一次性删除。
关于数据的删除，例如记载在2010年1月27日提出申请的、名为“非易失性半导体存储装置”的美国专利申请12/694,690号中。另外，记载在2011年9月18日提出申请的、名为“非易失性半导体存储装置”的美国专利申请13/235，389号中。这些专利申请的整体通过参照而引用在本申请的说明书中。
1.2关于数据的删除动作
其次，对本实施方式的数据的删除动作进行说明。删除动作包括为了使存储单元晶体管MT的阈值降低(向负电压方向偏移)而施加删除脉冲的动作，及对施加了删除脉冲的结果，存储单元晶体管MT的阈值是否变得低于目标值进行判定的擦除验证。而且，删除动作存在被称为“普通擦除模式”与“慢速擦除模式”的2个擦除模式，NAND型闪速存储器100基于从控制器200接收的指令，在任一擦除模式下进行删除动作。在普通擦除模式与慢速擦除模式下，删除脉冲的条件不同。具体来讲，对于存储单元晶体管MT的背栅极的施加电压及施加时间不同。慢速擦除模式时的删除脉冲的电位比普通擦除模式时低，施加期间比普通擦除模式时长。以下，对删除动作的详细情况进行说明。
1.2.1关于控制器200的动作
首先，对删除动作时的控制器200的动作进行说明。
1.2.1.1关于普通擦除模式时
首先，使用图3，对普通擦除模式时的控制器200的动作进行说明。
如图示般，处理器230首先向NAND型闪速存储器100输出指令“60h”，并且确证(“H”电平)CLE，所述指令“60h”下达执行删除动作的通知。
接着，处理器230输出地址数据“ADD”，并且确证(“H”电平)ALE。此外，在图3的例子中，将地址数据设定为1个周期的数据，但为了发送列地址及行地址等，也可为多个周期。此外，行地址也可包含区块地址、页面地址。进而，页面地址也可包含例如字线WL、奇数/偶数位线(E/O)、串地址、或与下位页面/中间页面/上位页面(L/M/U)等相关的信息。
关于页面地址的构成，例如记载在2013年3月4日提出申请的、名为“非易失性半导体存储装置及其控制方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICEAND CONTROL METHOD THEREOF)”的美国专利申请13/784,753号中。本专利申请的整体通过参照而引用在本申请的说明书中。
进而，处理器230输出普通擦除指令“D0h”，并且确证CLE。
每次触发WEn，这些指令及地址均被存储在NAND型闪速存储器100的例如寄存器123中。
响应指令“D0h”，NAND型闪速存储器100在普通擦除模式下开始删除动作，变成忙碌状态(R/Bn＝“L”)。以下，将忙碌状态的期间，即普通擦除模式下的删除动作期间设为tERASE_nr。
如果删除动作完成，那么NAND型闪速存储器100变成待命状态，R/Bn恢复为“H”电平。
1.2.1.2关于慢速擦除模式时
其次，使用图4，对慢速擦除模式时的控制器200的动作进行说明。以下，仅对与普通擦除模式不同的点进行说明。
如图示般，处理器230在输出地址后，输出慢速擦除指令“yyh”，并且确证CLE。然后，响应指令“yyh”，NAND型闪速存储器100在慢速擦除模式下开始删除动作，变成忙碌状态(R/Bn＝“L”)。如果将这时的忙碌状态的期间设为tERASE_sl，那么在删除循环次数相同的情况下，形成为tERASE_sl＞tERASE_nr的关系。
1.2.2关于NAND型闪速存储器100的动作
其次，对删除动作时的NAND型闪速存储器100的动作进行说明。
1.2.2.1关于删除动作的整体流程
首先，使用图5，对删除动作的整体流程进行说明。
如图示般，首先，定序器121从控制器200接收删除命令(删除指令及地址)(步骤S101)。
在定序器121从控制器200接收到普通擦除指令“D0h”的情况下(步骤S102_Yes)，定序器121选择普通擦除模式(步骤S103)。
然后，定序器121响应所接收到的指令“D0h”，开始删除动作，首先，施加删除脉冲。更加具体来讲，按照定序器121的命令，阱驱动器115向形成有存储单元晶体管的p型阱区域施加删除脉冲(步骤S104)。
接着，定序器121执行擦除验证(步骤S105)。以下，将判定已经删除存储单元晶体管MT的数据的状态称为“通过擦除验证”，将判定数据的删除尚未完成的状态称为“未通过擦除验证”。
在通过擦除验证的情况下，删除动作结束(步骤S106_Yes)。另一方面，在未通过擦除验证的情况下(步骤S106_No)，定序器121对删除循环次数是否为预先设定的上限次数进行判定(步骤S107)。以下，将重复删除脉冲的施加与擦除验证称为“删除循环”。定序器121重复删除脉冲的施加与擦除验证，直至通过擦除验证、或删除循环的次数达到上限次数为止。
在删除循环达到了上限次数的情况下(步骤S107_Yes)，定序器121结束删除动作，并报告控制器200删除动作未正常完成。
在删除循环未达到上限次数的情况下(步骤S107_No)，定序器121返回到步骤S104，再次施加删除脉冲。也就是，阱驱动器115向p型阱区域施加删除脉冲。
另外，在定序器121从控制器200接收到慢速擦除指令“yyh”的情况下(步骤S102_No)，定序器121选择慢速擦除模式(步骤S108)。
然后，定序器121响应所接收到的指令“yyh”，施加删除脉冲(步骤S109)。
接着，定序器121与在普通擦除模式的情况下同样地，进行擦除验证(步骤S110)，重复删除循环，直至通过擦除验证(步骤S111_Yes)为止，或者直至删除循环达到预先设定的上限次数(步骤S112_Yes)为止。
1.2.2.2关于施加删除脉冲时的电压
其次，使用图6，对施加删除脉冲时的各配线的电位关系进行说明。图6的上段的曲线图表示选择普通擦除模式时，图6的下段的曲线图表示选择慢速擦除模式时。
首先，对普通擦除模式时进行说明。如图6的上段所示，在时刻t1，阱驱动器115向选择区块BLK的p型阱区域施加电压VERA_nr，作为删除脉冲。
另外，行解码器112向删除对象区块BLK的字线WL施加电压VERA_WL。电压VERA_WL是为了从电荷存储层引出电子，而充分低于电压VERA_nr的电压。根据电压VERA_nr与电压VERA_WL的电位差，从连接于选择字线WL的存储单元晶体管MT的电荷存储层引出电子，删除数据。此外，在图6中，以位线BL、源极线SL、以及选择栅极线SGD及SGS形成为浮动状态的情况为例进行了说明，但也可利用行解码器112向选择栅极SGD及SGS施加电压VERA_nr。
接着，在时刻t2以后，进行恢复处理，至此删除脉冲的施加结束。以下，在普通擦除模式下，将施加1次删除脉冲的期间(时刻t1～t2)称为“期间t_ERA_nr”。
其次，对慢速擦除模式时进行说明。以下，仅对与普通擦除模式不同的点进行说明。
如图6的下段所示，在时刻t1，阱阱驱动器115向p型阱区域施加电压VERA_sl，作为删除脉冲。电压VERA_sl是低于电压VERA_nr的电压。另外，行解码器112向字线WL施加电压VERA_WL。由此，慢速擦除模式下的字线WL与p型阱区域(背栅极)之间的电位差比普通擦除模式的情况下小。此外，以下，在不对电压VERA_nr与电压VERA_sl特别地加以区别的情况下，简称为电压VERA。
另外，如果将慢速擦除模式下的施加1次删除脉冲的期间(时刻t1～t3)设为“期间t_ERA_sl”，那么存在t_ERA_sl＞t_ERA_nr的关系。也就是，在慢速擦除模式下，与普通擦除模式相比，删除脉冲的电位较小，但其施加期间设定得更长。
接着，在时刻t3以后，进行恢复处理，至此删除脉冲的施加结束。
1.3关于本实施方式的效果
NAND型闪速存储器等非易失性半导体存储器装置中所使用的存储单元晶体管MT具有FG构造或MONOS构造等。但是，无论在哪种构造中，均会在重复数据的改写(写入及删除)过程中，因存储单元晶体管MT的栅极绝缘膜的劣化等，导致写入及删除的特性发生变化(劣化)。如果特性的变化变大，那么有可能无法进行正常的写入及删除动作。因此，必须对存储单元晶体管MT中的数据的改写次数加以限制。
关于该点，例如，通过在删除动作时降低删除脉冲的电压(电压VERA)，能够抑制存储单元晶体管MT的劣化，从而改善相对于因改写而导致的劣化的耐性(以下称为“写入/删除耐性(W/E Endurance)”)。然而，为了使阈值充分地降低，必须与电压下降的量相应地，延长删除脉冲施加期间。存在如下倾向：如果延长删除脉冲施加期间，那么删除时间(从删除动作开始到结束的处理时间)变长，其结果，有可能使下个动作发生延迟。另外，例如在基于用户的使用用途而对删除时间加以制约的情况等下，必须使删除动作在固定的时间内完成。因此，难以延长删除脉冲施加期间。
因此，一般来讲，在产品中，是以将两者的取舍关系作为前提，而使删除时间处于用户容许的范围内的方式，对删除脉冲的电压及删除脉冲施加期间进行设定后出厂。
针对此，在本实施方式的构成中，半导体存储装置具备普通擦除模式与慢速擦除模式2个擦除模式。而且，控制器200能够根据例如删除时间的制约的有无，选择普通擦除模式或慢速擦除模式。由此，半导体存储装置能够几乎不使处理能力下降地，改善写入/删除耐性。以下，具体地对本效果进行说明。
在对删除时间无限制的情况下，例如在未从主机设备接收到下个命令的情况等下，控制器200选择慢速擦除模式。由此，半导体存储装置能够降低向存储单元晶体管MT施加的删除脉冲的电压，抑制存储单元晶体管MT的劣化。也就是，半导体存储装置能够优先改善写入/删除耐性而进行删除动作。在该情况下，删除时间存在与普通擦除模式相比变长的倾向，但因为未从主机设备接收到下个命令，所以不会使对于主机设备的处理能力，即处理速度下降。
另一方面，在对删除时间有限制的情况下，控制器200选择普通擦除模式。由此，半导体存储装置能够优先删除时间(处理能力)而进行删除动作。
由此，在本实施方式的构成中，通过根据状况而选择擦除模式，能够相对于来自主机设备的要求，几乎不使处理能力下降地，抑制存储单元晶体管MT的劣化，从而改善写入/删除耐性。另外，通过写入/删除耐性的改善，能够增加数据改写的上限次数。
进而，因为能够抑制存储单元晶体管MT的劣化，所以能够抑制误写入/误删除，从而能够提高可靠性。
另外，在本实施方式的构成中，慢速擦除模式时的删除脉冲的电位较小，因此与普通擦除模式相比，位线BL、源极线SL、以及选择栅极线SGD及SGS的充电电容得到降低。由此，能够降低耗电。
此外，三维积层式NAND型闪速存储器具有如下倾向：与二维NAND型闪速存储器相比，区块BLK的存储大小易于变大，删除时间易于变长。因此，在三维积层式NAND型闪速存储器中，存在如下倾向：与二维NAND型闪速存储器相比，既可将VERA的电位设定得较高，又可将其施加期间设定得较短。从而，三维NAND型闪速存储器与二维NAND型闪速存储器相比，可称为易于因删除动作而导致存储单元晶体管劣化的构成。由此，本实施方式通过应用在三维NAND型闪速存储器中，可获得更加显著的效果。
2.第2实施方式
其次，对第2实施方式的半导体存储装置及存储器系统进行说明。本实施方式涉及在第1实施方式的删除动作中，删除脉冲与删除循环次数相应地上升时的上升幅度。以下，仅对与第1实施方式不同的点进行说明。
2.1关于删除循环次数与删除脉冲的关系
使用图7，对删除循环次数与删除脉冲(电压VERA)的关系进行说明。图7的上段表示普通擦除模式时的删除循环次数与电压VERA_nr的关系，图7的下段表示慢速擦除模式时的删除循环次数与电压VERA_sl的关系。
如图7的上段所示，在普通擦除模式下，每次重复删除循环，删除脉冲的电位均上升△VERA_nr。与此相对地，如图7的下段所示，慢速擦除模式下的删除脉冲的电位上升了比普通擦除模式下的△VERA_nr大的△VERA_sl。
2.2关于本实施方式的效果
在本实施方式的构成中，使慢速擦除模式时的删除脉冲的上升幅度比普通擦除模式时大。由此，在选择慢速擦除模式时，能够增大施加1次删除脉冲所引起的阈值的变动量，从而减少删除循环次数(删除脉冲的施加次数)。由此，能够抑制因删除脉冲的施加期间变长而导致的删除时间的延迟。进而，通过减少删除脉冲的施加次数，能够抑制存储单元晶体管MT的劣化，从而改善写入/删除耐性。
进而，在本实施方式的构成中，能够几乎不使删除动作及接下来所要进行的写入动作的处理能力下降地，改善写入/删除耐性。以下，具体地对本效果进行说明。
一般来讲，如果加大删除脉冲的上升幅度，那么能够减少删除循环次数。而且，如果删除脉冲的施加次数变少，那么存储单元晶体管MT的劣化得到抑制，因此能够改善写入/删除耐性。
然而，如果加大上升幅度，那么删除动作后的存储单元晶体管MT的阈值分布易于变广。因此，存在如下倾向：在接下来进行写入动作时，写入次数(将在3.1.2.1中说明的编程循环次数)的不均变大，写入次数增加。进而，存在如下倾向：如果写入次数增加，那么存储单元晶体管MT易于劣化。由此，存在如下倾向：如果加大删除脉冲的上升幅度，那么虽然在删除动作中，删除时间变短，存储单元晶体管MT的劣化得到抑制，但在接下来所要进行的写入动作中，写入时间变长，存储单元晶体管MT易于劣化。因此，一般来讲，在产品中，删除脉冲的上升幅度被设定在不会产生这些问题的范围内。
针对此，在本实施方式的构成中，例如在删除动作后的阈值分布的不均在接下来的写入动作中不会成为问题的情况下，或者在优先抑制删除动作中的存储单元晶体管MT的劣化的情况下，控制器200可选择慢速擦除模式。另一方面，例如在优先抑制删除动作后的阈值分布的不均的情况下，或者在优先删除时间及接下来所要进行的写入动作的写入时间，即处理能力的情况下，控制器200可选择普通擦除模式。因此，如果是本实施方式的构成，那么能够几乎不使删除动作及接下来所要进行的写入动作的处理能力下降地，改善写入/删除耐性。
3.第3实施方式
其次，对第3实施方式的半导体存储装置及存储器系统进行说明。本实施方式是将在所述第1实施方式中已经说明过的2个擦除模式的原理应用在写入动作中。以下，仅对与第1及第2实施方式不同的点进行说明。
3.1关于写入动作
首先，对本实施方式的写入动作进行说明。写入动作包括为了使存储单元晶体管的阈值上升(向正电压方向偏移)而施加编程脉冲的动作，及对施加了编程脉冲的结果，存储单元晶体管MT的阈值是否已经达到目标值进行判定的编程验证。而且，写入动作存在被称为“普通编程模式”与“慢速编程模式”的2个编程模式，NAND型闪速存储器100基于从控制器200接收的指令，在任一编程模式下进行写入动作。在普通编程模式与慢速编程模式下，编程脉冲的条件不同。具体来讲，对于选择字线WL的施加电压及施加时间不同。慢速编程模式时的编程脉冲的电位比普通编程模式时低，施加期间比普通编程模式时长。以下，对写入动作的详细情况进行说明。
3.1.1关于控制器200的动作
首先，对写入动作时的控制器200的动作进行说明。
3.1.1.1关于普通编程模式时
首先，使用图8，对普通编程模式时的控制器200的动作进行说明。
如图示般，处理器230首先向NAND型闪速存储器100输出指令“80h”，并且确证CLE，所述指令“80h”下达执行写入动作的通知。
接着，处理器230输出地址数据“ADD”，并且确证ALE。此外，在图8的例子中，将地址数据设定为1个周期的数据，但为了发送列地址及行地址等，也可为多个周期。
然后，处理器230输出必要周期数的写入数据“DAT”。
进而，处理器230输出普通编程指令“10h”，并且确证CLE。
这些指令、地址、及数据存储在NAND型闪速存储器100的例如寄存器123中。
响应指令“10h”，NAND型闪速存储器100在普通编程模式下开始写入动作，变成忙碌状态(R/Bn＝“L”)。以下，将NAND型闪速存储器100的普通编程模式下的写入动作期间，即忙碌状态的期间设为tPROG_nr。
如果写入动作完成，那么NAND型闪速存储器100变成待命状态，R/Bn恢复为“H”电平。
3.1.1.2关于慢速编程模式时
其次，使用图9，对慢速编程模式时的控制器200的动作进行说明。以下，仅对与普通编程模式不同的点进行说明。
如图示般，处理器230在输出写入数据后，输出慢速编程指令“xxh”，并且确证CLE。然后，响应指令“xxh”，NAND型闪速存储器100在慢速编程模式下开始写入动作，变成忙碌状态(R/Bn＝“L”)。如果将这时的忙碌状态的期间设为tPROG_sl，那么在编程循环次数相同的情况下，形成为tPROG_sl＞tPROG_nr的关系。
3.1.2关于NAND型闪速存储器100的动作
其次，对写入动作时的NAND型闪速存储器100的动作进行说明。
3.1.2.1关于写入动作的整体流程
首先，使用图10，对写入动作的整体流程进行说明。
如图示般，首先，定序器121从控制器200接收写入命令(指令、地址、及数据)(步骤S121)。
在定序器121从控制器200接收到普通编程指令“10h”的情况下(步骤S122_Yes)，定序器121选择普通编程模式(步骤S123)。
然后，定序器121响应所接收到的指令“10h”，开始写入动作，首先，施加编程脉冲。更加具体来讲，按照定序器121的命令，行解码器112向字线WL施加编程脉冲(步骤S124)。
接着，定序器121执行编程验证(步骤S125)。
在通过编程验证的情况下(步骤S126_Yes)，写入动作结束。另一方面，在未通过编程验证的情况下(步骤S126_No)，定序器121对编程循环次数是否为预先设定的上限次数进行判定(步骤S127)。以下，将重复编程脉冲的施加与编程验证称为“编程循环”。定序器121重复编程脉冲的施加与编程验证，直至通过编程验证、或编程循环的次数达到上限次数为止。
在编程循环达到了上限次数的情况下(步骤S127_Yes)，定序器121结束写入动作，并报告控制器200写入动作未正常结束。
在编程循环未达到上限次数的情况下(步骤S127_No)，定序器121返回到步骤S124，再次施加编程脉冲。
另外，在定序器121从控制器200接收到慢速编程指令“xxh”的情况下(步骤S122_No)，定序器121选择慢速编程模式(步骤S128)。
然后，定序器121响应指令“10h”，施加编程脉冲(步骤S129)。
接着，定序器121与在普通编程模式的情况下同样地，进行编程验证(步骤S130)，重复编程循环，直至通过编程验证(步骤S131_Yes)为止，或者直至编程循环达到预先设定的上限次数(步骤S132_Yes)为止。
3.1.2.2关于编程时的电压
其次，对编程时的各配线的电位关系进行说明。
首先，使用图11，对普通编程模式时进行说明。如图示般，在时刻t1，感测放大器113向写入对象(使作为对象的存储单元晶体管MT的阈值电平变动)的位线BL(图11的参照符号“program”)施加例如电压VSS，向非写入对象(几乎不使作为对象的存储单元晶体管MT的阈值电平变动)的位线BL(图11的参照符号“inhibit”)施加电压VBL(＞VSS)。源极线驱动器114向源极线SL施加电压VSRC(＞VSS)。在该状态下，行解码器112向选择栅极线SGD施加电压VSG1，使选择晶体管ST1成为接通状态。电压VSG1是使连接于写入对象的位线BL的选择晶体管ST1、及连接于非写入对象的位线BL的选择晶体管ST1均成为接通状态的电压。如果将选择晶体管ST1的阈值设定为Vt，那么电压VSG1成为VSG1－Vt＞VBL的关系。另外，行解码器112向选择栅极线SGS施加VSS，使全部选择晶体管ST2成为切断状态。
接着，在时刻t2，行解码器112向选择区块BLK的选择栅极线SGD施加电压VSG2。电压VSG2是使连接于写入对象的位线BL的选择晶体管ST1成为接通状态，并使连接于非写入对象的位线BL的选择晶体管ST1成为切断状态的电压。由此，电压VSG2成为VSS＜VSG2－Vt＜VBL的关系。其结果，写入对象的存储单元晶体管MT的通道被从位线BL施加电压VSS，非写入对象的存储单元晶体管MT的通道成为浮动状态。
然后，在时刻t3，行解码器112向选择字线WL及非选择字线WL施加电压VPASS。电压VPASS是如下电压：在写入时，不拘于存储单元晶体管MT的阈值地，既可使存储单元晶体管MT成为接通状态，又可防止向非选择存储单元晶体管MT中误写入。
接着，在时刻t4，行解码器112向选择字线WL施加电压VPGM_nr，作为编程脉冲。电压VPGM_nr与电压VPASS存在VPGM_nr＞VPASS的关系。由此，在连接于选择字线WL的写入对象的存储单元晶体管MT中，根据电压VPGM_nr与电压VSS(通道电位)的电位差，向电荷存储层注入电荷。另一方面，在连接于选择字线WL的非写入对象的存储单元晶体管MT中，通过与电压VPGM_nr的电容耦合，通道电位上升，因此不向电荷存储层注入电荷。
其后，在时刻t5～t6，进行恢复处理，重启各配线。以下，在普通编程模式下，将施加1次编程脉冲的期间(时刻t4～t5)称为“期间t_PGM_nr”。
其次，使用图12，对慢速编程模式时进行说明。以下，仅对与普通编程模式时不同的点进行说明。
如图示般，在时刻t4～t5，行解码器112向选择字线WL施加电压VPGM_sl。电压VPGM_sl、电压VPGM_nr、及电压VPASS存在VPGM_nr＞VPGM_sl＞VPASS(＞VSS)的关系。由此，关于施加编程脉冲时的字线WL与背栅极(p型阱区域)的电位差，在慢速编程模式时比在普通编程模式时小。由此，在连接于选择字线WL的写入对象的存储单元晶体管MT中，根据电压VPGM_sl与电压VSS(通道电位)的电位差，向电荷存储层注入电荷。以下，在慢速编程模式下，如果将施加1次编程脉冲的期间(时刻t4～t5)设为“期间t_PGM_nr”，那么存在t_PGM_sl＞t_PGM_nr的关系。也就是，在慢速编程模式下，与普通编程模式相比，编程脉冲的电位较小，但其施加期间设定得更长。
3.3关于本实施方式的效果
如果是本实施方式的构成，那么能够与第1及第2实施方式同样地改善写入/删除耐性。以下，具体地进行说明。
例如，写入/删除耐性能够与在删除动作时降低删除脉冲的电压(VERA)同样地，通过在写入动作时降低编程脉冲的电压(VPGM)而得到改善。然而，为了使阈值充分地上升，必须与编程脉冲下降的量相应地，延长编程脉冲施加期间。存在如下倾向：如果延长编程脉冲施加期间，那么写入时间(从写入动作开始到结束的处理时间)变长，其结果，有可能导致半导体存储装置的处理能力下降。因此，一般来讲，在产品中，难以延长编程脉冲施加期间。
针对此，在本实施方式的构成中，半导体存储装置具备普通编程模式与慢速编程模式2个编程模式。而且，控制器200能够根据例如写入时间的制约的有无，选择普通编程模式或慢速编程模式。更加具体来讲，在对写入时间无限制的情况下，例如在未从主机设备接收到下个命令的情况等下，控制器200选择慢速编程模式。由此，半导体存储装置能够降低向存储单元晶体管MT施加的编程脉冲的电压，抑制存储单元晶体管MT的劣化。也就是，半导体存储装置能够优先改善写入/删除耐性而进行写入动作。
另一方面，在对写入时间有限制的情况下，控制器200选择普通编程模式。由此，半导体存储装置能够优先写入时间(处理能力)而进行写入动作。
由此，在本实施方式的构成中，通过根据状况而选择编程模式，能够几乎不使处理能力下降地，抑制存储单元晶体管MT的劣化，从而改善写入/删除耐性。另外，通过写入/删除耐性的改善，能够增加数据改写的上限次数。
进而，因为能够抑制存储单元晶体管MT的劣化，所以能够抑制误写入/误删除，从而能够提高可靠性。
另外，在本实施方式的构成中，慢速编程模式时的编程脉冲的电位较小，因此与普通编程模式相比，字线WL的充电电容得到降低。由此，能够降低耗电。
4.第4实施方式
其次，对第4实施方式的半导体存储装置及存储器系统进行说明。本实施方式涉及在第3实施方式的写入动作中，编程脉冲与编程循环次数相应地上升时的上升幅度。以下，仅对与第3实施方式不同的点进行说明。
4.1关于编程循环次数与编程脉冲的关系
使用图13，对编程循环次数与编程脉冲(电压VPGM)的关系进行说明。图13的上段表示普通编程模式时的编程循环次数与电压VPGM_nr的关系，图13的下段表示慢速编程模式时的编程循环次数与电压VPGM_sl的关系。
如图13的上段所示，在普通编程模式下，每次重复编程循环，编程脉冲的电位均上升△VPGM_nr。与此相对地，如图13的下段所示，慢速编程模式下的编程脉冲的电位上升了比普通编程模式下的△VPGM_nr大的△VPGM_sl。
4.2关于本实施方式的效果
在本实施方式的构成中，使慢速编程模式时的编程脉冲的上升幅度比普通编程模式时大。由此，在选择慢速编程模式时，能够增大1次编程脉冲所引起的阈值的变动量，从而减少编程循环次数(编程脉冲的施加次数)。由此，能够抑制因编程脉冲的施加期间变长而导致的写入时间的延迟。进而，通过减少编程脉冲的施加次数，能够改善写入/删除耐性。
进而，在本实施方式的构成中，能够几乎不使写入数据的可靠性下降地，更有效地改善写入/删除耐性。以下，对本效果进行说明。
一般来讲，如果加大编程脉冲的上升幅度，那么能够减少编程循环次数。而且，如果编程脉冲的施加次数变少，那么存储单元晶体管MT的劣化得到抑制，因此能够改善写入/删除耐性。然而，如果加大上升幅度，那么存储单元晶体管MT的阈值分布易于变广，因此发生误写入或误读出的可能性变高，所以数据的可靠性下降。
针对此，在本实施方式的构成中，例如在对阈值分布的不均的制约较少的情况下，也就是，对数据可靠性的影响较小的情况下，控制器200可选择慢速编程模式，例如在优先抑制阈值分布的不均的情况下，也就是，优先写入数据的可靠性的情况下，可选择普通编程模式。因此，如果是本实施方式的构成，那么能够几乎不使写入数据的可靠性下降地，改善写入/删除耐性。
5.第5实施方式
其次，对第5实施方式的半导体存储装置及存储器系统进行说明。本实施方式涉及在所述第1及第2实施方式中，选择慢速擦除模式的情况的具体例。
也就是，在本例中，在如下情况下，应用慢速擦除模式，所述情况为：控制器200使删除动作暂时中断(以下，称为“暂停擦除”)，而优先地执行例如读出动作等其他动作，然后再次开始删除动作。此外，在本实施方式中，对在暂停擦除后，优先地执行读出动作的情况进行说明，但也可为优先执行例如写入动作，也可为优先执行其他动作。以下，仅对与第1及第2实施方式不同的点进行说明。
另外，关于暂停擦除，例如记载在2011年3月21日提出申请的、名为“执行已经改良的删除动作的非易失性半导体存储装置”的美国专利申请13/052,158号中。本专利申请的整体通过参照而引用在本申请的说明书中。
5.1第1例
首先，对本实施方式的第1例进行说明。本例是在普通擦除模式下开始删除动作，在中断删除动作后，在慢速擦除模式下再次开始删除动作。
5.1.1关于暂停擦除的整体流程
首先，使用图14，对暂停擦除的整体流程进行说明。
如图示般，首先，控制器200的主机接口电路210从主机设备接收删除命令(步骤S200)。
响应该删除命令，控制器200的处理器230经由NAND接口电路250，将普通擦除指令及地址数据发送到NAND型闪速存储器100(步骤S201)。
接着，NAND型闪速存储器100的定序器121基于从控制器200接收到的普通擦除指令，在普通擦除模式下执行删除动作(步骤S202)。
然后，在NAND型闪速存储器100执行删除动作的过程中，控制器200从主机设备接收例如读出命令(步骤S203)。接着，处理器230在判断出要使所接收到的读出动作优先于正在执行的删除动作的情况下，将暂停指令发送到NAND型闪速存储器100(步骤S204)。
接着，定序器121基于所接收到的暂停指令，暂时中断删除动作(步骤S205)。更加具体来讲，定序器121在如下阶段，中断删除动作，将中断时的状态信息保存在例如寄存器123中，所述阶段为：在接收到暂停指令时正在进行的删除脉冲的施加或擦除验证已经完成。此外，定序器121也可将状态信息发送到控制器200。
然后，如果处理器230确认删除动作已被中断，且R/Bn已恢复为“H”电平，那么将读出指令及地址数据发送到NAND型闪速存储器100(步骤S206)。
接着，定序器121基于所接收到的读出指令，从存储单元阵列读出数据(步骤S207)，并将其结果发送到控制器200。
然后，处理器230在进行过读出数据的ECC处理等之后，将数据发送到主机设备(步骤S208)。在以此方式读出动作完成之后，处理器230将恢复执行指令及慢速擦除指令与地址数据一起，发送到NAND型闪速存储器100(步骤S209)。
接着，定序器121基于所接收到的恢复执行指令及慢速擦除指令，在慢速擦除模式下再次开始删除动作(步骤S210)。更加具体来讲，定序器121对寄存器123内的状态信息进行确认，如果是在施加删除脉冲之后立即中断了动作，那么就从擦除验证再次开始动作。另一方面，如果是在擦除验证结束之后立即中断了动作，那么就从删除脉冲的施加再次开始删除动作。
5.1.2关于暂停擦除时的删除动作
其次，使用图15，详细地对所述暂停擦除进行说明。
如图示般，首先，处理器230如在图3中已经说明的那样，为了在普通擦除模式下执行删除动作，而输出指令“60h”、地址数据“ADD1”、及普通擦除指令“D0h”。接着，定序器121按照指令“D0h”，在普通擦除模式下开始删除动作，变成忙碌状态(R/Bn＝“L”)。
在忙碌状态下，处理器230如果从主机设备接收到读出命令，那么输出暂停指令“FF”与地址数据“ADD2”。定序器121如果在忙碌状态下也接收到指令“FF”，那么忽略地址数据“ADD2”而中断删除动作。此外，指令“FF”既可为用来中断删除动作的指令，也可为用来中断包括NAND型闪速存储器100中的写入、读出、及删除在内的所有动作的指令。另外，控制器200既可先输出暂停指令“FF”，也可先输出地址数据“ADD2”，输出的顺序并不特别限定。进而，也可省略地址数据“ADD2”。另外，定序器121在接收到地址数据之后，中断了下个删除动作(删除脉冲的施加或擦除验证)，但也可在接收到暂停指令“FF”之后，不等地址数据的接收结束，便执行下个删除动作的中断。
在图15的例子中，定序器121在第3次删除脉冲的施加结束之前，接收到指令“FF”与地址数据“ADD2”。然后，定序器121在第3次删除脉冲的施加结束之后中断删除动作，使R/Bn恢复为“H”电平。
接着，处理器230在确认R/Bn已经恢复为“H”电平之后，输出指令“00h”、地址数据“ADD3”、及读出指令“30h”，所述指令“00h”下达执行读出的通知。此外，在图15的例子中，表示有在1个周期传送地址数据的例子，但也可在多个周期进行传送。
然后，定序器121响应指令“30h”，开始读出动作，变成忙碌状态。然后，如果从存储单元阵列111读出数据“R-DAT”的动作完成，那么R/Bn恢复为“H”电平(变成待命状态)。如果R/Bn信号成为“H”电平，那么控制器200向NAND型闪速存储器100发送读出使能信号REn，而读出数据“R-DAT”。
接着，如果读出动作完成，那么处理器230输出恢复执行指令“27h”、指令“60h”、地址数据“ADD4”、及慢速擦除指令“yyh”。然后，定序器121响应指令“27h”及“yyh”，在对删除中断时的状态进行确认之后，在慢速擦除模式下再次开始删除动作，变成忙碌状态。在图15的例子中，是在施加删除脉冲之后立即中断了动作，因此从擦除验证再次开始删除动作。
在NAND型闪速存储器100中，如果删除动作完成，那么R/Bn恢复为“H”电平。
5.2第2例
其次，对本实施方式的第2例进行说明。本例是在第1例中，在慢速擦除模式下开始删除动作。以下，仅对与第1例不同的点进行说明。
5.2.1关于暂停擦除的整体流程
首先，对暂停擦除的整体流程进行说明。
与在第1例中已经说明的图14不同的点为：在步骤S201中，处理器230输出慢速擦除指令；以及，在步骤S202中，定序器121在慢速擦除模式下执行删除动作。
5.2.2关于暂停擦除时的删除动作
其次，使用图16，详细地对所述暂停擦除进行说明。
如图示般，首先，处理器230为了在慢速擦除模式下执行删除动作，而输出指令“60h”、地址数据“ADD1”、及慢速擦除指令“yyh”。接着，定序器121按照指令“yyh”，在慢速擦除模式下开始删除动作，变成忙碌状态(R/Bn＝“L”)。
如果控制器200在NAND型闪速存储器100为忙碌状态的期间从主机设备接收到读出命令，那么处理器230输出暂停指令“FF”与地址数据“ADD2”。响应指令“FF”，NAND型闪速存储器100的定序器121中断删除动作。在图16的例子中，定序器121是在第2次删除脉冲的施加结束之前接收到指令“FF”与地址数据“ADD2”，因此在第2次删除脉冲的施加结束之后中断删除动作。
然后，响应控制器200的命令，定序器121执行读出动作。如果该读出动作完成，那么控制器200将恢复执行指令“27h”、指令“60h”、地址数据“ADD4”、及慢速擦除指令“yyh”发送到NAND型闪速存储器100。响应这些信号，定序器121在对保存在寄存器123内的删除中断时的状态信息进行确认之后，在慢速擦除模式下再次开始删除动作。在图16的例子中，是在第2次施加删除脉冲后中断了删除动作，因此定序器121从擦除验证再次开始动作。而且，在本例中，在暂停擦除前后无擦除模式的变更，因此定序器121在施加下个删除脉冲(总计第3次删除脉冲)时，使删除脉冲上升，形成与第3次删除循环相同的条件(VERA_sl+△VERA_sl×2次)。
此外，在如第1例所示般变更擦除模式的情况下，再次开始时的最初的删除脉冲的电位被视为初始值。
5.3关于本实施方式的效果
在本实施方式的构成中，通过执行暂停擦除，能够在删除动作的过程中插入其他动作。例如，在控制器200从主机设备接收到与正在执行删除动作的区块BLK不同的区块BLK的读出命令的情况下，即便删除动作未完成，也能够插入读出动作。由此，能够优先地处理来自主机设备的命令，在成为无删除时间的制约的状况之后，选择慢速擦除模式。
进而，在本实施方式的构成中，能够一面通过暂停擦除而中断删除动作，一面继续所述删除动作。也就是，在为了进行下个其他动作，例如与删除对象区块BLK不同的区块BLK的读出动作等，而对删除时间加以制约的情况下，即便删除动作在该制约时间之内未完成也不会产生问题。由此，在这种情况下，也能够应用慢速擦除模式。从而，能够扩大慢速擦除模式的应用范围，从而能够进一步改善写入/删除耐性。
此外，在本实施方式中，对通过暂停擦除而使删除动作中断1次的情况进行了说明，但也可多次中断。
进而，也可在删除动作开始时选择慢速擦除模式，在暂停擦除后，选择普通擦除模式。
6.第6实施方式
其次，对第6实施方式的半导体存储装置及存储器系统进行说明。本实施方式涉及在所述第3及第4实施方式中，选择慢速编程模式的情况的具体例。
也就是，在本例中，于在某个页面写入有小于页面大小的数据的情况下，向该页面的空闲区域写入虚拟数据，在写入该虚拟数据的情况下，应用慢速编程模式。以下，仅对与第3及第4实施方式不同的点进行说明。
6.1关于虚拟数据写入的整体流程
首先，使用图17，特别着眼于与页面的空闲区域的关系，对虚拟数据写入的整体流程进行说明。
如图示般，首先，定序器121如果从控制器200的处理器230接收到普通编程指令，那么在写入动作开始时，选择未写入数据的页面。
接着，定序器121按照从处理器230接收到的普通编程指令，在普通编程模式下向选择页面写入数据。这时，在从处理器230接收到的数据大小小于页面大小的情况下，在选择页面出现未写入数据的区域(以下，称为“空闲区域”)(图17的(a))。另一方面，在数据大小与页面大小相同的情况下，在选择页面不产生空闲区域(图17的(b))。
接着，如果写入动作结束，那么处理器230从NAND型闪速存储器100读出所写入的数据。然后，处理器230对写入数据与所读出的页面的数据进行比较，确认空闲区域的有无。
在有空闲区域的情况下，处理器230命令定序器121在慢速编程模式下执行虚拟数据向空闲区域的写入。更加具体来讲，处理器230将指定空闲区域的列地址、及虚拟数据发送到NAND型闪速存储器100。另外，处理器230保存在空闲区域写入有虚拟数据的信息，并在下次以后写入数据时，不选择写入有虚拟数据的空闲区域。
然后，定序器121基于所接收到的指令及地址，在慢速编程模式下向空闲区域写入虚拟数据。虚拟数据只要不是删除电平(E电平)的数据即可。更加具体来讲，例如在存储单元晶体管MT能够保存2比特(4值)的数据，由低到高地将与4值对应的阈值电平设为E电平、A电平、B电平、及C电平的情况下，虚拟数据只要不是E电平即可，可为A电平、B电平、及C电平中的任何一个，或者也可为这些电平的中间的电平。
此外，数据的写入是以页面大小进行。因此，在写入虚拟数据时，必须使虚拟数据不向写入有已经写入完成的净值数据的存储单元晶体管MT写入。因此，如果将表示写入对象的数据设为“0”数据，将表示非写入对象的数据设为“1”数据，那么对与写入有净值数据的存储单元晶体管MT对应的位线BL，赋予“1”数据。而且，对与应该写入虚拟数据的存储单元晶体管对应的位线，与所述A电平至C电平对应地赋予“1”数据或“0”数据。
另一方面，在无空闲区域的情况下，处理器230不进行虚拟数据的写入。
此外，在本实施方式中，对在1个页面写入有数据的情况进行了说明，但存在视数据大小而向2个页面以上写入数据的情况。在该情况下，仅读出最终页面数据便足够。当然也可读出所有页面的数据。进而，在本实施方式中，在写入动作完成之后，继续执行页面的读出动作及虚拟数据的写入动作，但各种处理也可不连续。例如控制器200在从主机设备接收到其他处理命令的情况下，也可在优先执行所述其他处理之后再进行页面的读出动作及虚拟数据的写入动作。
6.2关于虚拟数据的写入动作
其次，使用图18，对所述虚拟数据的写入动作进行说明。此外，图17中的普通编程模式下的写入动作与图13相同，因此，在图18的例子中，表示读出动作及虚拟数据写入动作。
如图示般，处理器230为了读出所写入的数据，而输出指令“00h”、地址数据“ADD1”、及读出指令“30h”，所述指令“00h”下达执行读出的通知。定序器121按照指令“30h”开始读出动作，变成忙碌状态(R/Bn＝“L”)。然后，如果从存储单元阵列111读出数据“R-DAT”的动作完成，那么R/Bn恢复为“H”电平。如果R/Bn成为“H”电平，那么处理器230将读出使能信号REn发送到NAND型闪速存储器100，而读出数据“R-DAT”。
接着，处理器230根据所读出的数据对空闲区域的有无进行确认。然后，在判断必须写入虚拟数据的情况下，处理器230输出指令“80h”、指定空闲区域的地址数据“ADD2”、虚拟数据“DM”、及慢速编程指令“xxh”，所述指令“80h”下达执行虚拟数据的写入的通知。定序器121按照指令“xxh”，在慢速编程模式下执行虚拟数据的写入动作。
6.3关于本实施方式的效果
在本实施方式的构成中，通过在慢速编程模式下向页面的空闲区域写入虚拟数据，能够抑制因过删除而导致的存储单元晶体管MT的劣化，从而改善写入/删除耐性。以下，对本效果进行说明。
在数据的删除动作中，对保存有与页面的空闲区域对应的比特，即E电平的数据的存储单元晶体管MT，也与保存有其他电平的数据的存储单元晶体管MT一样，施加删除脉冲。因此，与空闲区域对应的存储单元晶体管MT的阈值较大程度地向负侧(负电压侧)偏移(以下，称为“过删除”)。而且，存储单元晶体管MT易于因过删除而劣化。另外，在向过删除状态的存储单元晶体管MT写入数据的情况下，与向阈值电压为0V左右的存储单元晶体管MT写入的情况相比，编程循环次数变多，因此存储单元晶体管MT有可能更易劣化。
针对此，在本实施方式的构成中，向页面的空闲区域写入虚拟数据。由此，在删除动作时，能够抑制空闲区域的存储单元晶体管MT成为过删除状态。由此，能够抑制空闲区域的存储单元晶体管MT的劣化。进而，通过在慢速编程模式下写入虚拟数据，亦能够抑制因写入虚拟数据而导致的存储单元晶体管MT的劣化。从而，能够改善写入/删除耐性。
进而，为了防止过删除，虚拟数据只要是E电平以外(比E电平更接近正电压侧的阈值)的数据即可，写入有虚拟数据的存储单元晶体管MT的阈值分布也可比通常的数据写入的情况下广。因此，应用第4实施方式，能够加大△VPGM_sl的上升幅度，减少编程循环次数。
此外，写入有虚拟数据的存储单元晶体管MT的阈值优选中性阈值。所谓中性阈值是指处于如下稳定状态的阈值，所述稳定状态为电荷存储层的电荷不太受电荷存储层周边的绝缘膜所导致的漏电的影响，阈值几乎不发生变动。
7.第7实施方式
其次，对第7实施方式的半导体存储装置及存储器系统进行说明。本实施方式是根据存储单元晶体管MT的数据的删除次数，决定在第1至第4实施方式中已经说明的擦除模式或编程模式。以下，仅对与第1至第4实施方式不同的点进行说明。
7.1关于删除次数的管理表
首先，对本实施方式中的删除次数表进行说明。控制器200例如在内置存储器220中具备删除次数表。删除次数表是保存每个区块BLK(或每删除单位)的删除次数m、及用来决定擦除模式的判定值M(任意的整数)的表格。每次在对象的区块BLK中执行删除，删除次数m的值均更新。
此外，删除次数表也可设置在NAND型闪速存储器100的未图示的ROM(Read OnlyMemory，只读存储器)用户空间文件系统内(Filesystem in Userspace，FUSE)。而且，例如在接通电源时，控制器200也可从NAND型闪速存储器100读出ROM用户空间文件系统的数据。
7.2第1例关于擦除模式的选择
其次，使用图19，对控制器200根据对象区块BLK的删除次数m选择擦除模式的情况进行说明。在本例中，将决定擦除模式时的判定值设为M1(任意的整数)。
如图示般，首先，控制器200从主机设备接收删除命令(步骤S240)。
接着，控制器200的处理器230参照删除次数表，对删除对象区块BLK的删除次数m与擦除模式判定值M1进行比较(步骤S241)。
在删除次数m为0≦m＜M1的情况下(步骤S242_Yes)，处理器230输出普通擦除指令。NAND型闪速存储器100按照普通擦除指令，在普通擦除模式下执行删除动作(步骤S243)。
另一方面，在删除次数m为m≧M1的情况下(步骤S242_No)，处理器230输出慢速擦除指令。NAND型闪速存储器100按照慢速擦除指令，在慢速擦除模式下执行删除动作(步骤S244)。
然后，在删除动作完成之后，更新删除次数m(例如，m＝m+1)。
7.3第2例关于编程模式的选择
其次，使用图20，对控制器200根据对象区块BLK的删除次数m选择编程模式的情况进行说明。在本例中，将决定编程模式时的判定值设为M2(任意的整数)。
如图示般，首先，控制器200从主机设备接收写入命令(步骤S250)。
接着，控制器200的处理器230参照删除次数表，对删除对象区块BLK的删除次数m与编程模式判定值M2进行比较(步骤S251)。
在删除次数m为0≦m＜M2的情况下(步骤S252_Yes)，处理器230输出普通编程指令。NAND型闪速存储器100按照普通编程指令，在普通编程模式下执行写入动作(步骤S253)。
另一方面，在删除次数m为m≧M2的情况下(步骤S252_No)，处理器230输出慢速编程指令。NAND型闪速存储器100按照慢速编程指令，在慢速编程模式下执行写入动作(步骤S254)。
此外，在本例中，对于每个区块，均根据删除次数表，选择编程模式，但也可根据每个页面的写入次数，选择编程模式。在该情况下，控制器200也可具备写入次数表，而进行每个页面的写入次数与判定值的管理。而且，每次执行写入动作，均更新写入次数。
7.4关于本实施方式的效果
根据本实施方式，能够抑制每个区块BLK的数据可靠性的不均。以下，具体地进行说明。
存储单元晶体管MT的劣化随着数据的改写次数的增加而变大。因此，改写次数越多(利用频率越高)的区块BLK，存储单元晶体管MT的劣化越发展，删除及写入特性越变化，因此数据的可靠性有可能变低。从而，视改写次数的不同，每个区块BLK有可能产生数据可靠性的不均。
针对此，在本实施方式的构成中，对每个区块BLK均管理删除次数。而且，在删除次数超过判定值的区块BLK中，选择慢速擦除模式、或慢速编程模式。由此，在改写次数较多的区块BLK中，能够优先抑制劣化而实施写入或删除动作。由此，能够抑制因改写次数的不同而导致的数据可靠性的不均。
8.变化例等
所述实施方式的半导体存储装置(100in FIG.1)具有第1动作模式(普通擦除模式or普通编程模式)及第2动作模式(慢速擦除模式or慢速编程模式)，且具备存储单元晶体管(MT in FIG.2)、及连接于存储单元晶体管的字线(WL in FIG.2)。在删除存储单元晶体管的数据的情况下，向存储单元晶体管施加删除脉冲(VERA_nr or VERA_sl in FIG.6)。在向存储单元晶体管写入数据的情况下，向存储单元晶体管施加编程脉冲(VPGM_nr inFIG.11or VPGM_sl in FIG.12)。在处于第1动作模式时，通过施加第1期间(t_ERA_nr inFIG.6or t_PGM_nr in FIG.11)的删除脉冲或编程脉冲，存储单元晶体管的背栅极与字线的电位差成为第1电位差(VERA_nr－VERA_WL or VPGM_nr－VSS)。在处于第2动作模式时，通过施加比第1期间长的第2期间(t_ERA_sl in FIG.6or t_PGM_sl in FIG.12)的删除脉冲或编程脉冲，背栅极与字线的电位差成为小于第1电位差的第2电位差(VERA_sl－VERA_WL or VPGM_sl－VSS)。
通过应用所述实施方式，可提供一种能够抑制存储单元晶体管的劣化的半导体存储装置及存储器系统。
此外，实施方式并不限定于上文已经说明的形态，而可进行各种变化。
例如，在所述实施方式中，控制器200也可根据删除次数的周期选择慢速擦除模式(或慢速编程模式)。具体来讲，例如，控制器200也可按照每3次删除动作选择1次慢速擦除模式(或慢速编程模式)的时序进行设定，进而，该设定次数也可任意变更。
进而，在于产品出厂前进行数据的写入的情况下，也可应用所述实施方式，在慢速编程模式下进行数据的写入。
进而，在所述实施方式中，控制器200也可在使数据于存储单元阵列111内的区块BLK间移动的情况下，应用慢速编程模式。具体来讲，例如，在删除某区块BLK的数据时，区块BLK内的有效数据必须移动到其他区块BLK。对于这时的写入动作，也可应用慢速编程模式。
进而，所述实施方式既可仅应用所述实施方式的擦除模式或编程模式，也可两个均应用。进而，也可使多个实施方式组合。例如，既可应用第5实施方式与第6实施方式两者，也可应用第7实施方式的第1例与第2例两者。
进而，所述第6实施方式也可通过控制器200根据写入数据的尺寸预先对页面的空闲区域的有无进行判断，而省略数据的读出动作。在该情况下，控制器200也可无读出动作地指示虚拟数据的写入。另外，在第6实施方式中，以NAND型闪速存储器100依照控制器200的命令而写入虚拟数据的情况为例进行了说明。但是，在NAND型闪速存储器100能够认识到从控制器200接收到的数据小于页面大小的情况下，NAND型闪速存储器100也可不等来自控制器200的命令，而在内部生成虚拟数据，并将该虚拟数据写入到空闲区域。而且，在该写入动作时可应用慢速编程模式。在该情况下，控制器200既可从NAND型闪速存储器100通知内容为已经在空闲区域写入有虚拟数据的信息，或者也可判断出在将小于页面大小的数据发送到NAND型闪速存储器100的时刻，向空闲区域写入虚拟数据。
进而，所述实施方式也可应用于存储单元晶体管MT积层在半导体衬底上方而形成的三维积层式NAND型闪速存储器。
进而，所述实施方式中所谓的“连接”也包括中间介置有例如晶体管或电阻器等其他某物而间接地连接的状态。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出，并非意图限定发明的范围。这些实施方式能够通过其他各种方式来实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。
此外，在与本发明相关的各实施方式中，也可如以下所述。例如，在存储单元晶体管MT能够保存2比特(4值)的数据，由低到高地将保存有4值中的任一个时的阈值电平设为E电平(删除电平)、A电平、B电平、及C电平时，
(1)在读出动作中，
向为A电平的读出动作而选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也可处在0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一个范围之间。
向为B电平的读出动作而选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也可处在1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一个范围之间。
向为C电平的读出动作而选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可处在3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一个范围之间。
作为读出动作的时间(tR)，也可设定在例如25μs～38μs、38μs～70μs、或70μs～80μs之间。
(2)写入动作如上所述，包括编程动作与验证动作。在写入动作中，最初向在编程动作时所选择的字线施加的电压例如为13.7V～14.3V之间。并不限定于此，也可设定在例如13.7V～14.0V及14.0V～14.6V中的任一个范围之间。
也可改变对第奇数条字线写入时的、最初向所选择的字线施加的电压、及对第偶数条字线写入时的、最初向所选择的字线施加的电压。
在将编程动作设定为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为上升的电压，可列举例如0.5V左右。
作为向非选择的字线施加的电压，也可设定在例如6.0V～7.3V之间。并不限定于该情况，也可设定在例如7.3V～8.4V之间，也可设定为6.0V以下。
也可根据非选择的字线是第奇数条字线还是第偶数条字线，改变所施加的通过电压。
作为写入动作的时间(tProg)，也可设定在例如1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。
(3)在删除动作中，最初向形成在半导体衬底上部且上方配置有所述存储单元的阱施加的电压例如为12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、或19.8V～21V之间。
作为删除动作的时间(tErase)，也可设定在例如3000μs～4000μs、4000s～5000μs、或4000μs～9000μs之间。
(4)存储单元的构造为在半导体衬底(硅衬底)上具有隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷存储层。该电荷存储层可设定为膜厚为2～3nm的SiN、或SiON等的绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可在多晶硅中添加Ru等金属。在电荷存储层之上具有绝缘膜。该绝缘膜具有例如被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可设定为比High-k膜的膜厚更厚。在绝缘膜上经由膜厚为3～10nm的功函数调整用的材料而形成有膜厚为30nm～70nm的控制电极。在这里，功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。
另外，在存储单元之间可形成气隙。
[符号的说明]
1 存储器系统
100 NAND型闪速存储器
110 核心部
111 存储单元阵列
112 行解码器
113 感测放大器
114 源极线驱动器
115 阱驱动器
116 NAND串
120 周边电路部
121 定序器
122 电压产生电路
123 寄存器
200 控制器
210 主机接口电路
220 内置存储器
230 处理器
240 缓冲存储器
250 NAND接口电路
260 ECC电路

Claims (10)

1.一种半导体存储装置，其特征在于：是具有第1动作模式及第2动作模式的半导体存储装置；并且
所述半导体存储装置具备：
存储单元晶体管；以及
字线，连接于所述存储单元晶体管；并且
在删除所述存储单元晶体管的数据的情况下，向该存储单元晶体管施加删除脉冲；
在向所述存储单元晶体管写入所述数据的情况下，向该存储单元晶体管施加编程脉冲；
在处于所述第1动作模式时，施加第1期间的所述删除脉冲或所述编程脉冲；
在处于所述第2动作模式时，施加比所述第1期间长的第2期间的所述删除脉冲或所述编程脉冲。
2.根据权利要求1所述的半导体存储装置，其特征在于：
在处于所述第1动作模式时，所述存储单元晶体管的背栅极与所述字线的电位差成为第1电位差；并且
在处于所述第2动作模式时，使所述背栅极与所述字线的所述电位差成为比所述第1电位差小的第2电位差。
3.根据权利要求1或2所述的半导体存储装置，其特征在于：
所述第2动作模式下的所述删除脉冲的电位是比所述第1动作模式下的所述删除脉冲的电位小，且在施加所述删除脉冲的期间，使所述字线的电位比所述背栅极的电位小。
4.根据权利要求1或2所述的半导体存储装置，其特征在于：
所述第2动作模式下的编程脉冲的电位是比所述第1动作模式下的所述编程脉冲的电位小，且在施加所述编程脉冲的期间，使所述背栅极的电位比所述字线的电位小。
5.根据权利要求1或2所述的半导体存储装置，其特征在于：
在所述数据的删除时，将所述删除脉冲升压；并且
所述第2动作模式下的所述删除脉冲的升压幅度是比所述第1动作模式下的所述删除脉冲的升压幅度大。
6.根据权利要求1或2所述的半导体存储装置，其特征在于：
在所述数据的写入时，将所述编程脉冲升压；并且
所述第2动作模式下的所述编程脉冲的升压幅度是比所述第1动作模式下的所述编程脉冲的升压幅度大。
7.根据权利要求1或2所述的半导体存储装置，其特征在于：
所述存储单元晶体管通过所述删除脉冲的施加，使该存储单元晶体管的阈值向负电压方向偏移；并且
所述存储单元晶体管通过所述编程脉冲的施加，使该存储单元晶体管的所述阈值向正电压方向偏移。
8.一种存储器系统，其特征在于具备：
控制器，可输出第1指令及第2指令；以及
半导体存储装置，包含存储单元晶体管、及连接于该存储单元晶体管的字线，并且具有第1动作模式及第2动作模式；并且
所述半导体存储装置在接收到所述第1指令的情况下，在所述第1动作模式下进行向所述存储单元晶体管的删除动作或写入动作，在接收到所述第2指令的情况下，在所述第2动作模式下进行所述删除动作或所述写入动作；
在所述第1动作模式与所述第2动作模式下，在所述删除动作或所述写入动作中，向所述存储单元晶体管施加电压的施加期间不同。
9.根据权利要求8所述的存储器系统，其特征在于：
所述半导体存储装置在进行所述删除动作的情况下，向所述存储单元晶体管施加删除脉冲，在进行所述写入动作的情况下，向所述存储单元晶体管施加编程脉冲；并且
在处于所述第1动作模式时，通过施加第1期间的所述删除脉冲或所述编程脉冲，使所述存储单元晶体管的背栅极与所述字线的电位差成为第1电位差；
在处于所述第2动作模式时，通过施加比所述第1期间长的第2期间的所述删除脉冲或所述编程脉冲中的一个，使所述背栅极与所述字线的所述电位差成为比所述第1电位差小的第2电位差。
10.根据权利要求8所述的存储器系统，其特征在于：
在所述第1动作模式与所述第2动作模式下，在所述删除动作或所述写入动作中，向所述存储单元晶体管施加的电压不同。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527655A (zh) * 2017-09-12 2017-12-29 山东大学 一种闪存存储器混合读写方法及混合读写闪存存储器
CN109637572A (zh) * 2017-10-05 2019-04-16 东芝存储器株式会社 半导体存储装置
CN110503999A (zh) * 2018-05-17 2019-11-26 希捷科技有限公司 用于管理存储器访问操作的方法和系统
CN110956995A (zh) * 2019-11-29 2020-04-03 浙江工商大学 一种stt-ram缓存的动态数据擦洗方法
CN114265548A (zh) * 2020-09-16 2022-04-01 铠侠股份有限公司 半导体装置以及芯片控制方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6238378B2 (ja) * 2016-02-09 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10423335B2 (en) 2017-06-30 2019-09-24 Seagate Technology Llc Enhancing quality of service of a storage device
US11799058B2 (en) 2018-03-15 2023-10-24 Osram Oled Gmbh Optoelectronic semiconductor chip
DE102018107667A1 (de) 2018-03-15 2019-09-19 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip
KR102520540B1 (ko) * 2018-10-23 2023-04-12 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102688480B1 (ko) 2018-12-11 2024-07-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP7327355B2 (ja) * 2020-11-05 2023-08-16 トヨタ自動車株式会社 地図更新装置及び地図更新方法
JP2023045879A (ja) 2021-09-22 2023-04-03 キオクシア株式会社 メモリデバイス及びメモリシステム
US20240071520A1 (en) * 2022-08-31 2024-02-29 Micron Technology, Inc. Suspending memory erase operations to perform higher priority memory commands

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797802B2 (en) * 2012-03-15 2014-08-05 Macronix International Co., Ltd. Method and apparatus for shortened erase operation
KR101975406B1 (ko) * 2012-07-11 2019-05-07 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들
KR102218735B1 (ko) * 2014-01-21 2021-02-23 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527655A (zh) * 2017-09-12 2017-12-29 山东大学 一种闪存存储器混合读写方法及混合读写闪存存储器
CN109637572A (zh) * 2017-10-05 2019-04-16 东芝存储器株式会社 半导体存储装置
CN109637572B (zh) * 2017-10-05 2023-07-07 铠侠股份有限公司 半导体存储装置
CN110503999A (zh) * 2018-05-17 2019-11-26 希捷科技有限公司 用于管理存储器访问操作的方法和系统
CN110503999B (zh) * 2018-05-17 2023-08-01 希捷科技有限公司 用于管理存储器访问操作的方法和系统
CN110956995A (zh) * 2019-11-29 2020-04-03 浙江工商大学 一种stt-ram缓存的动态数据擦洗方法
CN114265548A (zh) * 2020-09-16 2022-04-01 铠侠股份有限公司 半导体装置以及芯片控制方法
CN114265548B (zh) * 2020-09-16 2024-03-15 铠侠股份有限公司 半导体装置以及芯片控制方法

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