CN109637572A

CN109637572A - 半导体存储装置

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Publication number: CN109637572A
Application number: CN201810847559.6A
Authority: CN
Inventors: 加藤光司; 志贺仁
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-10-05
Filing date: 2018-07-27
Publication date: 2019-04-16
Anticipated expiration: 2038-07-27
Also published as: US11158385B2; TWI677871B; US20190108884A1; TWI764036B; CN109637572B; US20200234774A1; JP2019067474A; TW201941207A; US10629268B2; TW201916045A

Abstract

实施方式提供一种能够缩短对存储单元的访问时间的半导体存储装置。一实施方式的半导体存储装置的第1、第2、第4晶体管包含共通连接于第1节点的第1端。第1及第2晶体管分别包含被供给相互相等的第1及第2电压的第2端。第4晶体管包含被输入与具有互不相同的极性的第3晶体管的栅极相同的信号的栅极，且可将第1及第2节点之间连接。第5晶体管包含连接于读出节点的第1端、及连接于具有与第2节点相互反转的逻辑电平的第3节点的栅极。锁存电路根据是否被置位而将第1晶体管切换为接通状态或断开状态。控制部在使第2、及第4晶体管分别为断开状态及接通状态的动作时，根据读出节点的逻辑电平来判定锁存电路是否被置位。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2017-194985号(申请日：2017年10月5日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够缩短对存储单元的访问时间的半导体存储装置。

实施方式的半导体存储装置具备块解码器与控制部，所述块解码器包含读取选择块是否不可用的信息的读出节点。所述块解码器包含第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管、及保存所述不可用信息的锁存电路。所述第1晶体管包含电连接于第1节点的第1端、及被供给第1电压的第2端。所述第2晶体管包含电连接于所述第1节点的第1端、及被供给与所述第1电压相等的第2电压的第2端。所述第3晶体管包含被供给比所述第1电压及所述第2电压大的第3电压的第1端、及电连接于第2节点的第2端。所述第4晶体管包含电连接于所述第1节点的第1端、及被输入与所述第3晶体管的栅极相同的信号的栅极，可将所述第1节点与所述第2节点之间电连接，且具有与所述第3晶体管互不相同的极性。所述第5晶体管包含电连接于所述读出节点的第1端、及电连接于具有与所述第2节点相互反转的逻辑电平的第3节点的栅极。所述锁存电路根据是否置位了所述块不可用信息，将所述第1晶体管切换为接通状态或断开状态。所述控制部在使所述第2晶体管及所述第3晶体管为断开状态且使所述第4晶体管为接通状态的动作时，根据基于所述读出节点的电压的逻辑电平，判定所述锁存电路是否被置位。

附图说明

图1是用来说明第1实施方式的存储器系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。

图4是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。

图5是用来说明第1实施方式的半导体存储装置的读出放大器模块的构成的框图。

图6是用来说明第1实施方式的半导体存储装置的行解码器的构成的框图。

图7是用来说明第1实施方式的半导体存储装置的块解码器的构成的电路图。

图8是用来说明第1实施方式的半导体存储装置的坏块锁存器的读出节点的构成的电路图。

图9是用来说明第1实施方式的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图10是用来说明第1实施方式的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图11是用来说明第2实施方式的半导体存储装置的块解码器的构成的电路图。

图12是用来说明第2实施方式的半导体存储装置的坏块锁存器的读出节点的电路图。

图13是用来说明第2实施方式的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图14是用来说明第2实施方式的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图15是用来说明第1变化例的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图16是用来说明第1变化例的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图17是用来说明第2变化例的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图18是用来说明第2变化例的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图19是用来说明第3变化例的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

图20是用来说明第3变化例的半导体存储装置的坏块锁存器中置位的信息的读出动作的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置例如包含NAND型闪速存储器。

1.1关于构成

首先，对第1实施方式的半导体存储装置的构成进行说明。

1.1.1关于存储器系统的整体构成

利用图1对第1实施方式的存储器系统的构成例进行说明。图1是表示第1实施方式的存储器系统的构成的一例的框图。存储器系统1例如与外部的未图示的主机设备进行通信。存储器系统1保存来自主机设备(未图示)的数据，且将数据读取到主机设备。

如图1所示，存储器系统1具备控制器10及半导体存储装置(NAND闪速存储器)20。控制器10从主机设备接收命令，并根据接收到的命令对半导体存储装置20进行控制。具体来说，控制器10将由主机设备指示写入的数据写入到半导体存储装置20，且将由主机设备指示读取的数据从半导体存储装置20读取并发送到主机设备。控制器10通过NAND总线连接于半导体存储装置20。半导体存储装置20具备多个存储单元，将数据非易失地存储。

NAND总线针对按照NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O<7：0>的各个，经由个别的配线进行收发。信号/CE是用来使半导体存储装置20使能的信号。信号CLE是向半导体存储装置20通知在信号CLE为“H(High(高))”电平的期间流经半导体存储装置20的信号I/O<7：0>为指令。信号ALE是向半导体存储装置20通知在信号ALE为“H”电平的期间流经半导体存储装置20的信号I/O<7：0>为地址。信号/WE指示将在信号/WE为“L(Low(低))”电平的期间流经半导体存储装置20的信号I/O<7：0>取入至半导体存储装置20。信号/RE指示向半导体存储装置20输出信号I/O<7：0>。信号/WP对半导体存储装置20指示数据写入及删除的禁止。信号/RB表示半导体存储装置20是就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号I/O<7：0>例如是8比特的信号。信号I/O<7：0>是在半导体存储装置20与控制器10之间收发的数据的实体，包含指令CMD、地址ADD、及数据DAT。数据DAT包含写入数据及读取数据。

1.1.2关于控制器的构成

接下来，利用图1，对第1实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU：Central Processing Unit，中央处理器)11、内置存储器(RAM：RandomAccessMemory，随机访问存储器)12、ECC(Error Check and Correction，错误检查和纠正)电路13、NAND接口电路14、缓冲存储器15、及主机接口电路16。

处理器11对控制器10整体的动作进行控制。处理器11例如响应从主机设备接收到的数据的读取命令，对半导体存储装置20发布基于NAND接口的读取命令。该动作在写入及删除的情况下也一样。另外，处理器11具有对来自半导体存储装置20的读取数据执行各种运算的功能。

内置存储器12例如是DRAM(Dynamic RAM，动态随机访问存储器)等半导体存储器，用作处理器11的作业区域。内置存储器12保存用来管理半导体存储装置20的固件、及各种管理表格等。

ECC电路13进行错误检测及错误校正处理。更具体来说，当写入数据时，根据从主机设备接收到的数据，以某数量的数据的组为单位产生ECC码。另外，当读取数据时，根据ECC码执行ECC解码，检测有无错误。然后，当检测到错误时，特定出它的比特位置，校正错误。

NAND接口电路14经由NAND总线与半导体存储装置20连接，负责与半导体存储装置20的通信。NAND接口电路14根据处理器11的指示，将指令CMD、地址ADD、及写入数据发送到半导体存储装置20。另外，NAND接口电路14从半导体存储装置20接收读取数据。

缓冲存储器15暂时保存控制器10从半导体存储装置20及主机设备接收到的数据等。缓冲存储器15例如也用作暂时保存来自半导体存储装置20的读取数据、及对于读取数据的运算结果等的存储区域。

主机接口电路16与主机设备连接，负责与主机设备的通信。主机接口电路16例如将从主机设备接收到的命令及数据分别传输至处理器11及缓冲存储器15。

1.1.3关于半导体存储装置的构成

接下来，利用图2对第1实施方式的半导体存储装置的构成例进行说明。图2是表示第1实施方式的半导体存储装置的构成的一例的框图。

半导体存储装置20具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、驱动器组27、行解码器28、及读出放大器模块29。

存储单元阵列21具备多个块BLK(BLK0、BLK1…)。块BLK包含与字线及位线建立关联的多个非易失性存储单元晶体管(未图示)。块BLK例如成为数据的删除单位，同一个块BLK内的数据被一次性删除。各块BLK具备多个串单元SU(SU0、SU1、SU2、…)。各串单元SU是NAND串NS的集合。NAND串NS包含多个存储单元晶体管。以下，存储单元晶体管也简称为“单元”。此外，存储单元阵列21内的块数、1个块BLK内的串单元数、及1个串单元SU内的NAND串数可设定为任意数。

输入输出电路22与控制器10收发信号I/O<7：0>。输入输出电路22将信号I/O<7：0>内的指令CMD及地址ADD传输至寄存器24。输入输出电路22与读出放大器模块29收发写入数据及读取数据。

逻辑控制电路23从控制器10接收信号/CE、CLE、ALE、/WE、/RE、及/WP。另外，逻辑控制电路23将信号/RB传输至控制器10并向外部通知半导体存储装置20的状态。

寄存器24保存指令CMD及地址ADD。寄存器24将地址ADD传输至行解码器28及读出放大器模块29，并且将指令CMD传输至定序器25。

定序器25接收指令CMD，并根据基于接收到的指令CMD的序列来控制半导体存储装置20的整体。

电压产生电路26根据来自定序器25的指示，产生数据的写入、读取、及删除等动作所需的电压。电压产生电路26将所产生的电压供给至驱动器组27。

驱动器组27包含多个驱动器，根据来自寄存器24的地址，将来自电压产生电路26的多种电压供给至行解码器28及读出放大器模块29。驱动器组27例如根据地址中的行地址，对行解码器28供给多种电压。

行解码器28从寄存器24接收地址ADD中的行地址，并根据例如该行地址内的块地址选择块BLK等。然后，对所选择的块BLK经由行解码器28传输来自驱动器组27的电压。

读出放大器模块29在读取数据时，将从存储单元晶体管读取到位线的读取数据读出(sense)，并将所读出的读取数据传输至输入输出电路22。读出放大器模块29在写入数据时，将经由位线写入的写入数据传输至存储单元晶体管。另外，读出放大器模块29从寄存器24接收地址ADD中的列地址，并输出基于该列地址的列的数据。

1.1.4关于存储单元阵列的构成

接下来，利用图3对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明。图3是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图的一例。

如图3所示，各NAND串NS具备例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、及选择晶体管ST2。此外，存储单元晶体管MT的个数并不限于8个，也可为16个、32个、64个、96个、128个等，它的数量不受限定。存储单元晶体管MT具备包含控制栅极与电荷蓄积层的积层栅极。各存储单元晶体管MT串联连接在选择晶体管ST1及ST2之间。此外，在以下的说明中，所谓『连接』，也包括在中间介置其它能够导电的要素的情况。

在某个块BLK内，串单元SU0～SU3的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。另外，块BLK内的所有串单元SU的选择晶体管ST2的栅极共通连接于选择栅极线SGS。同一个块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。也就是说，相同地址的字线WL共通连接于同一个块BLK内的所有串单元SU，选择栅极线SGS共通连接于同一个块BLK内的所有串单元SU。另一方面，选择栅极线SGD仅连接于同一个块BLK内的1个串单元SU。

另外，在存储单元阵列21内配置成矩阵状的NAND串NS中，位于同一行的NAND串NS的选择晶体管ST1的另一端连接于m条位线BL(BL0～BL(m-1)(m为自然数))中的任一条。另外，位线BL跨及多个块BLK而共通连接于同一列的NAND串NS。

另外，选择晶体管ST2的另一端连接于源极线CELSRC。源极线CELSRC跨及多个块BLK而共通连接于多个NAND串NS。

如上所述，数据的删除例如对位于同一个块BLK内的存储单元晶体管MT一次性进行。与此相对，数据的读取及写入可对任一个块BLK的任一个串单元SU中的共通连接于任一字线WL的多个存储单元晶体管MT一次性进行。这种在1个串单元SU中共用字线WL的存储单元晶体管MT的组例如被称为单元组件CU。也就是说，单元组件CU是可一次性执行写入或读取动作的存储单元晶体管MT的组。

此外，1个存储单元晶体管MT例如能够保存多比特数据。而且，将在同一个单元组件CU内各个存储单元晶体管MT在同位的比特中保存的1比特的集合称为“页”。也就是说，所谓“页”，也可定义为同一个单元组件CU内的存储单元晶体管MT的组中形成的存储空间的一部分。

接下来，利用图4对存储单元阵列21的截面构造进行说明。图4表示第1实施方式的半导体存储装置的存储单元阵列的一部分的截面构造的一例。尤其是，图4表示1个块BLK内的2个串单元SU0及SU1相关的部分。具体来说，图4表示2个串单元SU0及SU1各自的2个NAND串NS及其周边的部分。而且，图4所示的NAND串NS的构成沿X方向及Y方向排列着多个，例如沿X方向及Y方向排列的多个NAND串NS的集合相当于1个串单元SU。

半导体存储装置20设置在半导体基板30上。在以下的说明中，将与半导体基板30的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，X方向与Y方向相互正交。

在半导体基板30的上部设置着p型阱区域30p。在p型阱区域30p上设置着多个NAND串NS。也就是说，在p型阱区域30p上，例如依次积层着作为选择栅极线SGS发挥功能的配线层31、作为字线WL0～WL7发挥功能的8层配线层32(WL0～WL7)、及作为选择栅极线SGD发挥功能的配线层33。配线层31及33也可积层有多层。在经积层的配线层31～33间设置着未图示的绝缘膜。

配线层31例如共通连接于1个块BLK内的多个NAND串NS的各选择晶体管ST2的栅极。配线层32在各层中的每一层，共通连接于1个块BLK内的多个NAND串NS的各存储单元晶体管MT的控制栅极。配线层33共通连接于1个串单元SU内的多个NAND串NS的各选择晶体管ST1的栅极。

存储孔MH以通过配线层33、32、31到达p型阱区域30p的方式设置。在存储孔MH的侧面上，依次设置着阻挡绝缘膜34、电荷蓄积层(绝缘膜)35、及穿隧氧化膜36。在存储孔MH内埋设着半导体柱(导电膜)37。半导体柱37例如为非掺杂多晶硅，作为NAND串NS的电流路径发挥功能。在半导体柱37的上端上，设置着作为位线BL发挥功能的配线层38。

如上所述，在p型阱区域30p的上方，依次积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1，且1个存储孔MH对应于1个NAND串NS。

在p型阱区域30p的上部设置着n⁺型杂质扩散区域39及p⁺型杂质扩散区域40。在n⁺型杂质扩散区域39的上表面上设置着接触插塞41。在接触插塞41的上表面上设置着作为源极线CELSRC发挥功能的配线层42。在p⁺型杂质扩散区域40的上表面上设置着接触插塞43。在接触插塞43的上表面上设置着作为阱线CPWELL发挥功能的配线层44。

此外，关于存储单元阵列21的构成，也可为其它构成。关于存储单元阵列21的构成，例如记载在题为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

1.1.4关于读出放大器模块的构成

接下来，利用图5对第1实施方式的半导体存储装置的读出放大器模块的构成进行说明。

如图5所示，读出放大器模块29具备针对每一位线BL而设置的m个读出单元SAU(SAU0～SAU(m-1))。

各个读出单元SAU例如具备读出放大器SA、运算部OP、以及锁存电路ADL、BDL、CDL、及XDL。

读出放大器SA将已读取至对应的位线BL的数据读出，且根据写入数据对位线BL施加电压。也就是说，读出放大器SA是直接控制位线BL的电路。而且，对于读出放大器SA，在读取时，例如通过定序器25赋予选通信号STB。读出放大器SA在其内部包含数据的读出节点(未图示)及锁存电路(未图示)。数据的读出节点的电位根据连接于字线WL的读取对象的存储单元晶体管MT成为接通状态还是断开状态而变动。而且，根据信号STB被激活的时点的数据的读出节点的电位，确定存储单元晶体管MT已接通还是断开，并将该结果作为“0”或“1”数据保存在内部的锁存电路。而且，内部的锁存电路中保存的数据进而被传输至锁存电路ADL、BDL、CDL、及XDL的任一个。

锁存电路ADL、BDL、及CDL暂时保存读取数据及写入数据。运算部OP对读出放大器SA、以及锁存电路ADL、BDL、CDL、及XDL中保存的数据进行非(NOT)运算、或(OR)运算、与(AND)运算、异或(XOR)运算、异或非(XNOR)运算等各种逻辑运算。例如运算部OP通过对从读出放大器内部的锁存电路传输来的数据进行运算而产生页数据。

这些读出放大器SA、锁存电路ADL、BDL、及CDL、以及运算部OP是以彼此能够收发数据的方式通过总线而连接。而且，该总线进而连接于锁存电路XDL。

读出放大器模块29中的数据的输入输出经由锁存电路XDL进行。也就是说，从控制器10接收到的数据经由锁存电路XDL传输至锁存电路ADL、BDL、及CDL、或读出放大器SA。另外，锁存电路ADL、BDL、及CDL、或读出放大器SA的数据经由锁存电路XDL发送到控制器10。而且，锁存电路XDL作为半导体存储装置20的高速缓冲存储器发挥功能。因此，即使锁存电路ADL、BDL、及CDL处于使用中，只要锁存电路XDL空闲，则半导体存储装置20也能够成为就绪状态。

1.1.5关于行解码器的构成

接下来，利用图6对第1实施方式的半导体存储装置的行解码器的构成进行说明。

如图6所示，行解码器28包含多个传输开关群51(51A、51B、…)、及多个块解码器52(52A、52B、…)。

1个传输开关群51及1个块解码器52例如被分配给1个块BLK。在图6的例子中，传输开关群51A及块解码器52A被分配给块BLK0，传输开关群51B及块解码器52B被分配给块BLK1。在以下的说明中，将成为写入、读取、及删除的对象的块BLK称为“选择块BLK”，将选择块BLK以外的块BLK称为“非选择块BLK”。

另外，在以下的说明中，在对传输开关群51A及块解码器52A对应的节点与传输开关群51B及块解码器52B对应的节点加以区分的情况下，在符号的末尾标注“_A”及“_B”等而加以区分。例如，连接传输开关群51A与块解码器52A之间的节点BLKSEL称为节点BLKSEL_A，连接传输开关群51B与块解码器52B之间的节点BLKSEL称为节点BLKSEL_B。此外，在不特别区分传输开关群51A及块解码器52A对应的节点与传输开关群51B及块解码器52B对应的节点的情况下，不在符号的末尾标注“_A”及“_B”等。

传输开关群51例如包含13个传输晶体管TTr(TTr0～TT12)。

传输晶体管TTr0～TTr7分别将从驱动器组27供给至配线CG(CG0～CG7)的电压传输至选择块BLK的字线WL0～WL7。传输晶体管TTr0～TTr7分别包含连接于对应的块BLK的字线WL0～WL7的第1端、连接于配线CG0～CG7的第2端、及共通连接于节点BLKSEL的栅极。

传输晶体管TTr8～TTr11分别将从驱动器组27供给至配线SGDL(SGDL0～SGDL3)的电压传输至选择块BLK的选择栅极线SGD0～SGD3。传输晶体管TTr8～TTr11分别包含连接于对应的块BLK的选择栅极线SGD0～SGD3的第1端、连接于配线SGDL0～SGDL3的第2端、及共通连接于节点BLKSEL的栅极。

传输晶体管TTr12将从驱动器组27供给至配线SGSL的电压传输至选择块BLK的选择栅极线SGS。传输晶体管TTr12包含连接于对应的块BLK的选择栅极线SGS的第1端、连接于配线SGSL的第2端、及连接于节点BLKSEL的栅极。

块解码器52在数据的写入、读取及删除时，对从寄存器24接收到的块地址信号进行解码。块解码器52在解码的结果是判定为该块解码器52对应的块BLK为选择块BLK的情况下，将“H”电平的信号输出至节点BLKSEL。另外，块解码器52在判定为对应的块BLK并非选择块BLK的情况下，将“L”电平的信号输出至节点BLKSEL。输出至节点BLKSEL的信号将传输晶体管TTr0～TTr12以“H”电平设为接通状态，且以“L”电平设为断开状态。

另外，块解码器52包含坏块锁存器(BB锁存器)53。更具体来说，块解码器52A包含坏块锁存器53A，块解码器52B包含坏块锁存器53B。坏块锁存器53包含能够保存表示对应的块BLK中是否发生泄漏等异常的信息的锁存电路。块解码器52例如在选择块BLK中发生异常(为坏块)的情况下，可根据坏块锁存器53中保存的信息，使输出至节点BLKSEL的信号为“L”电平。

因此，例如，在与选择块BLK对应的传输开关群51中，当该选择块BLK为正常(并非坏块)时，传输晶体管TTr0～TTr12可成为接通状态。由此，字线WL0～WL7分别连接于配线CG0～CG7，选择栅极线SGD0～SGD3分别连接于配线SGDL0～SGDL3，选择栅极线SGS连接于配线SGSL。

另一方面，在与选择块BLK对应的传输开关群51中，当该选择块BLK为坏块时，传输晶体管TTr0～TTr12可成为断开状态。由此，字线WL从配线CG被电切断，选择栅极线SGD及SGS分别从配线SGDL及SGSL被电切断。

另外，在与非选择块BLK对应的传输开关群51中，不论该非选择块BLK是否为坏块，传输晶体管TTr0～TTr12均可成为断开状态。由此，字线WL从配线CG被电切断，选择栅极线SGD及SGS分别从配线SGDL及SGSL被电切断。

驱动器组27根据从寄存器24接收到的地址ADD，对配线CG、SGDL及SGSL供给电压。配线CG、SGDL及SGSL对传输开关群51A、51B、…的各个传输从驱动器组27供给的各种电压。也就是说，从驱动器组27供给的电压经由与选择块BLK对应的传输开关群51内的传输晶体管TTr0～TTr12而传输至选择块BLK内的字线WL、选择栅极线SGD及SGS。

1.1.6关于块解码器的构成

接下来，利用图7对第1实施方式的半导体存储装置的块解码器的构成进行说明。在图7中，作为块解码器52的一例，表示与块BLK0对应的块解码器52A的构成。

如图7所示，块解码器52A包含18个晶体管Tr(Tr1～Tr18)、3个反相器INV(INV1～INV3)、及电平移位器LS。在图7的例子中，晶体管Tr1、Tr2、Tr4、及Tr5具有p型的极性，晶体管Tr2、及Tr6～Tr18具有n型的极性。

晶体管Tr1包含被供给电压VDD的第1端、连接于节点N2_A的第2端、及连接于节点RDEC的栅极。电压VDD例如是电源电压，且是能够使块解码器52内的各晶体管Tr为接通状态的电压。节点RDEC是输入块地址解码的使能信号的节点。节点RDEC例如当禁用(disable)块解码器52A时设定为“L”电平，当使块解码器52A使能(enable)时设定为“H”电平。

晶体管Tr2包含被供给电压VDD的第1端、连接于节点N2_A的第2端、及连接于节点RDECSEL_A的栅极。

反相器INV1包含连接于节点N2_A的输入端、及连接于节点RDECSEL_A的输出端。也就是说，节点N2_A及RDECSEL_A具有相互反转的逻辑电平的信号。节点RDECSEL_A例如当块BLK0为选择块BLK时可成为“H”电平，当块BLK0为非选择块BLK时可成为“L”电平。

电平移位器LS包含连接于节点RDECSEL_A的输入端、及连接于节点BLKSEL_A的输出端，从节点VBST被供给电压。电平移位器LS当节点RDECSEL_A为“H”电平时，将基于节点VBST的电压升压后的电压输出至节点BLKSEL_A。

对于节点VBST，例如可分别经由晶体管Tr3～Tr5供给电压VDD、VREADH、及VPGMH等。

更具体来说，晶体管Tr3包含被供给电压VDD的第1端、电连接于节点VBST的第2端、及电连接于节点SW1的栅极。对节点SW1例如供给电压VSS或VDDH。晶体管Tr3在对节点SW1供给电压VDDH的情况下，将电压VDD传输至节点VBST。另外，晶体管Tr3在对节点SW1供给电压VSS的情况下，成为断开状态，停止对节点VBST供给电压VDD。

电压VSS例如是比电压VDD小的接地电压，且是能够使块解码器52内的各晶体管Tr为断开状态的电压。电压VDD是能够使传输晶体管TTr0～TTr7成为接通状态至能够对字线WL传输电压VSS的程度的电压。另外，电压VDD是能够使传输晶体管TTr0～TTr7成为接通状态至能够将字线WL的电压放电到配线CG的程度的电压。

晶体管Tr4包含被供给电压VREADH的第1端、电连接于节点VBST的第2端、及电连接于节点SW2的栅极。对节点SW2例如供给电压VSS或VREADH。晶体管Tr4在对节点SW2供给电压VSS的情况下，将电压VREADH传输至节点VBST。另外，晶体管Tr4在对节点SW2供给电压VREADH的情况下，成为断开状态，停止对节点VBST供给电压VREADH。

电压VREADH是能够使传输晶体管TTr0～TTr7成为接通状态至能够对字线WL传输电压VREAD的程度的电压。电压VREAD是对连接于在读取动作中并非读取对象的存储单元晶体管MT的字线WL施加的电压，且是无关于保存数据而将存储单元晶体管MT设为接通状态的电压。

晶体管Tr5包含被供给电压VPGMH的第1端、电连接于节点VBST的第2端、及电连接于节点SW3的栅极。对节点SW3例如供给电压VSS或VPGMH。晶体管Tr5在对节点SW3供给电压VSS的情况下，将电压VPGMH传输至节点VBST。另外，晶体管Tr5在对节点SW3供给电压VPGMH的情况下，成为断开状态，停止对节点VBST供给电压VPGMH。

电压VPGMH是能够使传输晶体管TTr0～TTr7成为接通状态至能够对字线WL传输电压VPGM的程度的电压。电压VPGM是用来对存储单元晶体管MT的电荷蓄积层35注入电子的电压。

如上所述，通过切换晶体管Tr3～Tr5的接通断开状态，而对电平移位器LS经由节点VBST供给多种“H”电平的电压。也就是说，电平移位器LS是在晶体管Tr3～Tr5中仅晶体管Tr3为接通状态的情况下可输出电压VDD，在仅晶体管Tr4为接通状态的情况下可输出电压VREADH，在仅晶体管Tr5为接通状态的情况下可输出电压VPGMH。

晶体管Tr6～Tr10串联连接在节点N2_A与晶体管Tr11的第1端之间。更具体来说，晶体管Tr6的第1端连接于节点N2_A，晶体管Tr10的第2端连接于晶体管Tr11的第1端。晶体管Tr6～Tr10在栅极分别接收信号AROWA～AROWE。信号AROWA～AROWE是基于块地址信号产生的信号，当块BLK0为选择块BLK时，分别使晶体管Tr6～Tr10为接通状态。

晶体管Tr11包含连接于节点N1_A的第2端、及连接于节点RDEC的栅极。

晶体管Tr12包含连接于节点N1_A的第1端、被供给电压VSS的第2端、及连接着节点ROMBAEN的栅极。节点ROMBAEN可无关于下述坏块相关的控制而将节点RDECSEL_A设为“H”电平。具体来说，例如，当对节点ROMBAEN设定“H”电平时，晶体管Tr12成为接通状态，由此，无关于晶体管Tr13的接通断开而经由节点N1_A对节点N2_A传输“L”电平，节点RDECSEL_A可设定为“H”电平。

晶体管Tr13～Tr18、以及反相器INV2及INV3包含于坏块锁存器53A。

晶体管Tr13包含连接于节点N1_A的第1端、被供给电压VSS的第2端、及连接于节点GD_A的栅极。

反相器INV2及INV3交叉连接而构成锁存电路。具体来说，反相器INV2包含连接于节点GD_A的输入端、及连接于节点BD_A的输出端。反相器INV3包含连接于节点BD_A的输入端、及连接于节点GD_A的输出端。节点GD_A及BD_A具有相互反转的逻辑电平。更具体来说，当节点GD_A及BD_A分别为“H”电平及“L”电平时，表示块BLK0并非坏块，当为“L”电平及“H”电平时，表示块BLK0为坏块。

晶体管Tr14包含连接于节点GD_A的第1端、连接于节点N3_A的第2端、及连接于节点RFSET_A的栅极。节点RFSET_A被传输有用来对坏块锁存器53A置位块BLK0为坏块的内容的信息的信号。具体来说，当节点RFSET_A为“H”电平时，对节点GD_A传输“L”电平，对坏块锁存器53A置位块BLK0为坏块的内容的信息。

晶体管Tr15包含连接于节点BD_A的第1端、连接于节点N3_A的第2端、及连接于节点RFRST_A的栅极。节点RFRST_A被传输用来从坏块锁存器53A复位块BLK0为坏块的内容的信息的信号。具体来说，当节点RFRST_A为“H”电平时，对节点BD_A传输“L”电平，从坏块锁存器53A复位块BLK0并非坏块的内容的信息。

晶体管Tr16包含连接于节点N3_A的第1端、被供给电压VSS的第2端、及连接于节点RDECSEL_A的栅极。

晶体管Tr17包含连接于节点PBUSBS的第1端、连接于晶体管Tr18的第1端的第2端、及连接于节点RDECSEL_A的栅极。节点PBUSBS是传输用来将包含坏块锁存器53A的所有坏块锁存器53中保存的信息读出的信号的节点(坏块锁存器53的读出节点)。节点PBUSBS例如在读出对象的坏块锁存器53对应的块BLK为坏块的情况下，成为“H”电平的浮动状态，在并非坏块的情况下成为“L”电平。

晶体管Tr18包含被供给电压VSS的第2端、及连接于节点BBSENSE的栅极。节点BBSENSE是输入包含坏块锁存器53A的所有坏块锁存器53的读出动作的使能信号的节点。节点BBSENSE例如当禁用对于任意1个坏块锁存器53的读出动作时，设定为“L”电平，当使能时设定为“H”电平。

1.1.7关于坏块锁存器的读出节点的构成

接下来，利用图8对第1实施方式的半导体存储装置的坏块锁存器的读出节点的构成进行说明。在图8中，表示多个坏块锁存器53(53A、53B、…)与节点BBSENSE及PBUSBS的连接关系。

如图8所示，节点BBSENSE共通连接于多个坏块锁存器53的晶体管Tr18的各栅极。

节点PBUSBS共通连接于多个坏块锁存器53的晶体管Tr17各自的第1端。另外，节点PBUSBS连接于晶体管Tr19、Tr20、及Tr21。在图8的例子中，晶体管Tr19及Tr20具有p型的极性，晶体管Tr21具有n型的极性。

晶体管Tr19包含被供给电压VDD的第1端、连接于节点PBUSBS的第2端、及连接于节点PBUSBSEN的栅极。节点PBUSBSEN在坏块锁存器53的读出动作时，传输用来使节点PBUSBS初始化的信号。

晶体管Tr20及Tr21构成CMOS(Complementary metal oxide semiconductor，互补金属氧化物半导体)电路。具体来说，晶体管Tr20包含被供给电压VDD的第1端、连接于节点BBSOUT的第2端、及连接于节点PBUSBS的栅极。晶体管Tr21包含被供给电压VSS的第1端、连接于节点BBSOUT的第2端、及连接于节点PBUSBS的栅极。晶体管Tr20及Tr21作为比较电路发挥功能，所述比较电路根据传输至节点PBUSBS的信号电平是否超过某阈值(例如，电压VDD/2)，对节点BBSOUT输出电压VDD(“H”电平)或电压VSS(“L”电平)。

节点BBSOUT是在节点PBUSBS读出的坏块锁存器53的读出结果的输出端，能够将该读出结果保存至未图示的锁存电路。具体来说，当节点BBSOUT成为“H”电平时，判定为读出对象的坏块锁存器53对应的块BLK并非坏块，当节点BBSOUT成为“L”电平时，判定为读出对象的坏块锁存器53对应的块BLK为坏块。

1.2关于坏块的读出动作

接下来，对第1实施方式的坏块的读出动作的概要进行说明。

在本例中，作为一例，利用图9及图10，对伴随读取动作执行的坏块的读出动作进行说明。在图9中，表示用来说明选择块BLK并非坏块时的读出动作的时序图。在图10中，表示用来说明选择块BLK为坏块时的读出动作的时序图。

此外，在以下的说明中，在存储单元晶体管MT、及连接于该存储单元晶体管MT的字线WL或配线CG为数据的写入对象的情况下，对各个名称标注“选择”。另外，在并非数据的写入对象的情况下，对各个名称标注“非选择”。

1.2.1关于选择块并非坏块时的读出动作

首先，利用图9对选择块BLK并非坏块时的坏块的读出动作进行说明。也就是说，在图9的例子中，节点GD_A及BD_A分别预先设定“H”电平及“L”电平。

如图9所示，在到达时刻T1之前，半导体存储装置20从控制器10接收执行读取动作的意旨的指令。

在时刻T1，逻辑控制电路23将信号/RB设为“L”电平，告知控制器10半导体存储装置20为忙碌状态，开始执行读取动作。

在时刻T1的时间点，节点RDEC、ROMBAEN设定为“L”电平。伴随于此，节点RDECSEL及BLKSEL成为“L”电平。虽然配线CG成为电压VSS，但由于传输开关群51内的传输晶体管TTr中对字线WL传输配线CG的电压的传输晶体管TTr0～TTr7成为断开状态，所以字线WL成为浮动状态。另外，节点PBUSBSEN及BBSENSE设定为“L”电平。伴随于此，节点PBUSBS成为“H”电平。另外，节点RFSET及RFRST设定为“L”电平。此外，晶体管Tr3～Tr5除非有特别记载，否则设为断开状态。

在时刻T2，定序器25将节点RDEC设为“H”电平，且将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK并非坏块，所以晶体管Tr13成为接通状态，经由节点N1对节点N2传输“L”电平。因此，节点RDECSEL成为“H”电平，对节点BLKSEL输出“H”电平。另外，晶体管Tr16及Tr17成为接通状态。

另外，在时刻T2，伴随读取动作的执行，从驱动器组27施加到选择块BLK的电压被供给至配线CG。具体来说，对选择配线CG供给电压VCGRV，对非选择配线CG供给电压VREAD。

电压VCGRV是比电压VREAD小且在读取动作时施加到选择字线WL的多个大小的电压的总称。该多个大小的电压分别对应于保存数据，根据该保存数据使存储单元晶体管MT为接通状态。

此处，为了将电压VCGRV及VREAD传输至字线WL，而对晶体管Tr4的栅极供给电压VSS。由此，对电平移位器LS经由节点VBST供给电压VREADH，输出至节点BLKSEL的“H”电平升压至电压VREADH。由此，传输至配线CG的电压VCGRV及VREAD经由传输开关群51被传输至字线WL。

像这样，为了对存储单元晶体管MT写入、读取或删除数据而对配线CG供给电压的期间也称为“存储单元阵列访问期间”。也就是说，时刻T2成为存储单元阵列访问期间的开始时间点。

在时刻T3，定序器25将节点PBUSBSEN设为“H”电平。由此，晶体管Tr19成为断开状态，节点PBUSBS从“H”电平的状态成为浮动状态。

在时刻T4，定序器25将节点BBSENSE设为“H”电平。由此，晶体管Tr18成为接通状态，节点PBUSBS从浮动状态被下拉到“L”电平，并且节点BBSOUT成为“H”电平。定序器25在节点BBSENSE成为“H”电平的期间，锁存节点BBSOUT的信号电平，读出选择块BLK并非坏块的内容的信息。

在时刻T5，定序器25将节点BBSENSE设为“L”电平。由此，晶体管Tr18成为断开状态，节点PBUSBS成为浮动状态。

在时刻T6，定序器25将节点PBUSBSEN设为“L”电平。由此，晶体管Tr19成为接通状态，节点PBUSBS被上拉到“H”电平。

在时刻T7，定序器25将信号STB设为“H”电平。由此，读出放大器SA将数据的读出节点的状态取入至内部的锁存电路，从存储单元晶体管MT读取数据。

在时刻T8，定序器25使晶体管Tr4为断开状态，并且对晶体管Tr3的栅极供给电压VDDH而使晶体管Tr3为接通状态。由此，从节点BLKSEL输出的电压成为电压VDD，传输开关群51维持接通状态至能够将字线WL的电压放电的程度。另外，驱动器组27停止对配线CG供给电压VCGRV及VREAD。伴随于此，配线CG及字线WL成为电压VSS。也就是说，时刻T8成为存储单元阵列访问期间的结束时间点。

在时刻T9，定序器25将节点RDEC设为“L”电平，并且将晶体管Tr3设为断开状态。由此，晶体管Tr1及Tr12分别成为接通状态及断开状态，对节点N2传输“H”电平。因此，节点RDECSEL及BLKSEL成为“L”电平。伴随于此，传输开关群51成为断开状态，字线WL成为浮动状态。逻辑控制电路23将信号/RB设为“H”电平，告知控制器10半导体存储装置20为就绪状态，而读取动作的执行结束。

通过像所述那样动作，可在读取动作中的存储单元阵列访问期间读出选择块BLK并非坏块的内容的信息。

1.2.2关于选择块为坏块时的读出动作

接下来，利用图10对选择块BLK为坏块时的坏块的读出动作进行说明。也就是说，在图10的例子中，节点GD_A及BD_A分别预先设定“L”电平及“H”电平。

此外，图10中的时刻T1～T9对应于图9中所说明的时刻T1～T9。

如图10所示，时刻T1之前的动作由于与图9的情况相同，所以省略其说明。

在时刻T2，定序器25将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK为坏块，所以晶体管Tr13成为断开状态。因此，对节点N2经由晶体管Tr2传输“H”电平。因此，节点RDECSEL及BLKSEL继续成为“L”电平。另外，晶体管Tr16及Tr17成为断开状态。

另外，在时刻T2，伴随读取动作的执行，从驱动器组27施加到选择块BLK的电压VCGRV及VREAD被传输至配线CG。也就是说，时刻T2成为存储单元阵列访问期间的开始时间点。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态，而不对字线WL传输电压VCGRV及VREAD。

在时刻T4，定序器25将节点BBSENSE设为“H”电平。由此，晶体管Tr18成为接通状态，但晶体管Tr17为断开状态。因此，节点PBUSBS维持“H”电平的浮动状态，并且节点BBSOUT成为“L”电平。定序器25在节点BBSENSE成为“H”电平的期间，锁存节点BBSOUT的信号电平，读出选择块BLK为坏块的内容的信息。

在时刻T5，定序器25将节点BBSENSE设为“L”电平。由此，晶体管Tr18成为断开状态。

在时刻T6，定序器25将节点PBUSBSEN设为“L”电平。由此，晶体管Tr19成为接通状态，节点PBUSBS成为“H”电平。

在时刻T7，定序器25将信号STB设为“H”电平。然而，如上所述，节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态。因此，不对字线WL传输电压VCGRV及VREAD，而无法从存储单元晶体管MT读取数据。

在时刻T8，驱动器组27停止对配线CG供给电压VCGRV及VREAD。也就是说，时刻T8成为存储单元阵列访问期间的结束时间点。

在时刻T9，定序器25将节点RDEC设为“L”电平。另外，逻辑控制电路23将信号/RB设为“H”电平，告知控制器10半导体存储装置20为就绪状态，而读取动作的执行结束。

通过像所述那样动作，可在读取动作中的存储单元阵列访问期间读出选择块BLK为坏块的内容的信息。

此外，在图9及图10的例子中，示出在时刻T3～T6的坏块的读出动作后执行时刻T7的数据的读出动作的情况，但并不限于此。例如，坏块的读出动作也可在数据的读出动作之后执行，也可使其一部分或全部的期间与数据的读出动作重叠而执行。

1.3关于本实施方式的效果

根据第1实施方式，可缩短对存储单元的访问时间。以下，对本效果进行说明。

定序器25在坏块的读出动作时，将节点RDEC设为“H”电平，且将节点ROMBAEN维持为“L”电平。由此，如果坏块锁存器53被置位(也就是说，如果对应的块BLK为坏块)则节点RDECSEL成为“L”电平，如果坏块锁存器53被复位(也就是说，如果对应的块BLK并非坏块)则节点RDECSEL成为“H”电平。也就是说，节点RDEC成为“H”电平且节点ROMBAEN成为“L”电平的期间成为可根据坏块锁存器53是否被置位而变更节点RDECSEL的逻辑电平的期间。因此，晶体管Tr17在该期间时，可根据坏块锁存器53是否被置位来切换接通状态与断开状态。

具体来说，晶体管Tr17包含连接于节点PBUSBS的第1端、经由晶体管Tr18被供给电压VSS的第2端、及连接于节点RDECSEL的栅极。由此，如果坏块锁存器53被置位(也就是说，如果对应的块BLK为坏块)则节点PBUSBS维持从“H”电平的状态转变为浮动后的状态，如果坏块锁存器53被复位(也就是说，如果对应的块BLK并非坏块)则节点PBUSBS被下拉到“L”电平。因此，节点BBSOUT可根据坏块锁存器53是否被置位而具有相互反转的逻辑电平。因此，定序器25可读出坏块锁存器53是否被置位。

此外，如上所述，节点PBUSBS的逻辑电平根据节点RDECSEL的逻辑电平而决定。因此，节点PBUSBS可省略直接参照表示坏块锁存器53内是否被置位的信息的构成。具体来说，节点PBUSBS可省略用来直接参照节点GD或BD的逻辑电平的晶体管。因此，可减小相当于该晶体管的电路面积。

另外，如上所述，在坏块的读出动作时，节点ROMBAEN维持为“L”电平。由此，可避免不管坏块锁存器53是否被置位而节点RDECSEL均成为“H”电平。因此，在坏块的读出动作时，假设坏块锁存器53被置位时(也就是说，对应的块BLK为坏块时)，节点BLKSEL不会成为“H”电平。也就是说，可抑制以下情况，即，在存储单元阵列访问期间内执行坏块的读出动作时，针对坏块锁存器53已被置位的块BLK从配线CG对字线WL流通不期望的电流。因此，可在存储单元阵列访问期间内执行坏块的读出动作，进而，可相较在存储单元阵列访问期间外执行坏块的读出动作的情况缩短对存储单元的访问时间。

2.第2实施方式

接下来，对第2实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置中的坏块锁存器是用来置位或复位锁存电路的路径与用来读出是否为坏块的路径不同的构成。另一方面，第2实施方式的半导体存储装置中的坏块锁存器是共用用来置位或复位锁存电路的路径与用来读出是否为坏块的路径的构成。以下，对与第1实施方式相同的构成要素标注相同符号并省略其说明，仅对与第1实施方式不同的部分进行说明。

2.1关于构成

首先，对第2实施方式的半导体存储装置的构成进行说明。

2.1.1关于块解码器的构成

利用图11对第2实施方式的半导体存储装置的块解码器的构成进行说明。图11对应于第1实施方式中所说明的图7，表示包含坏块锁存器54A代替坏块锁存器53A的构成。

如图11所示，坏块锁存器54A包含晶体管Tr13～Tr16、以及反相器INV2及INV3，但不包含图7中所示的晶体管Tr17及Tr18。

晶体管Tr13～Tr15、以及反相器INV2及INV3的构成由于与第1实施方式相同，所以省略说明。

晶体管Tr16包含连接于节点N3_A的第1端、连接于节点PBUSBS的第2端、及连接于节点RDECSEL_A的栅极。

节点PBUSBS被共用为用来置位或复位坏块锁存器54的路径、及用来读出坏块锁存器54的路径。具体来说，节点PBUSBS当置位或复位坏块锁存器54时，传输“L”电平。另外，节点PBUSBS在坏块的读出动作时，在读出对象的坏块锁存器54对应的块BLK为坏块的情况下成为“H”电平的浮动状态，在并非坏块的情况下成为“L”电平。

此外，坏块锁存器54A理想的是以如下方式设计，即，在节点BD_A及PBUSBS电连接的情况下，节点BD_A的逻辑电平不会因节点PBUSBS的电压而反转。

2.1.2关于坏块锁存器的读出节点的构成

接下来，利用图12对第2实施方式的半导体存储装置的坏块锁存器的读出节点的构成进行说明。图12对应于第1实施方式中所说明的图8，表示多个坏块锁存器54(54A、54B、…)与节点PBUSBS及BBSPRERST的连接关系。

如图12所示，节点PBUSBS共通连接于多个坏块锁存器54的晶体管Tr16各自的第2端。另外，节点PBUSBS除了连接于晶体管Tr20及Tr21以外，还连接于晶体管Tr22及Tr23，但未与图8中所示的晶体管Tr19连接。在图12的例子中，晶体管Tr22具有p型的极性，晶体管Tr23具有n型的极性。

晶体管Tr22包含被供给电压VDD的第1端、连接于节点PBUSBS的第2端、及连接于逻辑电路LC1的输出端的栅极。

逻辑电路LC1包含连接于节点PBUSBSEN的第1输入端、及连接于节点BBSPRERST的第2输入端。逻辑电路LC1将从第1输入端输入的信号的非(NOT)运算结果与从第2输入端输入的信号的或(OR)运算结果输出至输出端。也就是说，逻辑电路LC1在节点PBUSBSEN为“H”电平且节点BBSPRERST为“L”电平的情况下输出“L”电平，在其它情况下输出“H”电平。

晶体管Tr23包含被供给电压VSS的第1端、连接于节点PBUSBS的第2端、及连接于逻辑电路LC2的输出端的栅极。

逻辑电路LC2包含连接于节点PBUSBSEN的第1输入端、及连接于节点BBSPRERST的第2输入端。逻辑电路LC2将从第1输入端输入的信号与从第2输入端输入的信号的或非(NOR)运算结果输出至输出端。也就是说，逻辑电路LC2在节点PBUSBSEN为“L”电平且节点BBSPRERST为“L”电平的情况下输出“H”电平，在其它情况下输出“L”电平。

节点BBSOUT是在节点PBUSBS读出的坏块锁存器54的读出结果的输出端，且能够将该读出结果保存至未图示的锁存电路。具体来说，当节点BBSOUT成为“H”电平时，判定为读出对象的坏块锁存器54对应的块BLK并非坏块，当节点BBSOUT成为“L”电平时，判定为读出对象的坏块锁存器54对应的块BLK为坏块。

2.2关于坏块的读出动作

接下来，对第2实施方式的坏块的读出动作的概要进行说明。

在本例中，作为一例，利用图13及图14对伴随读取动作执行的坏块的读出动作进行说明。图13及图14对应于第1实施方式中所说明的图9及图10。也就是说，在图13中，表示用来说明选择块BLK并非坏块时的读出动作的时序图。在图14中，表示用来说明选择块BLK为坏块时的读出动作的时序图。

2.2.1关于选择块并非坏块时的读出动作

首先，利用图13对选择块BLK并非坏块时的坏块的读出动作进行说明。也就是说，在图13的例子中，节点GD_A及BD_A分别预先设定“H”电平及“L”电平。

如图13所示，时刻T11及T12的动作由于与图9中所说明的时刻T1及T2的动作相同，所以省略说明。此外，在时刻T11的时间点，节点PBUSBSEN及BBSPRERST设定为“L”电平。伴随于此，晶体管Tr22及Tr23分别成为断开状态及接通状态，节点PBUSBS成为“L”电平。

在时刻T13，定序器25将节点PBUSBSEN设为“H”电平。由此，晶体管Tr22及Tr23分别成为接通状态及断开状态，节点PBUSBS被上拉到“H”电平。

在时刻T14，定序器25将节点RFRST设为“H”电平。由此，晶体管Tr15成为接通状态，将节点BD与节点PBUSBS连接。另外，定序器25将节点BBSPRERST设为“H”电平。由此，晶体管Tr22成为断开状态，节点PBUSBS被对节点BD_A设定的“L”电平下拉，并且节点BBSOUT成为“H”电平。定序器25在节点BBSPRERST成为“H”电平的期间，锁存节点BBSOUT的信号电平，读出选择块BLK并非坏块的内容的信息。

在时刻T15，定序器25将节点RFRST设为“L”电平。由此，晶体管Tr15成为断开状态，节点BD与节点PBUSBS被电切断。另外，定序器25将节点PBUSBSEN及BBSPRERST设为“L”电平。由此，晶体管Tr22及Tr23分别成为断开状态及接通状态，节点PBUSBS维持“L”电平。

时刻T16、T17、及T18的动作由于与图9中所说明的时刻T7～T9的动作相同，所以省略说明。也就是说，时刻T17成为存储单元阵列访问期间的结束时间点，在时刻T18读取动作结束。

2.2.2关于选择块为坏块时的读出动作

接下来，利用图14对选择块BLK为坏块时的坏块的读出动作进行说明。也就是说，在图14的例子中，节点GD_A及BD_A分别预先设定“L”电平及“H”电平。

此外，图14中的时刻T11～T18对应于图13中所说明的时刻T11～T18。

如图14所示，时刻T11之前的动作由于与图13的情况相同，所以省略其说明。

在时刻T12，定序器25将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK为坏块，所以晶体管Tr13成为断开状态。因此，对节点N2经由晶体管Tr2传输“H”电平。因此，节点RDECSEL及BLKSEL继续成为“L”电平。另外，晶体管Tr16成为断开状态。

另外，在时刻T12，伴随读取动作的执行，从驱动器组27施加到选择块BLK的电压VCGRV及VREAD被传输至配线CG。也就是说，时刻T12成为存储单元阵列访问期间的开始时间点。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态，不对字线WL传输电压VCGRV及VREAD。

在时刻T13，定序器25将节点PBUSBSEN设为“H”电平。由此，晶体管Tr22及Tr23分别成为接通状态及断开状态，节点PBUSBS成为“H”电平。

在时刻T14，定序器25将节点RFRST设为“H”电平。由此，晶体管Tr15成为接通状态，但由于晶体管Tr16为断开状态，所以节点BD与节点PBUSBS不连接。另外，定序器25将节点BBSPRERST设为“H”电平。由此，晶体管Tr22成为断开状态，节点PBUSBS从“H”电平成为浮动状态，并且节点BBSOUT成为“L”电平。定序器25在节点BBSPRERST成为“H”电平的期间，锁存节点BBSOUT的信号电平，读出选择块BLK为坏块的内容的信息。

在时刻T15，定序器25将节点RFRST设为“L”电平。由此，晶体管Tr15成为断开状态。另外，定序器25将节点PBUSBSEN及BBSPRERST设为“L”电平。由此，晶体管Tr22及Tr23分别成为断开状态及接通状态，节点PBUSBS被下拉到“L”电平。

时刻T16之后的动作由于与图13的情况相同，所以省略其说明。也就是说，时刻T17成为存储单元阵列访问期间的结束时间点，在时刻T18读取动作结束。

此外，在图13及图14的例子中，示出在时刻T13～T15的坏块的读出动作后执行时刻T16的数据的读出动作的情况，但并不限于此。例如，坏块的读出动作也可在数据的读出动作之后执行，也可使其一部分或全部的期间与数据的读出动作重叠而执行。

2.3关于本实施方式的效果

根据第2实施方式，晶体管Tr16根据节点RDECSEL的逻辑电平而切换接通状态与断开状态。具体来说，晶体管Tr16包含经由晶体管Tr15连接于节点BD的第1端、连接于节点PBUSBS的第2端、及连接于节点RDECSEL的栅极。由此，节点PBUSBS在坏块的读出动作时，如果坏块锁存器54被置位(也就是说，如果对应的块BLK为坏块)则从“H”电平成为浮动状态，如果坏块锁存器54被复位(也就是说，如果对应的块BLK并非坏块)则被下拉到“L”电平。因此，节点BBSOUT可对应于坏块锁存器54是否被置位而具有相互反转的逻辑电平。因此，定序器25可读出坏块锁存器54是否被置位。

另外，节点PBUSBS当置位或复位坏块锁存器54时，经由晶体管Tr23被下拉到“L”电平。由此，节点PBUSBS可被共用为用来置位或复位坏块锁存器54的路径、及用来读出坏块锁存器54的路径。因此，可省略不用来置位或复位坏块锁存器54而用来读出坏块锁存器54的晶体管(例如，晶体管Tr17及Tr18)。因此，可减小相当于该晶体管的电路面积，并且通过本提案的动作、也就是将节点ROMBAEN设为“L”电平且利用晶体管Tr16读出反映坏块锁存器54的输出的节点RDECSEL的动作，也能够实现存储单元阵列访问期间中的坏块锁存器54的读出。

3.变化例等

实施方式并不限于所述第1实施方式及第2实施方式中叙述的方式，可进行各种变化。

3.1第1变化例

在所述第1实施方式中，对在读取动作的存储单元阵列访问期间内执行坏块的读出动作的情况进行了说明，但并不限于此。例如，也可在写入动作的存储单元阵列访问期间内执行坏块的读出动作。以下，对与第1实施方式相同的构成及动作省略其说明，主要对与第1实施方式不同的构成及动作进行说明。

首先，利用图15及图16，对在写入动作的存储单元阵列访问期间内执行坏块的读出动作的情况进行说明。图15及图16分别对应于第1实施方式中所说明的图9及图10。

3.1.1关于选择块并非坏块时的读出动作

利用图15对选择块BLK并非坏块时的坏块的读出动作进行说明。也就是说，在图15的例子中，节点GD_A及BD_A分别预先设定“H”电平及“L”电平。

如图15所示，在到达时刻T21之前，半导体存储装置20从控制器10接收执行写入动作的意旨的指令。写入动作包含编程动作及验证动作。在图15的例子中，编程动作对应于时刻T22至时刻T27，验证动作对应于时刻T28至时刻T30。

在时刻T21，逻辑控制电路23将信号/RB设为“L”电平，告知控制器10半导体存储装置20为忙碌状态，开始执行写入动作。

在时刻T21的时间点，节点RDEC、ROMBAEN设定为“L”电平。伴随于此，节点RDECSEL及BLKSEL成为“L”电平。虽然配线CG成为电压VSS，但由于传输开关群51内的传输晶体管TTr中对字线WL传输配线CG的电压的传输晶体管TTr0～TTr7成为断开状态，所以字线WL成为浮动状态。另外，节点PBUSBSEN及BBSENSE设定为“L”电平。伴随于此，节点PBUSBS成为“H”电平。另外，节点RFSET及RFRST设定为“L”电平。

在时刻T22，定序器25将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK并非坏块，所以晶体管Tr13成为接通状态，经由节点N1对节点N2传输“L”电平。因此，节点RDECSEL成为“H”电平，对节点BLKSEL输出“H”电平。另外，晶体管Tr16及Tr17成为接通状态。

另外，在时刻T22，伴随编程动作的执行，从驱动器组27施加到选择块BLK的电压被供给至配线CG。具体来说，对选择配线CG供给电压VPASS及VPGM，对非选择配线CG供给电压VPASS。

电压VPASS比电压VPGM小，且具有可通过耦合使通道的电位上升到以下程度的大小，该程度是在包含被注入电子的选择存储单元晶体管MT的NAND串NS可控制对非选择存储单元晶体管MT的编程，并且在包含未被注入电子的选择存储单元晶体管MT的NAND串NS可抑制选择存储单元晶体管MT中的阈值电压上升。

此处，为了将电压VPASS及VPGM传输至字线WL，而对晶体管Tr5的栅极供给电压VSS。由此，对电平移位器LS经由节点VBST供给电压VPGMH，输入至节点BLKSEL的“H”电平升压到电压VPGMH。由此，传输至配线CG的电压VPGM及VPASS经由传输开关群51被传输至字线WL。也就是说，时刻T22成为存储单元阵列访问期间的开始时间点。

时刻T23至时刻T26的动作由于与图9中所说明的时刻T3至时刻T6的动作相同，所以省略说明。

在时刻T27，定序器25使晶体管Tr5为断开状态，并且对晶体管Tr3的栅极供给电压VDDH而使晶体管Tr3为接通状态。由此，从节点BLKSEL输出的电压成为电压VDD，传输开关群51维持接通状态至能够将字线WL的电压放电的程度。另外，驱动器组27停止对配线CG供给电压VPASS及VPGM。伴随于此，配线CG及字线WL成为电压VSS。通过以上步骤，编程动作结束。

在时刻T28，伴随验证动作的执行，从驱动器组27施加到选择块BLK的电压被供给至配线CG。具体来说，对选择配线CG供给电压VCGRV，对非选择配线CG供给电压VREAD。此外，验证动作中的电压VCGRV可适用与读取动作时的电压VCGRV不同的值。

输出至节点BLKSEL的“H”电平通过晶体管Tr4成为接通状态，而通过电平移位器LS升压到电压VREADH，以将这些电压VCGRV及VREAD传输至字线WL。由此，传输至配线CG的电压VCGRV及VREAD经由传输开关群51被传输至字线WL。

在时刻T29，定序器25将信号STB设为“H”电平。由此，读出放大器SA将数据的读出节点的状态取入至内部的锁存电路，从存储单元晶体管MT读取数据。

在时刻T30，定序器25使晶体管Tr4为断开状态，并且对节点SW1供给电压VDDH而使晶体管Tr3为接通状态。由此，从节点BLKSEL输出的电压成为电压VDD，传输开关群51维持接通状态至能够将字线WL的电压放电的程度。另外，驱动器组27停止对配线CG供给电压VCGRV及VREAD。伴随于此，配线CG及字线WL成为电压VSS。通过以上步骤，验证动作结束。也就是说，时刻T30成为存储单元阵列访问期间的结束时间点。

在时刻T31，定序器25将节点RDEC设为“L”电平，并且使晶体管Tr3为断开状态。由此，晶体管Tr1及Tr11分别成为接通状态及断开状态，对节点N2传输“H”电平。因此，节点RDECSEL及BLKSEL成为“L”电平。伴随于此，传输开关群51成为断开状态，字线WL成为浮动状态。逻辑控制电路23将信号/RB设为“H”电平，告知控制器10半导体存储装置20为就绪状态，从而写入动作的执行结束。

通过像所述那样动作，可在写入动作中的存储单元阵列访问期间读出选择块BLK并非坏块的内容的信息。

3.1.2关于选择块为坏块时的读出动作

接下来，利用图16对选择块BLK为坏块时的坏块的读出动作进行说明。也就是说，在图16的例子中，节点GD_A及BD_A分别预先设定“L”电平及“H”电平。

此外，图16中的时刻T21～T31对应于图15中所说明的时刻T21～T31。

如图16所示，时刻T21之前的动作由于与图15的情况相同，所以省略其说明。

在时刻T22，定序器25将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK为坏块，所以晶体管Tr13成为断开状态。因此，对节点N2经由晶体管Tr2传输“H”电平。因此，节点RDECSEL及BLKSEL继续成为“L”电平。另外，晶体管Tr16及Tr17成为断开状态。

另外，在时刻T22，伴随编程动作的执行，从驱动器组27施加到选择块BLK的电压VPASS及VPGM被传输至配线CG。也就是说，时刻T22成为存储单元阵列访问期间的开始时间点。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态。因此，不对字线WL传输电压VPASS及VPGM，而不对存储单元晶体管MT写入数据。

时刻T23至时刻T26的动作由于与图10中所说明的时刻T3至时刻T6的动作相同，所以省略说明。

在时刻T27，驱动器组27停止对配线CG供给电压VPASS及VPGM。通过以上步骤，编程动作结束。

在时刻T28，伴随验证动作的执行，从驱动器组27施加到选择块BLK的电压VCGRV及VREAD被传输至配线CG。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态，不对字线WL传输电压VCGRV及VREAD。

在时刻T29，定序器25将信号STB设为“H”电平。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态。因此，不对字线WL传输电压VCGRV及VREAD，而不从存储单元晶体管MT读取数据。

时刻T30之后的动作由于与图15中所说明的动作相同，所以省略说明。也就是说，在时刻T30验证动作结束，并且存储单元阵列访问期间结束，在时刻T31写入动作的执行结束。

通过像所述那样动作，在写入动作中的存储单元阵列访问期间也可读出选择块BLK为坏块的内容的信息。

因此，在写入动作中的存储单元阵列访问期间执行坏块的读出动作的情况下，也可发挥与第1实施方式中所说明的效果相同的效果。

此外，在图15及图16的例子中，示出在时刻T23～T26的坏块的读出动作后执行时刻T29的数据的读出动作的情况，但并不限于此。例如，坏块的读出动作也可在数据的读出动作之后执行，也可使其一部分或全部的期间与数据的读出动作重叠而执行。

另外，在图15及图16的例子中，示出坏块的读出动作在编程动作中执行的情况，但并不限于此。例如，坏块的读出动作也可在验证动作中执行。

3.2第2变化例

在所述第1变化例中，对在写入动作的存储单元阵列访问期间内执行坏块的读出动作的情况进行了说明，但并不限于此。例如，也可在删除动作的存储单元阵列访问期间内执行坏块的读出动作。以下，对与第1实施方式相同的构成及动作省略其说明，主要对与第1实施方式不同的构成及动作进行说明。

利用图17及图18，对在删除动作的存储单元阵列访问期间内执行坏块的读出动作的情况进行说明。图17及图18分别对应于第1实施方式中所说明的图9及图10。

3.2.1关于选择块并非坏块时的读出动作

利用图17，对选择块BLK并非坏块时的坏块的读出动作进行说明。也就是说，在图17的例子中，节点GD_A及BD_A分别预先设定“H”电平及“L”电平。

如图17所示，在到达时刻T41之前，半导体存储装置20从控制器10接收执行删除动作的意旨的指令。删除动作包含删除主动作及删除验证动作。在图17的例子中，删除主动作对应于时刻T42至时刻T47，删除验证动作对应于时刻T48至时刻T50。

在时刻T41，逻辑控制电路23将信号/RB设为“L”电平，告知控制器10半导体存储装置20为忙碌状态，开始执行删除动作。

在时刻T41的时间点，节点RDEC、ROMBAEN设定为“L”电平。伴随于此，节点RDECSEL及BLKSEL成为“L”电平。虽然配线CG成为电压VSS，但由于传输开关群51内的传输晶体管TTr中对字线WL传输配线CG的电压的传输晶体管TTr0～TTr7成为断开状态，所以字线WL成为浮动状态。另外，节点PBUSBSEN及BBSENSE设定为“L”电平。伴随于此，节点PBUSBS成为“H”电平。另外，节点RFSET及RFRST设定为“L”电平。

在时刻T42，定序器25将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK并非坏块，所以晶体管Tr13成为接通状态，经由节点N1对节点N2传输“L”电平。因此，节点RDECSEL成为“H”电平，对节点BLKSEL输出“H”电平。另外，晶体管Tr16及Tr17成为接通状态。

另外，在时刻T42，伴随删除主动作的执行，供给从驱动器组27施加到选择块BLK的电压。具体来说，对配线CG供给电压VSS，对位线BL、源极线CELSRC、及阱线CPWELL供给电压VERA。

电压VERA是用来提取注入至存储单元晶体管MT的电荷蓄积层35的电子的电压，且比电压VSS大。

此处，为了将电压VSS传输至字线WL，而对晶体管Tr3的栅极供给电压VDDH。由此，对电平移位器LS经由节点VBST供给电压VDD，输出至节点BLKSEL的“H”电平升压至电压VDD。由此，传输至配线CG的电压VSS经由传输开关群51被传输至字线WL。也就是说，时刻T42成为存储单元阵列访问期间的开始时间点。

时刻T43至时刻T46的动作由于与图9中所说明的时刻T3至时刻T6的动作相同，所以省略说明。

在时刻T47，驱动器组27对配线CG、位线BL、源极线CELSRC、及阱线CPWELL供给电压VSS。通过以上步骤，删除主动作结束。

时刻T48至时刻T50的动作由于与图15中所说明的时刻T28之后的动作相同，所以省略说明。也就是说，在时刻T50，删除验证动作结束，时刻T50成为存储单元阵列访问期间的结束时间点。此外，删除验证动作中的电压VCGRV可适用与读取动作及验证动作时的电压VCGRV不同的值。

在时刻T51，逻辑控制电路23将信号/RB设为“H”电平，告知控制器10半导体存储装置20为就绪状态，从而删除动作的执行结束。

通过像所述那样动作，可在删除动作中的存储单元阵列访问期间读出选择块BLK并非坏块的内容的信息。

3.2.2关于选择块为坏块时的读出动作

接下来，利用图18对选择块BLK为坏块时的坏块的读出动作进行说明。也就是说，在图18的例子中，节点GD_A及BD_A分别预先设定“L”电平及“H”电平。

此外，图18中的时刻T41～T51对应于图17中所说明的时刻T41～T51。

如图18所示，时刻T41之前的动作由于与图17的情况相同，所以省略其说明。

在时刻T42，定序器25将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。由此，在选择块BLK的块解码器52中，晶体管Tr1及Tr12成为断开状态，并且晶体管Tr6～Tr11成为接通状态。另外，如上所述，由于选择块BLK为坏块，所以晶体管Tr13成为断开状态。因此，对节点N2经由晶体管Tr2传输“H”电平。因此，节点RDECSEL及BLKSEL继续成为“L”电平。另外，晶体管Tr16及Tr17成为断开状态。

另外，在时刻T42，伴随删除主动作的执行，供给从驱动器组27施加到选择块BLK的电压。具体来说，对配线CG供给电压VSS，对位线BL、源极线CELSRC、及阱线CPWELL供给电压VERA。也就是说，时刻T42成为存储单元阵列访问期间的开始时间点。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态。

时刻T43至时刻T46的动作由于与图17中所说明的时刻T43至时刻T46的动作相同，所以省略说明。

在时刻T48，定序器25再次将节点RDEC设为“H”电平，将节点ROMBAEN继续维持为“L”电平。然而，如上所述，由于选择块BLK为坏块，所以晶体管Tr13成为断开状态。因此，对节点N2经由晶体管Tr2传输“H”电平。因此，节点RDECSEL及BLKSEL继续成为“L”电平。

另外，在时刻T48，伴随删除验证动作的执行，从驱动器组27施加到选择块BLK的电压VCGRV及VREAD被传输至配线CG。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态，不对字线WL传输电压VCGRV及VREAD。

在时刻T49，定序器25将信号STB设为“H”电平。然而，如上所述，由于节点BLKSEL为“L”电平，所以传输开关群51仍然为断开状态。因此，不对字线WL传输电压VCGRV及VREAD，而不从存储单元晶体管MT读取数据。

时刻T50之后的动作由于与图17中所说明的动作相同，所以省略说明。也就是说，在时刻T50删除验证动作结束，并且存储单元阵列访问期间结束，在时刻T51删除动作的执行结束。

因此，在删除动作中的存储单元阵列访问期间执行坏块的读出动作的情况下，也可发挥与第1实施方式中所说明的效果相同的效果。

此外，在图17及图18的例子中，示出在时刻T43～T46的坏块的读出动作后执行时刻T49的数据的读出动作的情况，但并不限于此。例如，坏块的读出动作也可在数据的读出动作之后执行，也可使其一部分或全部的期间与数据的读出动作重叠而执行。

另外，在图17及图18的例子中，示出坏块的读出动作在删除主动作中执行的情况，但并不限于此。例如，坏块的读出动作也可在验证动作中执行。

3.3第3变化例

在所述各实施方式及各变化例中，对当对配线CG供给电压VREAD时执行坏块的读出动作的情况进行了说明，但并不限于此。例如，坏块的读出动作也可在结束对配线CG供给电压VREAD等之后执行。以下，对与第2实施方式相同的构成及动作省略其说明，主要对与第2实施方式不同的构成及动作进行说明。

3.3.1关于选择块并非坏块时的读出动作

首先，利用图19对选择块BLK并非坏块时的坏块的读出动作进行说明。也就是说，在图19的例子中，节点GD_A及BD_A分别预先设定“H”电平及“L”电平。

此外，图19对应于第2实施方式中所说明的图13。

如图19所示，在时刻T61及T62分别执行与图13中所说明的时刻T11及T12的动作相同的动作。也就是说，在时刻T62，对配线CG及字线WL供给电压VREAD等，而存储单元阵列访问期间开始。

在时刻T63，执行与图13中所说明的时刻T16的动作相同的动作。也就是说，定序器25将信号STB设为“H”电平。由此，读出放大器SA将数据的读出节点的状态取入至内部的锁存电路，从存储单元晶体管MT读取数据。

在时刻T64，执行与图13中所说明的时刻T17的动作相同的动作。也就是说，在时刻T64，对配线CG及字线WL供给电压VSS，存储单元阵列访问期间结束。

在时刻T65～时刻T67，执行与图13中所说明的时刻T13～T15的动作相同的动作。

也就是说，在时刻T65，节点PBUSBSEN成为“H”电平，相应于此，节点PBUSBS被上拉到“H”电平。

在时刻T66，节点RFRST及BBSPRERST成为“H”电平，相应于此，节点PBUSBS被下拉到“L”电平。定序器25锁存节点BBSOUT的信号电平，读出选择块BLK并非坏块的内容的信息。

在时刻T67，节点RSRST、PBUSBSEN、及BBSPRERST成为“L”电平。

在时刻T68，执行与图13中所说明的时刻T18的动作相同的动作。也就是说，在时刻T68，节点RDEC成为“L”电平，并且字线WL成为浮动状态，读取动作结束。

通过像所述那样动作，可在结束对配线CG供给电压VREAD之后读出选择块BLK并非坏块的内容的信息。

3.3.2关于选择块为坏块时的读出动作

接下来，利用图20对选择块BLK为坏块时的坏块的读出动作进行说明。也就是说，在图20的例子中，节点GD_A及BD_A分别预先设定“L”电平及“H”电平。

此外，图20对应于第2实施方式中所说明的图14，图20中的时刻T61～T68对应于图19中所说明的时刻T61～T68。

如图20所示，在时刻T61及T62分别执行与图14中所说明的时刻T11及T12的动作相同的动作。也就是说，在时刻T62，对配线CG供给电压VREAD等，而存储单元阵列访问期间开始。此外，字线WL维持浮动状态。

在时刻T63，执行与图14中所说明的时刻T16的动作相同的动作。也就是说，定序器25将信号STB设为“H”电平，但不从存储单元晶体管MT读取数据。

在时刻T64，执行与图14中所说明的时刻T17的动作相同的动作。也就是说，在时刻T64，对配线CG供给电压VSS，而存储单元阵列访问期间结束。

在时刻T65～时刻T67，执行与图14中所说明的时刻T13～T15的动作相同的动作。

在时刻T66，节点RFRST成为“H”电平，但节点BD与节点PBUSBS不连接。另外，节点BBSPRERST成为“H”电平，相应于此，节点PBUSBS从“H”电平成为浮动状态。定序器25锁存节点BBSOUT的信号电平，读出选择块BLK为坏块的内容的信息。

在时刻T67，节点RSRST、PBUSBSEN、及BBSPRERST成为“L”电平。

在时刻T68，执行与图14中所说明的时刻T18的动作相同的动作。也就是说，在时刻T68，节点RDEC成为“L”电平，而读取动作结束。

通过像所述那样动作，可在结束对配线CG供给电压VREAD之后读出选择块BLK为坏块的内容的信息。

像这样，在本变化例中，在结束对字线WL传输电压VREAD后的时刻T64～T68的期间也可执行坏块的读出动作。如果进行补充，则时刻T64～T68的期间例如包含从存储单元晶体管MT的数据读取结束之后经由锁存电路XDL将数据输出至控制器10的期间。从锁存电路XDL向外部的数据输出需要比坏块的读出动作所需的时间长的期间。因此，像本变化例中所说明的那样，通过使时刻T64～T68的期间包含坏块的读出动作所需的期间(时刻T65～T67)，可相较在时刻T62以前执行该读出动作的情况缩短读取动作整体所需的时间。

此外，在图19的例子中，在时刻T64，字线WL的电压快速放电至电压VSS，但并不限于此。例如，定序器25可以将字线WL的电压维持为比电压VSS高的电压直至即将到达时刻T68之前为止的方式动作。根据本变化例，在选择块BLK为坏块的情况下，字线WL维持为浮动状态。因此，在像所述那样字线WL的放电未快速执行的情况下，也可抑制针对作为坏块的选择块BLK从配线CG对字线WL流通不期望的电流。

4.其它

在所述第1实施方式、以及第1变化例及第2变化例中，对设置晶体管Tr18且在晶体管Tr18的栅极连接节点BBSENSE的情况进行了说明，但并不限于此。例如，晶体管Tr18可省略，且节点BBSENSE可由节点RDECSEL代替而省略。这种情况下，坏块的读出动作只要在节点PBUSBSEN为“H”电平的期间执行即可。

另外，在所述第2实施方式及第3变化例中，对在块解码器52内设置1个坏块锁存器54的情况进行了说明，但并不限于此。例如，1个块解码器52也可包含各自对应于不同的块BLK的多个坏块锁存器54。这种情况下，块解码器52以如下方式构成，即，基于相同的块地址信息，该多个坏块锁存器54对应的所有块BLK命中(hit)。另外，同一个块解码器52内设置的多个坏块锁存器54各自的晶体管Tr13包含相对于节点N1并联连接的第1端、及串联连接于当选择对应的块BLK时成为接通状态的晶体管的第1端的第2端。由此，在1个块解码器52包含多个坏块锁存器54的情况下，也能够将选择块BLK对应的坏块锁存器54的信息选择性地与节点RDECSEL建立对应。另外，同一个块解码器52内设置的多个坏块锁存器54各自的晶体管Tr16包含共通连接于节点PBUSBS的第2端、及共通连接于节点RDECSEL的栅极。由此，在1个块解码器52包含多个坏块锁存器54的情况下，也能够基于选择块BLK对应的坏块锁存器54的信息来控制节点PBUSBS的信号电平。因此，可在多个块BLK共用块解码器52的构成，并且可发挥与第2实施方式及第3变化例中所说明的效果相同的效果。

另外，关于所述第1变化例及第2变化例，对应用于第1实施方式的情况进行了说明，但并不限于此，也可同样地应用于第2实施方式。

另外，关于所述第3变化例，对应用于第2实施方式的情况进行了说明，但并不限于此，也可同样地应用于第1实施方式。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 存储器系统

10 控制器

11 处理器

12 内置存储器

13 ECC电路

14 NAND接口电路

15 缓冲存储器

16 主机接口电路

20 半导体存储装置

21 存储单元阵列

22 输入输出电路

23 逻辑控制电路

24 寄存器

25 定序器

26 电压产生电路

27 驱动器组

28 行解码器

29 读出放大器模块

30 半导体基板

31～33、38、42、44 配线层

34 阻挡绝缘膜

35 电荷蓄积层

36 穿隧氧化膜

37 半导体柱

41、43 接触插塞

39 n⁺型杂质扩散区域

40 p⁺型杂质扩散区域

51A、51B 传输开关群

52A、52B 块解码器

53A、53B 坏块锁存器

Claims

1.一种半导体存储装置，具备：

块解码器，包含读出节点；及

控制部；

所述块解码器包含：

第1晶体管，包含电连接于第1节点的第1端、及被供给第1电压的第2端；

第2晶体管，包含电连接于所述第1节点的第1端、及被供给与所述第1电压相等的第2电压的第2端；

第3晶体管，包含被供给比所述第1电压及所述第2电压大的第3电压的第1端、及电连接于第2节点的第2端；

第4晶体管，包含电连接于所述第1节点的第1端、及被输入与所述第3晶体管的栅极相同的信号的栅极，可将所述第1节点与所述第2节点之间电连接，且具有与所述第3晶体管互不相同的极性；

第5晶体管，包含电连接于所述读出节点的第1端、及电连接于具有与所述第2节点相互反转的逻辑电平的第3节点的栅极；及

锁存电路，根据是否被置位而将所述第1晶体管切换为接通状态或断开状态；

所述控制部在使所述第2晶体管及所述第3晶体管为断开状态且使所述第4晶体管为接通状态的动作时，根据基于所述读出节点的电压的逻辑电平，判定所述锁存电路是否被置位。

2.根据权利要求1所述的半导体存储装置，其还具备：

存储单元晶体管，包含电连接于字线的栅极；及

传输晶体管，可将从驱动器被供给电压的配线与所述字线之间电连接，且包含电连接于所述块解码器的输出节点的栅极；且

所述块解码器还包含电平移位器，所述电平移位器包含电连接于所述第3节点的输入端、及电连接于所述输出节点的输出端。

3.根据权利要求2所述的半导体存储装置，其中

所述动作包含从所述存储单元晶体管读取数据的动作、对所述存储单元晶体管写入数据的动作、或从所述存储单元晶体管删除数据的动作。

4.根据权利要求2所述的半导体存储装置，其中

所述块解码器在所述动作时，将比施加到所述字线的第4电压大的第5电压输出至所述输出节点。

5.根据权利要求4所述的半导体存储装置，其中

所述块解码器输出所述第5电压的期间包含所述控制部进行所述判定的期间。

6.根据权利要求1所述的半导体存储装置，其中

所述锁存电路还包含第7晶体管，所述第7晶体管包含第1端、被供给比所述第3电压小的第6电压的第2端、及电连接于所述第3节点的栅极，所述第1端可与电连接于所述第1晶体管的栅极的第4节点、及具有与所述第4节点相互反转的逻辑电平的第5节点分别电连接。

7.根据权利要求6所述的半导体存储装置，其中

所述半导体存储装置还具备第6晶体管，所述第6晶体管包含电连接于所述读出节点的第1端、及被供给第7电压的第2端，

所述第5晶体管还包含可供给比所述第7电压小的第8电压的第2端，

所述控制部在所述动作时，

在所述读出节点的电压为所述第7电压的情况下，判定为所述锁存电路被置位，

在所述读出节点的电压为所述第8电压的情况下，判定为所述锁存电路未被置位。

8.根据权利要求1所述的半导体存储装置，其中

所述第5晶体管还包含第2端，所述第2端可与电连接于所述第1晶体管的栅极的第4节点、及具有与所述第4节点相互反转的逻辑电平的第5节点分别电连接。

9.根据权利要求8所述的半导体存储装置，其中

所述半导体存储装置还具备：

第6晶体管，包含电连接于所述读出节点的第1端、及被供给第7电压的第2端；

及

第7晶体管，包含电连接于所述读出节点的第1端、及被供给比所述第7电压小的第8电压的第2端；

所述控制部在所述动作时，

在所述读出节点的电压为所述第5节点的电压的情况下，判定为所述锁存电路未被置位。

10.一种半导体存储装置，具备：

存储单元晶体管，包含电连接于字线的栅极；

传输晶体管，可将从驱动器被供给电压的配线与所述字线之间电连接；

块解码器，包含读出节点、及电连接于所述传输晶体管的栅极的输出节点；及控制部；

所述块解码器包含：

电平移位器，包含电连接于第1节点的输入端、及电连接于所述输出节点的输出端；

第1晶体管，包含电连接于所述读出节点的第1端、及电连接于所述第1节点的栅极；及

锁存电路，保存如果被置位则即使输入选择所述字线的地址也指示所述字线的非选择的信息；且

所述控制部在可根据所述锁存电路是否被置位而变更所述第1节点的逻辑电平的期间时，根据基于所述读出节点的电压的逻辑电平，判定所述锁存电路是否被置位。

11.根据权利要求10所述的半导体存储装置，其中

所述期间包含对所述配线供给读取电压的第1期间、及对所述配线供给所述读取电压后的第2期间。

12.根据权利要求10所述的半导体存储装置，其中

所述块解码器还包含：

第2晶体管，包含电连接于第2节点的第1端、及被供给第1电压的第2端，且根据所述锁存电路是否被置位来切换接通状态或断开状态；

第3晶体管，包含电连接于所述第2节点的第1端、及被供给与所述第1电压相等的第2电压的第2端；

第4晶体管，包含被供给比所述第1电压及所述第2电压大的第3电压的第1端、及电连接于具有与所述第1节点相互反转的逻辑电平的第3节点的第2端；及

第5晶体管，包含电连接于所述第2节点的第1端、及被输入与所述第4晶体管的栅极相同的信号的栅极，可将所述第2节点与所述第3节点之间电连接，且具有与所述第4晶体管互不相同的极性。

13.根据权利要求12所述的半导体存储装置，其中

所述控制部在所述期间时，使所述第3晶体管及所述第4晶体管为断开状态，且使所述第5晶体管为接通状态。