CN113571112A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备存储单元、与存储单元的栅极电连接的字线、与存储单元的一端电连接的位线、具有与位线电连接的第1栅极的第1晶体管、连接于第1晶体管的第1端的第2晶体管、及对第1晶体管的第1栅极施加电压的驱动器，读出动作中，所述驱动器根据对所述字线施加的读出电压，改变对所述第1晶体管的所述第1栅极施加的电压。

Description

半导体存储装置
[相关申请案]
本申请享有以日本专利申请2020-79421号(申请日：2020年4月28日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
已知三维排列存储单元的半导体存储装置。
发明内容
实施方式提供一种能够提升读出动作的可靠性的半导体存储装置。
实施方式的半导体存储装置具备：存储单元、与存储单元的栅极电连接的字线、与存储单元的一端电连接的位线、具有与位线电连接的第1栅极的第1晶体管、连接于第1晶体管的第1端的第2晶体管、及对第1晶体管的第1栅极施加电压的驱动器，读出动作中，所述驱动器根据对所述字线施加的读出电压来改变对所述第1晶体管的所述第1栅极施加的电压。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是第1实施方式中的存储单元阵列内的区块的电路图。
图3是表示第1实施方式中的行解码器模块的电路构成的一例的图。
图4是表示第1实施方式中的感测放大器模块的电路构成的一例的图。
图5是表示第1实施方式中的感测放大器模块内的感测放大器组件的电路构成的一例的图。
图6是表示第1实施方式中的存储单元阵列的平面布局的一例的图。
图7是表示第1实施方式中的存储单元阵列的单元区域的平面布局的一例的图。
图8是沿着图7的VIII-VIII线的剖视图。
图9是沿着图8的IX-IX线的剖视图。
图10是表示第1实施方式中的存储单元阵列的引出区域的平面布局的一例的图。
图11是沿着图10的XI-XI线的剖视图。
图12是表示第1实施方式中的相对于存储单元晶体管的阈值电压分布的数据分配的一例的图。
图13是表示第1实施方式的读出动作中的感测节点的初始电压的设定例的图。
图14是表示第1实施方式的下位页数据的读出动作中的时序图的一例的图。
图15是表示第1实施方式的最上位页数据的读出动作中的时序图的一例的图。
图16(a)～(c)是表示第1实施方式中的相邻的两个状态间的失效位的一例的图。
图17是表示第1实施方式中的存储单元晶体管的阈值电压分布的一例的图。
图18是表示第2实施方式的读出动作中的感测节点的放电时间的设定例的图。
图19是表示第2实施方式的下位页数据的读出动作中的时序图的一例的图。
图20是表示第2实施方式的最上位页数据的读出动作中的时序图的一例的图。
图21是表示第3实施方式的读出动作中的感测晶体管的源极电压的设定例的图。
图22是表示第3实施方式的下位页数据的读出动作中的时序图的一例的图。
图23是表示第3实施方式的最上位页数据的读出动作中的时序图的一例的图。
图24是表示第4实施方式的读出动作中的感测晶体管的井电压的设定例的图。
图25是表示第4实施方式的下位页数据的读出动作中的时序图的一例的图。
图26是表示第4实施方式的最上位页数据的读出动作中的时序图的一例的图。
图27是表示第5实施方式的下位页数据的读出动作中的时序图的一例的图。
图28是表示第5实施方式的最上位页数据的读出动作中的时序图的一例的图。
具体实施方式
以下，参照附图对实施方式进行说明。以下的说明中，对具有同一功能及构成的构成要素标注共通的参照符号。另外，以下示出各实施方式是为了例示用于将本实施方式的技术思想具体化的装置及方法，并未将构成零件的材质、形状、构造及配置等限定为下述记载。
各功能区块可以作为硬件、计算机软件的任一种或两者的组合的形式实现。各功能区块无须按照下例区分。例如，可以由与例示的功能区块不同的功能区块来执行一部分功能。进而，也可以将例示的功能区块进一步细分为子功能区块。这里，作为半导体存储装置，例举存储单元晶体管积层于半导体基板上方的三维积层型NAND(Not AND，与非)型闪速存储器进行说明。另外，有时也将存储单元晶体管称为存储单元。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置1的构成
1.1.1半导体存储装置1的整体构成
图1是表示第1实施方式的半导体存储装置1的构成例的框图。半导体存储装置1是能夠非易失性地存储数据的NAND型闪速存储器，能够由外部的存储器控制器2进行控制。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个区块BLK0、BLK1、BLK2、…、BLKn(n为0以上的整数)。以下，在不特别限定一个或多个区块BLK0～BLKn的情况下，记为区块BLK。
区块BLK包含能够非易失性地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列10设有多根位线及多根字线。各存储单元例如与1根位线及1根字线建立关联。存储单元阵列10的详细构成将于下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含使序列发生器13执行读出动作、写入动作及抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如区块地址BAd、页地址PAd及列地址CAd分别用于选择区块BLK、字线及位线。
序列发生器(或控制电路)13控制半导体存储装置1整体的动作。例如序列发生器13基于指令寄存器11中保存的指令CMD，控制行系驱动器14a、列系驱动器14b、行解码器模块15及感测放大器模块16等来执行读出动作、写入动作及抹除动作等。
驱动器模块14包含行系驱动器14a及列系驱动器14b。行系驱动器14a及列系驱动器14b产生用于读出动作、写入动作及抹除动作等的电压。而且，行系驱动器14a例如基于地址寄存器12中保存的页地址PAd，对与被选择的字线对应的信号线施加所产生的电压。列系驱动器14b例如基于地址寄存器12中保存的列地址CAd，对与被选择的位线对应的信号线施加所产生的电压。另外，列系驱动器14b例如产生读出动作中所需的各种电压，并将所产生的各种电压供给到感测放大器模块16内的感测放大器组件。
行解码器模块15基于地址寄存器12中保存的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。然后，行解码器模块15例如将对与被选择的字线对应的信号线施加的电压传送到被选择的区块BLK内被选择的字线。
写入动作中，感测放大器模块16根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，读出动作中，感测放大器模块16基于位线的电压判定存储单元中存储的数据，将判定结果作为读出数据DAT传送到存储器控制器2。
关于上文说明的半导体存储装置1及存储器控制器2，可以利用它们的组合构成1个半导体装置。作为这种半导体装置，例如可例举SDTM卡等存储卡、SSD(Solid StateDrive，固态硬盘)等。
1.1.2半导体存储装置1的电路构成
以下，作为第1实施方式的半导体存储装置1的电路构成，依次对存储单元阵列10、行解码器模块15及感测放大器模块16的电路构成进行说明。
1.1.2.1存储单元阵列10的电路构成
如上所述，存储单元阵列10包含多个区块BLK0～BLKn。这里，提取表示存储单元阵列10所包含的多个区块BLK中的一个区块BLK，其它区块BLK的电路构成也相同。
图2是第1实施方式中的存储单元阵列10内的区块BLK的电路图。区块BLK例如包含4个串组件SU0～SU3。以下，在不特别限定1个或多个串组件SU0～SU3的情况下，记为串组件SU。
各串组件SU包含分别与位线BL0～BLm(m为0以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。存储单元晶体管MT0～MT7各自包含控制栅极及电荷储存层，非易失性地存储数据。选择晶体管ST1及ST2各自用于在各种动作时选择串组件SU。以下，在不特别限定1个或多个存储单元晶体管MT0～MT7的情况下，记为存储单元晶体管MT。
各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线CELSRC。
1个区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的各个选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。区块BLK所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。
上文说明的存储单元阵列10的电路构成中，各串组件SU中被分配同一列地址的NAND串NS共有位线BL。例如多个区块BLK间共有源极线CELSRC。
1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。根据存储单元晶体管MT所存储的数据的比特数，单元组件CU也有可能具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于上述构成。例如，各区块BLK所包含的串组件SU的个数、各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设定为任意个数。
1.1.2.2行解码器模块15的电路构成
图3是表示第1实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例的图。如图3所示，行解码器模块15包含分别与区块BLK0～BLKn对应的行解码器RD0～RDn。行解码器RD0～RDn各自例如经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD及USGS而连接于行系驱动器14a。以下，在不特别限定1个或多个行解码器RD0～RDn的情况下，记为行解码器RD。
以下，着眼于与区块BLK0对应的行解码器RD0来对行解码器RD的详细电路构成进行说明。行解码器RD例如包含区块解码器BD、传送栅极线TG及bTG、以及晶体管TR0～TR17。以下，在不特别限定1个或多个晶体管TR0～TR17的情况下，记为晶体管TR。
区块解码器BD对区块地址BAd进行解码。然后，区块解码器BD基于区块地址BAd的解码结果，对传送栅极线TG及bTG分别施加规定的电压。对传送栅极线TG施加的电压与对传送栅极线bTG施加的电压为互补的关系。换言之，对传送栅极线TGb输入传送栅极线TG的反转信号。
晶体管TR0～TR17分别为高耐压的n信道MOS场效晶体管(Metal OxideSemiconductor Field Effect Transistor，金属氧化物场效晶体管)。晶体管TR0～TR12各自的栅极共通连接于传送栅极线TG。晶体管TR13～TR17各自的栅极共通连接于传送栅极线bTG。另外，各晶体管TR连接在从行系驱动器14a布线的信号线与设于对应区块BLK的配线之间。
具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。晶体管TR9～TR12各自的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12各自的源极分别连接于选择栅极线SGD0～SGD3。晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别连接于选择栅极线SGD0～SGD3。
例如，信号线CG0～CG7作为全域字线发挥功能，字线WL0～WL7作为局域字线发挥功能。另外，信号线SGDD0～SGDD3及SGSD作为全域传送栅极线发挥功能，选择栅极线SGD0～SGD3及SGS作为局域传送栅极线发挥功能。
利用以上的构成，行解码器模块15能够选择区块BLK。具体来说，各种动作时，与被选择的区块BLK对应的区块解码器BD将“H”电平及“L”电平的电压分别施加到传送栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加到传送栅极线TG及bTG。
此外，所述行解码器模块15的电路构成仅为一例，可以适当变更。例如，基于设置在各区块BLK的配线的根数来设计行解码器模块15所包含的晶体管TR的个数。
1.1.2.3感测放大器模块16的电路构成
图4是表示第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例的图。如图4所示，感测放大器模块16包含分别与位线BL0～BLm对应的感测放大器组件SAU0～SAUm。
感测放大器组件SAU0～SAUm各自例如包含位线连接部BLHU、感测放大器部SA、逻辑电路LC、以及闩锁电路SDL、ADL、BDL、CDL、DDL及XDL。以下，在不特别限定1个或多个感测放大器组件SAU0～SAUm的情况下，记为感测放大器组件SAU。
位线连接部BLHU包含连接于建立关联的位线BL与感测放大器部SA之间的高耐压晶体管。
感测放大器部SA、逻辑电路LC、以及闩锁电路SDL、ADL、BDL、CDL、DDL及XDL共通连接于总线LBUS。闩锁电路SDL、ADL、BDL、CDL、DDL及XDL能够相互发送接收数据。
各感测放大器部SA例如被输入由序列发生器13产生的控制信号BLX、BLC、LPC、BLQ、XXL及STB等。进而，各感测放大器部SA被输入由列系驱动器14b供给的电压VDD1、VDD2、VDD3、LOP1、LOP2、LOP3、SENW1、SENW2、SENW3等。
感测放大器部SA基于由控制信号STB断言的时序，判定建立关联的位线BL所读出的数据是“0”或是“1”。即，感测放大器部SA基于位线BL的电压来判定被选择的存储单元所存储的数据。
逻辑电路LC使用连接于共通的总线LBUS的闩锁电路SDL、ADL、BDL、CDL、DDL及XDL中保存的数据来执行各种逻辑运算。具体来说，逻辑电路LC能够使用2个闩锁电路中保存的数据，执行AND运算、OR运算、NAND运算、NOR运算、EXNOR运算等。
闩锁电路SDL、ADL、BDL、CDL、DDL及XDL分别暂时保存数据。闩锁电路XDL用于在半导体存储装置1的输入输出电路与感测放大器组件SAU之间输入输出数据DAT。另外，闩锁电路XDL例如也用作半导体存储装置1的高速缓冲存储器。如果至少闩锁电路XDL空闲，半导体存储装置1便可以成为就绪状态。
以下，对感测放大器组件SAU的详细构成进行说明。图5是表示感测放大器模块16内的1个感测放大器组件SAU相关的详细电路构成的一例的图。如图5所示，感测放大器组件SAU包含以能够相互发送接收数据的方式连接的感测放大器部SA、以及闩锁电路SDL、ADL、BDL、CDL、DDL及XDL。
各感测放大器组件SAU包含p信道MOS场效晶体管21、24、n信道MOS场效晶体管Tbls、Tblc、Tblx、26、Txxl、Tstb、Tsen、30、31、Tblq、33、Tlsw、以及电容器41及42。
1根位线BL经由串联连接的晶体管Tbls及Tblc与节点SCOM连接。晶体管Tbls及Tblc分别在栅极例如从序列发生器13接收信号BLS及BLC。节点SCOM经由串联连接的晶体管Tblx及21与电压VHSA的节点连接。晶体管21在栅极与闩锁电路SDL内的节点INV_S连接。进而，晶体管Tblx在栅极例如从序列发生器13接收信号BLX。
晶体管21与晶体管Tblx连接的节点SSRC经由晶体管24与节点SRCGND连接。晶体管24在栅极与节点INV_S连接。
节点SCOM另外经由晶体管26与电压VLSA的节点连接。晶体管26在栅极例如从序列发生器13接收信号NLO。
节点SCOM还经由晶体管Txxl与感测节点SEN连接。晶体管Txxl在栅极例如从序列发生器13接收信号XXL。感测节点SEN经由电容器42接收信号CLKSA。信号CLKSA例如由序列发生器13控制。另外，感测节点SEN通过电容器41与后述总线DBUS电容耦合。
感测节点SEN另外经由晶体管Tblq与总线SBUS连接。晶体管Tblq在栅极例如从序列发生器13接收信号BLQ。感测节点SEN进而经由串联连接的晶体管30及31与电压LOP的节点连接。电压LOP的节点由从列系驱动器14b供给的电压控制。此外，在不改变电压LOP的电压电平的情况下，电压LOP的节点也可以接地。晶体管30在栅极例如从序列发生器13接收信号LSL。
总线SBUS另外经由串联连接的晶体管Tstb及Tsen与电压LOP的节点连接。晶体管Tstb在栅极例如从序列发生器13接收信号STB。感测晶体管Tsen在栅极与感测节点SEN连接。
总线SBUS另外经由晶体管33与电源电压VDD(VDD1、VDD2或VDD3)的节点连接。晶体管33在栅极例如从序列发生器13接收信号LPC，将电源电压VDD传送到总线SBUS。即，经由晶体管Tblq及晶体管33对感测节点SEN供给电源电压VDD。
闩锁电路SDL、ADL、BDL、CDL、DDL及XDL暂时保存读出数据。
闩锁电路SDL例如包含逆变器50及51、以及n信道MOS场效晶体管52及53。逆变器50的输入节点连接于节点LAT，逆变器50的输出节点连接于节点INV_S。逆变器51的输入节点连接于节点INV_S，逆变器51的输出节点连接于节点LAT。晶体管52的一端连接于节点INV_S，晶体管52的另一端连接于总线LBUS。晶体管52的栅极被输入控制信号STI。晶体管53的一端连接于节点LAT，晶体管53的另一端连接于总线LBUS。晶体管53的栅极被输入控制信号STL。
例如，节点LAT中保存的数据相当于闩锁电路SDL中保存的数据，节点INV_S中保存的数据相当于节点LAT中保存的数据的反转数据。闩锁电路ADL、BDL、CDL、DDL及XDL的电路构成例如与闩锁电路SDL的电路构成相同，因此省略说明。
所述各种控制信号例如由序列发生器13产生。
此外，第1实施方式中的感测放大器模块16的构成并不限定于此。例如，感测放大器组件SAU所具备的闩锁电路的个数可以设计成任意个数。在该情况下，例如根据1个存储单元晶体管MT所保存的数据的比特数来设计闩锁电路的个数。另外，以上说明中，例举了感测放大器组件SAU及位线BL1对1对应的情况，但并不限定于此。例如，也可以使多根位线BL经由选择器连接于1个感测放大器组件SAU。另外，如果仅用感测放大器组件SAU内的闩锁电路便能够执行逻辑运算，那么也可以省略感测放大器组件SAU内的逻辑电路LC。
1.1.3半导体存储装置1的构造
以下，对第1实施方式中的半导体存储装置1的构造的一例进行说明。
此外，以下参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于半导体基板的表面铅直的方向，该半导体基板用作形成半导体存储装置1的半导体层。俯视图中，为了使图便于观察，适当标注了影线。俯视图中标注的影线与被标注影线的构成要素的素材及特性未必相关。本说明书中，为了使图便于观察，适当省略了配线及接点等构成要素。
1.1.3.1存储单元阵列10的平面布局
图6是表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例的图。图6中，提取表示与1个区块BLK(即，串组件SU0～SU3)对应的区域。如图6所示，存储单元阵列10包含多个狭缝SLT。另外，存储单元阵列10的平面布局为：例如在X方向上被分割成多个单元区域CA与引出区域HA。
多个狭缝SLT分别沿X方向延伸设置，在X方向上横穿存储单元阵列10的区域。另外，多个狭缝SLT排列在Y方向上。狭缝SLT具有内部嵌埋绝缘部件及导电部件的构造，设置于同一配线层且将相邻导电体层间隔着该狭缝SLT分断。具体来说，狭缝SLT例如将字线WL0～WL7、以及选择栅极线SGD及SGS分别对应的多个配线层分断。
单元区域CA是形成NAND串NS的区域。引出区域HA是形成接点的区域，该接点将形成连接于NAND串NS的字线WL以及选择栅极线SGS及SGD与行解码器模块15之间电连接。引出区域HA例如配置于存储单元阵列10在X方向上的一侧，与单元区域CA相邻。本说明书中，将单元区域CA内与引出区域HA的距离更近的部分称为“近端(Near)”，将与引出区域HA的距离较远的部分称为“远端(Far)”，以下说明中使用该称呼。
所述实施方式中的存储单元阵列10的平面布局中，被狭缝SLT分隔的区域各自对应于1个串组件SU。即，本例中，各自沿X方向延伸的串组件SU0～SU3排列在Y方向上。而且，存储单元阵列10中，例如图6所示的布局在Y方向上重复配置。
1.1.3.2单元区域CA的构造
图7是表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA中的详细平面布局的一例的图。图7中，提取表示与1个串组件SU对应的区域的一部分。如图7所示，单元区域CA中，存储单元阵列10例如包含多个存储器柱MP、多个接点CV及多根位线BL。另外，狭缝SLT包含例如接点LI及间隔件SP。
存储器柱MP各自例如作为1个NAND串NS发挥功能。多个存储器柱MP例如在相邻的两个狭缝SLT间的区域中配置成4列锯齿状。并不限定于此，相邻的两个狭缝SLT间的存储器柱MP的个数及配置可以适当变更。
多根位线BL各自的至少一部分沿Y方向延伸，排列在X方向上。各位线BL以在每个串组件SU中与至少1个存储器柱MP重叠的方式配置。本例中，在各存储器柱MP重叠配置有2根位线BL。
与存储器柱MP重叠的多根位线BL中的1根位线BL与该存储器柱MP之间设有接点CV。各存储器柱MP经由接点CV与对应的位线BL电连接。而且，例如在由狭缝SLT分隔的各个空间中，在1根位线BL连接有1个接点CV。
各狭缝SLT内，接点LI的至少一部分沿X方向延伸设置。间隔件SP设置于接点LI的侧面。利用间隔件SP将接点LI与邻接于狭缝SLT的多个配线层之间绝缘。接点LI用作源极线CELSRC。接点LI可以是半导体，也可以是金属。作为间隔件SP，使用氧化硅(SiO2)或氮化硅(SiN)等绝缘体。
图8是沿图7的VIII-VIII线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA的截面构造的一例。如图8所示，存储单元阵列10包含p型井区域60、绝缘体层62、67及68、以及导电体层63～66。
p型井区域60设置于半导体基板的表面附近，包含n型半导体区域61。n型半导体区域61是设置于p型井区域60的表面附近的n型杂质的扩散区域。n型半导体区域61例如掺杂有磷(P)。
p型井区域60上设有绝缘体层62。绝缘体层62上，导电体层63与绝缘体层67交替积层。导电体层63例如形成为沿XY平面展开的板状。积层的多个导电体层63用作选择栅极线SGS。导电体层63例如包含钨(W)。
在最上层的导电体层63上方，交替积层有导电体层64与绝缘体层67。导电体层64例如形成为沿XY平面展开的板状。积层的多个导电体层64从p型井区域60侧起依次分别用作字线WL0～WL7。导电体层64例如包含钨(W)。
在最上层导电体层64上方，交替积层有导电体层65与绝缘体层67。导电体层65例如形成为沿XY平面展开的板状。积层的多个导电体层65用作选择栅极线SGD。导电体层65例如包含钨(W)。
在最上层的导电体层65上方，隔着绝缘体层68设有导电体层66。导电体层66例如形成为沿Y方向延伸的线状，用作位线BL。即，在未图示的区域中，多个导电体层66沿X方向排列。导电体层66例如包含铜(Cu)。
存储器柱MP各自沿Z方向延伸设置，贯通绝缘体层62及67、以及导电体层63～65。存储器柱MP的底部与p型井区域60相接。另外，存储器柱MP各自例如包含半导体层70、隧道绝缘膜71、绝缘膜72及区块绝缘膜73。
半导体层70沿Z方向延伸设置。例如，半导体层70的上端位于比最上层的导电体层65更上层的位置，半导体层70的下端与p型井区域60接触。隧道绝缘膜71覆盖半导体层70的侧面。绝缘膜72覆盖隧道绝缘膜71的侧面。区块绝缘膜73覆盖绝缘膜72的侧面。隧道绝缘膜71及区块绝缘膜73各自包含例如氧化硅(SiO2)。绝缘膜72包含例如氮化硅(SiN)。
在存储器柱MP内的半导体层70上，设有柱状的接点CV。示出在图示区域中与2根存储器柱MP中的1根存储器柱MP对应的接点CV。该区域中未与接点CV连接的存储器柱MP在未图示的区域中与接点CV连接。
1个导电体层66、即1根位线BL与接点CV的上表面接触。如上所述，在由狭缝SLT分隔的各个空间中，1个导电体层66(1根位线BL)连接有1根接点CV。即，导电体层66各自与相邻的2根狭缝SLT间的1根存储器柱MP电连接。
狭缝SLT例如形成为沿XZ平面展开的形状，将绝缘体层62及67、以及导电体层63～65分断。狭缝SLT的上端包含于最上层的导电体层65与导电体层66之间的层。狭缝SLT的下端与p型井区域60内的n型半导体区域61接触。具体来说，狭缝SLT内的接点LI形成为沿XZ平面展开的板状。接点LI的底部与n型半导体区域61电连接。狭缝SLT内的间隔件SP覆盖接点LI的侧面。接点LI与导电体层63～65各自之间由间隔件SP隔离。
图9是沿图8的IX-IX线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的截面构造的一例。图9中，提取表示与半导体基板的表面平行且包含导电体层64的层上的存储器柱MP的截面。如图9所示，在包含导电体层64的层，半导体层70例如设置于存储器柱MP的中央部。隧道绝缘膜71包围半导体层70的侧面。绝缘膜72包围隧道绝缘膜71的侧面。区块绝缘膜73包围绝缘膜72的侧面。导电体层64包围区块绝缘膜73的侧面。
所述存储器柱MP的构造中，存储器柱MP与导电体层63交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层64交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层65交叉的部分作为选择晶体管ST1发挥功能。即，半导体层70作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2各自的信道发挥功能。绝缘膜72作为存储单元晶体管MT的电荷储存层发挥功能。
1.1.3.3引出区域HA的构造
图10是表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的详细平面布局的一例的图。图10中，提取表示与1个串组件SU对应的区域。另外，图10中也表示位于引出区域HA附近的单元区域CA的端部。如图10所示，引出区域HA中，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自在端部具有与上层的导电体层不重叠的阶台部分。
阶台部分例如具有台阶(step)、台地(terrace)或缘石(rimstone)那样的形状。具体来说，选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、…、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间分别具有阶差。另外，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自的端部配置于相邻的2根狭缝SLT间。引出区域HA内的狭缝SLT的构造与单元区域CA内相同。
另外，存储单元阵列10在引出区域HA包含多个接点CC。多个接点CC分别配置于选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自的阶台部分。即，多个接点CC分别与字线WL0～WL7以及选择栅极线SGD及SGS电连接。而且，字线WL0～WL7以及选择栅极线SGD及SGS各自经由对应的接点CC与行解码器模块15电连接。
图11是沿图10的XI-XI线的剖视图，是表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例的图。如图11所示，引出区域HA中，分别与字线WL以及选择栅极线SGD及SGS对应的多个导电体层的端部设置成台阶状。另外，存储单元阵列10在引出区域HA还包含多个导电体层80。
具体来说，与选择栅极线SGS对应的多个导电体层63、分别与字线WL0～WL7对应的多个导电体层64、与选择栅极线SGD对应的多个导电体层65各自的阶台部分上，分别设有1根接点CC。各接点CC上，设有1个导电体层80，该接点CC与导电体层80间电连接。
此外，引出区域HA中的存储单元阵列10的构成并不限定于所述构成。例如，积层的字线WL以及选择栅极线SGD及SGS的端部也可以在Y方向上形成阶差。引出区域HA中积层的字线WL以及选择栅极线SGD及SGS的端部可以是任意列数的台阶状。选择栅极线SGS、字线WL、选择栅极线SGD间形成的台阶构造可以不同。
1.1.4存储单元晶体管MT的存储方式
图12是表示应用QLC(Quad Level Cell，四层式存储单元)方式时存储单元晶体管MT的阈值电压分布(以下称阈值分布)及数据分配的一例的图，QLC方式下，1个存储单元晶体管MT存储4比特数据。图12所示的阈值分布中，纵轴表示存储单元晶体管MT的数量NMTs，横轴表示存储单元晶体管MT的阈值电压Vth。
如图12所示，应用QLC方式的存储单元晶体管MT的阈值分布分为16种。QLC方式下的16种阈值分布按阈值电压从低到高依次例如称为“Er”状态、“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态、“G”状态、“H”状态、“I”状态、“J”状态、“K”状态、“L”状态、“M”状态、“N”状态、“O”状态。而且，16种阈值分布分别被分配例如以下所示的4比特数据。
(例)状态名：“(下位比特/中位比特/上位比特/最上位比特)”数据
“Er”状态：“1111”数据
“A”状态：“0111”数据
“B”状态：“0101”数据
“C”状态：“0001”数据
“D”状态：“1001”数据
“E”状态：“1000”数据
“F”状态：“0000”数据
“G”状态：“0100”数据
“H”状态：“0110”数据
“I”状态：“0010”数据
“J”状态：“0011”数据
“K”状态：“1011”数据
“L”状态：“1010”数据
“M”状态：“1110”数据
“N”状态：“1100”数据
“O”状态：“1101”数据。
对相邻的阈值分布间分别设定读出电压。例如，对“Er”状态与“A”状态之间设定读出电压AR。对“A”状态与“B”状态之间设定读出电压B。对“B”状态与“C”状态之间设定读出电压CR。以下同样地，对相邻的两个状态间设定分别设定读出电压DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR及OR。而且，读出通过电压VREAD设定成比“O”状态高的电压。控制栅极被施加读出通过电压VREAD的存储单元晶体管MT无论存储何种数据，均成为导通状态。
在应用所述数据分配的情况下，通过使用读出电压AR、DR、FR及KR的读出动作来确定由下位比特构成的1页数据(以下称下位页数据)。通过使用读出电压CR、GR、IR及MR的读出动作来确定由中位比特构成的1页数据(以下称中位页数据)。通过使用读出电压BR、HR及NR的读出动作来确定由上位比特构成的1页数据(以下称上位页数据)。通过使用读出电压ER、JR、LR及OR的读出动作来确定由最上位比特构成的1页数据(以下称最上位页数据)。
这种数据分配分别通过4次、4次、3次及4次读出来确定下位页数据、中位页数据、上位页数据及最上位页数据，因此例如被称为“4-4-3-4码”。本说明书中，以对存储单元晶体管MT的数据分配应用“4-4-3-4码”的情况为例进行说明。
1.2半导体存储装置1的动作
读出动作中，第1实施方式的半导体存储装置1根据所述读出电压或读出对象的状态，改变感测放大器组件SAU内的感测节点SEN的初始电压VSENP。初始电压VSENP是指读出动作中，感测节点SEN被充电而最终达到的电压电平。换言之，初始电压VSENP是指读出动作中信号XXL即将被断言前的感测节点SEN的电压电平。例如，读出电压AR、BR、CR、DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR及OR被分成多个组，每组设定了感测节点SEN的初始电压VSENP。
图13是表示第1实施方式的读出动作中的感测节点SEN的初始电压VSENP的设定例的图。如图13所示，例如读出电压被分成3组：第1组G1、第2组G2及第3组G3，每组设定了感测节点SEN的初始电压VSENP。对于属于第1组G1的读出电压AR及OR，感测节点SEN的初始电压VSENP设定成电压VDD1。对于属于第2组G2的读出电压BR～ER及KR～NR，感测节点SEN的初始电压VSENP设定成电压VDD2。进而，对于属于第3组G3的读出电压FR～JR，感测节点SEN的初始电压VSENP设定成电压VDD3。
电压VDD2高于电压VDD1，电压VDD3高于电压VDD2。即，关于电压VDD1、VDD2、VDD3的大小关系，VDD1＜VDD2＜VDD3成立。
以下，以下位页数据及最上位页数据的读出动作为例，对第1实施方式的读出动作的具体例进行说明。首先，对下位页数据的读出动作进行说明。图14是表示第1实施方式的下位页数据的读出动作中的时序图的一例的图。
此外，以下，对于施加于各种配线的电压，适当仅用参照符号记载。将读出对象的单元组件CU所包含的存储单元晶体管MT称为选择存储单元。将连接于选择存储单元的字线WL称为选择字线WLsel。读出动作中，经由行解码器模块15对选择字线WLsel施加行系驱动器14a所产生的电压。对电源电压VDD的节点施加列系驱动器14b所产生的电压。进而，假设在施加各读出电压的期间内适当对感测节点SEN进行充电。
另外，例如位线BL被施加由晶体管Tblx及Tblc箝位的电压。假设未确定读出数据的感测放大器组件SAU内的节点INV_S的电压设定为“L”电平。即，在未确定读出数据的感测放大器组件SAU内，晶体管21为导通状态，且晶体管26为断开状态。
本例中，读出电压AR、DR、FR及KR用于下位页数据的读出动作，读出电压以KR、FR、DR、AR的顺序施加到选择字线。
读出电压KR及DR对应于第2组G2。因此，使用读出电压KR及DR的读出动作中，感测节点SEN的初始电压VSENP设定成电压VDD2。读出电压FR对应于第3组G3。因此，使用读出电压FR的读出动作中，感测节点SEN的初始电压VSENP设定成电压VDD3。同样地，读出电压AR对应于第1组G1，因此使用读出电压AR的读出动作中，感测节点SEN的初始电压VSENP设定成电压VDD1。如上所述，VDD1＜VDD2＜VDD3。
如图14所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压KR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压FR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压DR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压AR进行的读出处理。以下，对这些的动作进行详细说明。
在时刻t0之前的初始状态下，选择字线WLsel、控制信号BLX、BLC、LPC、BLQ、XXL、位线BL、以及未图示的源极线CELSRC及非选择字线WL各自的电压例如设定成接地电压VSS。控制信号STB的电压例如设定成“L”电平。
时刻t0下，行解码器模块15对选择字线WLsel施加读出通过电压VREAD。选择字线WLsel被施加VREAD时，例如选择字线WLsel的近端的电压(图14，“Near”)上升到VREAD，选择字线WLsel的远端的电压(图14，“Far”)迟于选择字线WLsel的近端上升到VREAD。虽图示省略，在时刻t0，对非选择字线WL也施加VREAD，与选择字线WLsel同样地，非选择字线WL也上升到VREAD。进而，时刻t0下，对源极线CELSRC施加比电压VSS更高的电压。
另外，时刻t0下，序列发生器13例如使控制信号BLX的电压从VSS上升到VblxL，使控制信号BLC的电压从VSS上升到VblcL。VblcL的电压值例如比VblxL低。这样一来，位线BL的电压例如基于控制信号BLC的电压与晶体管Tblc的阈值电压Vth，从VSS上升到VblcL-Vth。此外，本说明书中，记载读出动作中的位线BL的电压时，无视晶体管Tbls所引起的电压下降等。实际的位线BL的电压低于VblcL-Vth。
选择及非选择字线WL的电压上升到VREAD，且控制信号BLC的电压上升到VblcL时，NAND串NS内的所有晶体管成为导通状态，将该NAND串NS的信道的残留电子去除。
接下来，时刻t1下，行解码器模块15对选择字线WLsel施加读出电压KR。这样一来，选择字线WLsel的近端的电压下降到读出电压KR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压KR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。Vblc的电压值例如低于Vblx。这样一来，对选择字线WLsel施加读出电压KR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图14，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图14，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压KR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压KR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压FR。这样一来，选择字线WLsel的近端的电压下降到读出电压FR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压FR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压FR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图14，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图14，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD3。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD3。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD3o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD3o高的VDD3f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压FR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压FR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压DR。这样一来，选择字线WLsel的近端的电压下降到读出电压DR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压DR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压DR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图14，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图14，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压DR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压DR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压AR。这样一来，选择字线WLsel的近端的电压下降到读出电压AR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压AR。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压AR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图14，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图14，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD1o高的VDD1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压AR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压AR的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定下位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
接下来，对最上位页数据的读出动作进行说明。图15是表示第1实施方式的最上位页数据的读出动作中的时序图的一例的图。
本例中，读出电压ER、JR、LR及OR用于最上位页数据的读出动作，读出电压以OR、LR、JR、ER的顺序施加到选择字线。
读出电压OR对应于第1组G1。因此，使用读出电压OR的读出动作中，感测节点SEN的初始电压VSENP设定成电压VDD1。读出电压LR及ER对应于第2组G2。因此，使用读出电压LR及ER的读出动作中，感测节点SEN的初始电压VSENP设定成电压VDD2。同样地，读出电压JR对应于第3组G3，因此使用读出电压JR的读出动作中，感测节点SEN的初始电压VSENP设定成电压VDD3。
如图15所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压OR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压LR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压JR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压ER进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态至时刻t1的动作与前述下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压OR。这样一来，选择字线WLsel的近端的电压下降到读出电压OR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压OR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，选择字线WLsel被施加读出电压OR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图15，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图15，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD1o高的VDD1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压OR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压OR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压LR。这样一来，选择字线WLsel的近端的电压下降到读出电压LR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压LR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压LR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图15，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图15，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压LR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压LR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压JR。这样一来，选择字线WLsel的近端的电压下降到读出电压JR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压JR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压JR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图15，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图15，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD3。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD3。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD3o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD3o高的VDD3f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压JR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压JR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压ER。这样一来，选择字线WLsel的近端的电压下降到读出电压ER，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压ER。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压ER期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图15，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图15，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压ER以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压ER的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定最上位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
第1实施方式的半导体存储装置1能够以上述方式执行下位页数据及最上位页数据的读出动作。第1实施方式的半导体存储装置1能够分别在中位及上位页的读出动作中，与下位页数据及最上位页数据的读出动作同样地，按照图13所示的分组，改变感测节点SEN的初始电压VSENP，执行读出动作。
1.3第1实施方式的效果
根据第1实施方式的半导体存储装置1，能够提升半导体存储装置1的读出动作中的可靠性。以下，对第1实施方式的半导体存储装置1的效果进行说明。
半导体存储装置要实现低成本化及大容量化，有效的是使1个存储单元晶体管MT存储更多的比特数，即进行多值化。因此，例如使用具有16状态的阈值分布的QLC或具有32状态的阈值分布的PLC(Penta Level Cell，五级单元)等存储方式。然而，如果使用QLC或PLC，那么存在各状态的阈值分布的重叠变大的情况。如果阈值分布的重叠变大，那么就要求从存储单元晶体管MT读出数据的感测放大器组件SAU具有较高的读出精度。
这里，使用图16对半导体存储装置1中的失效位(误读出的数据)的种类进行说明。图16是表示第1实施方式的半导体存储装置1中相邻的两个状态间的失效位的一例的图。图16所示的阈值分布中，纵轴表示存储单元晶体管MT的数量NMTs，横轴表示存储单元晶体管MT的阈值电压Vth。2个状态中的一个对应于“1”数据，另一个对应于“0”数据。另外，VCG是设定在“1”数据的状态与“0”数据的状态之间的读出电压。
如图16(a)所示，有时相邻的两个状态间会形成重叠的部分。图16(a)中，总地表示相邻的两个状态间重叠的部分。另一方面，图16(b)及(c)中，独立表示相邻的两个状态间重叠的部分，对应于“1”数据及“0”数据的状态中的一个以实线表示，另一个状态以虚线表示。
如图16(b)所示，对应于“1”数据的状态下，阈值电压为读出电压VCG以上的存储单元晶体管MT的数据成为失效位。通过错误订正处理检测到该失效位从“1”数据变成了“0”数据，将其订正为“1”数据。
如图16(c)所示，对应于“0”数据的状态下，阈值电压未达读出电压VCG的存储单元晶体管MT的数据成为失效位。通过错误订正处理检测到该失效位从“0”数据变成了“1”数据，将其订正为“0”数据。
图16所示的相邻的两个状态下的数据的定义也可以互换。以下，将相邻的两个状态中阈值电压较低的状态下产生于上缘的失效位称为上缘失效位TFB，将阈值电压较高的状态下产生于下缘的失效位称为下缘失效位BFB。另外，将上缘失效位TFB的数量称为上缘失效位数TFBC，将下缘失效位BFB的数量称为下缘失效位数BFBC。
图17是表示通过QLC存储数据时存储单元晶体管MT的阈值分布的一例的图。如图17所示，QLC的16状态的阈值分布中，阈值电压较低的状态与阈值电压较高的状态下，阈值分布的形状不同。具体来说，例如，阈值电压较低的状态下，阈值分布存在向正方向扩展的趋势，即存在阈值分布的上缘较大的趋势。阈值电压较高的状态下，阈值分布存在向负方向扩展的趋势，即存在阈值分布的下缘较大的趋势。另外，下缘及上缘扩展的量存在越靠近与中间的阈值电压对应的状态则变得越小的趋势。
QLC的16状态的阈值分布也如图13所示，例如分成3组：包含上缘或下缘的扩展较大的Er、N、O状态的第1组G1、包含上缘与下缘的扩展较小的E～I状态的第3组G3、包含上缘与下缘的扩展为第1组G1与第2组G2的中间大小的A～D、J～M状态的第2组G2。
第1组G1存在上缘失效位数TFBC或下缘失效位数BFBC比第2组G2及第3组G3多的趋势。第2组G2存在上缘失效位数TFBC或下缘失效位数BFBC比第1组G1少、比第3组G3多的趋势。第3组G3存在上缘失效位数TFBC或下缘失效位数BFBC比第1组G1及第2组G2少的趋势。
于是，第1实施方式的半导体存储装置1在读出动作中，针对每个读出电压组、或针对每个与状态对应的组，改变感测放大器组件SAU内的感测节点SEN的初始电压VSENP。换言之，根据相邻的两个状态的阈值分布的重叠状态、即失效位数的大小，优化感测节点SEN的初始电压VSENP。
具体来说，第1实施方式的半导体存储装置1中，例如，在使用与第1组G1所包含的状态对应的读出电压的情况下，感测节点SEN的初始电压VSENP设定成VDD1。在使用与第2组G2所包含的状态对应的读出电压的情况下，感测节点SEN的初始电压VSENP设定成VDD2。进而，在使用与第3组G3所包含的状态对应的读出电压的情况下，感测节点SEN的初始电压VSENP设定成VDD3。
由此，能够抑制读出动作中产的上缘失效位数TFBC或下缘失效位数BFBC。结果为，第1实施方式的半导体存储装置1能够提升读出动作中的可靠性。
另外，所述的第1实施方式中，存储单元晶体管MT所具有的状态的阈值分布分为第1～第3组的3组，但并不限定于此，也可以分为2组或多于3组，针对每组改变感测节点SEN的初始电压VSENP。例如，也可以将包含J～M状态的第2组G2设为第4组，将包含O及N状态的第1组G1设为第5组，分为5组，针对每组改变感测节点SEN的初始电压VSENP。
另外，上文通过将对电压VDD的节点供给的电压变更为电压VDD1、VDD2、VDD3中的任一个来改变感测节点SEN的初始电压VSENP，但并非限定于此，也可以通过调整控制信号LPC及BLQ的电压或调整断言控制信号LPC及BLQ的期间来变更感测节点SEN的初始电压VSENP。
另外，半导体存储装置1所具备的存储单元晶体管MT具有未执行写入动作及抹除动作的全新状态、或执行了数次写入动作及抹除动作的执行状态的任一种状态。也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测节点SEN的初始电压VSENP例如设定成电压VDD1，在存储单元晶体管MT处于执行状态的情况下，感测节点SEN的初始电压VSENP设定成与电压VDD1不同的电压。另外，也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测节点SEN的初始电压VSENP例如设定成电压VDD1，在存储单元晶体管MT处于执行状态的情况下，感测节点SEN的初始电压VSENP设定成比电压VDD1更高的电压或更低的电压。全新状态不仅是指未执行写入动作及抹除动作的状态，还包含写入动作及抹除动作的执行次数为第1次数以下的状态，执行状态有时也包含写入动作及抹除动作的执行次数大于第1次数的状态。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置1在读出动作中，根据读出电压或读出对象的状态，改变感测节点SEN的放电时间tSEN(感测时间)。感测节点SEN的放电时间tSEN是控制信号XXL被断言的期间，指感测节点SEN的初始电压根据位线BL的电压(或选择存储单元的状态)放电的期间。
第2实施方式中，主要对与第1实施方式的不同之处进行说明。未说明的其它构成，例如半导体存储装置1的整体构成、电路构成及构造等与第1实施方式相同。
2.1半导体存储装置1的动作
读出动作所使用的读出电压AR、BR、CR、DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR及OR分成多个组，对每组设定感测节点SEN的放电时间tSEN。
图18是表示第2实施方式的读出动作中的感测节点SEN的放电时间tSEN的设定例的图。如图18所示，例如读出电压分成3组：第1组G1、第2组G2及第3组G3，对每组设定感测节点SEN的放电时间tSEN。对于属于第1组G1的读出电压AR及OR，感测节点SEN的放电时间tSEN设定成时间tSEN1。对于属于第2组G2的读出电压BR～ER及KR～NR，感测节点SEN的放电时间tSEN设定成时间tSEN2。进而，对于属于第3组G3的读出电压FR～JR，感测节点SEN的放电时间tSEN设定成时间tSEN3。
时间tSEN2比时间tSEN3长，时间tSEN1比时间tSEN2长。即，关于时间tSEN1、tSEN2、tSEN3的长短关系，tSEN1＞tSEN2＞tSEN3成立。
以下，以下位页数据及最上位页数据的读出动作为例，对第2实施方式的读出动作的具体例进行说明。首先，对下位页数据的读出动作进行说明。图19是表示第2实施方式的下位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压AR、DR、FR及KR用于下位页数据的读出动作，读出电压以KR、FR、DR、AR的顺序施加到选择字线。
读出电压KR及DR对应于第2组G2。因此，使用读出电压KR及DR的读出动作中，感测节点SEN的放电时间tSEN设定成时间tSEN2。读出电压FR对应于第3组G3。因此，使用读出电压FR的读出动作中，感测节点SEN的放电时间tSEN设定成时间tSEN3。同样地，读出电压AR对应于第1组G1，因此使用读出电压AR的读出动作中，感测节点SEN的放电时间tSEN设定成时间tSEN1。如上所述，tSEN1＞tSEN2＞tSEN3。
如图19所示，读出动作中序列发生器(控制电路)13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压KR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压FR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压DR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压AR进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压KR。这样一来，选择字线WLsel的近端的电压下降到读出电压KR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压KR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，对选择字线WLsel施加读出电压KR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图19，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图19，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN2。即，将断言控制信号XXL的期间设定为tSEN2。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压KR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压KR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压FR。这样一来，选择字线WLsel的近端的电压下降到读出电压FR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压FR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压FR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图19，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图19，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN3。即，将断言控制信号XXL的期间设定为tSEN3。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压FR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压FR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压DR。这样一来，选择字线WLsel的近端的电压下降到读出电压DR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压DR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压DR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图19，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图19，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的电压VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN2。即，将断言控制信号XXL的期间设定为tSEN2。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压DR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压DR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压AR。这样一来，选择字线WLsel的近端的电压下降到读出电压AR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压AR。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压AR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图19，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图19，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN1。即，将断言控制信号XXL的期间设定为tSEN1。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压AR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压AR的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定下位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
接下来，对最上位页数据的读出动作进行说明。图20是表示第2实施方式的最上位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压ER、JR、LR及OR用于最上位页数据的读出动作，读出电压以OR、LR、JR、ER的顺序施加到选择字线。
读出电压OR对应于第1组G1。因此，使用读出电压OR的读出动作中，感测节点SEN的放电时间tSEN设定成时间tSEN1。读出电压LR及ER对应于第2组G2。因此，使用读出电压LR及ER的读出动作中，感测节点SEN的放电时间tSEN设定成时间tSEN2。同样地，读出电压JR对应于第3组G3，因此使用读出电压JR的读出动作中，感测节点SEN的放电时间tSEN设定成时间tSEN3。
如图20所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压OR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压LR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压JR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压ER进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压OR。这样一来，选择字线WLsel的近端的电压下降到读出电压OR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压OR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，选择字线WLsel被施加读出电压OR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图20，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图20，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN1。即，将断言控制信号XXL的期间设定为tSEN1。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压OR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压OR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压LR。这样一来，选择字线WLsel的近端的电压下降到读出电压LR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压LR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压LR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图20，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图20，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN2。即，将断言控制信号XXL的期间设定为tSEN2。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压LR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压LR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压JR。这样一来，选择字线WLsel的近端的电压下降到读出电压JR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压JR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压JR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图20，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图20，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN3。即，将断言控制信号XXL的期间设定为tSEN3。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压JR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压JR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压ER。这样一来，选择字线WLsel的近端的电压下降到读出电压ER，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压ER。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压ER期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图20，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图20，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
这里，将序列发生器13使控制信号XXL的电压从VSS上升到Vxxl再下降到VSS的期间设定为放电时间tSEN2。即，将断言控制信号XXL的期间设定为tSEN2。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压ER以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压ER的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定最上位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
第2实施方式的半导体存储装置1能够以上述方式执行下位页数据及最上位页数据的读出动作。第2实施方式的半导体存储装置1能够分别在中位及上位页的读出动作中，与下位页数据及最上位页数据的读出动作同样地，按照图21所示的分组，改变感测节点SEN的放电时间tSEN(感测时间)，执行读出动作。
2.2第2实施方式的效果
根据第2实施方式的半导体存储装置1，能够提升半导体存储装置1的读出动作中的可靠性。以下，对第2实施方式的半导体存储装置1的效果进行说明。
第2实施方式的半导体存储装置1在读出动作中，针对每组读出电压或每个与状态对应的组，改变感测放大器组件SAU内的感测节点SEN的放电时间tSEN。换言之，根据相邻的两个状态的阈值分布的重叠状态、即失效位数的大小来优化感测节点SEN的放电时间tSEN。
具体来说，第2实施方式的半导体存储装置1中，例如在使用对应于第1组G1所包含的状态的读出电压的情况下，感测节点SEN的放电时间tSEN设定成tSEN1。在使用对应于第2组G2所包含的状态的读出电压的情况下，感测节点SEN的放电时间tSEN设定成tSEN2。进而，在使用对应于第3组G3所包含的状态的读出电压的情况下，感测节点SEN的放电时间tSEN设定成tSEN3。
由此，能够抑制读出动作中产生的上缘失效位数TFBC或下缘失效位数BFBC。结果为，第2实施方式的半导体存储装置1能够提升读出动作中的可靠性。
另外，所述的第2实施方式中，存储单元晶体管MT所具有的状态的阈值分布分为第1～第3组的3组，但并不限定于此，也可以分为2组或多于3组，针对每组改变感测节点SEN的放电时间tSEN。例如，也可以将包含J～M状态的第2组G2设为第4组，将包含O及N状态的第1组G1设为第5组，分为5组，针对每组改变感测节点SEN的放电时间tSEN。
另外，半导体存储装置1所具备的存储单元晶体管MT具有未执行写入动作及抹除动作的全新状态(及执行次数为第1次数以下的状态)、或已执行数次写入动作及抹除动作的执行状态(及执行次数大于第1次数的状态)的任一状态。也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测节点SEN的放电时间tSEN例如设定成时间tSEN1，在存储单元晶体管MT处于执行状态的情况下，感测节点SEN的放电时间tSEN设定成与时间tSEN1不同的时间。另外，也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测节点SEN的放电时间tSEN例如设定成时间tSEN1，在存储单元晶体管MT处于执行状态的情况下，感测节点SEN的放电时间tSEN设定成比时间tSEN1长或短的时间。
3.第3实施方式
接下来，对第3实施方式的半导体存储装置进行说明。第3实施方式的半导体存储装置1在读出动作中，根据读出电压或读出对象的状态，改变感测晶体管Tsen的源极的电压LOP。
第3实施方式中，主要对与第1实施方式的不同之处进行说明。未说明的其它构成，例如半导体存储装置1的整体构成、电路构成及构造等与第1实施方式相同。
3.1半导体存储装置1的动作
读出动作所使用的读出电压AR、BR、CR、DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR及OR分成多个组，对每组设定感测晶体管Tsen的源极电压LOP。
图21是表示第3实施方式的读出动作中的感测晶体管Tsen的源极电压LOP的设定例的图。如图21所示，例如将读出电压分成3组：第1组G1、第2组G2及第3组G3，对每组设定感测晶体管Tsen的源极电压LOP。对于属于第1组G1的读出电压AR及OR，感测晶体管Tsen的源极电压LOP设定成电压LOP1。对于属于第2组G2的读出电压BR～ER及KR～NR，感测晶体管Tsen的源极电压LOP设定成电压LOP2。进而，对于属于第3组G3的读出电压FR～JR，感测晶体管Tsen的源极电压LOP设定成电压LOP3。
电压LOP3比电压LOP2高，电压LOP1比电压LOP2高。即，关于电压LOP1、LOP2、LOP3的高低关系，LOP1＞LOP2＞LOP3成立。
以下，以下位页数据及最上位页数据的读出动作为例，对第3实施方式的读出动作的具体例进行说明。首先，对下位页数据的读出动作进行说明。图22是表示第3实施方式的下位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压AR、DR、FR及KR用于下位页数据的读出动作，读出电压以KR、FR、DR、AR的顺序施加到选择字线。
读出电压KR及DR对应于第2组G2。因此，使用读出电压KR及DR的读出动作中，感测晶体管Tsen的源极电压LOP设定成电压LOP2。读出电压FR对应于第3组G3。因此，使用读出电压FR的读出动作中，感测晶体管Tsen的源极电压LOP设定成电压LOP3。同样地，读出电压AR对应于第1组G1，因此使用读出电压AR的读出动作中，感测晶体管Tsen的源极电压LOP设定成电压LOP1。如上所述，LOP1＞LOP2＞LOP3。
如图22所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压KR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压FR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压DR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压AR进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压KR。这样一来，选择字线WLsel的近端的电压下降到读出电压KR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压KR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，对选择字线WLsel施加读出电压KR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图22，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图22，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压KR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP2，对感测晶体管Tsen的源极施加电压LOP2。由此，根据源极电压LOP2调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压KR以上时的判定精度提升。由此，使用读出电压KR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压FR。这样一来，选择字线WLsel的近端的电压下降到读出电压FR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压FR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压FR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图22，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图22，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压FR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP3。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP3，对感测晶体管Tsen的源极施加电压LOP3。由此，根据源极电压LOP3调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压FR以上时的判定精度提升。由此，使用读出电压FR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压DR。这样一来，选择字线WLsel的近端的电压下降到读出电压DR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压DR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压DR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图22，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图22，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的电压VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压DR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP2，对感测晶体管Tsen的源极施加电压LOP2。由此，根据源极电压LOP2调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压DR以上时的判定精度提升。由此，使用读出电压DR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压AR。这样一来，选择字线WLsel的近端的电压下降到读出电压AR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压AR。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压AR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图22，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图22，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压AR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP1。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP1，对感测晶体管Tsen的源极施加电压LOP1。由此，根据源极电压LOP1调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压AR以上时的判定精度提升。由此，使用读出电压AR的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定下位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
接下来，对最上位页数据的读出动作进行说明。图23是表示第3实施方式的最上位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压ER、JR、LR及OR用于最上位页数据的读出动作，读出电压以OR、LR、JR、ER的顺序施加到选择字线。
读出电压OR对应于第1组G1。因此，使用读出电压OR的读出动作中，感测晶体管Tsen的源极电压LOP设定成电压LOP1。读出电压LR及ER对应于第2组G2。因此，使用读出电压LR及ER的读出动作中，感测晶体管Tsen的源极电压LOP设定成电压LOP2。同样地，读出电压JR对应于第3组G3，因此使用读出电压JR的读出动作中，感测晶体管Tsen的源极电压LOP设定成电压LOP3。
如图23所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压OR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压LR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压JR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压ER进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压OR。这样一来，选择字线WLsel的近端的电压下降到读出电压OR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压OR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，选择字线WLsel被施加读出电压OR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图23，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图23，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压OR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP1。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP1，对感测晶体管Tsen的源极施加电压LOP1。由此，根据源极电压LOP1调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压OR以上时的判定精度提升。由此，使用读出电压OR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压LR。这样一来，选择字线WLsel的近端的电压下降到读出电压LR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压LR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压LR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图23，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图23，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压LR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP2，对感测晶体管Tsen的源极施加电压LOP2。由此，根据源极电压LOP2调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压LR以上时的判定精度提升。由此，使用读出电压LR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压JR。这样一来，选择字线WLsel的近端的电压下降到读出电压JR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压JR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压JR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图26，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图26，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的电压VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压JR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP3。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP3，对感测晶体管Tsen的源极施加电压LOP3。由此，根据源极电压LOP3调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压JR以上时的判定精度提升。由此，使用读出电压JR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压ER。这样一来，选择字线WLsel的近端的电压下降到读出电压ER，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压ER。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压ER期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图23，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图23，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压ER以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的源极电压LOP设定成LOP2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对电压LOP的节点供给由列系驱动器14b产生的电压LOP2，对感测晶体管Tsen的源极施加电压LOP2。由此，根据源极电压LOP2调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压ER以上时的判定精度提升。由此，使用读出电压ER的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定最上位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
第3实施方式的半导体存储装置1能够以上述方式执行下位页数据及最上位页数据的读出动作。第3实施方式的半导体存储装置1能够分别在中位及上位页的读出动作中，与下位页数据及最上位页数据的读出动作同样地，按照图21所示的分组，改变感测晶体管Tsen的源极电压LOP，执行读出动作。
3.2第3实施方式的效果
根据第3实施方式的半导体存储装置1，能够提升半导体存储装置1的读出动作中的可靠性。以下，对第3实施方式的半导体存储装置1的效果进行说明。
第3实施方式的半导体存储装置1在读出动作中，针对每组读出电压或每个与状态对应的组，改变感测放大器组件SAU内的感测晶体管Tsen的源极电压LOP。换言之，根据相邻的两个状态的阈值分布的重叠状态、即失效位数的大小来优化感测晶体管Tsen的源极的电压LOP。
具体来说，第3实施方式的半导体存储装置1中，例如在使用对应于第1组G1所包含的状态的读出电压的情况下，感测晶体管Tsen的源极电压LOP设定成LOP1。在使用对应于第2组G2所包含的状态的读出电压的情况下，感测晶体管Tsen的源极电压LOP设定成LOP2。进而，在使用对应于第3组G3所包含的状态的读出电压的情况下，感测晶体管Tsen的源极电压LOP设定成LOP3。
由此，能够抑制读出动作中产生的上缘失效位数TFBC或下缘失效位数BFBC。结果为，第3实施方式的半导体存储装置1能够提升读出动作中的可靠性。
另外，所述的第3实施方式中，存储单元晶体管MT所具有的状态的阈值分布分为第1～第3组的3组，但并不限定于此，也可以分为2组或多于3组，针对每组改变感测晶体管Tsen的源极电压LOP。例如，也可以将包含J～M状态的第2组G2设为第4组，将包含O及N状态的第1组G1设为第5组，分为5组，针对每组改变感测晶体管Tsen的源极电压LOP。
另外，半导体存储装置1所具备的存储单元晶体管MT具有未执行写入动作及抹除动作的全新状态(及执行次数为第1次数以下的状态)、或已执行数次写入动作及抹除动作的执行状态(及执行次数大于第1次数的状态)的任一状态。也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测晶体管Tsen的源极电压LOP例如设定成电压LOP1，在存储单元晶体管MT处于执行状态的情况下，感测晶体管Tsen的源极电压LOP设定成与电压LOP1不同的电压。另外，也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测晶体管Tsen的源极电压LOP例如设定成电压LOP1，在存储单元晶体管MT处于执行状态的情况下，感测晶体管Tsen的源极电压LOP设定成比电压LOP1高或低的电压。
4.第4实施方式
接下来，对第4实施方式的半导体存储装置进行说明。第4实施方式的半导体存储装置1在读出动作中，根据读出电压或读出对象的状态，改变感测晶体管Tsen的井电压SENW。井电压SENW是形成感测晶体管Tsen的井区域的电压，即形成感测晶体管Tsen的信道的井区域的电压。
第4实施方式中，主要对与第1实施方式的不同之处进行说明。未说明的其它构成，例如半导体存储装置1的整体构成、电路构成及构造等与第1实施方式相同。
4.1半导体存储装置1的动作
读出动作所使用的读出电压AR、BR、CR、DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR及OR分成多个组，对每组设定感测晶体管Tsen的井电压SENW。
图24是表示第4实施方式的读出动作中的感测晶体管Tsen的井电压SENW的设定例的图。如图24所示，例如将读出电压分成3组：第1组G1、第2组G2及第3组G3，对每组设定感测晶体管Tsen的井电压SENW。对于属于第1组G1的读出电压AR及OR，感测晶体管Tsen的井电压SENW设定成电压SENW1。对于属于第2组G2的读出电压BR～ER及KR～NR，感测晶体管Tsen的井电压SENW设定成电压SENW2。进而，对于属于第3组G3的读出电压FR～JR，感测晶体管Tsen的井电压SENW设定成电压SENW3。
电压SENW2比电压SENW1高，电压SENW3比电压SENW2高。即，关于电压SENW1、SENW2、SENW3的高低关系，SENW1＜SENW2＜SENW3成立。电压SENW1、SENW2及SENW3是比电压VSS低的电压，例如负电压。
以下，以下位页数据及最上位页数据的读出动作为例，对第4实施方式的读出动作的具体例进行说明。首先，对下位页数据的读出动作进行说明。图25是表示第4实施方式的下位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压AR、DR、FR及KR用于下位页数据的读出动作，读出电压以KR、FR、DR、AR的顺序施加到选择字线。
读出电压KR及DR对应于第2组G2。因此，使用读出电压KR及DR的读出动作中，感测晶体管Tsen的井电压SENW设定成电压SENW2。读出电压FR对应于第3组G3。因此，使用读出电压FR的读出动作中，感测晶体管Tsen的井电压SENW设定成电压SENW3。同样地，读出电压AR对应于第1组G1，因此使用读出电压AR的读出动作中，感测晶体管Tsen的井电压SENW设定成电压SENW1。如上所述，SENW1＜SENW2＜SENW3。
如图25所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压KR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压FR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压DR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压AR进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压KR。这样一来，选择字线WLsel的近端的电压下降到读出电压KR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压KR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，对选择字线WLsel施加读出电压KR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图25，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图25，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压KR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW2。由此，根据感测晶体管Tsen的井电压SENW2，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压KR以上时的判定精度提升。由此，使用读出电压KR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压FR。这样一来，选择字线WLsel的近端的电压下降到读出电压FR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压FR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压FR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图25，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图25，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压FR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW3。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW3。由此，根据感测晶体管Tsen的井电压SENW3，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压FR以上时的判定精度提升。由此，使用读出电压FR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压DR。这样一来，选择字线WLsel的近端的电压下降到读出电压DR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压DR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压DR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图25，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图25，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的电压VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压DR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW2。由此，根据感测晶体管Tsen的井电压SENW2，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压DR以上时的判定精度提升。由此，使用读出电压DR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压AR。这样一来，选择字线WLsel的近端的电压下降到读出电压AR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压AR。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压AR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图25，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图25，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压AR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW1。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW1。由此，根据感测晶体管Tsen的井电压SENW1，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压AR以上时的判定精度提升。由此，使用读出电压AR的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定下位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
接下来，对最上位页数据的读出动作进行说明。图26是表示第4实施方式的最上位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压ER、JR、LR及OR用于最上位页数据的读出动作，读出电压以OR、LR、JR、ER的顺序施加到选择字线。
读出电压OR对应于第1组G1。因此，使用读出电压OR的读出动作中，感测晶体管Tsen的井电压SENW设定成电压SENW1。读出电压LR及ER对应于第2组G2。因此，使用读出电压LR及ER的读出动作中，感测晶体管Tsen的井电压SENW设定成电压SENW2。同样地，读出电压JR对应于第3组G3，因此使用读出电压JR的读出动作中，感测晶体管Tsen的井电压SENW设定成电压SENW3。
如图26所示，读出动作中序列发生器13例如在时刻t0～t1的期间内执行去除信道内的残留电子的动作。进而，序列发生器13在时刻t1～t4的期间内执行使用读出电压OR进行的读出处理，在时刻t4～t7的期间内执行使用读出电压LR进行的读出处理，在时刻t7～t10的期间内执行使用读出电压JR进行的读出处理，在时刻t10～t13的期间内执行使用读出电压ER进行的读出处理。以下，对这些动作进行详细说明。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压OR。这样一来，选择字线WLsel的近端的电压下降到读出电压OR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压OR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，选择字线WLsel被施加读出电压OR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图26，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图26，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压OR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW1。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW1。由此，根据感测晶体管Tsen的井电压SENW1，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压OR以上时的判定精度提升。由此，使用读出电压OR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压LR。这样一来，选择字线WLsel的近端的电压下降到读出电压LR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压LR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压LR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图26，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图26，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压LR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW2。由此，根据感测晶体管Tsen的井电压SENW2，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压LR以上时的判定精度提升。由此，使用读出电压LR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压JR。这样一来，选择字线WLsel的近端的电压下降到读出电压JR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压JR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压JR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图26，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图26，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的电压VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压JR以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW3。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW3。由此，根据感测晶体管Tsen的井电压SENW3，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压JR以上时的判定精度提升。由此，使用读出电压JR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压ER。这样一来，选择字线WLsel的近端的电压下降到读出电压ER，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压ER。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压ER期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图26，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图26，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定为Vlpc及Vblq。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VSENP1。当控制信号LPC及BLQ的电压分别成为Vlpc及Vblq时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VSENP1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VSENP1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VSENP1o高的VSENP1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压ER以上，将判定结果保存在内部的闩锁电路。
这里，在选择存储单元的数据判定中，序列发生器13将感测晶体管Tsen的井电压SENW设定成SENW2。由此，能够提升利用感测放大器组件SAU判定选择存储单元中存储的数据时的判定精度。具体来说，序列发生器13对形成有感测晶体管Tsen的井区域施加由列系驱动器14b产生的电压SENW2。由此，根据感测晶体管Tsen的井电压SENW2，调整感测晶体管Tsen的阈值电压，即，调整感测晶体管Tsen向导通状态或断开状态的转变条件，从而使选择存储单元的阈值电压判定是否为读出电压ER以上时的判定精度提升。由此，使用读出电压ER的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定最上位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
第4实施方式的半导体存储装置1能够以上述方式执行下位页数据及最上位页数据的读出动作。第4实施方式的半导体存储装置1能够分别在中位及上位页的读出动作中，与下位页数据及最上位页数据的读出动作同样地，按照图24所示的分组，改变感测晶体管Tsen的井电压SENW，执行读出动作。
4.2第4实施方式的效果
根据第4实施方式的半导体存储装置1，能够提升半导体存储装置1的读出动作中的可靠性。以下，对第4实施方式的半导体存储装置1的效果进行说明。
第4实施方式的半导体存储装置1在读出动作中，针对每组读出电压或每个与状态对应的组，改变感测放大器组件SAU内的感测晶体管Tsen的井电压SENW。换言之，根据相邻的两个状态的阈值分布的重叠状态、即失效位数的大小来优化感测晶体管Tsen的井电压SENW。
具体来说，第4实施方式的半导体存储装置1中，例如在使用对应于第1组G1所包含的状态的读出电压的情况下，感测晶体管Tsen的井电压SENW设定成SENW1。在使用对应于第2组G2所包含的状态的读出电压的情况下，感测晶体管Tsen的井电压SENW设定成SENW2。进而，在使用对应于第3组G3所包含的状态的读出电压的情况下，感测晶体管Tsen的井电压SENW设定成SENW3。
由此，能够抑制读出动作中产生的上缘失效位数TFBC或下缘失效位数BFBC。结果为，第3实施方式的半导体存储装置1能够提升读出动作中的可靠性。
另外，所述的第4实施方式中，存储单元晶体管MT所具有的状态的阈值分布分为第1～第3组的3组，但并不限定于此，也可以分为2组或多于3组，针对每组改变感测晶体管Tsen的井电压SENW。例如，也可以将包含J～M状态的第2组G2设为第4组，将包含O及N状态的第1组G1设为第5组，分为5组，针对每组改变感测晶体管Tsen的井电压SENW。
另外，半导体存储装置1所具备的存储单元晶体管MT具有未执行写入动作及抹除动作的全新状态(及执行次数为第1次数以下的状态)、或已执行数次写入动作及抹除动作的执行状态(及执行次数大于第1次数的状态)的任一状态。可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测晶体管Tsen的井电压SENW例如设定成电压SENW1，在存储单元晶体管MT处于执行状态的情况下，感测晶体管Tsen的井电压SENW设定成与电压SENW1不同的电压。另外，也可以构成为：在存储单元晶体管MT处于全新状态的情况下，感测晶体管Tsen的井电压SENW例如设定成电压SENW1，在存储单元晶体管MT处于执行状态的情况下，感测晶体管Tsen的井电压SENW设定成比电压SENW1高或低的电压。
5.第5实施方式
接下来，对第5实施方式的半导体存储装置进行说明。第5实施方式是所述第1实施方式的变化例。第5实施方式的半导体存储装置1在读出动作中，根据读出电压或读出对象的状态，改变感测放大器组件SAU内的感测节点SEN的初始电压VSENP。
第5实施方式中，主要对与第1实施方式的不同之处进行说明。未说明的其它构成，例如半导体存储装置1的整体构成、电路构成及构造等与第1实施方式相同。
5.1半导体存储装置1的动作
以下位页数据及最上位页数据的读出动作为例，对第5实施方式的读出动作的具体例进行说明。首先，对下位页数据的读出动作进行说明。图27是表示第5实施方式的下位页数据的读出动作中的时序图的一例的图。
本例中，也与第1实施方式同样地，读出电压AR、DR、FR及KR用于下位页数据的读出动作，读出电压以KR、FR、DR、AR的顺序施加到选择字线。
时刻t0前的初始状态到时刻t1的动作与图14所示的下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压KR。这样一来，选择字线WLsel的近端的电压下降到读出电压KR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压KR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。Vblc的电压值例如低于Vblx。这样一来，对选择字线WLsel施加读出电压KR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图27，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图27，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc2及Vblq2。Vlpc2相当于电压VDD2与晶体管33的阈值电压Vth的和。Vblq2相当于电压VDD2与晶体管Tblq的阈值电压Vth的和。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。控制信号LPC及BLQ的电压分别成为Vlpc2及Vblq2时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。此外，为了将感测节点SEN充电到电压VDD2，也可以将控制信号LPC的电压设定成Vlpc2，将控制信号BLQ的电压设定成VDD。也可以相反地将控制信号LPC的电压设定成VDD，将控制信号BLQ的电压设定成Vblq2。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压KR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压KR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压FR。这样一来，选择字线WLsel的近端的电压下降到读出电压FR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压FR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压FR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图27，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图27，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc3及Vblq3。Vlpc3相当于电压VDD3与晶体管33的阈值电压Vth的和。Vblq3相当于电压VDD3与晶体管Tblq的阈值电压Vth的和。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD3。控制信号LPC及BLQ的电压分别成为Vlpc3及Vblq3时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD3。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。此外，为了将感测节点SEN充电到电压VDD3，也可以将控制信号LPC的电压设定成Vlpc3，将控制信号BLQ的电压设定成VDD。也可以相反地将控制信号LPC的电压设定成VDD，将控制信号BLQ的电压设定成Vblq3。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD3o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD3o高的VDD3f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压FR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压FR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压DR。这样一来，选择字线WLsel的近端的电压下降到读出电压DR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压DR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压DR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图27，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图27，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc2及Vblq2。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。控制信号LPC及BLQ的电压分别成为Vlpc2及Vblq2时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压DR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压DR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压AR。这样一来，选择字线WLsel的近端的电压下降到读出电压AR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压AR。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压AR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图27，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图27，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc1及Vblq1。Vlpc1相当于电压VDD1与晶体管33的阈值电压Vth的和。Vblq1相当于电压VDD1与晶体管Tblq的阈值电压Vth的和。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD1。控制信号LPC及BLQ的电压分别成为Vlpc1及Vblq1时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。此外，为了将感测节点SEN充电到电压VDD1，也可以将控制信号LPC的电压设定成Vlpc1，将控制信号BLQ的电压设定成VDD。也可以相反地将控制信号LPC的电压设定成VDD，将控制信号BLQ的电压设定成Vblq1。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD1o高的VDD1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压AR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压AR的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定下位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
接下来，对最上位页数据的读出动作进行说明。图28是表示第5实施方式的最上位页数据的读出动作中的时序图的一例的图。
时刻t0前的初始状态至时刻t1的动作与前述下位页数据的动作相同，因此省略记载，描述从时刻t1起的动作。
时刻t1下，行解码器模块15对选择字线WLsel施加读出电压OR。这样一来，选择字线WLsel的近端的电压下降到读出电压OR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压OR。
另外，时刻t1下，序列发生器13将控制信号BLX的电压设定成Vblx，将控制信号BLC的电压设定成Vblc。这样一来，选择字线WLsel被施加读出电压OR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图28，位线BL的导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图28，位线BL的断开单元)。
另外，时刻t1下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc1及Vblq1。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD1。控制信号LPC及BLQ的电压分别成为Vlpc1及Vblq1时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD1。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t2下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD1o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD1o高的VDD1f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t3下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压OR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压OR的读出处理结束。
接下来，时刻t4下，行解码器模块15对选择字线WLsel施加读出电压LR。这样一来，选择字线WLsel的近端的电压下降到读出电压LR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压LR。
另外，时刻t4下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压LR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图28，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图28，断开单元)。
另外，时刻t4下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc2及Vblq2。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。控制信号LPC及BLQ的电压分别成为Vlpc2及Vblq2时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t5下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t6下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压LR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压LR的读出处理结束。
接下来，时刻t7下，行解码器模块15对选择字线WLsel施加读出电压JR。这样一来，选择字线WLsel的近端的电压下降到读出电压JR，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压JR。
另外，时刻t7下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压JR期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图28，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图28，断开单元)。
另外，时刻t7下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc3及Vblq3。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD3。控制信号LPC及BLQ的电压分别成为Vlpc3及Vblq3时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD3。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t8下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD3o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD3o高的VDD3f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t9下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压JR以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压JR的读出处理结束。
接下来，时刻t10下，行解码器模块15对选择字线WLsel施加读出电压ER。这样一来，选择字线WLsel的近端的电压下降到读出电压ER，进而选择字线WLsel的远端的电压迟于选择字线WLsel的近端下降到读出电压ER。
另外，时刻t10下，序列发生器13将控制信号BLX的电压维持在Vblx，将控制信号BLC的电压维持在Vblc。这样一来，选择字线WLsel被施加读出电压ER期间，位线BL的电压根据选择存储单元的状态变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图28，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持在基于Vblc-Vth的电压(图28，断开单元)。
另外，时刻t10下，序列发生器13将控制信号LPC及BLQ的电压分别设定成Vlpc2及Vblq2。序列发生器13另外对电源电压VDD的节点供给由列系驱动器14b产生的电压VDD2。控制信号LPC及BLQ的电压分别成为Vlpc2及Vblq2时，晶体管33及Tblq成为导通状态，感测节点SEN被充电到电压VDD2。感测节点SEN充电结束时，序列发生器13使控制信号LPC及BLQ的电压下降到VSS。
接下来，时刻t11下，序列发生器13使控制信号XXL的电压从VSS上升到Vxxl。控制信号XXL的电压上升到Vxxl时，晶体管Txxl成为导通状态，感测节点SEN的电压根据位线BL的电压变化。具体来说，在位线BL的电压为导通单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到VDD2o。在位线BL的电压为断开单元的状态的情况下，连接于该位线BL的感测节点SEN的电压下降到比VDD2o高的VDD2f。
位线BL的电压反映到感测节点SEN后，序列发生器13使控制信号XXL的电压从Vxxl下降到VSS。控制信号XXL的电压下降到VSS时，晶体管Txxl成为断开状态，感测节点SEN的电压固定。
其后，时刻t12下，序列发生器13断言控制信号STB，判定选择存储单元中存储的数据。具体来说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读出电压ER以上，将判定结果保存在内部的闩锁电路。由此，使用读出电压ER的读出处理结束。
接下来，时刻t13下，序列发生器13基于各感测放大器组件SAU内的闩锁电路中保存的数据来确定最上位页数据。其后，序列发生器13将选择字线WLsel、控制信号BLX、BLC、LPC、BLQ及XXL各自的电压恢复到读出动作前的状态，结束读出动作。
第5实施方式的半导体存储装置1能够以上述方式执行下位页数据及最上位页数据的读出动作。第5实施方式的半导体存储装置1能够分别在中位及上位页的读出动作中，与下位页数据及最上位页数据的读出动作同样地，按照图13所示的分组，改变感测节点SEN的初始电压VSENP，执行读出动作。
5.2第5实施方式的效果
根据第5实施方式的半导体存储装置1，能够提升半导体存储装置1的读出动作中的可靠性。第5实施方式的半导体存储装置1的效果的详细情况与第1实施方式相同。
6.其它变化例等
所述第1～第5实施方式中所记述的各种构成可加以适当组合应用。即，可以将第1实施方式的构成与第2～第5实施方式的一或多个构成组合应用。例如，可以对第1实施方式或第5实施方式所具备的改变感测节点SEN的初始电压VSENP的构成，组合第2实施方式所具备的改变感测节点SEN的放电时间tSEN的构成、第3实施方式所具备的改变感测晶体管Tsen的源极的电压LOP的构成及第4实施方式所具备的改变感测晶体管Tsen的井电压SENW的构成中的一或多个组合而加以应用。
作为所述实施方式中半导体存储装置，以NAND型闪速存储器为例进行了说明，不过并不限定于NAND型闪速存储器，可以应用于全体其它半导体存储器，还可以应用于半导体存储器以外的各种存储装置。另外，所述实施方式中说明的整体构成、电路构成、构造及电压等为一例，并不限定于所记述的构成、构造及电压，可以适当改变加以应用。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意在限定发明的范围。这些实施方式能以其它各种形态实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及它们的变化包含在发明的范围及主旨内，同样包含在权利要求书所记载的发明及与其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：存储单元；
字线，与所述存储单元的栅极电连接；
位线，与所述存储单元的一端电连接；
第1晶体管，具有与所述位线电连接的第1栅极；
第2晶体管，连接于所述第1晶体管的第1端；及
驱动器，对所述第1晶体管的所述第1栅极施加电压；
读出动作中，所述驱动器根据对所述字线施加的读出电压，改变对所述第1晶体管的所述第1栅极施加的电压。
2.根据权利要求1所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，
所述驱动器根据所述存储单元所具备的所述状态，改变对所述第1晶体管的所述第1栅极施加的电压。
3.根据权利要求1所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，所述多个状态被分为第1组及第2组，
所述驱动器根据所述存储单元是所述第1组及第2组中的哪一组来改变对所述第1晶体管的所述第1栅极施加的电压。
4.根据权利要求1所述的半导体存储装置，其中所述存储单元具有第1状态或第2状态中的任一状态，第1状态是写入动作及抹除动作的执行次数为第1次数以下的状态，第2状态是写入动作及抹除动作的执行次数大于所述第1次数的状态，
在所述存储单元处于所述第1状态的情况下，所述驱动器对所述第1晶体管的所述第1栅极施加第1电压，
在所述存储单元处于所述第2状态的情况下，所述驱动器对所述第1晶体管的所述第1栅极施加与所述第1电压不同的第2电压。
5.根据权利要求4所述的半导体存储装置，其中所述第2电压是比所述第1电压高的电压或比所述第1电压低的电压的任一种电压。
6.一种半导体存储装置，具备：存储单元；
字线，与所述存储单元的栅极电连接；
位线，与所述存储单元的一端电连接；
第1晶体管，具有与所述位线电连接的第1端；
第2晶体管，具有与所述第1晶体管的第2端电连接的栅极；及
第3晶体管，具有连接于所述第2晶体管的第1端；及
控制电路，对所述第1晶体管的第1栅极供给控制信号；
读出动作中，所述控制电路根据对所述字线施加的读出电压，改变对所述第1晶体管的所述第1栅极供给的所述控制信号的断言状态的期间。
7.根据权利要求6所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，
所述控制电路根据所述存储单元所具备的所述状态，改变对所述第1晶体管供给的所述控制信号的断言状态的期间。
8.根据权利要求6所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，所述多个状态被分为第1组及第2组，
所述驱动器根据所述存储单元是所述第1组及第2组中的哪一组来改变对所述第1晶体管的所述第1栅极供给的所述控制信号的断言状态的期间。
9.根据权利要求6所述的半导体存储装置，其中所述存储单元具有第1状态或第2状态中的任一状态，第1状态是写入动作及抹除动作的执行次数为第1次数以下的状态，第2状态是写入动作及抹除动作的执行次数大于所述第1次数的状态，
在所述存储单元处于所述第1状态的情况下，所述驱动器将对所述第1晶体管的所述第1栅极供给的所述控制信号的断言状态设定为第1期间，
在所述存储单元处于所述第2状态的情况下，所述驱动器将对所述第1晶体管的所述第1栅极供给的所述控制信号的断言状态设定为与所述第1期间不同的第2期间。
10.根据权利要求9所述的半导体存储装置，其中所述第2期间是比所述第1期间长的期间或比所述第1期间短的期间的任一期间。
11.一种半导体存储装置，具备：存储单元；
字线，与所述存储单元的栅极电连接；
位线，与所述存储单元的一端电连接；
第1晶体管，具有与所述位线电连接的栅极；
第2晶体管，连接于所述第1晶体管的第1端；及
驱动器，对所述第1晶体管的第2端施加电压；
读出动作中，所述驱动器根据对所述字线施加的读出电压，改变对所述第1晶体管的所述第2端施加的电压。
12.根据权利要求11所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，
所述驱动器根据所述存储单元所具备的所述状态，改变对所述第1晶体管的所述第2端施加的电压。
13.根据权利要求11所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，所述多个状态被分为第1组及第2组，
所述驱动器根据所述存储单元是所述第1组及第2组中的哪一组来改变对所述第1晶体管的所述第2端施加的电压。
14.根据权利要求11所述的半导体存储装置，其中所述存储单元具有第1状态或第2状态中的任一状态，第1状态是写入动作及抹除动作的执行次数为第1次数以下的状态，第2状态是写入动作及抹除动作的执行次数大于所述第1次数的状态，
在所述存储单元处于所述第1状态的情况下，所述驱动器对所述第1晶体管的所述第2端施加第1电压，
在所述存储单元处于所述第2状态的情况下，所述驱动器对所述第1晶体管的所述第2端施加与所述第1电压不同的第2电压。
15.根据权利要求14所述的半导体存储装置，其中所述第2电压是比所述第1电压高的电压或比所述第1电压低的电压的任一种电压。
16.一种半导体存储装置，具备：存储单元；
字线，与所述存储单元的栅极电连接；
位线，与所述存储单元的一端电连接；
第1晶体管，具有与所述位线电连接的栅极；
第2晶体管，连接于所述第1晶体管的第1端；及
驱动器，对形成所述第1晶体管的信道的区域施加电压；
读出动作中，所述驱动器根据对所述字线施加的读出电压，改变对形成所述第1晶体管的信道的所述区域施加的电压。
17.根据权利要求16所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，
所述驱动器根据所述状态来改变对形成所述第1晶体管的信道的所述区域施加的电压。
18.根据权利要求16所述的半导体存储装置，其中所述存储单元具备具有不同阈值电压的多个状态中的一个，所述多个状态被分为第1组及第2组，
所述驱动器根据所述存储单元是所述第1组及第2组中的哪一组来改变对形成所述第1晶体管的信道的所述区域施加的电压。
19.根据权利要求16所述的半导体存储装置，其中所述存储单元具有第1状态或第2状态中的任一状态，第1状态是写入动作及抹除动作的执行次数为第1次数以下的状态，第2状态是写入动作及抹除动作的执行次数大于所述第1次数的状态，
在所述存储单元处于所述第1状态的情况下，所述驱动器对形成所述第1晶体管的信道的所述区域施加第1电压，
在所述存储单元处于所述第2状态的情况下，所述驱动器对形成所述第1晶体管的信道的所述区域施加与所述第1电压不同的第2电压。
20.根据权利要求19所述的半导体存储装置，其中所述第2电压是比所述第1电压高的电压或比所述第1电压低的电压的任一种电压。
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