TWI764036B - 半導體記憶裝置 - Google Patents

半導體記憶裝置

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TWI764036B
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Abstract

實施形態提供一種能夠縮短對記憶胞之存取時間之半導體記憶裝置。 一實施形態之半導體記憶裝置之第1、第2、第4電晶體包含共通連接於第1節點之第1端。第1及第2電晶體分別包含被供給相互相等之第1及第2電壓之第2端。第4電晶體包含被輸入與具有互不相同之極性之第3電晶體之閘極相同之信號之閘極，且可將第1及第2節點之間連接。第5電晶體包含連接於感測節點之第1端、及連接於具有與第2節點相互反轉之邏輯位準之第3節點之閘極。鎖存電路根據是否被設定而將第1電晶體切換為接通狀態或斷開狀態。控制部於使第2、及第4電晶體分別為斷開狀態及接通狀態之動作時，根據感測節點之邏輯位準而判定鎖存電路是否被設定。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有作為半導體記憶裝置之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種能夠縮短對記憶胞之存取時間之半導體記憶裝置。
實施形態之半導體記憶裝置具備區塊解碼器與控制部，上述區塊解碼器包含讀出選擇區塊是否不可用之資訊之感測節點。上述區塊解碼器包含第1電晶體、第2電晶體、第3電晶體、第4電晶體、第5電晶體、及保持上述不可用資訊之鎖存電路。上述第1電晶體包含電性連接於第1節點之第1端、及被供給第1電壓之第2端。上述第2電晶體包含電性連接於上述第1節點之第1端、及被供給與上述第1電壓相等之第2電壓之第2端。上述第3電晶體包含被供給較上述第1電壓及上述第2電壓大之第3電壓之第1端、及電性連接於第2節點之第2端。上述第4電晶體包含電性連接於上述第1節點之第1端、及被輸入與上述第3電晶體之閘極相同之信號之閘極，可將上述第1節點與上述第2節點之間電性連接，且具有與上述第3電晶體互不相同之極性。上述第5電晶體包含電性連接於上述感測節點之第1端、及電性連接於具有與上述第2節點相互反轉之邏輯位準之第3節點之閘極。上述鎖存電路根據是否設定了上述區塊不可用資訊，而將上述第1電晶體切換為接通狀態或斷開狀態。上述控制部於使上述第2電晶體及上述第3電晶體為斷開狀態且使上述第4電晶體為接通狀態之動作時，根據基於上述感測節點之電壓之邏輯位準，判定上述鎖存電路是否被設定。
[相關申請] 本申請享有以日本專利申請2017-194985號(申請日：2017年10月5日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同之功能及構成之構成要素標註共通之參照符號。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置例如包含NAND型快閃記憶體。
1.1關於構成 首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1關於記憶體系統之整體構成 利用圖1對第1實施形態之記憶體系統之構成例進行說明。圖1係表示第1實施形態之記憶體系統之構成之一例之方塊圖。記憶體系統1例如與外部之未圖示之主機機器進行通信。記憶體系統1保持來自主機機器(未圖示)之資料，且將資料讀出至主機機器。
如圖1所示，記憶體系統1具備控制器10及半導體記憶裝置(NAND快閃記憶體)20。控制器10自主機機器接收命令，並根據接收到之命令對半導體記憶裝置20進行控制。具體而言，控制器10將由主機機器指示寫入之資料寫入至半導體記憶裝置20，且將由主機機器指示讀出之資料自半導體記憶裝置20讀出並發送至主機機器。控制器10藉由NAND匯流排連接於半導體記憶裝置20。半導體記憶裝置20具備複數個記憶胞，將資料非揮發地記憶。
NAND匯流排針對按照NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞之各者，經由個別之配線進行收發。信號/CE係用以使半導體記憶裝置20賦能之信號。信號CLE係向半導體記憶裝置20通知於信號CLE為“H(High(高))”位準之期間流經半導體記憶裝置20之信號I/O＜7：0＞為指令。信號ALE係向半導體記憶裝置20通知於信號ALE為“H”位準之期間流經半導體記憶裝置20之信號I/O＜7：0＞為位址。信號/WE指示將於信號/WE為“L(Low(低))”位準之期間流經半導體記憶裝置20之信號I/O＜7：0＞取入至半導體記憶裝置20。信號/RE指示向半導體記憶裝置20輸出信號I/O＜7：0＞。信號/WP對半導體記憶裝置20指示資料寫入及刪除之禁止。信號/RB表示半導體記憶裝置20是就緒狀態(受理來自外部之命令之狀態)還是忙碌狀態(不受理來自外部之命令之狀態)。信號I/O＜7：0＞例如係8位元之信號。信號I/O＜7：0＞係於半導體記憶裝置20與控制器10之間收發之資料之實體，包含指令CMD、位址ADD、及資料DAT。資料DAT包含寫入資料及讀出資料。
1.1.2關於控制器之構成 接下來，利用圖1，對第1實施形態之記憶體系統之控制器進行說明。控制器10具備處理器(CPU：Central Processing Unit，中央處理單元)11、內建記憶體(RAM：Random Access Memory，隨機存取記憶體)12、ECC(Error Check and Correction，錯誤檢查與糾正)電路13、NAND介面電路14、緩衝記憶體15、及主機介面電路16。
處理器11對控制器10整體之動作進行控制。處理器11例如響應自主機機器接收到之資料之讀出命令，對半導體記憶裝置20發佈基於NAND介面之讀出命令。該動作於寫入及刪除之情形時亦同樣。又，處理器11具有對來自半導體記憶裝置20之讀出資料執行各種運算之功能。
內建記憶體12例如係DRAM(Dynamic RAM，動態隨機存取記憶體)等半導體記憶體，用作處理器11之作業區域。內建記憶體12保持用以管理半導體記憶裝置20之韌體、及各種管理表格等。
ECC電路13進行錯誤檢測及錯誤校正處理。更具體而言，當寫入資料時，根據自主機機器接收到之資料，以某數量之資料之組為單位產生ECC碼。又，當讀出資料時，根據ECC碼執行ECC解碼，檢測有無錯誤。然後，當檢測出錯誤時，特定出其位元位置，校正錯誤。
NAND介面電路14經由NAND匯流排與半導體記憶裝置20連接，負責與半導體記憶裝置20之通信。NAND介面電路14根據處理器11之指示，將指令CMD、位址ADD、及寫入資料發送至半導體記憶裝置20。又，NAND介面電路14自半導體記憶裝置20接收讀出資料。
緩衝記憶體15暫時保持控制器10自半導體記憶裝置20及主機機器接收到之資料等。緩衝記憶體15例如亦用作暫時保持來自半導體記憶裝置20之讀出資料、及對於讀出資料之運算結果等之記憶區域。
主機介面電路16與主機機器連接，負責與主機機器之通信。主機介面電路16例如將自主機機器接收到之命令及資料分別傳輸至處理器11及緩衝記憶體15。
1.1.3關於半導體記憶裝置之構成 接下來，利用圖2對第1實施形態之半導體記憶裝置之構成例進行說明。圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。
半導體記憶裝置20具備記憶胞陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、驅動器組27、列解碼器28、及感測放大器模組29。
記憶胞陣列21具備複數個區塊BLK(BLK0、BLK1、…)。區塊BLK包含與字元線及位元線建立關聯之複數個非揮發性記憶胞電晶體(未圖示)。區塊BLK例如成為資料之刪除單位，同一個區塊BLK內之資料被一次性刪除。各區塊BLK具備複數個串單元SU(SU0、SU1、SU2、…)。各串單元SU係NAND串NS之集合。NAND串NS包含複數個記憶胞電晶體。以下，記憶胞電晶體亦簡稱為「胞」。再者，記憶胞陣列21內之區塊數、1個區塊BLK內之串單元數、及1個串單元SU內之NAND串數可設定為任意數。
輸入輸出電路22與控制器10收發信號I/O＜7：0＞。輸入輸出電路22將信號I/O＜7：0＞內之指令CMD及位址ADD傳輸至暫存器24。輸入輸出電路22與感測放大器模組29收發寫入資料及讀出資料。
邏輯控制電路23自控制器10接收信號/CE、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路23將信號/RB傳輸至控制器10並向外部通知半導體記憶裝置20之狀態。
暫存器24保持指令CMD及位址ADD。暫存器24將位址ADD傳輸至列解碼器28及感測放大器模組29，並且將指令CMD傳輸至定序器25。
定序器25接收指令CMD，並根據基於接收到之指令CMD之序列而控制半導體記憶裝置20之整體。
電壓產生電路26根據來自定序器25之指示，產生資料之寫入、讀出、及刪除等動作所需之電壓。電壓產生電路26將所產生之電壓供給至驅動器組27。
驅動器組27包含複數個驅動器，根據來自暫存器24之位址，將來自電壓產生電路26之多種電壓供給至列解碼器28及感測放大器模組29。驅動器組27例如根據位址中之列位址，對列解碼器28供給多種電壓。
列解碼器28自暫存器24接收位址ADD中之列位址，並根據例如該列位址內之區塊位址選擇區塊BLK等。然後，對所選擇之區塊BLK經由列解碼器28傳輸來自驅動器組27之電壓。
感測放大器模組29於讀出資料時，感測自記憶胞電晶體讀出至位元線之讀出資料，並將所感測之讀出資料傳輸至輸入輸出電路22。感測放大器模組29於寫入資料時，將經由位元線寫入之寫入資料傳輸至記憶胞電晶體。又，感測放大器模組29自暫存器24接收位址ADD中之行位址，並輸出基於該行位址之行之資料。
1.1.4關於記憶胞陣列之構成 接下來，利用圖3對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明。圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖之一例。
如圖3所示，各NAND串NS具備例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、及選擇電晶體ST2。再者，記憶胞電晶體MT之個數並不限於8個，亦可為16個、32個、64個、96個、128個等，其數量不受限定。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2之間。再者，於以下之說明中，所謂『連接』，亦包括於中間介置其他能夠導電之要素之情形。
於某個區塊BLK內，串單元SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。又，區塊BLK內之所有串單元SU之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一個區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。即，相同位址之字元線WL共通連接於同一個區塊BLK內之所有串單元SU，選擇閘極線SGS共通連接於同一個區塊BLK內之所有串單元SU。另一方面，選擇閘極線SGD僅連接於同一個區塊BLK內之1個串單元SU。
又，於記憶胞陣列21內配置成矩陣狀之NAND串NS中，位於同一列之NAND串NS之選擇電晶體ST1之另一端連接於m條位元線BL(BL0～BL(m－1)(m為自然數))中之任一條。又，位元線BL跨及複數個區塊BLK而共通連接於同一行之NAND串NS。
又，選擇電晶體ST2之另一端連接於源極線CELSRC。源極線CELSRC跨及複數個區塊BLK而共通連接於複數個NAND串NS。
如上所述，資料之刪除例如對位於同一個區塊BLK內之記憶胞電晶體MT一次性進行。與此相對，資料之讀出及寫入可對任一個區塊BLK之任一個串單元SU中之共通連接於任一字元線WL之複數個記憶胞電晶體MT一次性進行。此種於1個串單元SU中共用字元線WL之記憶胞電晶體MT之組例如被稱為胞單元CU。即，胞單元CU係可一次性執行寫入或讀出動作之記憶胞電晶體MT之組。
再者，1個記憶胞電晶體MT例如能夠保持複數位元資料。而且，將於同一個胞單元CU內各記憶胞電晶體MT於同位之位元中保持之1位元之集合稱為「頁」。即，所謂「頁」，亦可定義為同一個胞單元CU內之記憶胞電晶體MT之組中形成之記憶空間之一部分。
接下來，利用圖4對記憶胞陣列21之剖面構造進行說明。圖4表示第1實施形態之半導體記憶裝置之記憶胞陣列之一部分之剖面構造之一例。尤其，圖4表示1個區塊BLK內之2個串單元SU0及SU1相關之部分。具體而言，圖4表示2個串單元SU0及SU1各自之2個NAND串NS及其周邊之部分。而且，圖4所示之NAND串NS之構成沿X方向及Y方向排列有複數個，例如沿X方向及Y方向排列之複數個NAND串NS之集合相當於1個串單元SU。
半導體記憶裝置20設置於半導體基板30上。於以下之說明中，將與半導體基板30之表面平行之面設為XY平面，將與XY平面垂直之方向設為Z方向。又，X方向與Y方向相互正交。
於半導體基板30之上部設置有p型井區域30p。於p型井區域30p上設置有複數個NAND串NS。即，於p型井區域30p上，例如依次積層有作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WL7發揮功能之8層配線層32(WL0～WL7)、及作為選擇閘極線SGD發揮功能之配線層33。配線層31及33亦可積層有複數層。於經積層之配線層31～33間設置有未圖示之絕緣膜。
配線層31例如共通連接於1個區塊BLK內之複數個NAND串NS之各選擇電晶體ST2之閘極。配線層32於各層中之每一層，共通連接於1個區塊BLK內之複數個NAND串NS之各記憶胞電晶體MT之控制閘極。配線層33共通連接於1個串單元SU內之複數個NAND串NS之各選擇電晶體ST1之閘極。
記憶孔MH以通過配線層33、32、31到達p型井區域30p之方式設置。於記憶孔MH之側面上，依次設置有阻擋絕緣膜34、電荷儲存層(絕緣膜)35、及隧道氧化膜36。於記憶孔MH內埋設有半導體柱(導電膜)37。半導體柱37例如為非摻雜多晶矽，作為NAND串NS之電流路徑發揮功能。於半導體柱37之上端上，設置有作為位元線BL發揮功能之配線層38。
如上所述，於p型井區域30p之上方，依次積層有選擇電晶體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1，且1個記憶孔MH對應於1個NAND串NS。
於p型井區域30p之上部設置有n+ 型雜質擴散區域39及p+ 型雜質擴散區域40。於n+ 型雜質擴散區域39之上表面上設置有接觸插塞41。於接觸插塞41之上表面上設置有作為源極線CELSRC發揮功能之配線層42。於p+ 型雜質擴散區域40之上表面上設置有接觸插塞43。於接觸插塞43之上表面上設置有作為井線CPWELL發揮功能之配線層44。
再者，關於記憶胞陣列21之構成，亦可為其他構成。關於記憶胞陣列21之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請12/679,991號、題為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請12/532,030號中。該等專利申請之全部內容藉由參照而引用於本案說明書中。
1.1.4關於感測放大器模組之構成 接下來，利用圖5對第1實施形態之半導體記憶裝置之感測放大器模組之構成進行說明。
如圖5所示，感測放大器模組29具備針對每一位元線BL而設置之m個感測單元SAU(SAU0～SAU(m－1))。
各感測單元SAU例如具備感測放大器SA、運算部OP、以及鎖存電路ADL、BDL、CDL、及XDL。
感測放大器SA感測已讀出至對應之位元線BL之資料，且根據寫入資料對位元線BL施加電壓。即，感測放大器SA係直接控制位元線BL之電路。而且，對於感測放大器SA，於讀出時，例如藉由定序器25賦予選通信號STB。感測放大器SA於其內部包含資料之感測節點(未圖示)及鎖存電路(未圖示)。資料之感測節點之電位根據連接於字元線WL之讀出對象之記憶胞電晶體MT成為接通狀態還是斷開狀態而變動。而且，根據信號STB被啟用之時序之資料之感測節點之電位，確定記憶胞電晶體MT已接通還是已斷開，並將該結果作為“0”或“1”資料保持於內部之鎖存電路。而且，內部之鎖存電路中保持之資料進而被傳輸至鎖存電路ADL、BDL、CDL、及XDL之任一者。
鎖存電路ADL、BDL、及CDL暫時保持讀出資料及寫入資料。運算部OP對感測放大器SA、以及鎖存電路ADL、BDL、CDL、及XDL中保持之資料進行反(NOT)運算、或(OR)運算、及(AND)運算、互斥或(XOR)運算、反互斥或(XNOR)運算等各種邏輯運算。例如運算部OP藉由對自感測放大器內部之鎖存電路傳輸來之資料進行運算而產生頁資料。
該等感測放大器SA、鎖存電路ADL、BDL、及CDL、以及運算部OP係以彼此能夠收發資料之方式藉由匯流排而連接。而且，該匯流排進而連接於鎖存電路XDL。
感測放大器模組29中之資料之輸入輸出經由鎖存電路XDL進行。即，自控制器10接收到之資料經由鎖存電路XDL傳輸至鎖存電路ADL、BDL、及CDL、或感測放大器SA。又，鎖存電路ADL、BDL、及CDL、或感測放大器SA之資料經由鎖存電路XDL發送至控制器10。而且，鎖存電路XDL作為半導體記憶裝置20之快取記憶體發揮功能。因此，即便鎖存電路ADL、BDL、及CDL處於使用中，只要鎖存電路XDL空閒，則半導體記憶裝置20亦能夠成為就緒狀態。
1.1.5關於列解碼器之構成 接下來，利用圖6對第1實施形態之半導體記憶裝置之列解碼器之構成進行說明。
如圖6所示，列解碼器28包含複數個傳輸開關群51(51A、51B、…)、及複數個區塊解碼器52(52A、52B、…)。
1個傳輸開關群51及1個區塊解碼器52例如被分配給1個區塊BLK。於圖6之例中，傳輸開關群51A及區塊解碼器52A被分配給區塊BLK0，傳輸開關群51B及區塊解碼器52B被分配給區塊BLK1。於以下之說明中，將成為寫入、讀出、及刪除之對象之區塊BLK稱為「選擇區塊BLK」，將選擇區塊BLK以外之區塊BLK稱為「非選擇區塊BLK」。
又，於以下之說明中，於對傳輸開關群51A及區塊解碼器52A對應之節點與傳輸開關群51B及區塊解碼器52B對應之節點加以區分之情形時，於符號之末尾標註“_A”及“_B”等而加以區分。例如，連接傳輸開關群51A與區塊解碼器52A之間之節點BLKSEL稱為節點BLKSEL_A，連接傳輸開關群51B與區塊解碼器52B之間之節點BLKSEL稱為節點BLKSEL_B。再者，於不特別區分傳輸開關群51A及區塊解碼器52A對應之節點與傳輸開關群51B及區塊解碼器52B對應之節點之情形時，不於符號之末尾標註“_A”及“_B”等。
傳輸開關群51例如包含13個傳輸電晶體TTr(TTr0～TT12)。
傳輸電晶體TTr0～TTr7分別將自驅動器組27供給至配線CG(CG0～CG7)之電壓傳輸至選擇區塊BLK之字元線WL0～WL7。傳輸電晶體TTr0～TTr7分別包含連接於對應之區塊BLK之字元線WL0～WL7之第1端、連接於配線CG0～CG7之第2端、及共通連接於節點BLKSEL之閘極。
傳輸電晶體TTr8～TTr11分別將自驅動器組27供給至配線SGDL(SGDL0～SGDL3)之電壓傳輸至選擇區塊BLK之選擇閘極線SGD0～SGD3。傳輸電晶體TTr8～TTr11分別包含連接於對應之區塊BLK之選擇閘極線SGD0～SGD3之第1端、連接於配線SGDL0～SGDL3之第2端、及共通連接於節點BLKSEL之閘極。
傳輸電晶體TTr12將自驅動器組27供給至配線SGSL之電壓傳輸至選擇區塊BLK之選擇閘極線SGS。傳輸電晶體TTr12包含連接於對應之區塊BLK之選擇閘極線SGS之第1端、連接於配線SGSL之第2端、及連接於節點BLKSEL之閘極。
區塊解碼器52於資料之寫入、讀出及刪除時，對自暫存器24接收到之區塊位址信號進行解碼。區塊解碼器52於解碼之結果係判定為該區塊解碼器52對應之區塊BLK為選擇區塊BLK之情形時，將“H”位準之信號輸出至節點BLKSEL。又，區塊解碼器52於判定為對應之區塊BLK並非選擇區塊BLK之情形時，將“L”位準之信號輸出至節點BLKSEL。輸出至節點BLKSEL之信號將傳輸電晶體TTr0～TTr12以“H”位準設為接通狀態，且以“L”位準設為斷開狀態。
又，區塊解碼器52包含壞區塊鎖存器(BB鎖存器)53。更具體而言，區塊解碼器52A包含壞區塊鎖存器53A，區塊解碼器52B包含壞區塊鎖存器53B。壞區塊鎖存器53包含能夠保持表示對應之區塊BLK中是否發生洩漏等異常之資訊之鎖存電路。區塊解碼器52例如於選擇區塊BLK中發生異常(為壞區塊)之情形時，可根據壞區塊鎖存器53中保持之資訊，使輸出至節點BLKSEL之信號為“L”位準。
因此，例如，於與選擇區塊BLK對應之傳輸開關群51中，當該選擇區塊BLK為正常(並非壞區塊)時，傳輸電晶體TTr0～TTr12可成為接通狀態。藉此，字元線WL0～WL7分別連接於配線CG0～CG7，選擇閘極線SGD0～SGD3分別連接於配線SGDL0～SGDL3，選擇閘極線SGS連接於配線SGSL。
另一方面，於與選擇區塊BLK對應之傳輸開關群51中，當該選擇區塊BLK為壞區塊時，傳輸電晶體TTr0～TTr12可成為斷開狀態。藉此，字元線WL自配線CG被電性切斷，選擇閘極線SGD及SGS分別自配線SGDL及SGSL被電性切斷。
又，於與非選擇區塊BLK對應之傳輸開關群51中，不論該非選擇區塊BLK是否為壞區塊，傳輸電晶體TTr0～TTr12均可成為斷開狀態。藉此，字元線WL自配線CG被電性切斷，選擇閘極線SGD及SGS分別自配線SGDL及SGSL被電性切斷。
驅動器組27根據自暫存器24接收到之位址ADD，對配線CG、SGDL及SGSL供給電壓。配線CG、SGDL及SGSL對傳輸開關群51A、51B、…之各者傳輸自驅動器組27供給之各種電壓。即，自驅動器組27供給之電壓經由與選擇區塊BLK對應之傳輸開關群51內之傳輸電晶體TTr0～TTr12而傳輸至選擇區塊BLK內之字元線WL、選擇閘極線SGD及SGS。
1.1.6關於區塊解碼器之構成 接下來，利用圖7對第1實施形態之半導體記憶裝置之區塊解碼器之構成進行說明。於圖7中，作為區塊解碼器52之一例，表示與區塊BLK0對應之區塊解碼器52A之構成。
如圖7所示，區塊解碼器52A包含18個電晶體Tr(Tr1～Tr18)、3個反相器INV(INV1～INV3)、及位準移位器LS。於圖7之例中，電晶體Tr1、Tr2、Tr4、及Tr5具有p型之極性，電晶體Tr2、及Tr6～Tr18具有n型之極性。
電晶體Tr1包含被供給電壓VDD之第1端、連接於節點N2_A之第2端、及連接於節點RDEC之閘極。電壓VDD例如係電源電壓，且係能夠使區塊解碼器52內之各電晶體Tr為接通狀態之電壓。節點RDEC係輸入區塊位址解碼之賦能信號之節點。節點RDEC例如當禁用(disable)區塊解碼器52A時設定為“L”位準，當使區塊解碼器52A賦能(enable)時設定為“H”位準。
電晶體Tr2包含被供給電壓VDD之第1端、連接於節點N2_A之第2端、及連接於節點RDECSEL_A之閘極。
反相器INV1包含連接於節點N2_A之輸入端、及連接於節點RDECSEL_A之輸出端。即，節點N2_A及RDECSEL_A具有相互反轉之邏輯位準之信號。節點RDECSEL_A例如當區塊BLK0為選擇區塊BLK時可成為“H”位準，當區塊BLK0為非選擇區塊BLK時可成為“L”位準。
位準移位器LS包含連接於節點RDECSEL_A之輸入端、及連接於節點BLKSEL_A之輸出端，自節點VBST被供給電壓。位準移位器LS當節點RDECSEL_A為“H”位準時，將基於節點VBST之電壓升壓後之電壓輸出至節點BLKSEL_A。
對於節點VBST，例如可分別經由電晶體Tr3～Tr5供給電壓VDD、VREADH、及VPGMH等。
更具體而言，電晶體Tr3包含被供給電壓VDD之第1端、電性連接於節點VBST之第2端、及電性連接於節點SW1之閘極。對節點SW1例如供給電壓VSS或VDDH。電晶體Tr3於對節點SW1供給電壓VDDH之情形時，將電壓VDD傳輸至節點VBST。又，電晶體Tr3於對節點SW1供給電壓VSS之情形時，成為斷開狀態，停止對節點VBST供給電壓VDD。
電壓VSS例如係較電壓VDD小之接地電壓，且係能夠使區塊解碼器52內之各電晶體Tr為斷開狀態之電壓。電壓VDD係能夠使傳輸電晶體TTr0～TTr7成為接通狀態至能夠對字元線WL傳輸電壓VSS之程度之電壓。又，電壓VDD係能夠使傳輸電晶體TTr0～TTr7成為接通狀態至能夠將字元線WL之電壓放電至配線CG之程度之電壓。
電晶體Tr4包含被供給電壓VREADH之第1端、電性連接於節點VBST之第2端、及電性連接於節點SW2之閘極。對節點SW2例如供給電壓VSS或VREADH。電晶體Tr4於對節點SW2供給電壓VSS之情形時，將電壓VREADH傳輸至節點VBST。又，電晶體Tr4於對節點SW2供給電壓VREADH之情形時，成為斷開狀態，停止對節點VBST供給電壓VREADH。
電壓VREADH係能夠使傳輸電晶體TTr0～TTr7成為接通狀態至能夠對字元線WL傳輸電壓VREAD之程度之電壓。電壓VREAD係對連接於在讀出動作中並非讀出對象之記憶胞電晶體MT之字元線WL施加之電壓，且係無關於保持資料而將記憶胞電晶體MT設為接通狀態之電壓。
電晶體Tr5包含被供給電壓VPGMH之第1端、電性連接於節點VBST之第2端、及電性連接於節點SW3之閘極。對節點SW3例如供給電壓VSS或VPGMH。電晶體Tr5於對節點SW3供給電壓VSS之情形時，將電壓VPGMH傳輸至節點VBST。又，電晶體Tr5於對節點SW3供給電壓VPGMH之情形時，成為斷開狀態，停止對節點VBST供給電壓VPGMH。
電壓VPGMH係能夠使傳輸電晶體TTr0～TTr7成為接通狀態至能夠對字元線WL傳輸電壓VPGM之程度之電壓。電壓VPGM係用以對記憶胞電晶體MT之電荷儲存層35注入電子之電壓。
如上所述，藉由切換電晶體Tr3～Tr5之接通斷開狀態，而對位準移位器LS經由節點VBST供給複數種“H”位準之電壓。即，位準移位器LS係於電晶體Tr3～Tr5中僅電晶體Tr3為接通狀態之情形時可輸出電壓VDD，於僅電晶體Tr4為接通狀態之情形時可輸出電壓VREADH，於僅電晶體Tr5為接通狀態之情形時可輸出電壓VPGMH。
電晶體Tr6～Tr10串聯連接於節點N2_A與電晶體Tr11之第1端之間。更具體而言，電晶體Tr6之第1端連接於節點N2_A，電晶體Tr10之第2端連接於電晶體Tr11之第1端。電晶體Tr6～Tr10於閘極分別接收信號AROWA～AROWE。信號AROWA～AROWE係基於區塊位址信號產生之信號，當區塊BLK0為選擇區塊BLK時，分別使電晶體Tr6～Tr10為接通狀態。
電晶體Tr11包含連接於節點N1_A之第2端、及連接於節點RDEC之閘極。
電晶體Tr12包含連接於節點N1_A之第1端、被供給電壓VSS之第2端、及連接有節點ROMBAEN之閘極。節點ROMBAEN可無關於下述壞區塊相關之控制而將節點RDECSEL_A設為“H”位準。具體而言，例如，當對節點ROMBAEN設定“H”位準時，電晶體Tr12成為接通狀態，藉此，無關於電晶體Tr13之接通斷開而經由節點N1_A對節點N2_A傳輸“L”位準，節點RDECSEL_A可設定為“H”位準。
電晶體Tr13～Tr18、以及反相器INV2及INV3包含於壞區塊鎖存器53A。
電晶體Tr13包含連接於節點N1_A之第1端、被供給電壓VSS之第2端、及連接於節點GD_A之閘極。
反相器INV2及INV3交叉連接而構成鎖存電路。具體而言，反相器INV2包含連接於節點GD_A之輸入端、及連接於節點BD_A之輸出端。反相器INV3包含連接於節點BD_A之輸入端、及連接於節點GD_A之輸出端。節點GD_A及BD_A具有相互反轉之邏輯位準。更具體而言，當節點GD_A及BD_A分別為“H”位準及“L”位準時，表示區塊BLK0並非壞區塊，當為“L”位準及“H”位準時，表示區塊BLK0為壞區塊。
電晶體Tr14包含連接於節點GD_A之第1端、連接於節點N3_A之第2端、及連接於節點RFSET_A之閘極。節點RFSET_A被傳輸用以對壞區塊鎖存器53A設定區塊BLK0為壞區塊之內容之資訊之信號。具體而言，當節點RFSET_A為“H”位準時，對節點GD_A傳輸“L”位準，對壞區塊鎖存器53A設定區塊BLK0為壞區塊之內容之資訊。
電晶體Tr15包含連接於節點BD_A之第1端、連接於節點N3_A之第2端、及連接於節點RFRST_A之閘極。節點RFRST_A被傳輸用以自壞區塊鎖存器53A重設區塊BLK0為壞區塊之內容之資訊之信號。具體而言，當節點RFRST_A為“H”位準時，對節點BD_A傳輸“L”位準，自壞區塊鎖存器53A重設區塊BLK0並非壞區塊之內容之資訊。
電晶體Tr16包含連接於節點N3_A之第1端、被供給電壓VSS之第2端、及連接於節點RDECSEL_A之閘極。
電晶體Tr17包含連接於節點PBUSBS之第1端、連接於電晶體Tr18之第1端之第2端、及連接於節點RDECSEL_A之閘極。節點PBUSBS係傳輸用以感測包含壞區塊鎖存器53A之所有壞區塊鎖存器53中保持之資訊之信號之節點(壞區塊鎖存器53之感測節點)。節點PBUSBS例如於感測對象之壞區塊鎖存器53對應之區塊BLK為壞區塊之情形時，成為“H”位準之浮動狀態，於並非壞區塊之情形時成為“L”位準。
電晶體Tr18包含被供給電壓VSS之第2端、及連接於節點BBSENSE之閘極。節點BBSENSE係輸入包含壞區塊鎖存器53A之所有壞區塊鎖存器53之感測動作之賦能信號之節點。節點BBSENSE例如當禁用對於任意1個壞區塊鎖存器53之感測動作時，設定為“L”位準，當賦能時設定為“H”位準。
1.1.7關於壞區塊鎖存器之感測節點之構成 接下來，利用圖8對第1實施形態之半導體記憶裝置之壞區塊鎖存器之感測節點之構成進行說明。於圖8中，表示複數個壞區塊鎖存器53(53A、53B、…)與節點BBSENSE及PBUSBS之連接關係。
如圖8所示，節點BBSENSE共通連接於複數個壞區塊鎖存器53之電晶體Tr18之各閘極。
節點PBUSBS共通連接於複數個壞區塊鎖存器53之電晶體Tr17各自之第1端。又，節點PBUSBS連接於電晶體Tr19、Tr20、及Tr21。於圖8之例中，電晶體Tr19及Tr20具有p型之極性，電晶體Tr21具有n型之極性。
電晶體Tr19包含被供給電壓VDD之第1端、連接於節點PBUSBS之第2端、及連接於節點PBUSBSEN之閘極。節點PBUSBSEN於壞區塊鎖存器53之感測動作時，傳輸用以使節點PBUSBS初始化之信號。
電晶體Tr20及Tr21構成CMOS(Complementary metal oxide semiconductor，互補金氧半導體)電路。具體而言，電晶體Tr20包含被供給電壓VDD之第1端、連接於節點BBSOUT之第2端、及連接於節點PBUSBS之閘極。電晶體Tr21包含被供給電壓VSS之第1端、連接於節點BBSOUT之第2端、及連接於節點PBUSBS之閘極。電晶體Tr20及Tr21作為比較電路發揮功能，上述比較電路根據傳輸至節點PBUSBS之信號位準是否超過某閾值(例如，電壓VDD/2)，而對節點BBSOUT輸出電壓VDD(“H”位準)或電壓VSS(“L”位準)。
節點BBSOUT係於節點PBUSBS感測之壞區塊鎖存器53之感測結果之輸出端，能夠將該感測結果保持至未圖示之鎖存電路。具體而言，當節點BBSOUT成為“H”位準時，判定為感測對象之壞區塊鎖存器53對應之區塊BLK並非壞區塊，當節點BBSOUT成為“L”位準時，判定為感測對象之壞區塊鎖存器53對應之區塊BLK為壞區塊。
1.2關於壞區塊之感測動作 接下來，對第1實施形態之壞區塊之感測動作之概要進行說明。
於本例中，作為一例，利用圖9及圖10，對伴隨讀出動作執行之壞區塊之感測動作進行說明。於圖9中，表示用以說明選擇區塊BLK並非壞區塊時之感測動作之時序圖。於圖10中，表示用以說明選擇區塊BLK為壞區塊時之感測動作之時序圖。
再者，於以下之說明中，於記憶胞電晶體MT、及連接於該記憶胞電晶體MT之字元線WL或配線CG為資料之寫入對象之情形時，對各名稱標註「選擇」。又，於並非資料之寫入對象之情形時，對各名稱標註「非選擇」。
1.2.1關於選擇區塊並非壞區塊時之感測動作 首先，利用圖9對選擇區塊BLK並非壞區塊時之壞區塊之感測動作進行說明。即，於圖9之例中，節點GD_A及BD_A分別預先設定“H”位準及“L”位準。
如圖9所示，於到達時刻T1以前，半導體記憶裝置20自控制器10接收執行讀出動作之意旨之指令。
於時刻T1，邏輯控制電路23將信號/RB設為“L”位準，告知控制器10半導體記憶裝置20為忙碌狀態，開始執行讀出動作。
於時刻T1之時間點，節點RDEC、ROMBAEN設定為“L”位準。伴隨於此，節點RDECSEL及BLKSEL成為“L”位準。雖然配線CG成為電壓VSS，但由於傳輸開關群51內之傳輸電晶體TTr中對字元線WL傳輸配線CG之電壓之傳輸電晶體TTr0～TTr7成為斷開狀態，故字元線WL成為浮動狀態。又，節點PBUSBSEN及BBSENSE設定為“L”位準。伴隨於此，節點PBUSBS成為“H”位準。又，節點RFSET及RFRST設定為“L”位準。再者，電晶體Tr3～Tr5除非有特別記載，否則設為斷開狀態。
於時刻T2，定序器25將節點RDEC設為“H”位準，且將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK並非壞區塊，故電晶體Tr13成為接通狀態，經由節點N1對節點N2傳輸“L”位準。因此，節點RDECSEL成為“H”位準，對節點BLKSEL輸出“H”位準。又，電晶體Tr16及Tr17成為接通狀態。
又，於時刻T2，伴隨讀出動作之執行，自驅動器組27施加至選擇區塊BLK之電壓被供給至配線CG。具體而言，對選擇配線CG供給電壓VCGRV，對非選擇配線CG供給電壓VREAD。
電壓VCGRV係較電壓VREAD小且於讀出動作時施加至選擇字元線WL之複數個大小之電壓之總稱。該複數個大小之電壓分別對應於保持資料，根據該保持資料使記憶胞電晶體MT為接通狀態。
此處，為了將電壓VCGRV及VREAD傳輸至字元線WL，而對電晶體Tr4之閘極供給電壓VSS。藉此，對位準移位器LS經由節點VBST供給電壓VREADH，輸出至節點BLKSEL之“H”位準升壓至電壓VREADH。藉此，傳輸至配線CG之電壓VCGRV及VREAD經由傳輸開關群51被傳輸至字元線WL。
如此，為了對記憶胞電晶體MT寫入、讀出或刪除資料而對配線CG供給電壓之期間亦稱為「記憶胞陣列存取期間」。即，時刻T2成為記憶胞陣列存取期間之開始時間點。
於時刻T3，定序器25將節點PBUSBSEN設為“H”位準。藉此，電晶體Tr19成為斷開狀態，節點PBUSBS自“H”位準之狀態成為浮動狀態。
於時刻T4，定序器25將節點BBSENSE設為“H”位準。藉此，電晶體Tr18成為接通狀態，節點PBUSBS自浮動狀態被下拉至“L”位準，並且節點BBSOUT成為“H”位準。定序器25於節點BBSENSE成為“H”位準之期間，鎖存節點BBSOUT之信號位準，感測選擇區塊BLK並非壞區塊之內容之資訊。
於時刻T5，定序器25將節點BBSENSE設為“L”位準。藉此，電晶體Tr18成為斷開狀態，節點PBUSBS成為浮動狀態。
於時刻T6，定序器25將節點PBUSBSEN設為“L”位準。藉此，電晶體Tr19成為接通狀態，節點PBUSBS被上拉至“H”位準。
於時刻T7，定序器25將信號STB設為“H”位準。藉此，感測放大器SA將資料之感測節點之狀態取入至內部之鎖存電路，自記憶胞電晶體MT讀出資料。
於時刻T8，定序器25使電晶體Tr4為斷開狀態，並且對電晶體Tr3之閘極供給電壓VDDH而使電晶體Tr3為接通狀態。藉此，自節點BLKSEL輸出之電壓成為電壓VDD，傳輸開關群51維持接通狀態至能夠將字元線WL之電壓放電之程度。又，驅動器組27停止對配線CG供給電壓VCGRV及VREAD。伴隨於此，配線CG及字元線WL成為電壓VSS。即，時刻T8成為記憶胞陣列存取期間之結束時間點。
於時刻T9，定序器25將節點RDEC設為“L”位準，並且將電晶體Tr3設為斷開狀態。藉此，電晶體Tr1及Tr12分別成為接通狀態及斷開狀態，對節點N2傳輸“H”位準。因此，節點RDECSEL及BLKSEL成為“L”位準。伴隨於此，傳輸開關群51成為斷開狀態，字元線WL成為浮動狀態。邏輯控制電路23將信號/RB設為“H”位準，告知控制器10半導體記憶裝置20為就緒狀態，而讀出動作之執行結束。
藉由如上述般動作，可於讀出動作中之記憶胞陣列存取期間感測選擇區塊BLK並非壞區塊之內容之資訊。
1.2.2關於選擇區塊為壞區塊時之感測動作 接下來，利用圖10對選擇區塊BLK為壞區塊時之壞區塊之感測動作進行說明。即，於圖10之例中，節點GD_A及BD_A分別預先設定“L”位準及“H”位準。
再者，圖10中之時刻T1～T9對應於圖9中所說明之時刻T1～T9。
如圖10所示，時刻T1以前之動作由於與圖9之情形相同，故省略其說明。
於時刻T2，定序器25將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK為壞區塊，故電晶體Tr13成為斷開狀態。因此，對節點N2經由電晶體Tr2傳輸“H”位準。因此，節點RDECSEL及BLKSEL繼續成為“L”位準。又，電晶體Tr16及Tr17成為斷開狀態。
又，於時刻T2，伴隨讀出動作之執行，自驅動器組27施加至選擇區塊BLK之電壓VCGRV及VREAD被傳輸至配線CG。即，時刻T2成為記憶胞陣列存取期間之開始時間點。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態，而不對字元線WL傳輸電壓VCGRV及VREAD。
於時刻T3，定序器25將節點PBUSBSEN設為“H”位準。藉此，電晶體Tr19成為斷開狀態，節點PBUSBS自“H”位準之狀態成為浮動狀態。
於時刻T4，定序器25將節點BBSENSE設為“H”位準。藉此，電晶體Tr18成為接通狀態，但電晶體Tr17為斷開狀態。因此，節點PBUSBS維持“H”位準之浮動狀態，並且節點BBSOUT成為“L”位準。定序器25於節點BBSENSE成為“H”位準之期間，鎖存節點BBSOUT之信號位準，感測選擇區塊BLK為壞區塊之內容之資訊。
於時刻T5，定序器25將節點BBSENSE設為“L”位準。藉此，電晶體Tr18成為斷開狀態。
於時刻T6，定序器25將節點PBUSBSEN設為“L”位準。藉此，電晶體Tr19成為接通狀態，節點PBUSBS成為“H”位準。
於時刻T7，定序器25將信號STB設為“H”位準。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態。因此，不對字元線WL傳輸電壓VCGRV及VREAD，而無法自記憶胞電晶體MT讀出資料。
於時刻T8，驅動器組27停止對配線CG供給電壓VCGRV及VREAD。即，時刻T8成為記憶胞陣列存取期間之結束時間點。
於時刻T9，定序器25將節點RDEC設為“L”位準。又，邏輯控制電路23將信號/RB設為“H”位準，告知控制器10半導體記憶裝置20為就緒狀態，而讀出動作之執行結束。
藉由如上述般動作，可於讀出動作中之記憶胞陣列存取期間感測選擇區塊BLK為壞區塊之內容之資訊。
再者，於圖9及圖10之例中，示出於時刻T3～T6之壞區塊之感測動作後執行時刻T7之資料之感測動作之情形，但並不限於此。例如，壞區塊之感測動作亦可於資料之感測動作之後執行，還可使其一部分或全部之期間與資料之感測動作重疊而執行。
1.3關於本實施形態之效果 根據第1實施形態，可縮短對記憶胞之存取時間。以下，對本效果進行說明。
定序器25於壞區塊之感測動作時，將節點RDEC設為“H”位準，且將節點ROMBAEN維持為“L”位準。藉此，若壞區塊鎖存器53被設定(即，若對應之區塊BLK為壞區塊)則節點RDECSEL成為“L”位準，若壞區塊鎖存器53被重設(即，若對應之區塊BLK並非壞區塊)則節點RDECSEL成為“H”位準。即，節點RDEC成為“H”位準且節點ROMBAEN成為“L”位準之期間成為可根據壞區塊鎖存器53是否被設定而變更節點RDECSEL之邏輯位準之期間。因此，電晶體Tr17於該期間時，可根據壞區塊鎖存器53是否被設定而切換接通狀態與斷開狀態。
具體而言，電晶體Tr17包含連接於節點PBUSBS之第1端、經由電晶體Tr18被供給電壓VSS之第2端、及連接於節點RDECSEL之閘極。藉此，若壞區塊鎖存器53被設定(即，若對應之區塊BLK為壞區塊)則節點PBUSBS維持自“H”位準之狀態轉變為浮動後之狀態，若壞區塊鎖存器53被重設(即，若對應之區塊BLK並非壞區塊)則節點PBUSBS被下拉至“L”位準。因此，節點BBSOUT可根據壞區塊鎖存器53是否被設定而具有相互反轉之邏輯位準。因此，定序器25可感測壞區塊鎖存器53是否被設定。
再者，如上所述，節點PBUSBS之邏輯位準根據節點RDECSEL之邏輯位準而決定。因此，節點PBUSBS可省略直接參照表示壞區塊鎖存器53內是否被設定之資訊之構成。具體而言，節點PBUSBS可省略用以直接參照節點GD或BD之邏輯位準之電晶體。因此，可減小相當於該電晶體之電路面積。
又，如上所述，於壞區塊之感測動作時，節點ROMBAEN維持為“L”位準。藉此，可避免不管壞區塊鎖存器53是否被設定而節點RDECSEL均成為“H”位準。因此，於壞區塊之感測動作時，假設壞區塊鎖存器53被設定時(即，對應之區塊BLK為壞區塊時)，節點BLKSEL不會成為“H”位準。即，可抑制如下情況，即，於記憶胞陣列存取期間內執行壞區塊之感測動作時，針對壞區塊鎖存器53已被設定之區塊BLK自配線CG對字元線WL流通不期望之電流。因此，可於記憶胞陣列存取期間內執行壞區塊之感測動作，進而，可相較於記憶胞陣列存取期間外執行壞區塊之感測動作之情形縮短對記憶胞之存取時間。
2.第2實施形態 接下來，對第2實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置中之壞區塊鎖存器係用以設定或重設鎖存電路之路徑與用以感測是否為壞區塊之路徑不同之構成。另一方面，第2實施形態之半導體記憶裝置中之壞區塊鎖存器係共用用以設定或重設鎖存電路之路徑與用以感測是否為壞區塊之路徑之構成。以下，對與第1實施形態相同之構成要素標註相同符號並省略其說明，僅對與第1實施形態不同之部分進行說明。
2.1關於構成 首先，對第2實施形態之半導體記憶裝置之構成進行說明。
2.1.1關於區塊解碼器之構成 利用圖11對第2實施形態之半導體記憶裝置之區塊解碼器之構成進行說明。圖11對應於第1實施形態中所說明之圖7，表示包含壞區塊鎖存器54A代替壞區塊鎖存器53A之構成。
如圖11所示，壞區塊鎖存器54A包含電晶體Tr13～Tr16、以及反相器INV2及INV3，但不包含圖7中所示之電晶體Tr17及Tr18。
電晶體Tr13～Tr15、以及反相器INV2及INV3之構成由於與第1實施形態相同，故省略說明。
電晶體Tr16包含連接於節點N3_A之第1端、連接於節點PBUSBS之第2端、及連接於節點RDECSEL_A之閘極。
節點PBUSBS被共用為用以設定或重設壞區塊鎖存器54之路徑、及用以感測壞區塊鎖存器54之路徑。具體而言，節點PBUSBS當設定或重設壞區塊鎖存器54時，傳輸“L”位準。又，節點PBUSBS於壞區塊之感測動作時，於感測對象之壞區塊鎖存器54對應之區塊BLK為壞區塊之情形時成為“H”位準之浮動狀態，於並非壞區塊之情形時成為“L”位準。
再者，壞區塊鎖存器54A理想的是以如下方式設計，即，於節點BD_A及PBUSBS電性連接之情形時，節點BD_A之邏輯位準不會因節點PBUSBS之電壓而反轉。
2.1.2關於壞區塊鎖存器之感測節點之構成 接下來，利用圖12對第2實施形態之半導體記憶裝置之壞區塊鎖存器之感測節點之構成進行說明。圖12對應於第1實施形態中所說明之圖8，表示複數個壞區塊鎖存器54(54A、54B、…)與節點PBUSBS及BBSPRERST之連接關係。
如圖12所示，節點PBUSBS共通連接於複數個壞區塊鎖存器54之電晶體Tr16各自之第2端。又，節點PBUSBS除了連接於電晶體Tr20及Tr21以外，還連接於電晶體Tr22及Tr23，但未與圖8中所示之電晶體Tr19連接。於圖12之例中，電晶體Tr22具有p型之極性，電晶體Tr23具有n型之極性。
電晶體Tr22包含被供給電壓VDD之第1端、連接於節點PBUSBS之第2端、及連接於邏輯電路LC1之輸出端之閘極。
邏輯電路LC1包含連接於節點PBUSBSEN之第1輸入端、及連接於節點BBSPRERST之第2輸入端。邏輯電路LC1將自第1輸入端輸入之信號之反(NOT)運算結果與自第2輸入端輸入之信號之或(OR)運算結果輸出至輸出端。即，邏輯電路LC1於節點PBUSBSEN為“H”位準且節點BBSPRERST為“L”位準之情形時輸出“L”位準，於其他情形時輸出“H”位準。
電晶體Tr23包含被供給電壓VSS之第1端、連接於節點PBUSBS之第2端、及連接於邏輯電路LC2之輸出端之閘極。
邏輯電路LC2包含連接於節點PBUSBSEN之第1輸入端、及連接於節點BBSPRERST之第2輸入端。邏輯電路LC2將自第1輸入端輸入之信號與自第2輸入端輸入之信號之反或(NOR)運算結果輸出至輸出端。即，邏輯電路LC2於節點PBUSBSEN為“L”位準且節點BBSPRERST為“L”位準之情形時輸出“H”位準，於其他情形時輸出“L”位準。
節點BBSOUT係於節點PBUSBS感測之壞區塊鎖存器54之感測結果之輸出端，且能夠將該感測結果保持至未圖示之鎖存電路。具體而言，當節點BBSOUT成為“H”位準時，判定為感測對象之壞區塊鎖存器54對應之區塊BLK並非壞區塊，當節點BBSOUT成為“L”位準時，判定為感測對象之壞區塊鎖存器54對應之區塊BLK為壞區塊。
2.2關於壞區塊之感測動作 接下來，對第2實施形態之壞區塊之感測動作之概要進行說明。
於本例中，作為一例，利用圖13及圖14對伴隨讀出動作執行之壞區塊之感測動作進行說明。圖13及圖14對應於第1實施形態中所說明之圖9及圖10。即，於圖13中，表示用以說明選擇區塊BLK並非壞區塊時之感測動作之時序圖。於圖14中，表示用以說明選擇區塊BLK為壞區塊時之感測動作之時序圖。
2.2.1關於選擇區塊並非壞區塊時之感測動作 首先，利用圖13對選擇區塊BLK並非壞區塊時之壞區塊之感測動作進行說明。即，於圖13之例中，節點GD_A及BD_A分別預先設定“H”位準及“L”位準。
如圖13所示，時刻T11及T12之動作由於與圖9中所說明之時刻T1及T2之動作相同，故省略說明。再者，於時刻T11之時間點，節點PBUSBSEN及BBSPRERST設定為“L”位準。伴隨於此，電晶體Tr22及Tr23分別成為斷開狀態及接通狀態，節點PBUSBS成為“L”位準。
於時刻T13，定序器25將節點PBUSBSEN設為“H”位準。藉此，電晶體Tr22及Tr23分別成為接通狀態及斷開狀態，節點PBUSBS被上拉至“H”位準。
於時刻T14，定序器25將節點RFRST設為“H”位準。藉此，電晶體Tr15成為接通狀態，將節點BD與節點PBUSBS連接。又，定序器25將節點BBSPRERST設為“H”位準。藉此，電晶體Tr22成為斷開狀態，節點PBUSBS被對節點BD_A設定之“L”位準下拉，並且節點BBSOUT成為“H”位準。定序器25於節點BBSPRERST成為“H”位準之期間，鎖存節點BBSOUT之信號位準，感測選擇區塊BLK並非壞區塊之內容之資訊。
於時刻T15，定序器25將節點RFRST設為“L”位準。藉此，電晶體Tr15成為斷開狀態，節點BD與節點PBUSBS被電性切斷。又，定序器25將節點PBUSBSEN及BBSPRERST設為“L”位準。藉此，電晶體Tr22及Tr23分別成為斷開狀態及接通狀態，節點PBUSBS維持“L”位準。
時刻T16、T17、及T18之動作由於與圖9中所說明之時刻T7～T9之動作相同，故省略說明。即，時刻T17成為記憶胞陣列存取期間之結束時間點，於時刻T18讀出動作結束。
藉由如上述般動作，可於讀出動作中之記憶胞陣列存取期間，感測選擇區塊BLK並非壞區塊之內容之資訊。
2.2.2關於選擇區塊為壞區塊時之感測動作 接下來，利用圖14對選擇區塊BLK為壞區塊時之壞區塊之感測動作進行說明。即，於圖14之例中，節點GD_A及BD_A分別預先設定“L”位準及“H”位準。
再者，圖14中之時刻T11～T18對應於圖13中所說明之時刻T11～T18。
如圖14所示，時刻T11以前之動作由於與圖13之情形相同，故省略其說明。
於時刻T12，定序器25將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK為壞區塊，故電晶體Tr13成為斷開狀態。因此，對節點N2經由電晶體Tr2傳輸“H”位準。因此，節點RDECSEL及BLKSEL繼續成為“L”位準。又，電晶體Tr16成為斷開狀態。
又，於時刻T12，伴隨讀出動作之執行，自驅動器組27施加至選擇區塊BLK之電壓VCGRV及VREAD被傳輸至配線CG。即，時刻T12成為記憶胞陣列存取期間之開始時間點。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態，不對字元線WL傳輸電壓VCGRV及VREAD。
於時刻T13，定序器25將節點PBUSBSEN設為“H”位準。藉此，電晶體Tr22及Tr23分別成為接通狀態及斷開狀態，節點PBUSBS成為“H”位準。
於時刻T14，定序器25將節點RFRST設為“H”位準。藉此，電晶體Tr15成為接通狀態，但由於電晶體Tr16為斷開狀態，故節點BD與節點PBUSBS不連接。又，定序器25將節點BBSPRERST設為“H”位準。藉此，電晶體Tr22成為斷開狀態，節點PBUSBS自“H”位準成為浮動狀態，並且節點BBSOUT成為“L”位準。定序器25於節點BBSPRERST成為“H”位準之期間，鎖存節點BBSOUT之信號位準，感測選擇區塊BLK為壞區塊之內容之資訊。
於時刻T15，定序器25將節點RFRST設為“L”位準。藉此，電晶體Tr15成為斷開狀態。又，定序器25將節點PBUSBSEN及BBSPRERST設為“L”位準。藉此，電晶體Tr22及Tr23分別成為斷開狀態及接通狀態，節點PBUSBS被下拉至“L”位準。
時刻T16之後之動作由於與圖13之情形相同，故省略其說明。即，時刻T17成為記憶胞陣列存取期間之結束時間點，於時刻T18讀出動作結束。
藉由如上述般動作，可於讀出動作中之記憶胞陣列存取期間感測選擇區塊BLK為壞區塊之內容之資訊。
再者，於圖13及圖14之例中，示出於時刻T13～T15之壞區塊之感測動作後執行時刻T16之資料之感測動作之情形，但並不限於此。例如，壞區塊之感測動作亦可於資料之感測動作之後執行，還可使其一部分或全部之期間與資料之感測動作重疊而執行。
2.3關於本實施形態之效果
根據第2實施形態，電晶體Tr16根據節點RDECSEL之邏輯位準而切換接通狀態與斷開狀態。具體而言，電晶體Tr16包含經由電晶體Tr15連接於節點BD之第1端、連接於節點PBUSBS之第2端、及連接於節點RDECSEL之閘極。藉此，節點PBUSBS於壞區塊之感測動作時，若壞區塊鎖存器54被設定(即，若對應之區塊BLK為壞區塊)則自“H”位準成為浮動狀態，若壞區塊鎖存器54被重設(即，若對應之區塊BLK並非壞區塊)則被下拉至“L”位準。因此，節點BBSOUT可對應於壞區塊鎖存器54是否被設定而具有相互反轉之邏輯位準。因此，定序器25可感測壞區塊鎖存器54是否被設定。
又，節點PBUSBS當設定或重設壞區塊鎖存器54時，經由電晶體Tr23被下拉至“L”位準。藉此，節點PBUSBS可被共用為用以設定或重設壞區塊鎖存器54之路徑、及用以感測壞區塊鎖存器54之路徑。因此，可省略不用以設定或重設壞區塊鎖存器54而用以感測壞區塊鎖存器54之電晶體(例如，電晶體Tr17及Tr18)。因此，可減小相當於該電晶體之電路面積，並且藉由本提案之動作、亦即將節點ROMBAEN設為“L”位準且利用電晶體Tr16感測反映壞區塊鎖存器54之輸出之節點RDECSEL之動作，亦能夠實現記憶胞陣列存取期間中之壞區塊鎖存器54之感測。
3.變化例等 實施形態並不限於上述第1實施形態及第2實施形態中敍述之形態，可進行各種變化。
3.1第1變化例
於上述第1實施形態中，對在讀出動作之記憶胞陣列存取期間內執行壞區塊之感測動作之情形進行了說明，但並不限於此。例如，亦可於寫入動作之記憶胞陣列存取期間內執行壞區塊之感測動作。以下，對與第1實施形態相同之構成及動作省略其說明，主要對與第1實施形態不同之構成及動作進行說明。
首先，利用圖15及圖16，對在寫入動作之記憶胞陣列存取期間內執行壞區塊之感測動作之情形進行說明。圖15及圖16分別對應於第1實施形態中所說明之圖9及圖10。
3.1.1關於選擇區塊並非壞區塊時之感測動作 利用圖15對選擇區塊BLK並非壞區塊時之壞區塊之感測動作進行說明。即，於圖15之例中，節點GD_A及BD_A分別預先設定“H”位準及“L”位準。
如圖15所示，於到達時刻T21以前，半導體記憶裝置20自控制器10接收執行寫入動作之意旨之指令。寫入動作包含編程動作及驗證動作。於圖15之例中，編程動作對應於時刻T22至時刻T27，驗證動作對應於時刻T28至時刻T30。
於時刻T21，邏輯控制電路23將信號/RB設為“L”位準，告知控制器10半導體記憶裝置20為忙碌狀態，開始執行寫入動作。
於時刻T21之時間點，節點RDEC、ROMBAEN設定為“L”位準。伴隨於此，節點RDECSEL及BLKSEL成為“L”位準。雖然配線CG成為電壓VSS，但由於傳輸開關群51內之傳輸電晶體TTr中對字元線WL傳輸配線CG之電壓之傳輸電晶體TTr0～TTr7成為斷開狀態，故字元線WL成為浮動狀態。又，節點PBUSBSEN及BBSENSE設定為“L”位準。伴隨於此，節點PBUSBS成為“H”位準。又，節點RFSET及RFRST設定為“L”位準。
於時刻T22，定序器25將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK並非壞區塊，故電晶體Tr13成為接通狀態，經由節點N1對節點N2傳輸“L”位準。因此，節點RDECSEL成為“H”位準，對節點BLKSEL輸出“H”位準。又，電晶體Tr16及Tr17成為接通狀態。
又，於時刻T22，伴隨編程動作之執行，自驅動器組27施加至選擇區塊BLK之電壓被供給至配線CG。具體而言，對選擇配線CG供給電壓VPASS及VPGM，對非選擇配線CG供給電壓VPASS。
電壓VPASS較電壓VPGM小，且具有可藉由耦合使通道之電位上升至如下程度之大小，該程度係於包含被注入電子之選擇記憶胞電晶體MT之NAND串NS可控制對非選擇記憶胞電晶體MT之編程，並且於包含未被注入電子之選擇記憶胞電晶體MT之NAND串NS可抑制選擇記憶胞電晶體MT中之閾值電壓上升。
此處，為了將電壓VPASS及VPGM傳輸至字元線WL，而對電晶體Tr5之閘極供給電壓VSS。藉此，對位準移位器LS經由節點VBST供給電壓VPGMH，輸出至節點BLKSEL之“H”位準升壓至電壓VPGMH。藉此，傳輸至配線CG之電壓VPGM及VPASS經由傳輸開關群51被傳輸至字元線WL。即，時刻T22成為記憶胞陣列存取期間之開始時間點。
時刻T23至時刻T26之動作由於與圖9中所說明之時刻T3至時刻T6之動作相同，故省略說明。
於時刻T27，定序器25使電晶體Tr5為斷開狀態，並且對電晶體Tr3之閘極供給電壓VDDH而使電晶體Tr3為接通狀態。藉此，自節點BLKSEL輸出之電壓成為電壓VDD，傳輸開關群51維持接通狀態至能夠將字元線WL之電壓放電之程度。又，驅動器組27停止對配線CG供給電壓VPASS及VPGM。伴隨於此，配線CG及字元線WL成為電壓VSS。藉由以上步驟，編程動作結束。
於時刻T28，伴隨驗證動作之執行，自驅動器組27施加至選擇區塊BLK之電壓被供給至配線CG。具體而言，對選擇配線CG供給電壓VCGRV，對非選擇配線CG供給電壓VREAD。再者，驗證動作中之電壓VCGRV可適用與讀出動作時之電壓VCGRV不同之值。
輸出至節點BLKSEL之“H”位準藉由電晶體Tr4成為接通狀態，而利用位準移位器LS升壓至電壓VREADH，以將該等電壓VCGRV及VREAD傳輸至字元線WL。藉此，傳輸至配線CG之電壓VCGRV及VREAD經由傳輸開關群51被傳輸至字元線WL。
於時刻T29，定序器25將信號STB設為“H”位準。藉此，感測放大器SA將資料之感測節點之狀態取入至內部之鎖存電路，自記憶胞電晶體MT讀出資料。
於時刻T30，定序器25使電晶體Tr4為斷開狀態，並且對節點SW1供給電壓VDDH而使電晶體Tr3為接通狀態。藉此，自節點BLKSEL輸出之電壓成為電壓VDD，傳輸開關群51維持接通狀態至能夠將字元線WL之電壓放電之程度。又，驅動器組27停止對配線CG供給電壓VCGRV及VREAD。伴隨於此，配線CG及字元線WL成為電壓VSS。藉由以上步驟，驗證動作結束。即，時刻T30成為記憶胞陣列存取期間之結束時間點。
於時刻T31，定序器25將節點RDEC設為“L”位準，並且使電晶體Tr3為斷開狀態。藉此，電晶體Tr1及Tr11分別成為接通狀態及斷開狀態，對節點N2傳輸“H”位準。因此，節點RDECSEL及BLKSEL成為“L”位準。伴隨於此，傳輸開關群51成為斷開狀態，字元線WL成為浮動狀態。邏輯控制電路23將信號/RB設為“H”位準，告知控制器10半導體記憶裝置20為就緒狀態，從而寫入動作之執行結束。
藉由如上述般動作，可於寫入動作中之記憶胞陣列存取期間感測選擇區塊BLK並非壞區塊之內容之資訊。
3.1.2關於選擇區塊為壞區塊時之感測動作 接下來，利用圖16對選擇區塊BLK為壞區塊時之壞區塊之感測動作進行說明。即，於圖16之例中，節點GD_A及BD_A分別預先設定“L”位準及“H”位準。
再者，圖16中之時刻T21～T31對應於圖15中所說明之時刻T21～T31。
如圖16所示，時刻T21以前之動作由於與圖15之情形相同，故省略其說明。
於時刻T22，定序器25將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK為壞區塊，故電晶體Tr13成為斷開狀態。因此，對節點N2經由電晶體Tr2傳輸“H”位準。因此，節點RDECSEL及BLKSEL繼續成為“L”位準。又，電晶體Tr16及Tr17成為斷開狀態。
又，於時刻T22，伴隨編程動作之執行，自驅動器組27施加至選擇區塊BLK之電壓VPASS及VPGM被傳輸至配線CG。即，時刻T22成為記憶胞陣列存取期間之開始時間點。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態。因此，不對字元線WL傳輸電壓VPASS及VPGM，而不對記憶胞電晶體MT寫入資料。
時刻T23至時刻T26之動作由於與圖10中所說明之時刻T3至時刻T6之動作相同，故省略說明。
於時刻T27，驅動器組27停止對配線CG供給電壓VPASS及VPGM。藉由以上步驟，編程動作結束。
於時刻T28，伴隨驗證動作之執行，自驅動器組27施加至選擇區塊BLK之電壓VCGRV及VREAD被傳輸至配線CG。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態，不對字元線WL傳輸電壓VCGRV及VREAD。
於時刻T29，定序器25將信號STB設為“H”位準。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態。因此，不對字元線WL傳輸電壓VCGRV及VREAD，而不自記憶胞電晶體MT讀出資料。
時刻T30之後之動作由於與圖15中所說明之動作相同，故省略說明。即，於時刻T30驗證動作結束，並且記憶胞陣列存取期間結束，於時刻T31寫入動作之執行結束。
藉由如上述般動作，於寫入動作中之記憶胞陣列存取期間亦可感測選擇區塊BLK為壞區塊之內容之資訊。
因此，於寫入動作中之記憶胞陣列存取期間執行壞區塊之感測動作之情形時，亦可發揮與第1實施形態中所說明之效果相同之效果。
再者，於圖15及圖16之例中，示出於時刻T23～T26之壞區塊之感測動作後執行時刻T29之資料之感測動作之情形，但並不限於此。例如，壞區塊之感測動作亦可於資料之感測動作之後執行，亦可使其一部分或全部之期間與資料之感測動作重疊而執行。
又，於圖15及圖16之例中，示出壞區塊之感測動作於編程動作中執行之情形，但並不限於此。例如，壞區塊之感測動作亦可於驗證動作中執行。
3.2第2變化例
於上述第1變化例中，對在寫入動作之記憶胞陣列存取期間內執行壞區塊之感測動作之情形進行了說明，但並不限於此。例如，亦可於刪除動作之記憶胞陣列存取期間內執行壞區塊之感測動作。以下，對與第1實施形態相同之構成及動作省略其說明，主要對與第1實施形態不同之構成及動作進行說明。
利用圖17及圖18，對在刪除動作之記憶胞陣列存取期間內執行壞區塊之感測動作之情形進行說明。圖17及圖18分別對應於第1實施形態中所說明之圖9及圖10。
3.2.1關於選擇區塊並非壞區塊時之感測動作
利用圖17，對選擇區塊BLK並非壞區塊時之壞區塊之感測動作進行說明。即，於圖17之例中，節點GD_A及BD_A分別預先設定“H”位準及“L”位準。
如圖17所示，於到達時刻T41以前，半導體記憶裝置20自控制器10接收執行刪除動作之意旨之指令。刪除動作包含刪除主動作及刪除驗證動作。於圖17之例中，刪除主動作對應於時刻T42至時刻T47，刪除驗證動作對應於時刻T48至時刻T50。
於時刻T41，邏輯控制電路23將信號/RB設為“L”位準，告知控制器10半導體記憶裝置20為忙碌狀態，開始執行刪除動作。
於時刻T41之時間點，節點RDEC、ROMBAEN設定為“L”位準。伴隨於此，節點RDECSEL及BLKSEL成為“L”位準。雖然配線CG成為電壓VSS，但由於傳輸開關群51內之傳輸電晶體TTr中對字元線WL傳輸配線CG之電壓之傳輸電晶體TTr0～TTr7成為斷開狀態，故字元線WL成為浮動狀態。又，節點PBUSBSEN及BBSENSE設定為“L”位準。伴隨於此，節點PBUSBS成為“H”位準。又，節點RFSET及RFRST設定為“L”位準。
於時刻T42，定序器25將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK並非壞區塊，故電晶體Tr13成為接通狀態，經由節點N1對節點N2傳輸“L”位準。因此，節點RDECSEL成為“H”位準，對節點BLKSEL輸出“H”位準。又，電晶體Tr16及Tr17成為接通狀態。
又，於時刻T42，伴隨刪除主動作之執行，供給自驅動器組27施加至選擇區塊BLK之電壓。具體而言，對配線CG供給電壓VSS，對位元線BL、源極線CELSRC、及井線CPWELL供給電壓VERA。
電壓VERA係用以提取注入至記憶胞電晶體MT之電荷儲存層35之電子之電壓，且較電壓VSS大。
此處，為了將電壓VSS傳輸至字元線WL，而對電晶體Tr3之閘極供給電壓VDDH。藉此，對位準移位器LS經由節點VBST供給電壓VDD，輸出至節點BLKSEL之“H”位準升壓至電壓VDD。藉此，傳輸至配線CG之電壓VSS經由傳輸開關群51被傳輸至字元線WL。即，時刻T42成為記憶胞陣列存取期間之開始時間點。
時刻T43至時刻T46之動作由於與圖9中所說明之時刻T3至時刻T6之動作相同，故省略說明。
於時刻T47，驅動器組27對配線CG、位元線BL、源極線CELSRC、及井線CPWELL供給電壓VSS。藉由以上步驟，刪除主動作結束。
時刻T48至時刻T50之動作由於與圖15中所說明之時刻T28之後之動作相同，故省略說明。即，於時刻T50，刪除驗證動作結束，時刻T50成為記憶胞陣列存取期間之結束時間點。再者，刪除驗證動作中之電壓VCGRV可適用與讀出動作及驗證動作時之電壓VCGRV不同之值。
於時刻T51，邏輯控制電路23將信號/RB設為“H”位準，告知控制器10半導體記憶裝置20為就緒狀態，從而刪除動作之執行結束。
藉由如上述般動作，可於刪除動作中之記憶胞陣列存取期間感測選擇區塊BLK並非壞區塊之內容之資訊。
3.2.2關於選擇區塊為壞區塊時之感測動作 接下來，利用圖18對選擇區塊BLK為壞區塊時之壞區塊之感測動作進行說明。即，於圖18之例中，節點GD_A及BD_A分別預先設定“L”位準及“H”位準。
再者，圖18中之時刻T41～T51對應於圖17中所說明之時刻T41～T51。
如圖18所示，時刻T41以前之動作由於與圖17之情形相同，故省略其說明。
於時刻T42，定序器25將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。藉此，於選擇區塊BLK之區塊解碼器52中，電晶體Tr1及Tr12成為斷開狀態，並且電晶體Tr6～Tr11成為接通狀態。又，如上所述，由於選擇區塊BLK為壞區塊，故電晶體Tr13成為斷開狀態。因此，對節點N2經由電晶體Tr2傳輸“H”位準。因此，節點RDECSEL及BLKSEL繼續成為“L”位準。又，電晶體Tr16及Tr17成為斷開狀態。
又，於時刻T42，伴隨刪除主動作之執行，供給自驅動器組27施加至選擇區塊BLK之電壓。具體而言，對配線CG供給電壓VSS，對位元線BL、源極線CELSRC、及井線CPWELL供給電壓VERA。即，時刻T42成為記憶胞陣列存取期間之開始時間點。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態。
時刻T43至時刻T46之動作由於與圖17中所說明之時刻T43至時刻T46之動作相同，故省略說明。
於時刻T47，驅動器組27對配線CG、位元線BL、源極線CELSRC、及井線CPWELL供給電壓VSS。藉由以上步驟，刪除主動作結束。
於時刻T48，定序器25再次將節點RDEC設為“H”位準，將節點ROMBAEN繼續維持為“L”位準。然而，如上所述，由於選擇區塊BLK為壞區塊，故電晶體Tr13成為斷開狀態。因此，對節點N2經由電晶體Tr2傳輸“H”位準。因此，節點RDECSEL及BLKSEL繼續成為“L”位準。
又，於時刻T48，伴隨刪除驗證動作之執行，自驅動器組27施加至選擇區塊BLK之電壓VCGRV及VREAD被傳輸至配線CG。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態，不對字元線WL傳輸電壓VCGRV及VREAD。
於時刻T49，定序器25將信號STB設為“H”位準。然而，如上所述，由於節點BLKSEL為“L”位準，故傳輸開關群51仍然為斷開狀態。因此，不對字元線WL傳輸電壓VCGRV及VREAD，而不自記憶胞電晶體MT讀出資料。
時刻T50之後之動作由於與圖17中所說明之動作相同，故省略說明。即，於時刻T50刪除驗證動作結束，並且記憶胞陣列存取期間結束，於時刻T51刪除動作之執行結束。
藉由如上述般動作，可於刪除動作中之記憶胞陣列存取期間感測選擇區塊BLK並非壞區塊之內容之資訊。
因此，於刪除動作中之記憶胞陣列存取期間執行壞區塊之感測動作之情形時，亦可發揮與第1實施形態中所說明之效果相同之效果。
再者，於圖17及圖18之例中，示出於時刻T43～T46之壞區塊之感測動作後執行時刻T49之資料之感測動作之情形，但並不限於此。例如，壞區塊之感測動作亦可於資料之感測動作之後執行，亦可使其一部分或全部之期間與資料之感測動作重疊而執行。
又，於圖17及圖18之例中，示出壞區塊之感測動作於刪除主動作中執行之情形，但並不限於此。例如，壞區塊之感測動作亦可於驗證動作中執行。
3.3第3變化例
於上述各實施形態及各變化例中，對當對配線CG供給電壓VREAD時執行壞區塊之感測動作之情形進行了說明，但並不限於此。例如，壞區塊之感測動作亦可於結束對配線CG供給電壓VREAD等之後執行。以下，對與第2實施形態相同之構成及動作省略其說明，主要對與第2實施形態不同之構成及動作進行說明。
3.3.1關於選擇區塊並非壞區塊時之感測動作 首先，利用圖19對選擇區塊BLK並非壞區塊時之壞區塊之感測動作進行說明。即，於圖19之例中，節點GD_A及BD_A分別預先設定“H”位準及“L”位準。
再者，圖19對應於第2實施形態中所說明之圖13。
如圖19所示，於時刻T61及T62分別執行與圖13中所說明之時刻T11及T12之動作相同之動作。即，於時刻T62，對配線CG及字元線WL供給電壓VREAD等，而記憶胞陣列存取期間開始。
於時刻T63，執行與圖13中所說明之時刻T16之動作相同之動作。即，定序器25將信號STB設為“H”位準。藉此，感測放大器SA將資料之感測節點之狀態取入至內部之鎖存電路，自記憶胞電晶體MT讀出資料。
於時刻T64，執行與圖13中所說明之時刻T17之動作相同之動作。即，於時刻T64，對配線CG及字元線WL供給電壓VSS，記憶胞陣列存取期間結束。
於時刻T65～時刻T67，執行與圖13中所說明之時刻T13～T15之動作相同之動作。
即，於時刻T65，節點PBUSBSEN成為“H”位準，相應於此，節點PBUSBS被上拉至“H”位準。
於時刻T66，節點RFRST及BBSPRERST成為“H”位準，相應於此，節點PBUSBS被下拉至“L”位準。定序器25鎖存節點BBSOUT之信號位準，感測選擇區塊BLK並非壞區塊之內容之資訊。
於時刻T67，節點RSRST、PBUSBSEN、及BBSPRERST成為“L”位準。
於時刻T68，執行與圖13中所說明之時刻T18之動作相同之動作。即，於時刻T68，節點RDEC成為“L”位準，並且字元線WL成為浮動狀態，讀出動作結束。
藉由如上述般動作，可於結束對配線CG供給電壓VREAD之後感測選擇區塊BLK並非壞區塊之內容之資訊。
3.3.2關於選擇區塊為壞區塊時之感測動作 接下來，利用圖20對選擇區塊BLK為壞區塊時之壞區塊之感測動作進行說明。即，於圖20之例中，節點GD_A及BD_A分別預先設定“L”位準及“H”位準。
再者，圖20對應於第2實施形態中所說明之圖14，圖20中之時刻T61～T68對應於圖19中所說明之時刻T61～T68。
如圖20所示，於時刻T61及T62分別執行與圖14中所說明之時刻T11及T12之動作相同之動作。即，於時刻T62，對配線CG供給電壓VREAD等，而記憶胞陣列存取期間開始。再者，字元線WL維持浮動狀態。
於時刻T63，執行與圖14中所說明之時刻T16之動作相同之動作。即，定序器25將信號STB設為“H”位準，但不自記憶胞電晶體MT讀出資料。
於時刻T64，執行與圖14中所說明之時刻T17之動作相同之動作。即，於時刻T64，對配線CG供給電壓VSS，而記憶胞陣列存取期間結束。
於時刻T65～時刻T67，執行與圖14中所說明之時刻T13～T15之動作相同之動作。
即，於時刻T65，節點PBUSBSEN成為“H”位準，相應於此，節點PBUSBS被上拉至“H”位準。
於時刻T66，節點RFRST成為“H”位準，但節點BD與節點PBUSBS不連接。又，節點BBSPRERST成為“H”位準，相應於此，節點PBUSBS自“H”位準成為浮動狀態。定序器25鎖存節點BBSOUT之信號位準，感測選擇區塊BLK為壞區塊之內容之資訊。
於時刻T67，節點RSRST、PBUSBSEN、及BBSPRERST成為“L”位準。
於時刻T68，執行與圖14中所說明之時刻T18之動作相同之動作。即，於時刻T68，節點RDEC成為“L”位準，而讀出動作結束。
藉由如上述般動作，可於結束對配線CG供給電壓VREAD之後感測選擇區塊BLK為壞區塊之內容之資訊。
如此，於本變化例中，於結束對字元線WL傳輸電壓VREAD後之時刻T64～T68之期間亦可執行壞區塊之感測動作。若進行補充，則時刻T64～T68之期間例如包含自記憶胞電晶體MT之資料讀出結束之後經由鎖存電路XDL將資料輸出至控制器10之期間。自鎖存電路XDL向外部之資料輸出需要較壞區塊之感測動作所需之時間長之期間。因此，如本變化例中所說明般，藉由使時刻T64～T68之期間包含壞區塊之感測動作所需之期間(時刻T65～T67)，可相較於時刻T62以前執行該感測動作之情形縮短讀出動作整體所需之時間。
再者，於圖19之例中，於時刻T64，字元線WL之電壓快速放電至電壓VSS，但並不限於此。例如，定序器25可以將字元線WL之電壓維持為較電壓VSS高之電壓直至即將到達時刻T68以前為止之方式動作。根據本變化例，於選擇區塊BLK為壞區塊之情形時，字元線WL維持為浮動狀態。因此，於如上述般字元線WL之放電未快速執行之情形時，亦可抑制針對作為壞區塊之選擇區塊BLK自配線CG對字元線WL流通不期望之電流。
4.其他 於上述第1實施形態、以及第1變化例及第2變化例中，對設置電晶體Tr18且於電晶體Tr18之閘極連接節點BBSENSE之情形進行了說明，但並不限於此。例如，電晶體Tr18可省略，且節點BBSENSE可由節點RDECSEL代替而省略。於該情形時，壞區塊之感測動作只要於節點PBUSBSEN為“H”位準之期間執行即可。
又，於上述第2實施形態及第3變化例中，對在區塊解碼器52內設置1個壞區塊鎖存器54之情形進行了說明，但並不限於此。例如，1個區塊解碼器52亦可包含各自對應於不同之區塊BLK之複數個壞區塊鎖存器54。於該情形時，區塊解碼器52以如下方式構成，即，基於相同之區塊位址資訊，該複數個壞區塊鎖存器54對應之所有區塊BLK命中(hit)。又，同一個區塊解碼器52內設置之複數個壞區塊鎖存器54各自之電晶體Tr13包含相對於節點N1並聯連接之第1端、及串聯連接於當選擇對應之區塊BLK時成為接通狀態之電晶體之第1端之第2端。藉此，於1個區塊解碼器52包含複數個壞區塊鎖存器54之情形時，亦能夠將選擇區塊BLK對應之壞區塊鎖存器54之資訊選擇性地與節點RDECSEL建立對應。又，同一個區塊解碼器52內設置之複數個壞區塊鎖存器54各自之電晶體Tr16包含共通連接於節點PBUSBS之第2端、及共通連接於節點RDECSEL之閘極。藉此，於1個區塊解碼器52包含複數個壞區塊鎖存器54之情形時，亦能夠基於選擇區塊BLK對應之壞區塊鎖存器54之資訊而控制節點PBUSBS之信號位準。因此，可於複數個區塊BLK共用區塊解碼器52之構成，並且可發揮與第2實施形態及第3變化例中所說明之效果相同之效果。
又，關於上述第1變化例及第2變化例，對應用於第1實施形態之情形進行了說明，但並不限於此，亦可同樣地應用於第2實施形態。
又，關於上述第3變化例，對應用於第2實施形態之情形進行了說明，但並不限於此，亦可同樣地應用於第1實施形態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等實施形態能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧記憶體系統 10‧‧‧控制器 11‧‧‧處理器 12‧‧‧內建記憶體 13‧‧‧ECC電路 14‧‧‧NAND介面電路 15‧‧‧緩衝記憶體 16‧‧‧主機介面電路 20‧‧‧半導體記憶裝置 21‧‧‧記憶胞陣列 22‧‧‧輸入輸出電路 23‧‧‧邏輯控制電路 24‧‧‧暫存器 25‧‧‧定序器 26‧‧‧電壓產生電路 27‧‧‧驅動器組 28‧‧‧列解碼器 29‧‧‧感測放大器模組 30‧‧‧半導體基板 30p‧‧‧p型井區域 31～33‧‧‧配線層 34‧‧‧阻擋絕緣膜 35‧‧‧電荷儲存層 36‧‧‧隧道氧化膜 37‧‧‧半導體柱 38‧‧‧配線層 39‧‧‧n+型雜質擴散區域 40‧‧‧p+型雜質擴散區域 41‧‧‧接觸插塞 42‧‧‧配線層 43‧‧‧接觸插塞 44‧‧‧配線層 51A、51B‧‧‧傳輸開關群 52A、52B‧‧‧區塊解碼器 53A、53B‧‧‧壞區塊鎖存器 54A‧‧‧壞區塊鎖存器 54B‧‧‧壞區塊鎖存器 ADD‧‧‧位址 ADL、BDL、CDL‧‧‧鎖存電路 AROWA～AROWE‧‧‧信號 BBSENSE‧‧‧節點 BBSOUT‧‧‧節點 BBSPRERST‧‧‧節點 BD_A‧‧‧節點 BL‧‧‧位元線 BL0～BL(m－1)‧‧‧位元線 BLK‧‧‧區塊 BLK0、BLK1‧‧‧區塊 BLKSEL‧‧‧節點 BLKSEL_A‧‧‧節點 BLKSEL_B‧‧‧節點 /CE、CLE、ALE、/WE、/RE、/WP‧‧‧信號 CELSRC‧‧‧源極線 CG‧‧‧配線 CG0～CG7‧‧‧配線 CMD‧‧‧指令 CPWELL‧‧‧井線 CU‧‧‧胞單元 DAT‧‧‧資料 GD_A‧‧‧節點 INV1～INV3‧‧‧反相器 I/O＜7：0＞‧‧‧信號 LC1‧‧‧邏輯電路 LC2‧‧‧邏輯電路 LS‧‧‧位準移位器 MH‧‧‧記憶孔 MT0～MT7‧‧‧記憶胞電晶體 N1_A‧‧‧節點 N2_A‧‧‧節點 N3_A‧‧‧節點 NS‧‧‧NAND串 OP‧‧‧運算部 PBUSBS‧‧‧節點 PBUSBSEN‧‧‧節點 /RB‧‧‧信號 RDEC‧‧‧節點 RDECSEL‧‧‧節點 RDECSEL_A‧‧‧節點 RFRST_A‧‧‧節點 RFSET、RFRST‧‧‧節點 RFSET_A‧‧‧節點 ROMBAEN‧‧‧節點 SA‧‧‧感測放大器 SAU0～SAU(m－1)‧‧‧感測單元 SGD‧‧‧選擇閘極線 SGD0～SGD3‧‧‧選擇閘極線 SGDL0、SGDL3‧‧‧配線 SGS‧‧‧選擇閘極線 SGSL‧‧‧配線 ST1‧‧‧選擇電晶體 ST2‧‧‧選擇電晶體 STB‧‧‧選通信號 SU0、SU1、SU2、SU3‧‧‧串單元 SW1‧‧‧節點 SW2‧‧‧節點 SW3‧‧‧節點 T1‧‧‧時刻 T2‧‧‧時刻 T3‧‧‧時刻 T4‧‧‧時刻 T5‧‧‧時刻 T6‧‧‧時刻 T7‧‧‧時刻 T8‧‧‧時刻 T9‧‧‧時刻 T11‧‧‧時刻 T12‧‧‧時刻 T13‧‧‧時刻 T14‧‧‧時刻 T15‧‧‧時刻 T16‧‧‧時刻 T17‧‧‧時刻 T18‧‧‧時刻 T21‧‧‧時刻 T22‧‧‧時刻 T23‧‧‧時刻 T24‧‧‧時刻 T25‧‧‧時刻 T26‧‧‧時刻 T27‧‧‧時刻 T28‧‧‧時刻 T29‧‧‧時刻 T30‧‧‧時刻 T31‧‧‧時刻 T41‧‧‧時刻 T42‧‧‧時刻 T43‧‧‧時刻 T44‧‧‧時刻 T45‧‧‧時刻 T46‧‧‧時刻 T47‧‧‧時刻 T48‧‧‧時刻 T49‧‧‧時刻 T50‧‧‧時刻 T51‧‧‧時刻 T61‧‧‧時刻 T62‧‧‧時刻 T63‧‧‧時刻 T64‧‧‧時刻 T65‧‧‧時刻 T66‧‧‧時刻 T67‧‧‧時刻 T68‧‧‧時刻 Tr1～Tr18‧‧‧電晶體 Tr19、Tr20、Tr21‧‧‧電晶體 Tr22、Tr23‧‧‧電晶體 TTr0～TTr12‧‧‧傳輸電晶體 VBST‧‧‧節點 VDD‧‧‧電壓 VERA‧‧‧電壓 VSS‧‧‧電壓 VCGRV‧‧‧電壓 VREAD‧‧‧電壓 VREADH‧‧‧電壓 VPGMH‧‧‧電壓 WL‧‧‧字元線 WL0～WL7‧‧‧字元線 XDL‧‧‧鎖存電路
圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。 圖2係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。 圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。 圖4係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之剖視圖。 圖5係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之方塊圖。 圖6係用以說明第1實施形態之半導體記憶裝置之列解碼器之構成之方塊圖。 圖7係用以說明第1實施形態之半導體記憶裝置之區塊解碼器之構成之電路圖。 圖8係用以說明第1實施形態之半導體記憶裝置之壞區塊鎖存器之感測節點之構成之電路圖。 圖9係用以說明第1實施形態之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖10係用以說明第1實施形態之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖11係用以說明第2實施形態之半導體記憶裝置之區塊解碼器之構成之電路圖。 圖12係用以說明第2實施形態之半導體記憶裝置之壞區塊鎖存器之感測節點之電路圖。 圖13係用以說明第2實施形態之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖14係用以說明第2實施形態之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖15係用以說明第1變化例之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖16係用以說明第1變化例之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖17係用以說明第2變化例之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖18係用以說明第2變化例之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖19係用以說明第3變化例之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。 圖20係用以說明第3變化例之半導體記憶裝置之壞區塊鎖存器中設定之資訊之感測動作之時序圖。
52A‧‧‧區塊解碼器
53A‧‧‧壞區塊鎖存器
AROWA~AROWE‧‧‧信號
BBSENSE‧‧‧節點
BD_A‧‧‧節點
BLKSEL_A‧‧‧節點
GD_A‧‧‧節點
INV1~INV3‧‧‧反相器
LS‧‧‧位準移位器
N1_A‧‧‧節點
N2_A‧‧‧節點
N3_A‧‧‧節點
PBUSBS‧‧‧節點
RDEC‧‧‧節點
RDECSEL_A‧‧‧節點
RFRST_A‧‧‧節點
RFSET_A‧‧‧節點
ROMBAEN‧‧‧節點
SW1‧‧‧節點
SW2‧‧‧節點
SW3‧‧‧節點
Tr1~Tr18‧‧‧電晶體
VBST‧‧‧節點
VDD‧‧‧電壓
VPGMH‧‧‧電壓
VREADH‧‧‧電壓
VSS‧‧‧電壓

Claims (11)

  1. 一種半導體記憶裝置，其包含：記憶胞陣列，其包含：第1區塊，其包含第1記憶胞電晶體，及第2區塊，其包含第2記憶胞電晶體；及第1字元線，其連接於上述第1記憶胞電晶體之閘極；第2字元線，其連接於上述第2記憶胞電晶體之閘極；列解碼器(row decoder)，其包含：第1傳輸電晶體，其包含連接於上述第1字元線之第1端，第1區塊解碼器，其構成為供給第1區塊選擇信號至上述第1傳輸電晶體之閘極，第2傳輸電晶體，其包含連接於上述第2字元線之第1端，第2區塊解碼器，其構成為供給第2區塊選擇信號至上述第2傳輸電晶體之閘極；配線，其連接於上述第1傳輸電晶體之另一端及上述第2傳輸電晶體之另一端；電壓驅動器，其連接於上述配線；及控制部；其中上述第1區塊解碼器及上述第2區塊解碼器之各者包含：第1電晶體，其包含：電性連接於第1節點之第1端、及被供給第1電壓之第2端，第2電晶體，其包含：電性連接於上述第1節點之第1端、及被供給 上述第1電壓之第2端，反相器(inverter)，其包含：輸入端及輸出端，上述輸入端電性連接於上述第1節點，第3電晶體，其包含：電性連接於感測節點之第1端、及電性連接於上述反相器之上述輸出端的閘極，鎖存電路(latch circuit)，其構成為：儲存資料且輸出信號以根據上述儲存之資料而將上述第1電晶體切換為接通狀態或斷開狀態，且其中，當接收到命令，上述控制部執行動作以使上述電壓驅動器供給高於上述第1電壓之第2電壓至上述配線，及使上述第2電晶體斷開(turned off)，且之後，基於上述感測節點之電壓位準來判定上述鎖存電路中所儲存的上述資料。
  2. 如請求項1之半導體記憶裝置，其中上述第1區塊解碼器及上述第2區塊解碼器之各者進而包含位準移位器，上述位準移位器包含：輸入端，其電性連接於上述反相器之上述輸出端；及輸出端，其電性連接於上述第1傳輸電晶體及上述第2傳輸電晶體之對應一者的上述閘極。
  3. 如請求項1之半導體記憶裝置，其中上述動作包含：讀出動作、寫入動作及刪除動作(erasing operation)之一者。
  4. 如請求項3之半導體記憶裝置，其中 於就上述第1區塊及第2區塊中之一者指定的上述動作中，上述第1區塊解碼器及第2區塊解碼器之對應一者之上述位準移位器係：於上述鎖存電路被設定為第1邏輯位準時，輸出大於上述第2電壓之第3電壓，且於上述鎖存電路被設定為第2邏輯位準時，輸出上述第1電壓，上述第2邏輯位準係上述第1邏輯位準之反轉邏輯(inverted logic)。
  5. 如請求項4之半導體記憶裝置，其中於上述電壓驅動器開始供給上述第2電壓之後，上述控制部基於上述感測節點之上述電壓位準來判定上述鎖存電路中所儲存的上述資料，且於判定上述鎖存電路被設定為上述第2邏輯位準時，上述控制部使上述電壓驅動器停止供給上述第2電壓。
  6. 如請求項1之半導體記憶裝置，其中上述第1區塊解碼器及上述第2區塊解碼器之各者進而包含：第4電晶體，其包括：第1端，其被供給大於上述第1電壓之第4電壓；及第2端，其電性連接於上述反相器之上述輸入端；第5電晶體，其包括：第1端，其電性連接於上述第1節點；及閘極，其被輸入與輸入至上述第4電晶體之閘極的信號相同之信號；上述第5電晶體具有與上述第4電晶體之極性不同的極性；其中，於接收到上述命令時，上述控制部進而使上述第4電晶體斷開，且使上述第5電晶體接通。
  7. 如請求項6之半導體記憶裝置，其中上述鎖存電路進而包含： 第6電晶體，其包括：第1端，其可電性連接於第3節點及第4節點；第2端；其被供給小於上述第3電壓之第5電壓；及閘極，其電性連接於第2節點；上述第3節點電性連接於上述第1電晶體之閘極，上述第4節點具有自上述第3節點之邏輯位準反轉之邏輯位準。
  8. 如請求項7之半導體記憶裝置，其進而包含：第7電晶體，其包含：電性連接於上述感測節點之第1端、及被供給第6電壓之第2端；其中上述第3電晶體進而包含：可經由第8電晶體而被供給小於上述第6電壓之第7電壓的第2端；且上述控制部係：於上述第8電晶體接通且上述感測節點之電壓為上述第6電壓之情形時，判定上述鎖存電路被設定為第1邏輯位準，且於上述第8電晶體接通且上述感測節點之上述電壓為上述第7電壓之情形時，判定上述鎖存電路未設定為第2邏輯位準，上述第2邏輯位準係上述第1邏輯位準之反轉邏輯。
  9. 如請求項1之半導體記憶裝置，其中上述第3電晶體進而包含：第2端，其可電性連接於第3節點及第4節點，上述第3節點電性連接於上述第1電晶體之閘極，上述第4節點具有自上述第3節點的邏輯位準反轉之邏輯位準。
  10. 如請求項9之半導體記憶裝置，其進而包含： 第9電晶體，其包含：電性連接於上述感測節點之第1端、及被供給第6電壓之第2端；及第10電晶體，其包含：電性連接於上述感測節點之第1端、及被供給小於上述第6電壓之第7電壓的第2端；其中上述控制部係：於上述感測節點之電壓為上述第6電壓之情形時，判定上述鎖存電路被設定為第1邏輯位準，且於上述感測節點之上述電壓為上述第7電壓之情形時，判定上述鎖存電路未設定為第2邏輯位準，上述第2邏輯位準係上述第1邏輯位準之反轉邏輯。
  11. 如請求項10之半導體記憶裝置，其中上述第9電晶體及上述第10電晶體係極性相反。
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