TWI791183B - 半導體裝置及晶片控制方法 - Google Patents

Abstract

其中一個實施形態，係提供一種使主機與複數之記憶體晶片之間之資料傳輸之效率有所提升的半導體裝置、以及使主機與複數之記憶體晶片之間之資料傳輸之效率提升的晶片控制方法。 若依據其中一個實施形態，則半導體裝置，係具備有第1晶片和第2晶片。第1晶片，係被電性連接有端子群，該端子群，係從主機而被輸入有第1訊號以及第2訊號。第2晶片，係被電性連接有第1晶片。第1晶片，係構成為能夠以將第1訊號傳輸至第2晶片處之第1模式和並不將第1訊號傳輸至第2晶片處地而實行與第1訊號相對應的動作之第2模式而動作。第1晶片，係構成為因應於第2訊號而實行在第1模式與第2模式之間之切換。

Description

半導體裝置及晶片控制方法

本實施形態，係有關於半導體裝置及晶片控制方法。 [關連申請案] 本申請案，係享受以日本專利申請2020-155799號(申請日：2020年9月16日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。

係存在有在「被與主機作連接之外部端子」與「複數之記憶體晶片」之間而配置有橋接晶片之半導體裝置。在此半導體裝置中，從主機而對於複數之記憶體晶片的存取，係經由橋接晶片而被進行。係期望使主機與複數之記憶體晶片之間之資料傳輸之效率作提升。

其中一個實施形態，係提供一種使主機與複數之記憶體晶片之間之資料傳輸之效率有所提升的半導體裝置、以及使主機與複數之記憶體晶片之間之資料傳輸之效率提升的晶片控制方法。 若依據其中一個實施形態，則半導體裝置，係具備有第1晶片和第2晶片。第1晶片，係被電性連接有端子群，該端子群，係從主機而被輸入有第1訊號以及第2訊號。第2晶片，係被電性連接有第1晶片。第1晶片，係構成為能夠以將第1訊號傳輸至第2晶片處之第1模式和並不將第1訊號傳輸至第2晶片處地而實行與第1訊號相對應的動作之第2模式而動作。第1晶片，係構成為因應於第2訊號而實行在第1模式與第2模式之間之切換。

以下，參考所添附之圖面，針對實施形態之半導體裝置以及晶片控制方法作詳細說明。另外，本發明係並不被此些之實施形態所限定。 (第1實施形態) 實施形態之半導體裝置，係具備有能夠與主機作連接之外部端子、和身為第1晶片之橋接晶片、以及身為第2晶片之記憶體晶片。記憶體晶片，係經由橋接晶片而被與外部端子作連接。在半導體裝置之外部端子處，係經由有線通訊路徑而被連接有主機。在此半導體裝置中，從主機而經由有線通訊路徑所對於複數之記憶體晶片的存取，係經由橋接晶片而被進行。各記憶體晶片，例如係身為NAND型快閃記憶體等之非揮發性記憶體之記憶體晶片。 在半導體裝置中，為了提升安裝密度，所搭載的記憶體晶片數量係日益增加。例如，係藉由將複數之記憶體晶片作層積，來提升安裝密度。此時，為了減少在與各記憶體晶片之間之連接中的負載並謀求高速化，係會有採用將被稱作FBI(Frequency Boosting Interface)晶片之橋接晶片與外部端子作連接並將橋接晶片與複數之記憶體晶片之間藉由複數之通道來作連接之構成的情形。在各通道處，係能夠被連接有複數之記憶體晶片。 在從主機經由橋接晶片來對於記憶體晶片進行存取時，係有著能夠相較於不存在有橋接時而使傳輸性能更進一步提升的需求。但是，若是將資料通訊規格之通訊協定直接作使用，則係並無法達成此需求。作為針對該需求之其中一個解決方法，係可考慮準備用以對於橋接晶片之動作作控制的獨有之指令。 在主機與半導體裝置之間之資料通訊的規格中，係並非針對所有的指令值而均定義有實際的動作。製造商係能夠對於尚未定義動作之指令值而指派(assign)任意之控制，此係被稱作廠商指定參數(vendor-specific)。係能夠將此種指令值指派至對於橋接晶片之動作作控制的指令中。 然而，廠商指定參數性質之指令值，由於係能夠被使用在各種之用途中，因此，係幾乎未殘留有任何的能夠指派至橋接晶片之控制中的指令值。 在並不使用廠商指定參數性質之指令值的情況時，係可考慮藉由使用像是狀態讀出指令(Status read command)或設置/獲取特徵指令(Set/Get Feature Command)等之依據規格所準備的暫存器存取用之既存之指令，來對於被設置在橋接晶片處之動作控制用之暫存器寫入資訊或者是對於暫存器內之資訊作參照。 然而，此種既存之指令，係並不僅是會被橋接晶片所收訊，而亦會通過橋接晶片並被傳輸至記憶體晶片處。記憶體晶片，若是收訊該暫存器存取用之指令，則會有就算是該指令係並非以自身為目標也會實行依據規格所被制定的某些之處理的情況。而，係會有雖然橋接晶片結束了對應於暫存器存取用之指令的處理，但是在記憶體晶片處的依據該規格所被制定之處理的實行係耗費較在橋接晶片處之處理而更長之時間的情況。於此種情況，主機係必須要暫緩接下來的指令之送訊直到在記憶體晶片處之處理結束為止。由於係產生有此種無謂的等待時間，因此，其結果，在主機與複數之記憶體晶片之間之資料傳輸之速度係降低。 在第1實施形態中，橋接晶片，係構成為能夠從主機而收訊獨有(specific)的訊號。而，橋接晶片，若是收訊獨有之訊號，則係將後續所收訊之訊號(包含指令)解釋為以自身作為目標之訊號。又，橋接晶片，係將接續於獨有之訊號之後所收訊之訊號，並不傳輸至任一之記憶體晶片處。故而，記憶體晶片，係並不會開始起因於以橋接晶片作為目標之訊號所導致的處理。藉由此，來防止記憶體晶片因應於以橋接晶片作為目標之訊號而實行非意圖性之處理的情形。 於下，針對第1實施形態的半導體裝置作說明。另外，第1實施形態，係能夠與後述之第2~第6實施形態以及該些之變形例之任一者作併用。 圖1，係為對於第1實施形態之半導體裝置1所被適用的儲存系統SYS之構成之其中一例作展示之示意性之圖。 儲存系統SYS，係包含主機HA以及半導體裝置1。半導體裝置1，係包含橋接晶片BC以及複數之記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4。半導體裝置1，係可作為將記憶體晶片CP1-1~CP1-4以及記憶體晶片CP2-1~CP2-4分別作了層積的MCP(Multi Chip Package)來作安裝。當半導體裝置1為作為MCP而被作安裝的情況時，在半導體裝置1處，橋接晶片BC以及複數之記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之周圍係亦可藉由模封樹脂而被作密封。在圖1中，係針對「經由通道CH1，在橋接晶片BC處係被連接有4個的記憶體晶片CP1-1~CP1-4，經由通道CH2，在橋接晶片BC處係被連接有4個的記憶體晶片CP2-1~CP2-4」的構成作例示。亦即是，半導體裝置1，係可作為包含有複數之(於此係為8個)記憶體晶片CP1-1~CP1-4、CP2-1~ CP2-4的多記憶體晶片模組而被構成。各記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4，例如，係身為NAND型快閃記憶體等之非揮發性記憶體之記憶體晶片。 主機HA，係可身為控制器等之裝置，亦可身為被具備有電腦或行動終端等之電子機器中並對於半導體裝置1作控制的處理器。半導體裝置1，係能夠經由有線通訊路徑(例如，序列匯流排等)CH0而被與主機HA作連接。半導體裝置1與主機HA，係經由基於特定之規格所構成的有線通訊路徑CH0而被作連接。當各記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4係身為NAND型快閃記憶體的情況時，特定之規格，例如係為Toggle DDR規格。例如，有線通訊路徑CH0係作為Toggle DDR介面而起作用。 橋接晶片BC，係在外部端子群10與複數之(於此係為2個)通道CH1、CH2之間而被電性地作連接。外部端子群10，係能夠經由有線通訊路徑CH0而被與主機HA作電性連接。複數之記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4，係經由複數之通道CH1、CH2而被與橋接晶片BC作連接。記憶體晶片CP1-1~CP1-4，係被與基於特定之規格所構成的通道CH1作連接。記憶體晶片CP2-1~CP2-4，係被與基於特定之規格所構成的通道CH2作連接。當各記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4係身為NAND型快閃記憶體的情況時，特定之規格，例如係為Toggle DDR規格。 圖2，係為對於第1實施形態之半導體裝置1之構成之其中一例作展示之示意性之圖。另外，在本圖中，為了圖示之簡略化，係圖示有代表記憶體晶片CP1-1~CP1-4之1個的記憶體晶片CP1、和代表記憶體晶片CP2-1~CP2-4之1個的記憶體晶片CP2。另外，於後，係會有對於記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4作總稱而標記為記憶體晶片CP的情況。 通道CH0，係包含有傳輸身為獨有訊號之橋接晶片致能訊號BRG_CEn之訊號線、傳輸晶片致能訊號CEn之訊號線、傳輸指令閂鎖訊號CLE之訊號線、傳輸位址閂鎖訊號ALE之訊號線、傳輸寫入致能訊號WEn之訊號線、傳輸讀取致能訊號RE/REn之訊號線、傳輸資料選通(Data strobe)訊號DQS/DQSn之訊號線、傳輸資料訊號DQ[7:0]之訊號線、以及傳輸準備、繁忙(ready-busy)訊號R/Bn之訊號線。外部端子群10，係針對構成通道CH0之訊號線的每一者而分別具備有端子，並藉由該端子而對訊號線作收訊。另外，在代表訊號之元件符號的末尾所記載之「n」，係代表其乃身為以負邏輯而被動作之訊號。關於各訊號是要以負邏輯而被動作或者是以正邏輯而被動作一事，係可任意作設計。另外，關於準備、繁忙訊號R/Bn，於此，作為其中一例，係設為「H準位係代表準備狀態，L準位係代表繁忙狀態」。 晶片致能訊號CEn，係身為用以將存取之對象的記憶體晶片CP設為致能(enable)狀態之訊號。資料選通訊號DQS/DQSn，係身為下達將藉由資料訊號DQ[7:0]而被送訊的資料導入至對象裝置中之指示的訊號。資料選通訊號DQS/DQSn，係身為藉由資料選通訊號DQS和資料選通訊號DQSn所構成之差動訊號。指令閂鎖致能訊號CLE，係身為代表「資料訊號DQ[7:0]乃身為指令」一事之訊號。位址閂鎖致能訊號ALE，係身為代表「資料訊號DQ[7:0]乃身為位址」一事之訊號。寫入致能訊號WEn，係身為對於對象裝置而下達將藉由資料訊號DQ[7:0]而被送訊的指令或位址作導入之指示的訊號。讀取致能訊號RE/REn，係身為對於對象裝置而下達將資料訊號DQ[7:0]作輸出之指示的訊號。讀取致能訊號RE/REn，係身為藉由讀取致能訊號RE以及讀取致能訊號REn所構成之差動訊號。收訊了讀取致能訊號RE/REn之對象裝置，係能夠藉由使該讀取致能訊號RE/REn作延遲，來產生資料選通訊號DQS/DQSn。準備、繁忙訊號R/Bn，係身為代表是身為「正在等待指令之收訊的狀態」之準備狀態(R)還是身為「就算是收訊指令也無法實行的狀態」之繁忙狀態(Bn)一事的訊號。於此，作為其中一例，通道CH0，係包含有傳輸身為施加於通道CH1之準備、繁忙訊號R/Bn的準備、繁忙訊號R/Bn_1之訊號線、和傳輸身為施加於通道CH2之準備、繁忙訊號R/Bn的準備、繁忙訊號R/Bn_2之訊號線。另外，通道CH0所包含的傳輸準備、繁忙訊號R/Bn之訊號線之構成，係並不被限定於上述之例。例如，通道CH0，關於準備、繁忙訊號R/Bn，係亦可具備有用以傳輸根據關連於通道CH1之準備、繁忙訊號R/Bn和關連於通道CH1之準備、繁忙訊號R/Bn而藉由線(wire)連接等所產生之1個的準備、繁忙訊號R/Bn之1個的訊號線。 橋接晶片致能訊號BRG_CEn，係身為在用以對於橋接晶片BC作控制之指令被作送訊時而被活性(active)化之訊號。橋接晶片BC，在橋接晶片致能訊號BRG_CEn乃身為活性狀態的期間中，係將在該期間中所收訊了的資訊(指令、或者是伴隨於指令之資料、等)，解釋為以自身為目標之資訊。進而，在橋接晶片致能訊號BRG_CEn乃身為活性狀態的期間中，係將從主機HA所收訊了的訊號均不傳輸至任一之記憶體晶片CP處。在橋接晶片致能訊號BRG_CEn乃身為非活性狀態的期間中，係將從主機HA所收訊了的訊號傳輸至存取對象之記憶體晶片CP處。 於後，係將「從主機HA所收訊了的訊號之對於記憶體晶片CP之傳輸為被遮斷，橋接晶片BC係將從主機HA所收訊了的訊號解釋為針對橋接晶片BC之訊號」的期間，標記為橋接控制期間。在橋接控制期間以外之期間(標記為非橋接控制期間)中的橋接晶片BC之動作模式、亦即是橋接晶片BC將從主機HA所收訊了的訊號對於記憶體晶片CP作傳輸之動作模式，係身為第1模式之其中一例。在橋接控制期間中的動作模式、亦即是橋接晶片BC將從主機HA所收訊了的訊號並不對於記憶體晶片CP作傳輸地而實行之動作模式，係身為第2模式之其中一例。 通道CH1、CH2之各者，係能夠送收訊與在主機HA與橋接晶片BC之間而被作送收訊的訊號群中之除了橋接晶片致能訊號BRG_CEn以外的訊號群相同之訊號群。亦即是，通道CH1、CH2之各者，係包含有傳輸晶片致能訊號CEn之訊號線、傳輸指令閂鎖訊號CLE之訊號線、傳輸位址閂鎖訊號ALE之訊號線、傳輸寫入致能訊號WEn之訊號線、傳輸讀取致能訊號RE/REn之訊號線、傳輸資料選通(Data strobe)訊號DQS/DQSn之訊號線、傳輸資料訊號DQ[7:0]之訊號線、以及傳輸準備、繁忙(ready-busy)訊號R/Bn之訊號線。 記憶體晶片CP1-1~CP1-4，係被與通道CH1作共通連接。又，記憶體晶片CP2-1~CP2-4，係被與通道CH2作共通連接。另外，構成通道CH1、CH2之訊號線之中之一部分，係亦可並未被與複數之記憶體晶片作共通連接。例如，記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之各者，係亦可藉由傳輸晶片致能訊號CEn之訊號線來與控制器101一對一地作連接。 橋接晶片BC，係具備有控制器101、緩衝記憶體102以及通道介面電路103。 緩衝記憶體102，係身為使主機HA與記憶體晶片CP之間之傳輸資料被暫時性地作儲存(緩衝)的記憶體。緩衝記憶體102，係可藉由DRAM(Dynamic Random Access Memory)來構成，亦可藉由SRAM(Static Random Access Memory)來構成。另外，構成緩衝記憶體102之記憶體的型態，係並不被限定於此些。 通道介面103，係進行經由有通道CH1、CH2的與記憶體晶片CP之間之資訊之通訊。通道介面103，係將從控制器101所供給而來的指令、位址或資料等，經由通道CH1、CH2來傳輸至記憶體晶片CP處，或者是將從記憶體晶片CP所供給而來的資料等儲存於緩衝記憶體102或對於控制器101作供給。 例如，通道介面103，係能夠將被輸入至外部端子群10處的晶片致能訊號CEn、指令閂鎖訊號CLE、位址閂鎖訊號ALE、寫入致能訊號WEn以及資料訊號DQ[7:0]，經由通道CH1、CH2來供給至記憶體晶片CP處。 又，在使記憶體晶片CP輸出資料時，通道介面103，係將讀取致能訊號RE/REn經由通道來供給至資料輸出源頭之記憶體晶片CP處。而，通道介面103，係能夠將資料輸出源頭之記憶體晶片CP的作為資料訊號DQ[7:0]而作了輸出之資料，於基於「資料輸出源頭之記憶體晶片CP根據讀取致能訊號RE/REn而產生的資料選通訊號DQS/DQSn」所致之時序處而作導入。 通道介面103所導入之資料，係被儲存於緩衝記憶體102中。之後，在與從主機HA而來之讀取致能訊號RE/REn相對應的時序處，從緩衝記憶體102對於主機HA而作為資料訊號DQ[7:0]來作輸出。此時，控制器101，係因應於從主機HA而來之讀取致能訊號RE/REn而產生資料選通訊號DQS/DQSn，並供給至主機HA處。 控制器101，係被配置於外部端子群10與通道介面103之間。控制器101，係使用緩衝記憶體102，而對於外部端子群10與通道介面103之間的資訊之授受作控制。 控制器101，係具備有指令解碼器111、遮斷電路112以及暫存器113。 指令解碼器111，係對於從主機HA而經由外部端子群10所接收的指令進行解析。指令解碼器111，係能夠因應於解析結果而發行針對記憶體晶片CP之指令。 遮斷電路112，係為能夠將對於記憶體晶片CP之訊號的供給因應於橋接晶片致能訊號BRG_CEn來作遮斷之電路。在橋接晶片致能訊號BRG_CEn為活性狀態的期間中、亦即是在橋接控制期間中，遮斷電路112，係將對於記憶體晶片CP之訊號的供給作遮斷。在橋接晶片致能訊號BRG_CEn為非活性狀態的期間中、亦即是在非橋接控制期間中，遮斷電路112，係使對於記憶體晶片CP之訊號作穿透。遮斷電路112，例如係藉由AND電路而被構成。另外，遮斷電路112之構成，係並不被限定於此。亦即是，遮斷電路112，係基於橋接晶片致能訊號BRG_CEn，來實現第1模式與第2模式之間之切換。 暫存器113，係身為使用以對於橋接晶片BC之動作作控制的各種資訊(標記為動作控制資訊)被作寫入之記憶體。 動作控制資訊，係並不被限定於特定之資訊。例如，動作控制資訊，係亦可身為在橋接晶片BC之控制中所被使用的設定資訊。設定資訊，係從主機HA而被送來，並被儲存在橋接晶片BC中。控制器101，係實行依循於設定資訊之動作。設定資訊，例如，係為傳輸資料之容量資訊。關於傳輸資料之容量資訊，係在第2實施形態中作說明。設定資訊，係亦可身為代表輸出對象的資料之位置之位址值之清單。關於代表輸出對象之資料之位置之位址值之清單，係在第6實施形態中作說明。 動作控制資訊，係亦可身為橋接晶片BC之狀態資訊。橋接晶片BC，係當從主機HA所下達了指示的動作(例如讀取等)一直進展至了特定之階段時，將代表其內容的進度資訊作為狀態資訊來寫入至暫存器113中。主機HA，係能夠藉由參照暫存器113內的狀態資訊，來掌握到所下達了指示的動作之進度狀況，並判斷對於複數之記憶體晶片CP而下達下一個動作的指示之時序。進度資訊之例，係在第3實施形態中作說明。 主機HA，在對於暫存器113而寫入動作控制資訊的情況時，係可使用針對記憶體晶片之既存的暫存器寫入用之指令、例如使用設置特徵指令。又，主機HA，在將暫存器113內之動作控制資訊讀出的情況時，係可使用針對記憶體晶片之既存的暫存器讀出用之指令、例如使用獲取特徵指令。主機HA，在將暫存器113內之狀態資訊讀出的情況時，係可使用用以從記憶體晶片而讀出狀態資訊的既存之指令、例如使用狀態讀取指令。 主機HA，在對於暫存器113進行存取時，係預先將橋接晶片致能訊號BRG_CEn設為活性狀態。藉由此，來成為使所有的用以對於暫存器113進行存取之指令均成為不會被供給至記憶體晶片CP處。 各記憶體晶片CP，係具備有記憶體胞陣列201、周邊電路202以及頁面緩衝203。 記憶體胞陣列201，係具備有複數之區塊。各區塊，係身為非揮發性之記憶體胞電晶體之集合體。各記憶體胞電晶體，係被與行(row)以及列(column)相互附加有對應，而能夠記憶資料。被儲存於1個的區塊中之所有之資料，係能夠整批地被刪除。 在進行針對記憶體胞陣列201之讀取動作或寫入動作時，將行作共有的記憶體胞電晶體之群係被整批性地作選擇，針對被選擇了的記憶體胞電晶體之群，讀取動作以及寫入動作係被整批性地實行。針對記憶體胞陣列201的讀取動作以及寫入動作之最小單位，係被稱作頁面。在各記憶體胞電晶體能夠儲存1位元之資料的情況時，將行作共有的記憶體胞電晶體之群，係具備有1個頁面之量的記憶容量。在各記憶體胞電晶體能夠儲存2位元以上之資料的情況時，將行作共有的記憶體胞電晶體之群，係具備有2個頁面以上之量的記憶容量。 記憶體胞陣列201，係經由頁面緩衝203而被與周邊電路202作連接。 周邊電路202，係包含有行解碼器、列解碼器、感測放大器、序列器、指令暫存器、位址暫存器、狀態暫存器、特徵暫存器等。周邊電路202，係被配置在記憶體胞陣列201之周邊，並被與通道作電性連接。周邊電路202，係因應於經由通道而從橋接晶片BC所接收到的指令，來利用頁面緩衝203而對於針對記憶體胞陣列201之各記憶體胞的存取動作(例如，讀取動作、寫入動作)作控制。 頁面緩衝203，係身為用以進行通道與記憶體胞陣列201之間之資料傳輸的緩衝記憶體。周邊電路202，係因應於從橋接晶片BC所接收的資料讀取指令，來從記憶體胞陣列201而讀出資料並暫時性地儲存於頁面緩衝203中。因此，頁面緩衝203，係具備有針對記憶體胞陣列201的讀取動作之最小單位、亦即是1個頁面之量的記憶容量。另外，從記憶體胞陣列201而讀出資料並儲存於頁面緩衝203中之動作，係被稱作感測(sense)動作。 周邊電路202，係因應於從橋接晶片BC所接收的資料輸出指令，來將被儲存於頁面緩衝203中之資料對於橋接晶片BC作供給。 接著，針對第1實施形態的半導體裝置1之動作作說明。 圖3，係為用以對於當主機HA對橋接晶片BC而送訊以記憶體晶片CP作為目標的指令時的第1實施形態之半導體裝置1之動作作說明的時序圖。於此，作為以記憶體晶片CP作為目標的指令之其中一例，係列舉出設置特徵指令。又，目標，係設為被與通道CH1作了連接的某一記憶體晶片CP1。 主機HA，在送訊以記憶體晶片CP作為目標的指令(換言之，並非為以橋接晶片BC作為目標之指令的指令)時，係將橋接晶片致能訊號BRG_CEn維持為非活性狀態(H準位)。在圖3所示之例中，設置特徵指令之目標，由於係身為記憶體晶片CP1，因此，主機HA，係將橋接晶片致能訊號BRG_CEn維持為非活性狀態(H準位)。 之後，主機HA，係使通道CH0之晶片致能訊號CE變遷為活性狀態(L準位)(S101)。 之後，主機HA，係送訊設置特徵指令(S102)。具體而言，主機HA，係依序送訊代表設置特徵指令之指令值C1、代表存取目標之位置的位址值ADD100、以及寫入對象之資料D100。在指令值C1之送訊時，主機HA，係將指令閂鎖致能訊號CLE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變(toggle)。在位址值ADD100之送訊時，主機HA，係將位址閂鎖致能訊號ALE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。在資料D100之送訊時，主機HA，係進行資料選通訊號DQS/DQSn之雙態觸變。 由於橋接晶片致能訊號BRG_CEn係被維持為非活性狀態(H準位)，因此，橋接晶片BC之遮斷電路112，係將從主機HA而來之訊號傳輸至記憶體晶片CP群處。故而，在S102處從主機HA而被供給至橋接晶片BC處的設置特徵指令，係藉由橋接晶片BC而被直接傳輸至通道CH1處(S103)。 在目標之記憶體晶片CP1處，周邊電路202，係經由通道CH1而收訊由指令值C1、位址值ADD100以及資料D100而成之設置特徵指令。如此一來，周邊電路202，係實行與所收訊了的設置特徵指令相對應之處理。亦即是，周邊電路202，係將所收訊了的資料D100，寫入至自身所具有的特徵暫存器中之位址值ADD100所代表之位置處。在周邊電路202開始與設置特徵指令相對應之處理時，周邊電路202，係使通道CH1之準備、繁忙訊號R/Bn變遷至繁忙狀態(L準位)(S104)。又，周邊電路202，在結束了與設置特徵指令相對應之處理時，係使通道CH1之準備、繁忙訊號R/Bn回復至準備狀態(S105)。此通道CH1之準備、繁忙訊號R/Bn，係直接經由橋接晶片BC來作為通道CH0之準備、繁忙訊號R/Bn_1而被傳輸至主機HA處。 主機HA，係根據準備、繁忙訊號R/Bn_1從繁忙狀態而回到了準備狀態一事，來辨識出設置特徵指令之實行為已結束，並使通道CH0之晶片致能訊號CE變遷至非活性狀態(H準位)(S106)。 如此這般，主機HA，在對於某一個的記憶體晶片CP送訊指令時，係將橋接晶片致能訊號BRG_CEn維持為非活性狀態。橋接晶片BC，當橋接晶片致能訊號BRG_CEn係為非活性狀態的情況時，係使從主機HA而來之指令穿透過通道CH1、CH2。故而，目標之記憶體晶片CP係能夠收訊以自身作為目標的指令。 圖4，係為用以對於當主機HA送訊以橋接晶片BC作為目標的指令時的第1實施形態之半導體裝置1之動作作說明的時序圖。於此，作為以橋接晶片BC作為目標的指令之其中一例，係列舉出設置特徵指令。 主機HA，在送訊以橋接晶片BC作為目標之指令時，係將橋接晶片致能訊號BRG_CEn維持為活性狀態(L準位)。此例，由於設置特徵指令之目標係為橋接晶片BC，因此，主機HA，係使橋接晶片致能訊號BRG_CEn變遷至活性狀態(L準位)(S201)。藉由此，橋接控制期間係開始。 接著，主機HA，係送訊設置特徵指令(S202)。另外，在此例中，主機HA，係在送訊設置特徵指令之前便使晶片致能訊號CEn變遷至活性狀態(L準位)。主機HA，係亦可並不進行晶片致能訊號CEn之控制。 設置特徵指令之送訊之處理程序，係與送訊以記憶體晶片CP作為目標的指令時相同。具體而言，主機HA，係依序送訊代表設置特徵指令之指令值C1、代表存取目標之位置的位址值ADD101、以及寫入對象之資料D101。在指令值C1之送訊時，主機HA，係將指令閂鎖致能訊號CLE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變(toggle)。在位址值ADD101之送訊時，主機HA，係將位址閂鎖致能訊號ALE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。在資料D101之送訊時，主機HA，係進行資料選通訊號DQS/DQSn之雙態觸變。 在橋接控制期間中，橋接晶片BC之遮斷電路112，係並不實行從主機HA而來之訊號的對於記憶體晶片CP之傳輸。 又，在橋接控制期間中，橋接晶片BC之指令解碼器111，係將指令值C1、位址值ADD101以及資料D101解釋為以自身作為目標之設置特徵指令。之後，控制器101，係實行藉由S202而被作了供給的設置特徵指令。亦即是，控制器101，係將資料D101寫入至自身所具有的暫存器113中之位址值ADD101所代表之位置處。 主機HA，係若是結束設置特徵指令之送訊，則使橋接晶片致能訊號BRG_CEn變遷至非活性狀態(H準位) (S203)。藉由此，橋接控制期間係結束。 如此這般，主機HA，在送訊以橋接晶片BC作為目標之指令時，係將橋接晶片致能訊號BRG_CEn維持為活性狀態。橋接晶片BC，當橋接晶片致能訊號BRG_CEn係為活性狀態的情況時，係並不將從主機HA而來之指令傳輸至通道CH1、CH2處。故而，不論是何者的記憶體晶片CP均無法收訊以橋接晶片BC作為目標的指令。 假設當某一記憶體晶片CP收訊了以橋接晶片BC作為目標之設置特徵指令的情況時，該記憶體晶片CP，就算是該設置特徵指令並非為自身所能夠實行者，也會有實行依據規格所被制定的某些之處理的情形。亦即是，該記憶體晶片CP，係會有實行錯誤的動作的情形。在該記憶體晶片CP正在實行依據規格所被制定的處理之期間中，就算是該處理乃身為錯誤動作，也會將準備、繁忙訊號R/Bn維持為繁忙狀態，該準備、繁忙訊號R/Bn係經由通道CH0而被送至主機HA處。主機HA，在通道CH0之準備、繁忙訊號R/Bn乃身為繁忙狀態的期間中，係並無法將接下來的指令經由通道CH0而作送訊。 若依據第1實施形態，則橋接晶片BC，係構成為能夠因應於橋接晶片致能訊號BRG_CEn來實行第1模式與第2模式之切換，該第1模式，係將從主機所收訊了的指令對於記憶體晶片CP作傳輸(換言之，在非橋接控制期間中之動作模式)，該第2模式，係將從主機所收訊了的指令並不對於記憶體晶片CP作傳輸地而實行與該指令相對應之動作(換言之，在橋接控制期間中之動作模式)。 主機HA，藉由使用橋接晶片致能訊號BRG_CEn，係能夠防止以橋接晶片BC作為目標之指令到達記憶體晶片CP處的情形。故而，係能夠防止起因於以橋接晶片BC作為目標之指令而導致記憶體晶片CP進行錯誤動作的情形，而防止產生主機HA對於錯誤動作之結束作等待的時間。主機HA，在送訊了以橋接晶片BC作為目標的指令之後，由於係能夠迅速地對於記憶體晶片CP而送訊接下來的指令，因此，係能夠將在主機HA與複數之記憶體晶片CP之間的資料傳輸之速度高速化。 另外，在第1實施形態中，外部端子群10，係包含有用以收訊橋接晶片致能訊號BRG_CEn的專用之端子。 (變形例1) 在上述第1實施形態中，作為用以對於橋接控制期間作控制的獨有之訊號，係使用有橋接晶片致能訊號BRG_CEn。用以對於橋接控制期間作控制之獨有的訊號，係並不被限定於此。 例如，作為用以對於橋接控制期間作控制之獨有的訊號，係可使用廠商指定參數性的指令值中之其中一者。在變形例1中，廠商指定參數性的指令值中之其中一者，係被指派至橋接控制指令。亦即是，在變形例1中，橋接控制指令係相當於用以對於橋接控制期間作控制之獨有的訊號。又，在變形例1中，通道CH0，係具備有從第1實施形態之通道CH0而將橋接晶片致能訊號BRG_CEn作了省略的構成。 又，控制器101，係具備有內部橋接晶片致能訊號IBRG_CEn之訊號線。內部橋接晶片致能訊號IBRG_CEn，係對於遮斷電路112，而進行與橋接晶片致能訊號BRG_CEn相同之作用。例如，內部橋接晶片致能訊號IBRG_CEn，例如係被儲存於暫存器113中。內部橋接晶片致能訊號IBRG_CEn，係經由訊號線而被輸入至遮斷電路112處。在內部橋接晶片致能訊號IBRG_CEn為活性狀態(L準位)的期間中，遮斷電路112，係將對於記憶體晶片CP之訊號的供給作遮斷。在內部橋接晶片致能訊號IBRG_CEn為非活性狀態(H準位)的期間中，遮斷電路112，係使對於記憶體晶片CP之訊號作穿透。內部橋接晶片致能訊號IBRG_CEn為活性狀態(L準位)的期間，係相當於橋接控制期間。 指令解碼器111，在將從主機HA所收訊了的指令解釋為橋接控制指令的情況時，係使內部橋接晶片致能訊號IBRG_CEn變遷至活性狀態(L準位)。若是在內部橋接晶片致能訊號IBRG_CEn為活性狀態(L準位)的期間中，通道CH0之晶片致能訊號CEn係從活性狀態(L準位)而變遷至非活性狀態(H準位)，則控制器101，係使內部橋接晶片致能訊號IBRG_CEn從活性狀態(L準位)而變遷至非活性狀態(H準位)。 圖5，係為用以對於當主機HA送訊以橋接晶片BC作為目標的指令時的變形例1之半導體裝置1之動作作說明的時序圖。於此，作為以橋接晶片BC作為目標的指令之其中一例，係列舉出設置特徵指令。 若依據變形例1，則主機HA，係不論目標乃身為橋接晶片BC或是身為記憶體晶片CP，均使晶片致能訊號CEn變遷至活性狀態(L準位)(S301)。 之後，主機HA，係為了使橋接控制期間開始，而對於橋接晶片BC送訊橋接控制指令(S302)。在S302處，主機HA，係將代表橋接控制指令之指令值C2，作為資料訊號DQ[7:0]而送訊。在指令值C2之送訊時，主機HA，係將指令閂鎖致能訊號CLE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。 若是橋接晶片BC收訊指令值C2，則指令解碼器111係將該指令值C2解釋為係代表橋接控制指令。如此一來，控制器101，係使內部橋接晶片致能訊號IBRG_CEn變遷至活性狀態(L準位)(S304)。遮斷電路112，係因應於內部橋接晶片致能訊號IBRG_CEn變遷至了活性狀態(L準位)一事，而開始從主機HA而來的訊號之對於記憶體晶片CP之供給的遮斷。藉由此，橋接控制期間係開始。 在直到橋接控制期間開始為止的期間中，內部橋接晶片致能訊號IBRG_CEn係身為為非活性狀態(H準位)。故而，橋接晶片BC，係將從主機HA所收訊了的橋接控制指令，經由通道CH0、CH1而傳輸至記憶體晶片CP處(S303)。亦即是，記憶體晶片CP係收訊橋接控制指令。指令值C2，係身為從作為記憶體晶片CP之廠商指定參數性之指令而並未被定義的未定義之值之中所選擇之值，記憶體晶片CP係並無法對此作解釋。故而，記憶體晶片CP，就算是收訊了指令值C2，也並不會開始任何之處理。 若是橋接控制期間開始，則與圖4中所示之第1實施形態之動作相同的，主機HA，係送訊設置特徵指令(S305)。具體而言，主機HA，係依序送訊代表設置特徵指令之指令值C1、代表存取目標之位置的位址值ADD103、以及寫入對象之資料D103。 在橋接控制期間中，橋接晶片BC之控制器101，係將從主機HA所供給而來的指令(於此情況，係為設置特徵指令)解釋為以自身作為目標之指令。之後，指令解碼器111，係將所收訊了的指令解釋為設置特徵指令。之後，控制器101，係實行與設置特徵指令相對應之處理。亦即是，控制器101，係將資料D103寫入至自身所具有的暫存器113中之位址值ADD103所代表之位置處。 又，在橋接控制期間中，主機HA所送訊的設置特徵指令，係並不會到達記憶體晶片CP處。故而，記憶體晶片CP，係並不會有實行與以橋接晶片BC作為目標的設置特徵指令相對應之動作的情形。 主機HA，係若是結束設置特徵指令之送訊，則使晶片致能訊號CE變遷至非活性狀態(H準位)(S306)。如此一來，橋接晶片BC之控制器101，係使內部橋接晶片致能訊號IBRG_CEn變遷至非活性狀態(H準位)(S306)。藉由此，橋接控制期間係結束。起因於橋接控制期間結束一事，橋接晶片BC，係成為能夠將從主機HA而來之指令傳輸至記憶體晶片CP處。 主機HA對橋接晶片BC而送訊以記憶體晶片CP作為目標的指令時的變形例1之半導體裝置1之動作，係等同於在圖3中所示之第1實施形態之時序圖中而將橋接晶片致能訊號BRG_CEn代換為內部橋接晶片致能訊號IBRG_CEn之動作。故而，關於當主機HA對於橋接晶片BC而送訊以記憶體晶片CP作為目標的指令時之變形例1之半導體裝置1之動作的說明，係作省略。 如此這般，若依據變形例1，則係準備有身為用以使橋接晶片BC開始橋接控制期間之獨有之指令的橋接控制指令。僅需要將廠商指定參數性的指令值中之其中一者指派至橋接控制指令，便能夠進行橋接控制期間之控制。 在第1實施形態以及變形例1中，作為主機HA在橋接控制期間中所使用的指令之其中一例，係列舉出設置特徵指令。在橋接控制期間中，橋接晶片BC，係並不被限定於設置特徵指令，而可構成為能夠實行暫存器存取用之任意之指令。例如，在橋接控制期間中，橋接晶片BC，若是收訊獲取特徵指令，則係能夠將暫存器113之內容供給至主機HA處。又，在橋接控制期間中，橋接晶片BC，若是收訊狀態讀取指令，則係能夠將被儲存於暫存器113中之狀態資訊供給至主機HA處。 在橋接控制期間中，橋接晶片BC所能夠實行之指令，係並不被限定於設置/獲取特徵指令以及狀態讀取指令。在橋接控制期間中，橋接晶片BC，係可構成為能夠實行任意之指令。 又，在橋接控制期間中，橋接晶片BC所能夠實行之指令，係並不被侷限於特定之規格，而可任意作定義。例如，在橋接控制期間中，橋接晶片BC，係亦可構成為能夠實行獨自所定義之指令。在橋接控制期間中而用以對於暫存器113進行存取之指令，係並不被限定於依據規格所準備的上述之指令(設置/獲取特徵指令或狀態讀取指令等)，而亦可獨自被定義。又，在橋接控制期間中而用以對於暫存器113進行存取之指令，係亦可身為對於依據規格所準備的任意之指令作了流用者。 又，在橋接控制期間中，不論是何種之指令，均並不會到達記憶體晶片CP處。故而，在橋接控制期間中而半導體裝置1所提供給主機HA之位址空間(標記為第1位址空間)，係亦可與在和橋接控制期間相異之期間(亦即是橋接晶片BC使指令穿透之期間)中而半導體裝置1所提供給主機HA之位址空間(標記為第2位址空間)相異。 例如，在第1位址空間中，係被映射有「橋接晶片BC所具備的緩衝記憶體102所提供之記憶區域」和「橋接晶片BC所具備的暫存器113所提供之記憶區域」。在第1位址空間中，係亦可並未被映射有「記憶體晶片CP所提供之記憶區域」。在第2位址空間中，係被映射有「記憶體晶片CP所提供之記憶區域」。在第2位址空間中，係亦可並未被映射有「橋接晶片BC所提供之記憶區域」。 又，若依據第1實施形態，則係並不需要廠商指定參數性之指令。若依據變形例1，則係僅需要將廠商指定參數性的指令值中之其中一者指派至橋接控制期間之控制中即可。 亦即是，若依據第1實施形態以及變形例1，則係能夠幾乎不使用廠商指定參數性之指令值地而針對對於橋接晶片BC作控制之指令來得到高度的設計自由度。 又，如同前述一般，若依據第1實施形態及變形例1，則在橋接控制期間中，不論是何種之指令，均並不會到達記憶體晶片CP處。故而，係能夠防止起因於用以對於橋接晶片BC作控制之指令所導致的記憶體晶片CP之錯誤動作，而防止產生起因於記憶體晶片CP之錯誤動作所導致的無謂之等待時間。其結果，係能夠使主機HA與複數之記憶體晶片CP之間之資料傳輸的速度提升。 (第2實施形態) 若依據toggle DDR規格，則作為用以使記憶體晶片CP輸出資料之指令，係準備有資料輸出(data output)指令。資料輸出指令，係並未包含有輸出對象之資料的容量之指定。輸出對象之資料的容量，係藉由在資料輸出指令之後所被送訊的讀取致能訊號RE/REn之toggle數而被指定。 被具備於半導體裝置處之橋接晶片，係若是從主機而收訊資料輸出指令，則在從主機而接收讀取致能訊號RE/REn之供給前，先對於資料輸出源頭之記憶體晶片而自發性地供給讀取致能訊號RE/REn。藉由此，橋接晶片，係將輸出對象之資料預先取得至自身所具備的緩衝記憶體中。之後，橋接晶片，係若是從主機而接收讀取致能訊號RE/REn之輸入，則將在緩衝記憶體處所預先取得了的輸出對象之資料供給至主機處。 亦即是，橋接晶片，係驅動對於記憶體晶片之讀取致能訊號RE/REn並接收記憶體晶片所輸出的資料。故而，在「橋接晶片正在經由複數之通道(例如通道CH1、CH2)中之某一通道而在自身與記憶體晶片之間進行讀取致能訊號RE/REn以及資料之送收訊」的期間中，通道CH0以及複數之通道中之其他之通道係為空閒。亦即是，在該期間中，主機，係能夠實行對於橋接晶片之存取(指令或資料之傳輸等)、或者是實行對於被與該其他之通道作了連接的其他之記憶體晶片之經由有橋接晶片的存取(指令或資料之傳輸等)。又，在上述期間中，橋接晶片係亦能夠在自身和被與該其他之通道作了連接的其他之記憶體晶片之間而進行讀取致能訊號RE/REn以及資料之送收訊。 於此，為了在「尚未使橋接晶片得知輸出對象之資料之容量」的時間點處而使橋接晶片充分地取得輸出對象之資料，橋接晶片，係有需要將被儲存在資料輸出源頭之記憶體晶片之頁面緩衝中的所有之資料作取得。然而，當僅有被儲存在頁面緩衝中之資料中的一部分係身為輸出對象之資料的情況時，係成為取得有輸出對象之資料以外的不必要之資料。用以取得該不必要之資料的時間，係為無謂的時間，資料傳輸之效率係降低。 在第2實施形態中，半導體裝置，係構成為能夠在資料輸出指令等之關連於資料傳輸之指令被作輸入之前，先對於傳輸對象之資料的容量作指定。以下，針對第2實施形態之半導體裝置作說明。 將第2實施形態的半導體裝置，標記為半導體裝置1a。又，將在半導體裝置1a處所具備的橋接晶片BC，標記為橋接晶片BCa。針對與第1實施形態相同之構成要素，係附加與第1實施形態相同之元件符號。又，係針對與第1實施形態相同之構成要素作簡略性的說明，或者是省略說明。 另外，第2實施形態，係被與第1實施形態或者是身為第1實施形態之變形例之變形例1一同作適用。於此，作為其中一例，針對將第2實施形態與第1實施形態一同作適用的情況作說明。 圖6，係為對於第2實施形態之半導體裝置1a之構成之其中一例作展示之示意性之圖。半導體裝置1a，係包含橋接晶片BCa以及記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4。於此，與圖2相同的，作為記憶體晶片CP1-1~CP1-4之代表，係描繪有1個的記憶體晶片CP1、作為記憶體晶片CP2-1~CP2-4之代表，係描繪有1個的記憶體晶片CP2。 各記憶體晶片CP，係具備有記憶體胞陣列201、周邊電路202以及頁面緩衝203。 橋接晶片BCa，係具備有控制器101a、緩衝記憶體102以及通道介面103。控制器101a，係具備有指令解碼器111、遮斷電路112、暫存器113以及RE/REn產生電路114。 在暫存器113中，係能夠儲存從主機HA所收訊了的容量資訊121。對於暫存器113之容量資訊121的儲存，係在橋接控制期間中而被實行。主機HA，係在將橋接晶片致能訊號BRG_CEn維持為活性狀態(L準位)的狀態下，使用特定之指令(例如，設置特徵指令、或者是獨自所定義的暫存器寫入用之指令)來對於橋接晶片BCa而下達容量資訊121之對於暫存器113的寫入之指示。在橋接晶片BCa處，若是指令解碼器111將從主機HA所收訊了的上述指令解釋為乃身為將容量資訊121寫入至暫存器113中之指令，則控制器101a，係將容量資訊121儲存於暫存器113中。之後，在從主機HA而收訊了資料輸出指令時，指令解碼器111，係將作為容量資訊121而被作了設定的容量，解釋為藉由該資料輸出指令而被作為輸出對象的資料之容量。 RE/REn產生電路114，當從主機HA所收訊了的指令係身為資料輸出指令的情況時，係自律性地產生讀取致能訊號RE/REn。此時，RE/REn產生電路114，係以與被儲存在暫存器113中之容量資訊121相對應的數量，來將讀取致能訊號RE/REn作雙態觸變。所產生的讀取致能訊號RE/REn，係從通道介面103來經由通道CH1、CH2之其中一者而被供給至資料輸出源頭之記憶體晶片CP處。 在記憶體晶片CP處，輸出對象之資料之開頭位置，係被包含於資料輸出指令中地而被從橋接晶片BCa作供給。又，從橋接晶片BCa而被供給至記憶體晶片CP處的讀取致能訊號RE/REn之雙態觸變數，係對應於輸出對象之資料之容量。故而，資料輸出源頭之記憶體晶片CP，係能夠特定出預先被儲存於頁面緩衝203中的資料中之輸出對象之資料，而能夠僅將輸出對象之資料供給至橋接晶片BCa處。 橋接晶片BCa，係將資料輸出源頭之記憶體晶片CP所輸出了的資料，儲存在緩衝記憶體102中。若是主機HA對於橋接晶片BCa供給讀取致能訊號RE/REn，則控制器101a，係因應於從主機HA所供給而來的讀取致能訊號RE/REn，而將緩衝記憶體102內之資料作為資料訊號DQ[7:0]來供給至主機HA處。 圖7，係為用以對於第2實施形態之半導體裝置1a的動作作說明之時序圖。於此，假設「資料輸出源頭之記憶體晶片CP，係已收訊有資料讀取指令，並因應於資料讀取指令而將包含有輸出對象之資料的讀出單位之資料(亦即是頁面)儲存於頁面緩衝203中」。 首先，主機HA，係為了以橋接晶片BCa作為目標而送訊容量資訊121，而使橋接晶片致能訊號BRG_CEn變遷至活性狀態(L準位)(S401)。藉由此，橋接控制期間係開始。 接著，主機HA，係為了將容量資訊121寫入至橋接晶片BCa之暫存器113中，而送訊設置特徵指令(S402)。設置特徵指令之送訊之處理程序，係與在第1實施形態以及變形例1中所作了說明的處理程序相同。亦即是，在S402處，主機HA，係依序送訊代表設置特徵指令之指令值C1、代表存取目標之位置的位址值ADD104、以及寫入對象之資料D104。在S402處，作為寫入對象之資料D104，係送訊有容量資訊121。 在S104之設置特徵指令之送訊時，由於橋接晶片致能訊號BRG_CEn係被維持為活性狀態(L準位)，因此，在橋接晶片BCa處，控制器101a，係將所收訊了的指令解釋為以自身作為目標者。又，指令解碼器111，係將所收訊了的指令解釋為設置特徵指令。如此一來，控制器101a，係因應於設置特徵指令，而將容量資訊121儲存於暫存器113中。 主機HA，係若是結束設置特徵指令之送訊，則使橋接晶片致能訊號BRG_CEn變遷至非活性狀態(H準位) (S403)。藉由此，橋接控制期間係結束。 接著，主機HA，係送訊資料輸出指令(S404)。在S404處，主機HA，係依序送訊代表資料輸出指令之指令值C3、C4之對之中之指令值C3、代表被儲存於頁面緩衝203處之資料中的輸出對象之資料之開頭之位置的位址值ADD105、以及指令值C4。在指令值C3、C4之送訊時，主機HA，係將指令閂鎖致能訊號CLE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。在位址值ADD105之送訊時，主機HA，係將位址閂鎖致能訊號ALE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。 S404，由於係在結束了橋接控制期間之後而被實行，因此，在S404處而從主機HA所被送訊至橋接晶片BCa處之資料輸出指令，係直接從橋接晶片BCa而被供給至資料輸出源頭之記憶體晶片CP處(S405)。 資料輸出指令之目標的記憶體晶片CP、亦即是資料輸出源頭之記憶體晶片CP，係若是收訊資料輸出指令，則進行被儲存於頁面緩衝203處之資料中的藉由位址值ADD105所被作了指定的位置之資料之輸出的準備。 之後，橋接晶片BCa之RE/REn產生電路114，係產生讀取致能訊號RE/REn。該讀取致能訊號RE/REn，係從通道介面103而被供給至資料輸出源頭之記憶體晶片CP處(S406)。 圖8，係為對於第2實施形態之S406之動作的詳細內容作展示之流程圖。首先，RE/REn產生電路114，係參照被儲存在暫存器113中之容量資訊121(S501)。之後，RE/REn產生電路114，係產生以與容量資訊121相對應的數量而被作了雙態觸變之讀取致能訊號RE/REn(S502)。之後，通道介面103，係將被產生的讀取致能訊號RE/REn供給至資料輸出源頭之記憶體晶片CP處(S503)。之後，動作係結束。 使說明回到圖7。 若是開始由橋接晶片BCa所致之讀取致能訊號RE/REn的供給，則在資料輸出源頭之記憶體晶片CP處，周邊電路202係將被儲存於頁面緩衝203處之資料，從藉由位址值ADD105所被作了指定的位置之資料起來依序作為資料訊號DQ[7:0]而輸出(S407)。在S407處，周邊電路202，係與讀取致能訊號RE/REn之雙態觸變同步地，而1次8位元地來依序將資料輸出。 周邊電路202，在1次8位元地而將資料作輸出時，係將資料選通訊號DQS/DQSn作雙態觸變(S408)。另外，周邊電路202，係藉由使從橋接晶片BCa所供給而來的讀取致能訊號RE/REn作延遲，來產生資料選通訊號DQS/DQSn。 橋接晶片BCa，係將從資料輸出源頭之記憶體晶片CP所供給而來的資料以資料選通訊號DQS/DQSn之雙態觸變之時序來依序作導入，並將所導入的資料儲存於緩衝記憶體102中。藉由此，輸出對象之資料係被儲存於緩衝記憶體102中。之後，若是主機HA對於橋接晶片BCa而供給讀取致能訊號RE/REn，則係能夠使橋接晶片BCa將被儲存於緩衝記憶體102處之輸出對象之資料對於主機HA作輸出。 另外，於以上說明中，係針對容量資訊121為代表輸出對象之資料之容量(更詳細而言，從頁面緩衝203所輸出的資料之容量)之設定值的例子，來作了說明。容量資訊121，係亦可身為代表輸入對象之資料之容量(更詳細而言，輸入至頁面緩衝203中的資料之容量)之設定值者。 又，容量資訊121，係亦可針對各存取目標之記憶體晶片CP之每一者、或者是針對存取目標之記憶體晶片CP所被作連接的各通道之每一者等，來個別地作設定。 如此這般，若依據第2實施形態，則橋接晶片BCa，係身為對於頁面緩衝203所進行輸入輸出的資料之容量的設定值。 故而，橋接晶片BCa，係能夠從記憶體晶片CP而僅取得輸出對象之資料。橋接晶片BCa，由於係能夠並不取得除了輸出對象之資料以外的不必要之資料，因此，係能夠削減在不必要之資料的取得中所需要之時間，藉由此，係能夠對於資料傳輸之效率的降低作抑制。 (變形例2) 作為第2實施形態之變形例，針對變形例2作說明。變形例2之橋接晶片BCa，係構成為能夠藉由獨自所定義的指令來進行容量資訊121之對於暫存器113的寫入。係將「用以將容量資訊121作寫入的獨自所定義之指令」，標記為容量設定指令。容量設定指令，係能夠在橋接控制期間中作使用。 圖9，係為用以對於變形例2之半導體裝置1a的動作作說明之時序圖。於此，假設「資料輸出源頭之記憶體晶片CP，係已收訊有資料讀取指令，並因應於資料讀取指令而將包含有輸出對象之資料的讀出單位之資料(亦即是頁面)儲存於頁面緩衝203中」。 首先，主機HA，係為了以橋接晶片BCa作為目標而送訊容量資訊121，而使橋接晶片致能訊號BRG_CEn變遷至活性狀態(L準位)(S601)。藉由此，橋接控制期間係開始。 接著，主機HA，係為了將容量資訊121寫入至橋接晶片BCa之暫存器113中，而送訊容量設置指令(S602)。在S602處，主機HA，係依序送訊代表容量設定指令之指令值C5、以及位址值ADD106。在指令值C5之送訊時，主機HA，係將指令閂鎖致能訊號CLE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。在位址值ADD106之送訊時，主機HA，係將位址閂鎖致能訊號ALE維持為活性狀態(H準位)，並且進行寫入致能訊號WEn之雙態觸變。 於此，容量設定指令，係構成為能夠將容量資訊121作為位址值來送訊。亦即是，位址值ADD106，係代表容量資訊121。係亦可將身為容量資訊121之內容的原始(raw)之數值資訊作為位址值來送訊。或者是，係亦可預先準備有複數之數值資訊，並以能夠藉由位址值來將複數之數值資訊中之其中一者選擇為容量資訊121的方式，來構成容量設定指令。 在S602處，由於橋接晶片致能訊號BRG_CEn係被維持為活性狀態(L準位)，因此，橋接晶片BCa之控制器101a，係將所收訊了的指令解釋為以自身作為目標者。又，指令解碼器111，係將所收訊了的指令解釋為容量設定指令。如此一來，控制器101a，係因應於容量設定指令，而將容量資訊121儲存於暫存器113中。 主機HA，係若是結束容量設定指令之送訊，則使橋接晶片致能訊號BRG_CEn變遷至非活性狀態(H準位) (S603)。藉由此，橋接控制期間係結束。 藉由S603，容量資訊121之寫入係結束。在S603之後，係能夠與第2實施形態之半導體裝置1a相同的，來實行資料輸出指令之送訊等之處理(例如圖7之S404~S408之處理)。 如此這般，為了進行容量資訊121之寫入，係亦可準備有獨有之指令(於此，係為容量設定指令)。 在第2實施形態以及變形例2中，用以進行容量資訊121之寫入的指令，係在藉由橋接晶片致能訊號BRG_CEn而使橋接控制期間開始之後，被作送訊。橋接控制期間之開始的方法，係並不被限定於使用有橋接晶片致能訊號BRG_CEn之方法。係亦能夠以藉由橋接控制指令來使橋接控制期間開始的方式，來構成橋接晶片BCa。 又，容量資訊121之寫入的時序，係並不被限定於緊接於資料輸出指令之前的時序。容量資訊121之寫入，係可在任意之時序處而實行。例如，係亦可在開機序列(power on sequence)之途中而於與資料輸出指令無關之時序處被實施。 容量資訊121，係亦可被決定有可使用之次數。例如，當容量資訊121係被構成為僅能夠使用1次的情況時，橋接晶片BCa之控制器101，係亦可若是使用容量資訊121，則將該容量資訊121刪除或作無效化。或者是，容量資訊121，係亦可構成為可作任意次數之使用直到經由從主機HA而來之指示而被作更新(或者是刪除)為止。主機HA，係能夠藉由在橋接控制期間中使用特定之指令(例如，設置特徵指令、或者是獨自所定義的暫存器寫入用之指令)，來對於容量資訊121作更新(或者是刪除)。 又，當在暫存器113內並不存在有容量資訊121的情況時、或者是當暫存器113內之容量資訊121被無效化的情況時，橋接晶片BCa，係亦可將輸出對象之資料的容量解釋為係身為頁面容量。另外，當在暫存器113內並不存在有容量資訊121的情況時或者是當暫存器113內之容量資訊121被無效化的情況時的動作，係並不被限定於此。 (第3實施形態) 如同前述一般，藉由資料輸出指令而被設為輸出對象之資料，係從記憶體晶片而被橋接晶片之緩衝所取得，之後，從橋接晶片之緩衝而被主機所取得。主機，在先等待橋接晶片取得所有的輸出對象之資料之後再從橋接晶片而取得該資料的情況時，等待時間係為長，起因於此，資料傳輸之效率係降低。 在第3實施形態中，橋接晶片，係構成為若是取得輸出對象之資料的一部分，則能夠開始該資料之對於主機之供給。 將第3實施形態的半導體裝置，標記為半導體裝置1b。將第3實施形態之橋接晶片，標記為橋接晶片BCb。針對與第1或第2實施形態相同之構成要素，係附加與第1或第2實施形態相同之元件符號。又，係針對與第1或第2實施形態相同之構成要素作簡略性的說明，或者是省略說明。 另外，第3實施形態，係被與第1實施形態或者是身為第1實施形態之變形例之變形例1以及第2實施形態或者是身為第2實施形態之變形例之變形例2一同作適用。於此，作為其中一例，針對將第3實施形態與第1實施形態以及第2實施形態一同作適用的情況作說明。 圖10，係為對於第3實施形態之半導體裝置1b之構成之其中一例作展示之示意性之圖。半導體裝置1b，係包含橋接晶片BCb以及記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4。於此，與圖2相同的，作為記憶體晶片CP1-1~CP1-4之代表，係描繪有1個的記憶體晶片CP1、作為記憶體晶片CP2-1~CP2-4之代表，係描繪有1個的記憶體晶片CP2。 在第3實施形態中，身為將主機HA與橋接晶片BCb作連接的通道之通道CH0，係構成為能夠以較將橋接晶片BCb與複數之記憶體晶片CP作連接的通道之通道CH1、CH2而更高的頻率來進行資料傳輸。於以下之說明中，作為其中一例，通道CH0，係設為能夠以通道CH1、CH2之各者之2倍的頻率來進行資料傳輸。亦即是，通道CH0，係能夠以通道CH1、CH2之各者之2倍的速度來實行資料傳輸。 各記憶體晶片CP，係具備有記憶體胞陣列201、周邊電路202以及頁面緩衝203。 橋接晶片BCb，係具備有控制器101b、緩衝記憶體102以及通道介面103。控制器101b，係具備有指令解碼器111、遮斷電路112、暫存器113以及RE/REn產生電路114。在暫存器113中，係能夠儲存從主機HA所收訊了的容量資訊121。 RE/REn產生電路114，係能夠自律性地產生讀取致能訊號RE/REn。RE/REn產生電路114，係以與被儲存在暫存器113中之容量資訊121相對應的數量，來將讀取致能訊號RE/REn作雙態觸變。所產生的讀取致能訊號RE/REn，係從通道介面103來經由通道CH1、CH2之其中一者而被供給至資料輸出源頭之記憶體晶片CP處。 控制器101b，係因應於輸出對象之資料中之已被取得(緩衝)至緩衝記憶體102中之資料之量到達了臨限值一事，而對於主機HA通知特定之資訊(標記為進度資訊)。又，係亦可構成為「在橋接晶片BCb之暫存器內為儲存有代表資料之量為到達了臨限值」一事之值，並且使主機HA對此定期性地作確認(輪詢，polling)。 進度資訊之通知方法，係並不被限定於特定之方法。於此，作為其中一例，控制器101b，係設為經由暫存器113來將進度資訊對於主機HA作通知。具體而言，控制器101b，係能夠作為狀態資訊之其中一者，而將進度資訊122儲存在暫存器113中。主機HA，在送訊了資料輸出指令之後，係對於橋接晶片BCb而供給用以將暫存器113內之狀態資訊讀出的特定之指令(例如，獲取特徵指令、狀態讀取指令或者是獨自所定義的暫存器讀出用之指令)。此時，主機HA，係藉由開始橋接控制期間，而使用以讀出暫存器113內之狀態資訊的指令成為不會到達記憶體晶片CP處。主機HA，係反覆嘗試狀態資訊之讀出，若是被儲存有進度資訊122，則進度資訊122之取得係成功。藉由此，從控制器101b所對於主機HA的進度資訊122之通知係結束。 另外，控制器101b，係亦可使用構成外部端子群10的複數之端子中之任一者，來通知進度資訊。 控制器101b，進而，係基於容量資訊121、和在通道CH0、CH1、CH2處之資料傳輸之速度，來設定臨限值。 例如，針對在通道CH0處之資料傳輸之速度乃是身為在通道CH1、CH2之各者處之資料傳輸之速度之N倍的情況作考慮。於此種情況時，控制器101b，係將針對「容量資訊121所代表的輸出對象之資料之容量」而乘算上(1-1/N)所得到之容量，設定為臨限值。 假設若是將較針對「容量資訊121所代表的輸出對象之資料之容量」而乘算上(1-1/N)所得到之容量而更小的容量設定為臨限值，則係會發生緩衝記憶體102內之資料的耗盡。若是緩衝記憶體102內之資料耗盡，則主機HA係成為必須要中斷資料之取得，直到在緩衝記憶體102內積存了充分之資料為止。亦即是，為了從橋接晶片BCb來對於主機HA進行資料傳輸而佔據通道CH0的時間係變長，通道CH0之利用效率係降低，起因於此，記憶體晶片CP與主機HA之間之資料傳輸之速度係降低。 又，假設若是將較針對「容量資訊121所代表的輸出對象之資料之容量」而乘算上(1-1/N)所得到之容量而更大幅度增大的容量設定為臨限值，則直到主機HA成為能夠開始輸出對象之資料之取得為止的等待時間係會變長。起因於此，記憶體晶片CP與主機HA之間之資料傳輸的速度係會降低。 在第3實施形態中，由於係將針對「容量資訊121所代表的輸出對象之資料之容量」而乘算上(1-1/N)所得到之容量設定為臨限值，因此，在主機HA開始了輸出對象之資料之取得之後，係能夠防止緩衝記憶體102內之資料之耗盡的發生。又，係能夠對於直到主機HA能夠開始輸出對象之資料之取得為止的等待時間作抑制。 接著，針對第3實施形態的半導體裝置1b之動作作說明。 圖11，係為用以對於當資料被從記憶體晶片CP來經由橋接晶片BCb而被傳輸至主機HA處時的第3實施形態之半導體裝置1b之動作作說明的時序圖。另外，於此，作為其中一例，假設資料輸出源頭之記憶體晶片CP係被與通道CH1作連接。在本圖中，係圖示有「主機HA與橋接晶片BCb之間之訊號之送收訊之動作」和「橋接晶片BCb和被與通道CH1作了連接的資料輸出源頭之記憶體晶片CP之間之訊號之送收訊之動作」。 首先，主機HA，係送訊資料輸出指令(S701)。資料輸出指令之送訊之處理程序，係與第2實施形態或變形例2相同。從主機HA而被送訊至橋接晶片BCb處之資料輸出指令，係直接從橋接晶片BCb而被供給至資料輸出源頭之記憶體晶片CP1處。 接著，橋接晶片BCb之RE/REn產生電路114，係產生讀取致能訊號RE/REn。該讀取致能訊號RE/REn，係從通道介面103而被供給至資料輸出源頭之記憶體晶片CP1處(S702)。另外，S702之處理，係與第2實施形態中所述之S406相同。亦即是，從橋接晶片BCb而被供給至資料輸出源頭之記憶體晶片CP1處的讀取致能訊號RE/REn，係被作與容量資訊121相對應之數量的雙態觸變。 若是開始由橋接晶片BCb所致之讀取致能訊號RE/REn的供給，則在資料輸出源頭之記憶體晶片CP1處，周邊電路202，係將被儲存於頁面緩衝203處之資料，從藉由在資料輸出指令中所包含之位址值而被作了指定的位置之資料起，來依序作為資料訊號DQ[7:0]而輸出(S703)。在S703處，周邊電路202，係與讀取致能訊號RE/REn之雙態觸變同步地，而1次8位元地來依序將資料輸出。 又，周邊電路202，在1次8位元地而將資料作輸出時，係將資料選通訊號DQS/DQSn作雙態觸變(S704)。另外，周邊電路202，係藉由使從橋接晶片BCb所供給而來的讀取致能訊號RE/REn作延遲，來產生資料選通訊號DQS/DQSn。 在橋接晶片BCb處，係將從資料輸出源頭之記憶體晶片CP所供給而來的資料以資料選通訊號DQS/DQSn之雙態觸變之時序來依序作導入，並將所導入的資料儲存(緩衝)於緩衝記憶體102中。之後，當被儲存於緩衝記憶體102中之資料之量到達了臨限值時，橋接晶片BCb之控制器101b，係對於主機HA通知進度資訊122(S705)。 圖12，係為對於第3實施形態之橋接晶片BCb的通知進度資訊122之動作(亦即是圖11之S705之動作)的詳細內容作展示之流程圖。首先，控制器101b，係參照被儲存在暫存器113中之容量資訊121(S801)。之後，控制器101b，係將針對「容量資訊121所代表的輸出對象之資料之容量」而乘算上(1-1/N)所得到之容量，設定為臨限值(S802)。N，係為將在通道CH0處之資料傳輸之速度除以在各通道CH1、CH2處之資料傳輸之速度所得到之值。於此，由於「N」係設為2，因此，控制器101b，係將針對「容量資訊121所代表的輸出對象之資料之容量」而乘算上(1/2)所得到之容量，設定為臨限值。 之後，控制器101b，若是藉由S703之處理而開始將從資料輸出源頭之記憶體晶片CP而來的資料取得至緩衝記憶體102，則係判定輸出對象之資料中之已被緩衝至緩衝記憶體102中之資料之量是否到達了臨限值(S803)。 當輸出對象之資料中之已被緩衝至緩衝記憶體102中之資料之量並未到達臨限值的情況時(S803，No)，控制器101b係再度實行S803之判定。當輸出對象之資料中之已被緩衝至緩衝記憶體102中之資料之量到達了臨限值的情況時(S803，Yes)，控制器101b係將進度資訊122儲存於暫存器113中(S804)。藉由此，橋接晶片BCb通知進度資訊122的動作係結束。 主機HA，係反覆嘗試狀態資訊之讀出，若是被儲存有進度資訊122，則進度資訊122之取得係成功。藉由此，進度資訊122係被從控制器101b而通知至主機HA處。 使說明回到圖11。 取得了進度資訊122之通知後的主機HA，為了從橋接晶片BCb而取得輸出對象之資料，首先，係使晶片致能訊號CEn變遷至活性狀態(L準位)(S706)，並送訊用以將資料從緩衝記憶體102而抽出的指令(S707)。 另外，用以從緩衝記憶體102而抽出資料之指令，係亦可身為獨自所定義之指令。或者是，用以從緩衝記憶體102而抽出資料之指令，係亦可為將既存之任意之指令作了流用者。又，S707，係在橋接控制期間中而被實行。在S707處，主機HA，係送訊獨自所定義的指令值C6。 接著，主機HA，係開始讀取致能訊號RE/REn的對於橋接晶片BCb之供給(S708)。在S708處而主機HA對於橋接晶片BCb所供給的讀取致能訊號RE/REn之雙態觸變頻率，係為橋接晶片BCb對於記憶體晶片CP所供給的讀取致能訊號RE/REn之雙態觸變頻率之2倍。又，在S708處，主機HA，係以對應於輸出對象之資料之容量的次數來將讀取致能訊號RE/REn作雙態觸變。在S708處而主機HA對於橋接晶片BCb所供給的讀取致能訊號RE/REn之雙態觸變之次數，係與在S702處而橋接晶片BCb對於資料輸出源頭之記憶體晶片CP所供給的讀取致能訊號RE/REn之雙態觸變之次數相等。 若是由主機HA所致之讀取致能訊號RE/REn之供給開始，則在橋接晶片BCb處，控制器101b，係將被緩衝至緩衝記憶體102中之資料依序作為資料訊號DQ[7:0]來對於主機HA作輸出(S709)。在S709處，控制器101b，係與讀取致能訊號RE/REn之雙態觸變同步地，而1次8位元地來依序將資料輸出。亦即是，橋接晶片BCb，係以從資料輸出源頭之記憶體晶片CP而至橋接晶片BCb之資料傳輸的速度之2倍的速度，來將資料傳輸至主機HA處。 又，控制器101b，在1次8位元地而將資料作輸出時，係將資料選通訊號DQS/DQSn作雙態觸變(S710)。控制器101b，係藉由使從主機HA所供給而來的讀取致能訊號RE/REn作延遲，來產生資料選通訊號DQS/DQSn。亦即是，橋接晶片BCb，係以從資料輸出源頭之記憶體晶片CP而被供給至橋接晶片BCb處的資料選通訊號DQS/DQSn的雙態觸變頻率之2倍的雙態觸變頻率，來將供給至主機HA處的資料選通訊號DQS/DQSn作雙態觸變。 接著，從資料輸出源頭之記憶體晶片CP1而至橋接晶片BCb的輸出對象之資料之傳輸係結束(S711)。與S711略相同時期地，從橋接晶片BCb而至主機HA的輸出對象之資料之傳輸係結束(S712)。 另外，S712之時期，係以會成為較S711之時期而更些許落後的方式而被作調整。S712之時期之調整，例如，係可藉由在從「被緩衝至緩衝記憶體102中之資料之量到達了臨限值(圖12之S803，Yes)的時序起直到「進度資訊122之通知之處理(圖12之S804)」為止的期間中，中介存在有些許之延遲，而實現之。另外，S712之時期之調整的方法，係並不被限定於此。 如此這般，若依據第3實施形態，則橋接晶片BCb，係將記憶體晶片CP所輸出的資料緩衝至緩衝記憶體102中，並因應於被緩衝至緩衝記憶體102中的資料之量到達基於容量資訊121所制定之臨限值一事，而對於主機HA通知進度資訊122。 故而，相較於主機先等待橋接晶片取得所有的輸出對象之資料之後再從橋接晶片而取得該資料的情況，係能夠減少主機之等待時間，因此，資料傳輸之速度的降低係被作抑制。 另外，橋接晶片BCb，係在進度資訊122之通知之後，開始緩衝記憶體102內的資料之對於主機HA之供給。 又，當主機HA與橋接晶片BCb之間之資料傳輸之速度係為橋接晶片BCb與記憶體晶片CP之間之資料傳輸之速度之N倍的情況時，臨限值，係藉由對於容量資訊121所代表之容量乘算上(1-1/N)，而算出之。 藉由此，係能夠將從記憶體晶片CP而至橋接晶片BCb之資料傳輸的結束之時序與從橋接晶片BCb而至主機HA之資料傳輸的結束之時序設為略相同時期。係能夠將從橋接晶片BCb而至主機HA之資料傳輸的開始之時序盡可能地提早，並且也不會有在與橋接晶片BCb而至主機HA之資料傳輸的途中而緩衝記憶體102內之資料耗盡的情形。亦即是，係並不會有從橋接晶片BCb而至主機HA的資料傳輸之時間無謂地變長的情形。由於係能夠將為了從橋接晶片BCb來對於主機HA進行資料傳輸而佔據通道CH0的時間縮短，因此，通道CH0之利用效率係提升。亦即是，能夠使用來讓主機HA對於其他之記憶體晶片CP進行存取等的時間係變多。藉由此，記憶體晶片CP與主機HA之間之資料傳輸的速度係提升。 (第4實施形態) 係會有複數之記憶體晶片所輸出的準備、繁忙訊號R/Bn之訊號線群被作結線並統整為1個的訊號線的情況。於此種情況，當複數之記憶體晶片之某一者乃身為繁忙狀態時，主機，係無法基於準備、繁忙訊號R/Bn來特定出複數之記憶體晶片中的身為繁忙狀態之記憶體晶片。主機，係能夠藉由對於複數之記憶體晶片之各者而個別地供給狀態讀取指令，來從複數之記憶體晶片之各者而分別取得狀態資訊，並基於狀態資訊來特定出繁忙狀態之記憶體晶片。另外，所謂記憶體晶片CP係身為繁忙狀態一事，係指該記憶體晶片CP乃身為就算是收訊指令也無法實行的狀態之繁忙狀態。又，所謂記憶體晶片CP係身為準備狀態一事，係指正在等待指令之收訊之狀態。 然而，若依據toggle DDR規格，則記憶體晶片，係若是收訊狀態讀取指令，則會在經過了依據toggle DDR規格所制定的時間之後，輸出狀態資訊。又，當複數之記憶體晶片係被與1個的通道作共通連接的情況時，主機，係有必要序列性地取得從各記憶體晶片所輸出的狀態資訊。故而，為了特定出身為繁忙狀態之記憶體晶片，係需要耗費大量的時間。 在第4實施形態中，橋接晶片，係從複數之記憶體晶片而個別地收訊準備、繁忙訊號R/Bn，並基於此些之準備、繁忙訊號R/Bn，來記憶代表複數之記憶體晶片之各者是身為準備狀態還是身為繁忙狀態之準備、繁忙資訊。準備、繁忙資訊，係作為狀態資訊之其中一者而被儲存在橋接晶片之暫存器中。主機，係能夠藉由從暫存器而讀出準備、繁忙資訊，來整批性地確認複數之記憶體晶片之各者是身為準備狀態還是身為繁忙狀態。藉由此，來將在複數之記憶體晶片之個別之狀態的確認中所需要之時間縮短。 將第4實施形態的半導體裝置，標記為半導體裝置1c。將第4實施形態之橋接晶片，標記為橋接晶片BCc。針對與第1、第2或第3實施形態相同之構成要素，係附加與第1、第2或第3實施形態相同之元件符號。又，係針對與第1、第2或第3實施形態相同之構成要素作簡略性的說明，或者是省略說明。 另外，第4實施形態，係能夠被與第1實施形態、身為第1實施形態之變形例之變形例1、第2實施形態、身為第2實施形態之變形例之變形例2、或者是第3實施形態一同作適用。於此，作為其中一例，針對將第4實施形態與第1實施形態、第2實施形態以及第3實施形態一同作適用的情況作說明。 圖13，係為對於第4實施形態之半導體裝置1c之構成之其中一例作展示之示意性之圖。半導體裝置1c，係包含橋接晶片BCc以及記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4。於此，與圖2相同的，作為記憶體晶片CP1-1~CP1-4之代表，係描繪有1個的記憶體晶片CP1、作為記憶體晶片CP2-1~CP2-4之代表，係描繪有1個的記憶體晶片CP2。 各記憶體晶片CP，係具備有記憶體胞陣列201、周邊電路202以及頁面緩衝203。 橋接晶片BCc，係具備有控制器101c、緩衝記憶體102以及通道介面103。控制器101c，係具備有指令解碼器111、遮斷電路112、暫存器113、RE/REn產生電路114b以及R/Bn管理電路115。在暫存器113中，係能夠儲存容量資訊121、進度資訊122以及R/Bn資訊123。R/Bn資訊123，係被儲存有針對各記憶體晶片CP之每一者而分別展示記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4是身為準備狀態還是身為繁忙狀態之R/Bn資訊123。 圖14，係為對於第4實施形態之R/Bn管理電路115之詳細的構成之其中一例作展示之示意性之圖。R/Bn管理電路115，係具備有第1AND電路116-1、第1AND電路116-2、第2AND電路117-1、第2AND電路117-2。第1AND電路116-1以及第2AND電路117-1，係對應於通道CH1。第1AND電路116-2以及第2AND電路117-2，係對應於通道CH2。 第1AND電路116-1，係具備有4個的輸入端子。第1AND電路116-1，係藉由4個的輸入端子，而受理從被與通道CH1作連接之4個的記憶體晶片CP1-1~CP1-4而來的準備、繁忙訊號R/Bn之個別之輸入。亦即是，第1AND電路116-1，係藉由4個的輸入端子，而被與4個的記憶體晶片CP1-1~CP1-4之各者個別地作連接。第1AND電路116-1，係輸出從記憶體晶片CP1-1~CP1-4而來的準備、繁忙訊號R/Bn之邏輯積。 第2AND電路117-1，係具備有2個的輸入端子。在第2AND電路117-1所具備之2個的輸入端子之中之其中一方處，係被輸入有從第1AND電路116-1而來之輸出訊號。在第2AND電路117-1所具備之2個的輸入端子之中之另外一方處，係被輸入有代表橋接晶片BCc自身是身為準備狀態還是身為繁忙狀態之橋接準備、繁忙訊號BRG_R/Bn。橋接準備、繁忙訊號BRG_R/Bn，例如係由控制器101c來產生。第2AND電路117-1，係輸出從第1AND電路116-1而來之輸出訊號與橋接準備、繁忙訊號BRG_R/Bn之邏輯積。 第2AND電路117-1之輸出訊號，係作為關連於通道CH1之準備、繁忙訊號R/Bn_1而被供給至主機HA處。 故而，主機HA，係藉由參照準備、繁忙訊號R/Bn_1而能夠確認是橋接晶片BCc以及4個的記憶體晶片CP1-1~ CP1-4之全部均身為準備狀態或者是橋接晶片BCc以及4個的記憶體晶片CP1-1~CP1-4之中之何者乃身為繁忙狀態。 將第1AND電路116-1之4個的輸入端子與4個的記憶體晶片CP1-1~CP1-4作連接之準備、繁忙訊號R/Bn用之4根的訊號線之各者，係分歧並被與暫存器113作連接。又，4根的傳輸準備、繁忙訊號R/Bn之訊號線之內容，係即時性地被記憶在暫存器113內的R/Bn資訊123之中之一部分(標記為R/Bn資訊123-1)處。進而，在R/Bn資訊123-1中，係亦被即時性地記憶有橋接準備、繁忙訊號BRG_R/Bn之內容。 第1AND電路116-2，係具備有4個的輸入端子。第1AND電路116-2，係藉由4個的輸入端子，而受理從被與通道CH2作連接之4個的記憶體晶片CP2-1~CP2-4而來的準備、繁忙訊號R/Bn之個別之輸入。亦即是，第1AND電路116-2，係藉由4個的輸入端子，而被與4個的記憶體晶片CP2-1~CP2-4之各者一對一地作連接。第1AND電路116-2，係輸出從記憶體晶片CP2-1~CP2-4而來的準備、繁忙訊號R/Bn之邏輯積。 第2AND電路117-2，係具備有2個的輸入端子。在第2AND電路117-2所具備之2個的輸入端子之中之其中一方處，係被輸入有從第1AND電路116-2而來之輸出訊號。在第2AND電路117-2所具備之2個的輸入端子之中之另外一方處，係被輸入有橋接準備、繁忙訊號BRG_R/Bn。第2AND電路117-2，係輸出從第1AND電路116-2而來之輸出訊號與橋接準備、繁忙訊號BRG_R/Bn之邏輯積。 第2AND電路117-2之輸出訊號，係作為關連於通道CH2之準備、繁忙訊號R/Bn_2而被供給至主機HA處。 另外，橋接晶片BCc，係亦可根據關連於通道CH1之準備、繁忙訊號R/Bn_1和關連於通道CH2之準備、繁忙訊號R/Bn_2，來藉由AND電路等而產生1個的準備、繁忙訊號R/Bn，並將該準備、繁忙訊號R/Bn供給至主機HA處。 將第1AND電路116-2之4個的輸入端子與4個的記憶體晶片CP2-1~CP2-4作連接之準備、繁忙訊號R/Bn用之4根的訊號線之各者，係分歧並被與暫存器113作連接。又，4根的傳輸準備、繁忙訊號R/Bn之訊號線之內容，係即時性地被記憶在暫存器113內的R/Bn資訊123之另外一部分(標記為R/Bn資訊123-2)處。進而，在R/Bn資訊123-2中，係亦被即時性地記憶有橋接準備、繁忙訊號BRG_R/Bn之內容。 故而，主機HA，係藉由參照準備、繁忙訊號R/Bn_2而能夠確認是橋接晶片BCc以及4個的記憶體晶片CP2-1~CP2-4之全部均身為準備狀態或者是橋接晶片BCc以及4個的記憶體晶片CP2-1~CP2-4之中之何者乃身為繁忙狀態。 又，主機HA，係能夠藉由讀出R/Bn資訊123，來針對橋接晶片BCc以及8個的記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之各者而整批性地確認該些是身為準備狀態還是身為繁忙狀態。 圖15，係為對於第4實施形態之半導體裝置1c將R/Bn資訊123對於主機HA作供給的動作作展示之流程圖。 首先，藉由主機HA，來使橋接晶片致能訊號BRG_CEn變遷為活性狀態(L準位)(S901)，橋接控制期間係開始(S902)。主機HA，在橋接控制期間中，係對於橋接晶片BCc而供給特定之暫存器讀出用之指令(例如，狀態讀取指令、獲取特徵指令或者是獨自所定義的暫存器讀出用之指令)。 若是橋接晶片BCc收訊暫存器讀出用之指令(S903)，則控制器101c，係將R/Bn資訊123從暫存器113而讀出，並藉由資料訊號DQ[7:0]來供給至主機HA處(S904)。 另外，暫存器讀出用之指令，係亦可構成為能夠對於R/Bn資訊123-1、123-2之中之其中一者作指定。於此種情況時，在S904處，橋接晶片BCc，係能夠將R/Bn資訊123-1、123-2中之被作了指定者從暫存器113而讀出並供給至主機HA處。 接續於S904，藉由主機HA，來使橋接晶片致能訊號BRG_CEn變遷為非活性狀態(H準位)(S905)，藉由此，在橋接晶片BCc處，橋接控制期間係結束(S906)。之後，半導體裝置1c將R/Bn資訊123對於主機HA作供給的動作係結束。 如此這般，若依據第4實施形態，則橋接晶片BCc，係與複數之記憶體晶片CP藉由傳輸準備、繁忙訊號R/Bn之複數之訊號線之1個而被一對一地作連接。而，在橋接晶片BCc處，係將藉由複數之訊號線所被作了供給的從複數之記憶體晶片CP而來之準備、繁忙訊號R/Bn的內容針對各記憶體晶片CP之每一者而個別地記憶在暫存器113內之R/Bn資訊123中。之後，橋接晶片BCc係將R/Bn資訊123對於主機HA作輸出。 故而，主機HA，係成為能夠整批性地確認複數之記憶體晶片CP之各者是身為準備狀態還是身為繁忙狀態。主機HA，係能夠相較於對於複數之記憶體晶片CP之各者而個別地供給狀態讀取指令的情況而以更少的時間來取得各記憶體晶片CP之狀態。由於為了取得記憶體晶片CP之狀態所需要的時間係被作抑制，因此，能夠使用在其他之用途(例如對於記憶體晶片CP之資料傳輸)中的時間係變多。故而，係能夠使主機HA與複數之記憶體晶片CP之間之資料傳輸的速度提升。 又，若依據第4實施形態，則R/Bn管理電路115，係針對從複數之記憶體晶片CP而來之準備、繁忙訊號R/Bn而實行包含邏輯積之演算，並將所得到的輸出訊號作為準備、繁忙訊號R/Bn_1或準備、繁忙訊號R/Bn_2而對於主機HA作輸出。 如同前述一般，於先前技術中，係會有複數之記憶體晶片CP所輸出的準備、繁忙訊號R/Bn之訊號線群被作結線並統整為1個的訊號線而被與主機作連接的情況。在第4實施形態中，藉由上述之構成，主機HA，係成為能夠取得與先前技術之準備、繁忙訊號R/Bn同等之準備、繁忙訊號R/Bn。 又，若依據第4實施形態，則R/Bn管理電路115，係產生身為關連於橋接晶片BCc自身之準備、繁忙訊號的橋接準備、繁忙訊號BRG_R/Bn。而，R/Bn管理電路115，係演算出從複數之記憶體晶片CP而來之準備、繁忙訊號R/Bn與橋接準備、繁忙訊號BRG_R/Bn之間之邏輯積。 另外，R/Bn管理電路115，係並非絕對需要演算出從複數之記憶體晶片CP而來之準備、繁忙訊號R/Bn與橋接準備、繁忙訊號BRG_R/Bn之間之邏輯積。 又，若依據第4實施形態，則R/Bn管理電路115，係將橋接準備、繁忙訊號BRG_R/Bn記憶在R/Bn資訊123中。 故而，主機HA，係成為能夠整批性地確認複數之記憶體晶片CP之各者以及橋接晶片BCc是身為準備狀態還是身為繁忙狀態。 另外，橋接晶片BCc，係因應於暫存器讀出用之指令(例如，狀態讀取指令、獲取特徵指令或者是獨自所定義的暫存器讀出用之指令)，來將R/Bn資訊123對於主機HA作輸出。 又，橋接晶片BCc，係能夠在橋接控制期間中而收訊用以將R/Bn資訊123讀出之指令。 故而，用以讀出R/Bn資訊123之指令係並不會被傳輸至記憶體晶片CP處。其結果，係能夠對於「記憶體晶片CP起因於用以讀出R/Bn資訊123之指令而進行錯誤動作」的情形作抑制，藉由此，係能夠抑制無謂的等待時間之發生。其結果，主機HA與複數之記憶體晶片CP之間之資料傳輸的速度係提升。 另外，橋接晶片BCc，係亦可構成為就算是在非橋接控制期間中亦能夠收訊用以將R/Bn資訊123讀出之指令。 (第5實施形態) 通常，主機，在對於複數之記憶體晶片而進行讀取的情況時，係需要送訊「資料讀取指令」與「資料輸出指令」之對。將「資料讀取指令」與「資料輸出指令」之對標記為「讀取指令對」。各記憶體晶片，係能夠因應於資料輸出指令而輸出最大為1個頁面之量的資料。故而，主機，在想要讀出複數頁面之量之資料的情況時，係需要送訊複數之讀取指令對。 當存在有複數之保持有輸出對象之資料之記憶體晶片的情況時，藉由使保持有輸出對象之資料的複數之記憶體晶片平行地動作，橋接晶片，係能夠無中斷地而從該些複數之記憶體晶片來取得輸出對象之資料之群。 若是主機能夠從橋接晶片而無中斷地取得「橋接晶片所無中斷地取得的輸出對象之資料之群」，則係能夠使主機與橋接晶片之間之資料傳輸之效率提升。然而，如同前述一般，主機，係至少需要針對各頁面之每一者而分別送訊讀取指令對。於正在送訊讀取指令對之途中，由於主機與橋接晶片之間之通道係為了進行讀取指令對之傳輸而被佔據，因此，主機係必須要停止從橋接晶片而來之資料之取得。亦即是，起因於主機送訊複數之讀取指令對一事，主機與複數之記憶體晶片之間之資料傳輸之速度係降低。 在第5實施形態中，係作為獨有之指令而被定義有多重讀取指令。橋接晶片，係若是從主機而收訊1個的多重讀取指令，則因應於該多重讀取指令而自律性地產生複數之讀取指令對。之後，橋接晶片，係能夠將所產生的複數之讀取指令對之各者自律性地送訊至目標之記憶體晶片處。橋接晶片，係將因應於複數之讀取指令對所被輸出的輸出對象之資料之群無中斷地取得。主機，由於係並不需要送訊讀取指令對，因此，在多重讀取指令之送訊後，係能夠從橋接晶片而無中斷地取得「橋接晶片所無中斷地取得的輸出對象之資料之群」。 以下，針對第5實施形態作說明。第5實施形態，係能夠被與第1實施形態、身為第1實施形態之變形例之變形例1、第2實施形態、身為第2實施形態之變形例之變形例2、第3實施形態或第4實施形態一同作適用。於此，作為其中一例，針對將第5實施形態與第1實施形態、第2實施形態、第3實施形態以及第4實施形態一同作適用的情況作說明。 將第5實施形態的半導體裝置，標記為半導體裝置1d。將第5實施形態之橋接晶片，標記為橋接晶片BCd。針對與第1、第2、第3或第4實施形態相同之構成要素，係附加與第1、第2、第3或第4實施形態相同之元件符號。又，係針對與第1、第2、第3或第4實施形態相同之構成要素作簡略性的說明，或者是省略說明。 圖16，係為對於第5實施形態之半導體裝置1d之構成之其中一例作展示之示意性之圖。半導體裝置1d，係包含橋接晶片BCd以及記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4。於此，與圖2相同的，作為記憶體晶片CP1-1~CP1-4之代表，係描繪有1個的記憶體晶片CP1、作為記憶體晶片CP2-1~CP2-4之代表，係描繪有1個的記憶體晶片CP2。 各記憶體晶片CP，係具備有記憶體胞陣列201、周邊電路202以及頁面緩衝203。 橋接晶片BCd，係具備有控制器101d、緩衝記憶體102以及通道介面103。控制器101d，係具備有指令解碼器111、遮斷電路112、暫存器113、RE/REn產生電路114b、R/Bn管理電路115以及指令產生電路118。在暫存器113中，係能夠儲存容量資訊121、進度資訊122以及R/Bn資訊123。 另外，在第5實施形態中，緩衝記憶體102，係具備有2個頁面以上之容量。亦即是，橋接晶片BCd，係能夠將從記憶體晶片CP所讀取出的資料作2個頁面之量以上的緩衝。又，主機HA與橋接晶片BCd之間之資料傳輸之速度，假設係為橋接晶片BCd與記憶體晶片CP之間之資料傳輸之速度之2倍。 指令產生電路118，當指令解碼器111係將從主機HA所收訊了的指令解釋為係身為多重讀取指令的情況時，係依循於多重讀取指令而產生2以上的讀取指令對。 圖17，係為對於第5實施形態之多重讀取指令之構成之其中一例作展示之示意性之圖。多重讀取指令，係如同在本圖中所示一般，包含有「代表多重讀取指令之指令值」和「位址初期值」和「間隔設定值」以及「讀取次數設定值」。 指令產生電路118，於初次係產生用以將被儲存在位址初期值所代表的位置處之資料讀出的讀取指令對。 間隔設定值，係代表讀取位置之間隔。指令產生電路118，當在第1次之後而產生讀取指定對的情況時，係針對在前一次的讀取指令對中而被使用於輸出對象之資料之位置之指定中的位址值，而作與作為間隔設定值所賦予的值相對應之增數，藉由此，來算出在下一個的讀取指令對中而使用於輸出對象之資料之位置之指定中的位址值。 另外，完整的位址值、亦即是用以唯一性地特定出記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之範圍內之位置的位址值，係包含有「指定2個的通道CH1、CH2中之1個」的第1位元列、和「指定被與1個的通道作了連接之4個的記憶體晶片CP中之1個」的第2位元列、和「指定1個的記憶體晶片CP內之1個的頁面」的第3位元列、以及「指定1個的頁面內之位置」的第4位元列。 係能夠針對完整的位址值之中之第1位元列、第2位元列以及第3位元列之各者，而指定間隔設定值。當第1位元列之間隔設定值係為x，第2位元列之間隔設定值係為y，第3位元列之間隔設定值係為z的情況時，假設係將此些之間隔設定值統整標記為(x，y，z)。 當間隔設定值係身為(0，0，1)的情況時，僅有記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之中之藉由「位址初期值之第1位元列以及第2位元列之組合」所特定出的記憶體晶片CP，會被設為讀取指令對之送訊目標。將讀取指令對之送訊目標，標記為對象之記憶體晶片CP。指令產生電路118，係產生將對象之記憶體晶片CP之位址初期值之第3位元列所展示的頁面作為讀取位置之初次之讀取指令對。之後，指令產生電路118，係一面使讀取位置一次作1個頁面之前進，一面依序產生讀取指令對。 當間隔設定值係身為(0，1，1)的情況時，記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之中之被與藉由「位址初期值之第1位元列」所特定出的通道作了連接之4個的記憶體晶片CP之全部，會被設為讀取指令對之送訊目標。指令產生電路118，係產生將「藉由位址初期值之第1位元列以及第2位元列之組合所特定出的記憶體晶片CP」之「位址初期值之第3位元列所展示的頁面」作為讀取位置之初次之讀取指令對。接著，指令產生電路118，係一面並不變更第3位元列地而將第2位元列一次作1的增數，一面依序產生3次之量的讀取指令對。藉由此，係針對被設為讀取指令對之送訊目標之4個的記憶體晶片CP之全部，而產生以藉由相同之第3位元列所特定出之頁面作為讀取位置之讀取指令對。接著，指令產生電路118，係藉由將第3位元列作1的增數，來使讀取位置作1個頁面之量的前進。之後，指令產生電路118，係一面將第2位元列一次作1的增數，一面依序產生4次之量的讀取指令對。之後，指令產生電路118，係反覆進行相同之動作。藉由此，來實現從被與藉由「位址初期值之第1位元列」所特定出的通道作了連接之4個的記憶體晶片CP之全部而依序將資料取得至橋接晶片BCd處的動作。 當間隔設定值係身為(1，1，1)的情況時，記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4之全部，會被設為讀取指令對之送訊目標。指令產生電路118，係產生將「藉由位址初期值之第1位元列以及第2位元列之組合所特定出的記憶體晶片CP」之「位址初期值之第3位元列所展示的頁面」作為讀取位置之初次之讀取指令對。接著，指令產生電路118，係一面並不變更第3位元列地而將第2位元列一次作1的增數，一面依序產生3次之量的讀取指令對。之後，指令產生電路118，係將第1位元列作1的增數，之後，指令產生電路118，係一面將第2位元列一次作1的增數，一面依序產生4次之量的讀取指令對。藉由此，係針對被設為讀取指令對之全部的記憶體晶片CP，而產生以藉由相同之第3位元列所特定出之頁面作為讀取位置之讀取指令對。接著，指令產生電路118，係藉由將第3位元列作1的增數，來使讀取位置作1個頁面之量的前進。之後，指令產生電路118，係一面將第1位元列與第2位元列一次作1的增數，一面依序產生8次之量的讀取指令對。指令產生電路118，係反覆實行此種動作。之後，指令產生電路118，係反覆進行相同之動作。藉由此，來實現從8個的記憶體晶片CP之全部而依序將資料取得至橋接晶片BCd處的動作。 讀取次數設定值，係身為被產生的讀取指令對之數量的上限數量。指令產生電路118，係針對在收訊多重讀取指令之後所產生了的讀取指令對之數量作計數。若是所產生了的讀取指令對之數量到達藉由讀取次數設定值所指定了的數量，則指令產生電路118，係結束讀取指令對之產生，並將計數值作重置。 另外，間隔設定值係並非絕對需要明示性地被包含於多重讀取指令中。例如，係亦可構成為：係準備有複數的代表多重讀取指令之指令值，並以能夠根據指令值來對於「間隔設定值係身為(0，0，1)」、「間隔設定值係身為(0，1，1)」以及「間隔設定值係身為(1，1，1)」之其中一者作指定的方式，來構成多重讀取指令。 又，作為間隔設定值而被作設定之值，係並不被限定於「1」。例如，係亦可藉由作為關連於第3位元列之間隔設定值而設定「2」，來使讀取位置一次跳過1個頁面地來前進。 又，係亦可並不設定間隔設定值。例如，係亦可構成為：從多重讀取指令而將間隔設定值省略，並使橋接晶片BCd在受訊了多重讀取指令的情況時，僅實行預先所決定之動作(例如，當間隔設定值係身為(1，1，1)的情況時之動作)。 另外，在與多重讀取指令相對應之動作中，假設橋接晶片BC係從各記憶體晶片CP而以頁面單位來取得資料。 圖18，係為用以對於第5實施形態之複數之讀取指令對的產生之動作作說明之流程圖。 首先，藉由主機HA，來使橋接晶片致能訊號BRG_CEn變遷為活性狀態(L準位)(S1001)，橋接控制期間係開始(S1002)。主機HA，在橋接控制期間中，係能夠對於橋接晶片BCd而供給多重讀取指令。 橋接晶片BCd，係收訊多重讀取指令(S1003)。之後，藉由主機HA，橋接晶片致能訊號BRG_CEn係被變遷至非活性狀態(H準位)(S1004)，藉由此，在橋接晶片BCd處，橋接控制期間係結束(S1005)。 接著，橋接晶片BCd，係開始與多重讀取指令相對應之動作。首先，指令產生電路118，係產生將位址初期值所展示的頁面作為輸出對象之資料的讀取指令對(S1006)。 之後，指令產生電路118，係判定所產生了的讀取指令對之數量是否到達了讀取次數設定值(S1007)。當所產生了的讀取指令對之數量並未到達讀取次數設定值的情況時(S1007，No)，指令產生電路118，係針對位址初期值而進行增數(S1008)，並產生以增數後之位址值所展示的頁面作為輸出對象之資料的讀取指令對(S1009)。之後，控制係移行至S1007處。 當所產生了的讀取指令對之數量係到達了讀取次數設定值的情況時(S1007，Yes)，複數之讀取指令對之產生的動作係結束。 藉由指令產生電路118所產生了的複數之讀取指令對之各者，係藉由通道介面103而被供給至目標之記憶體晶片CP處。通道介面103，係基於從各記憶體晶片CP而來之準備、繁忙訊號R/Bn或者是R/Bn資訊123來確認目標之記憶體晶片CP是否身為準備狀態並且目標之記憶體晶片CP所被作了連接的通道是否為空閒，並進行對於目標之記憶體晶片CP的讀取指令對之送訊。 圖19，係為對於第5實施形態之讀取指令對的指令序列之其中一例作展示之示意性之圖。 另外，在本圖中，假設各記憶體胞電晶體係能夠記憶2位元以上之資料。亦即是，將行(row)作共有之記憶體胞電晶體之群，係能夠儲存2以上之頁面之資料。 首先，針對記憶體晶片CP，讀取指令對之中之資料讀取指令之送訊係被實行(S1101)。在S1101處，頁面識別符IP、代表資料讀取指令之指令值C8、代表讀取位置之位址值ADD107、以及與指令值C8成為對之指令值C9，係被作送訊。 位址值ADD107，係包含有代表列(column)之位置之列位址值ADD107-1、和代表行之位置之行位址值ADD107-2。頁面識別符IP，係身為使行位址值ADD107-2對於被儲存在將行作共有之記憶體胞電晶體之群中的複數頁面之量之資料之中之1個的頁面作指定之資訊。藉由頁面識別符IP與行位址值ADD107-2之組合，1個的頁面係被特定出來。 列位址值ADD107-1，係代表頁面內之位置。亦即是，列位址值ADD107-1，係相當於前述之第4位元列。 若是資料讀取指令之目標之記憶體晶片CP收訊該資料讀取指令，則周邊電路202係實行感測動作。亦即是，周邊電路202，係將被指定了的頁面從記憶體胞陣列201而讀出至頁面緩衝203處。若是感測動作結束，則記憶體晶片CP，係成為能夠進行與資料輸出指令相對應的資料之輸出。 若是感測動作開始，則周邊電路202，係使準備、繁忙訊號R/Bn變遷至繁忙狀態(S1102)。若是感測動作結束，則周邊電路202，係使準備、繁忙訊號R/Bn從繁忙狀態而變遷至準備狀態(S1103)。亦即是，係能夠基於準備、繁忙訊號R/Bn，來判斷記憶體晶片CP是否結束了感測動作。 在感測動作結束之後，針對記憶體晶片CP，資料輸出指令之送訊係被實行(S1104)。在S1104處所被送訊的資料輸出指令之構成，係與在第2實施形態中所作了說明的資料輸出指令相同。具體而言，資料輸出指令，係藉由代表資料輸出指令之指令值C3、C4、和位址值ADD108，而被構成。 位址值ADD108，係包含有代表列之位置之列位址值ADD108-1、和代表行之位置之行位址值ADD108-2。在資料輸出指令中所包含之位址值ADD108，係只要展示有被儲存在頁面緩衝203中之資料之中的輸出對象之資料之開頭之位置即可。故而，在位址值108處係並不需要行位址值108-2。然而，慣用上，行位址值ADD108-2，係被使用有與在資料讀取指令中所包含的行位址值107-2相等之值。 在資料輸出指令中所包含的列位址值ADD108-1，係能夠被使用有與在資料讀取指令中所包含的列位址值107-1相異之值。 另外，在第5實施形態中，係設為因應於多重讀取指令來從各記憶體晶片CP而以頁面單位來取得資料。故而，在因應於多重讀取指令所被產生的讀取指令對的情況時，列位址值ADD107-1以及列位址值ADD108-1之各者，係代表頁面之開頭。 收訊了資料輸出指令之記憶體晶片CP，係開始資料之輸出(S1105)。此處理程序，係與在第2實施形態中所作了說明的處理程序相同。 通道介面103，在對於複數之記憶體晶片CP而送訊複數之讀取指令對時，係以會使複數之記憶體晶片CP以交織(Interleave)方式來動作的方式，而對於複數之讀取指令對之送訊時序作調整。 圖20，係為用以對於第5實施形態之讀取指令對的送訊時序之其中一例作說明之時序圖。在本圖所示之例中，半導體裝置1，係設為具備有16個的記憶體晶片CP1-1~ CP1-4、CP2-1~CP2-4、CP3-1~CP3-4、CP4-1~CP4-4。又，假設記憶體晶片CP1-1~CP1-4係經由通道CH1而被與橋接晶片BCd作連接，記憶體晶片CP2-1~CP2-4係經由通道CH2而被與橋接晶片BCd作連接，記憶體晶片CP3-1~ CP3-4係經由通道CH3而被與橋接晶片BCd作連接，記憶體晶片CP4-1~CP4-4係經由通道CH4而被與橋接晶片BCd作連接。又，於此，作為其中一例，係針對間隔設定值乃身為(1，1，1)的情況來作說明。 在圖20中，以斜線來作了下影線標示之矩形，係代表資料讀取指令之送訊期間。塗黑之矩形，係代表感測動作之實行期間。以點狀來作了下影線標示之矩形，係代表資料輸出指令之送訊期間。被記載有資料名稱DX(X係為整數)之留白矩形，係代表輸出對象之資料DX的傳輸期間。 若是多重讀取指令被從主機HA而供給至橋接晶片BCd處(S1，時刻t0)，則指令產生電路118，係因應於多重讀取指令，而產生複數之讀取指令對。之後，通道介面103，係開始所被產生了的複數之讀取指令對之供給(時刻t1)。 具體而言，通道介面103，首先，係對於分別被與相異之通道作了連接之4個的記憶體晶片CP1-1、CP2-1、CP3-1、CP4-1而平行性地送訊資料讀取指令。接著，係對於4個的記憶體晶片CP1-2、CP2-2、CP3-2、CP4-2而平行性地送訊資料讀取指令。接著，係對於4個的記憶體晶片CP1-3、CP2-3、CP3-3、CP4-3而平行性地送訊資料讀取指令。接著，係對於4個的記憶體晶片CP1-4、CP2-4、CP3-4、CP4-4而平行性地送訊資料讀取指令。藉由此，係對於16個的記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4、CP3-1~ CP3-4、CP4-1~CP4-4之全部而1個1個地供給資料讀取指令。 16個的記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4、CP3-1~CP3-4、CP4-1~CP4-4之各者，係因應於資料讀取指令而實行感測動作。之後，4個的記憶體晶片CP1-1、CP2-1、CP3-1、CP4-1係結束感測動作(時刻t2)。如此一來，通道介面103，係對於4個的記憶體晶片CP1-1、CP2-1、CP3-1、CP4-1而供給資料輸出指令。 於此，通道介面103，係以會在從1個的記憶體晶片CP而取得了頁面的一半之量的時序處而開始從下一個的記憶體晶片CP之頁面之取得的方式，來對於4個的記憶體晶片CP1-1、CP2-1、CP3-1、CP4-1而空出有時間間隔地來依序供給資料輸出指令。 具體而言，係以「若是從記憶體晶片CP1-1之1個頁面之量之資料D1的一半之量之取得結束，則從記憶體晶片CP2-1之1個頁面之量之資料D2之取得會被開始」的方式，來對於記憶體晶片CP2-1而供給資料輸出指令。以「若是從記憶體晶片CP2-1之1個頁面之量之資料D2的一半之量之取得結束，則從記憶體晶片CP3-1之1個頁面之量之資料D3之取得會被開始」的方式，來對於記憶體晶片CP3-1而供給資料輸出指令。以「若是從記憶體晶片CP3-1之1個頁面之量之資料D3的一半之量之取得結束，則從記憶體晶片CP4-1之1個頁面之量之資料D4之取得會被開始」的方式，來對於記憶體晶片CP4-1而供給資料輸出指令。 若是資料D1之取得結束，則通道介面103，係對於記憶體晶片CP1-1而送訊用以對資料D17進行讀取之資料讀取指令。若是資料D2之取得結束，則由於通道CH2係空閒，因此，通道介面103，係對於記憶體晶片CP2-1而送訊用以對資料D18進行讀取之資料讀取指令。若是資料D3之取得結束，則由於通道CH3係空閒，因此，通道介面103，係對於記憶體晶片CP3-1而送訊用以對資料D19進行讀取之資料讀取指令。若是資料D4之取得結束，則由於通道CH4係空閒，因此，通道介面103，係對於記憶體晶片CP4-1而送訊用以對資料D20進行讀取之資料讀取指令。 4個的記憶體晶片CP1-1、CP2-1、CP3-1、CP4-1之各者，係因應於資料讀取指令而開始感測動作。 各通道，在資料讀取指令被對於4個的記憶體晶片CP1-1、CP2-1、CP3-1、CP4-1之中之被與自身作連接的記憶體晶片CP而作了供給之後，係成為能夠作利用。故而，通道介面103，係進行對於接下來之4個的記憶體晶片CP1-2、CP2-2、CP3-2、CP4-2之資料輸出指令之供給。 通道介面103，在進行對於4個的記憶體晶片CP1-2、CP2-2、CP3-2、CP4-2之資料輸出指令之供給時，亦同樣的，係以會在從1個的記憶體晶片CP而取得了頁面之一半之量的時序處而開始從下一個的記憶體晶片CP之頁面之取得的方式，來對於4個的記憶體晶片CP1-2、CP2-2、CP3-2、CP4-2而空出時間間隔地來依序供給資料輸出指令。 進而，若是從記憶體晶片CP1-2而來之資料D5之取得結束，則通道介面103，係對於記憶體晶片CP1-2而送訊用以對資料D21進行讀取之資料讀取指令。若是從記憶體晶片CP2-2而來之資料D6之取得結束，則由於通道CH2係空閒，因此，通道介面103，係對於記憶體晶片CP2-2而送訊用以對資料D22進行讀取之資料讀取指令。若是從記憶體晶片CP3-2而來之資料D7之取得結束，則由於通道CH3係空閒，因此，通道介面103，係對於記憶體晶片CP3-3而送訊用以對資料D23進行讀取之資料讀取指令。若是從記憶體晶片CP4-2而來之資料D8之取得結束，則由於通道CH4係空閒，因此，通道介面103，係對於記憶體晶片CP4-2而送訊用以對資料D24進行讀取之資料讀取指令。 4個的記憶體晶片CP1-2、CP2-2、CP3-2、CP4-2之各者，係因應於資料讀取指令而實行感測動作。 通道介面103，係進行對於接下來之4個的記憶體晶片CP1-3、CP2-3、CP3-3、CP4-3之資料輸出指令之供給。 如此這般，通道介面103，係在各通道處，將「當1個的記憶體晶片CP正在實行感測動作時，經由通道來對於下一個的記憶體晶片CP而實行存取(指令之送訊以及資料之取得)」之動作，在4個通道處而平行性地實行。藉由此，橋接晶片BCd，係能夠從複數之記憶體晶片CP而將資料無中斷地作取得。 橋接晶片BCd之控制器101d，係如同在第3實施形態中所作了敘述一般，在取得了各資料DX之中之一半之量的時序處，對於主機HA通知進度資訊122(在圖20中係並未圖示)。主機HA，係因應於進度資訊112而開始資料DX之取得。主機HA與橋接晶片BCd之間之資料傳輸之速度，係為橋接晶片BCd與記憶體晶片CP之間之資料傳輸之速度之2倍。故而，主機HA，係能夠以「將各資料DX從記憶體晶片CP而取得至橋接晶片BC處時所需要的時間」之一半之量的時間來取得各資料DX。 又，緩衝記憶體102，係具備有2個頁面以上之容量。故而，橋接晶片BCd，係能夠於在緩衝記憶體102中被儲存有1個的資料DX之狀態下，而取得下一個的資料DX。在圖20所示之例中，資料輸出指令之供給時序，係以會在從1個的記憶體晶片CP而取得了頁面的一半之量的時序處而開始從下一個的記憶體晶片CP之頁面之取得的方式，而被作控制。又，主機HA，係並不需要針對資料DX之每一者而將資料讀取指令以及資料輸出指令作送訊。通道CH0，在多重讀取指令之送訊後，係並不會有被指令送訊所佔據的情形。故而，主機HA，若是結束資料DX之取得，則係能夠立即開始下一個的資料DX之取得。亦即是，主機HA，係能夠將「無中斷地而被取得至緩衝記憶體102中的複數之資料DX」無中斷地作取得。 如此這般，若依據第5實施形態，則橋接晶片BCd，係因應於多重讀取指令而產生複數之讀取指令對。之後，橋接晶片BCd，係將所產生的複數之讀取指令對之各者依序送訊至目標之記憶體晶片CP處。橋接晶片BCd，係將從複數之記憶體晶片CP所依序輸出之資料，依序緩衝至緩衝記憶體102中。之後，橋接晶片BCd，係將被緩衝至緩衝記憶體102中之資料對於主機HA作輸出。 主機HA，係並不需要在複數之讀取指令對之送訊中而使用通道CH0，便能夠從橋接晶片BCd而取得資料。故而，主機HA與複數之記憶體晶片CP之間之資料傳輸的速度係提升。 另外，橋接晶片BCd，係將代表複數之讀取指令對之各者的讀取位置之位址值，藉由增數來依序作取得。 (第6實施形態) 在第5實施形態中，橋接晶片BCd，係藉由針對位址值之增數，來取得複數之讀取位置，並自律性地發行用以從複數之讀取位置而取得資料的複數之讀取指令對。 相對於此，在第6實施形態中，橋接晶片，係根據預先從主機所供給而來的位址值之清單，來取得讀取位置。 以下，針對第6實施形態作說明。第6實施形態，係能夠被與第1實施形態、身為第1實施形態之變形例之變形例1、第2實施形態、身為第2實施形態之變形例之變形例2、第3實施形態或第4實施形態一同作適用。於此，作為其中一例，針對將第6實施形態與第1實施形態、第2實施形態、第3實施形態或第4實施形態一同作適用的情況作說明。 將第6實施形態的半導體裝置，標記為半導體裝置1e。將第6實施形態之橋接晶片，標記為橋接晶片BCe。針對與第1~第5實施形態之任一者相同之構成要素，係附加與第1~第5實施形態之任一者相同之元件符號。又，係針對與第1~第5實施形態之任一者相同之構成要素作簡略性的說明，或者是省略說明。 圖21，係為對於第6實施形態之半導體裝置1e之構成之其中一例作展示之示意性之圖。半導體裝置1e，係包含橋接晶片BCe以及記憶體晶片CP1-1~CP1-4、CP2-1~CP2-4。於此，與圖2相同的，作為記憶體晶片CP1-1~CP1-4之代表，係描繪有1個的記憶體晶片CP1、作為記憶體晶片CP2-1~CP2-4之代表，係描繪有1個的記憶體晶片CP2。 各記憶體晶片CP，係具備有記憶體胞陣列201、周邊電路202以及頁面緩衝203。 橋接晶片BCe，係具備有控制器101e、緩衝記憶體102以及通道介面103。控制器101e，係具備有指令解碼器111、遮斷電路112、暫存器113、RE/REn產生電路114b、R/Bn管理電路115以及指令產生電路118e。在暫存器113中，係能夠儲存容量資訊121、進度資訊122、R/Bn資訊123以及位址表124。 指令產生電路118e，當指令解碼器111係將從主機HA所收訊了的指令解釋為係身為多重讀取指令的情況時，係依循於位址表124而產生2以上的讀取指令對。 圖22，係為對於第6實施形態之位址表124的資料構造之其中一例作展示之圖。如同本圖中所示一般，位址表124，係身為記憶有2以上的位址值之清單。被記憶在位址表124中之各位址值，係為包含有「指定通道之第1位元列、和指定記憶體晶片CP之第2位元列、和指定頁面之第3位元列、以及指定頁面內之位置之第4位元列」的完整之位址值。被記憶在位址表124中之各位址值，係代表讀取位置。 指令產生電路118e，係針對被記憶在位址表124中之各位址值，而產生1個的讀取指令對。指令產生電路118e，係從位址表124之開頭位置起而依序取得位址值，並產生以所取得了的位址值作為讀取位置之讀取指令對。另外，從位址表124而來的位址值之取得的順序係並不被限定於此。 又，位址表124，係亦可針對各通道之每一者而被個別作準備。又，位址表124，係亦可針對各晶片之每一者而被個別作準備。 圖23，係為用以對於第6實施形態之位址表124之寫入方法作說明之時序圖。 首先，主機HA，係為了以橋接晶片BCe作為目標而送訊位址表124，而使橋接晶片致能訊號BRG_CEn變遷至活性狀態(L準位)(S1201)。藉由此，橋接控制期間係開始。 接著，主機HA，係為了將位址表124寫入至橋接晶片BCe之暫存器113中，而送訊位址表設定指令(S1202)。在S1202處，主機HA，係依序送訊代表位址表設定指令之指令值C10以及代表在暫存器113處的位址表124之寫入位置之位址值ADD109。 S1202之位址表設定指令之送訊，由於係在橋接控制期間中而被實行，因此，在橋接晶片BCe處，控制器101e，係將所收訊了的指令解釋為以自身作為目標者。又，指令解碼器111，係將所收訊了的指令解釋為位址表設定指令。 接著，主機HA，係能夠送訊資料D110(S1203)。D110，係身為位址表124之內容。在S1203處，主機HA，係將位址表124之內容、亦即是將被儲存在位址表124中之全部的位址值以及結束碼(end code)作為資料訊號[7:0]而以叢發(burst)來供給至橋接晶片BCe處。另外，位址表124之供給方法，係並不被限定於以叢發所致之供給。主機HA，係亦可將位址表124之內容分割為複數，並於所分割出的各內容之每一者處分別附隨位址表設定指令地而將位址表124作供給。 控制器101e，係將所收訊了的位址表124儲存在暫存器113之位址值ADD109所展示之位置處。 主機HA，係若是結束資料D110之送訊，則使橋接晶片致能訊號BRG_CEn變遷至非活性狀態(H準位)(S1204)。藉由此，橋接控制期間係結束。之後，關連於位址表124之寫入的動作係結束。 圖24，係為用以對於第6實施形態之複數之讀取指令對的產生之動作作說明之流程圖。 首先，藉由主機HA，來使橋接晶片致能訊號BRG_CEn變遷為活性狀態(L準位)(S1301)。藉由此，橋接控制期間係開始(S1302)。 接著，橋接晶片BCe係從主機HA而收訊多重讀取指令(S1303)。 在第6實施形態中，多重讀取指令，係至少包含有代表多重讀取指令之指令值。多重讀取指令，係亦可並不包含有位址初期值或間隔設定值。多重讀取指令，係亦可包含有代表位址表124所被儲存的位置之位址值。又，位址表124，係亦可包含有讀取次數設定值。於此，假設多重讀取指令係包含有讀取次數設定值。 接續於S1303，係藉由主機HA，來使橋接晶片致能訊號BRG_CEn變遷為非活性狀態(H準位)(S1304)。藉由此，橋接控制期間係結束(S1305)。 在橋接晶片BCe收訊了多重讀取訊號時，由於橋接晶片致能訊號BRG_CEn係被維持為活性狀態(L準位)，因此，控制器101e，係將所收訊了的指令解釋為以自身作為目標者。又，指令解碼器111，係將所收訊了的指令解釋為多重讀取指令。接著，指令產生電路118e，係開始與多重讀取指令相對應之動作。 首先，指令產生電路118e，係從位址表124而取得1個的記錄(record)(S1306)。於初次，指令產生電路118e，係從位址表124之開頭而取得1個的記錄。 接著，指令產生電路118，係判定所取得了的記錄是否身為結束碼(S1307)。當所取得了的記錄係並非為結束碼的情況時(S1307，No)，亦即是當所取得了的記錄係身為位址值的情況時，指令產生電路118e，係產生以所取得了的位址值作為讀取位置之讀取指令對(S1308)。 之後，指令產生電路11e8，係判定所產生了的讀取指令對之數量是否到達了讀取次數設定值(S1309)。當所產生了的讀取指令對之數量並未到達讀取次數設定值的情況時(S1309，No)，控制係移行至S1306處，後續之記錄之取得係被實行。 當所取得了的記錄係身為結束碼的情況時(S1307，Yes)、或者是當所產生了的讀取指令對之數量係到達了讀取次數設定值的情況時(S1309，Yes)，複數之讀取指令對之產生的動作係結束。 使說明回到圖21。 藉由指令產生電路118e所產生了的複數之讀取指令對之各者，係藉由通道介面103而被供給至目標之記憶體晶片CP處。通道介面103，係基於從各記憶體晶片CP而來之準備、繁忙訊號R/Bn或者是R/Bn資訊123來確認目標之記憶體晶片CP是否身為準備狀態並且目標之記憶體晶片CP所被作了連接的通道是否為空閒，並進行對於目標之記憶體晶片CP的讀取指令對之送訊。 又，通道介面103，係與藉由位址表124所展示的第5實施形態相同地，在各通道處，當1個的記憶體晶片CP正在實行感測動作時，實行對於下一個的記憶體晶片CP之存取(指令之送訊以及資料之取得)。又，通道介面103，係能夠將「當1個的記憶體晶片CP正在實行感測動作時，實行對於下一個的記憶體晶片CP之存取(指令之送訊以及資料之取得)」之動作，在複數之通道處而平行性地實行。藉由此，橋接晶片BCe，係能夠從複數之記憶體晶片CP而將資料無中斷地作取得。 又，通道介面103，係與第5實施形態相同的，能夠以會在從1個的記憶體晶片CP而取得了一半的頁面之量之資料的時序處而開始從下一個的記憶體晶片CP之資料之取得的方式，來對於資料輸出指令之供給時序作控制。 橋接晶片BCe之控制器101e，係在取得了一半的頁面之量之資料的時序處，對於主機HA通知進度資訊122。主機HA，係因應於進度資訊112而開始資料之取得。主機HA與橋接晶片BCe之間之資料傳輸之速度，係為橋接晶片BCe與記憶體晶片CP之間之資料傳輸之速度之2倍。故而，主機HA，係能夠以「將各資料DX從記憶體晶片CP而取得至橋接晶片BC處時所需要的時間」之一半的時間來取得各資料DX。 故而，若依據第6實施形態，則依存於位址表124之構造，係亦能夠進行圖20中所示之動作。故而，主機HA，係能夠將「無中斷地而被取得至緩衝記憶體102中的複數之資料DX」無中斷地作取得。 如此這般，若依據第6實施形態，則橋接晶片BCe，係從主機HA而收訊代表讀出對象之資料之位置的位址值之一覽之位址表124，並將所收訊了的位址表124儲存於暫存器113中。之後，橋接晶片BCe，係基於位址表124而產生複數之讀取指令對。 主機HA，係並不需要在複數之讀取指令對之送訊中而使用通道CH0，便能夠從橋接晶片BCd而取得資料。故而，主機HA與複數之記憶體晶片CP之間之資料傳輸的速度係提升。 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。

1,1a,1b,1c,1d,1e:半導體裝置 HA:主機 CP:記憶體晶片 SYS:儲存系統 BC,BCa,BCb,BCc,BCd,BCe:橋接晶片 10:外部端子群 101,101a,101b,101c,101d,101e:控制器 102:緩衝記憶體 103:通道介面 111:指令解碼器 112:遮斷電路 113:暫存器 114,114b:RE/REn產生電路 115:R/Bn管理電路 118,118e:指令產生電路 121:容量資訊 122:進度資訊 123:R/Bn資訊 124:位址表 201:記憶體胞陣列 202:周邊電路 203:頁面緩衝

[圖1]係為對於第1實施形態之半導體裝置所被適用的儲存系統之構成之其中一例作展示之示意性之圖。 [圖2]係為對於第1實施形態之半導體裝置之構成之其中一例作展示之示意性之圖。 [圖3]係為用以對於當主機對橋接晶片而送訊以記憶體晶片作為目標的指令時的第1實施形態之半導體裝置之動作作說明的時序圖。 [圖4]係為用以對於當主機送訊以橋接晶片作為目標的指令時的第1實施形態之半導體裝置之動作作說明的時序圖。 [圖5]係為用以對於當主機送訊以橋接晶片作為目標的指令時的變形例1之半導體裝置之動作作說明的時序圖。 [圖6]係為對於第2實施形態之半導體裝置之構成之其中一例作展示之示意性之圖。 [圖7]係為用以對於第2實施形態之半導體裝置的動作作說明之時序圖。 [圖8]係為對於第2實施形態之S406之動作的詳細內容作展示之流程圖。 [圖9]係為用以對於變形例2之半導體裝置的動作作說明之時序圖。 [圖10]係為對於第3實施形態之半導體裝置之構成之其中一例作展示之示意性之圖。 [圖11]係為用以對於當資料被從記憶體晶片來經由橋接晶片而被傳輸至主機處時的第3實施形態之半導體裝置之動作作說明的時序圖。 [圖12]係為對於第3實施形態之橋接晶片的通知進度資訊之動作(S705之動作)的詳細內容作展示之流程圖。 [圖13]係為對於第4實施形態之半導體裝置之構成之其中一例作展示之示意性之圖。 [圖14]係為對於第4實施形態之R/Bn管理電路之詳細的構成之其中一例作展示之示意性之圖。 [圖15]係為對於第4實施形態之半導體裝置將R/Bn資訊對於主機作供給的動作作展示之流程圖。 [圖16]係為對於第5實施形態之半導體裝置之構成之其中一例作展示之示意性之圖。 [圖17]係為對於第5實施形態之多重讀取指令之構成之其中一例作展示之示意性之圖。 [圖18]係為用以對於第5實施形態之複數之讀取指令對的產生之動作作說明之流程圖。 [圖19]係為對於第5實施形態之讀取指令對的指令序列之其中一例作展示之示意性之圖。 [圖20]係為用以對於第5實施形態之讀取指令對的送訊時序之其中一例作說明之時序圖。 [圖21]係為對於第6實施形態之半導體裝置之構成之其中一例作展示之示意性之圖。 [圖22]係為對於第6實施形態之位址表的資料構造之其中一例作展示之圖。 [圖23]係為用以對於第6實施形態之位址表之寫入方法作說明之時序圖。 [圖24]係為用以對於第6實施形態之複數之讀取指令對的產生之動作作說明之流程圖。

HA:主機

BC:橋接晶片

CP:記憶體晶片

CH0,CH1,CH2:通道

BRG_CEn:橋接晶片致能訊號

CEn:晶片致能訊號

CLE:指令閂鎖致能訊號

ALE:位址閂鎖致能訊號

WEn:寫入致能訊號

DQS/DQSn:資料選通訊號

DQ[7:0]:資料訊號

R/Bn,R/Bn_1,R/Bn_2:準備、繁忙訊號

C1:指令值

ADD100:位址值

D101:資料

Claims (10)

1. 一種半導體裝置，係具備有：端子群，係從主機而被輸入有第1訊號以及第2訊號；和第1晶片，係被電性連接有前述端子群，並能夠收訊前述第1訊號以及前述第2訊號；和第2晶片，係被電性連接有前述第1晶片，並且能夠收訊從前述第1晶片所被送訊之與前述第1訊號相對應之第3訊號，前述第1晶片，係因應於收訊了前述第1訊號一事，而對於前述第2晶片送訊與前述第1訊號相對應之第3訊號，前述第1晶片，當在前述第1訊號之前而收訊了前述第2訊號的情況時，係並不對於前述第2晶片送訊前述第3訊號。
2. 如請求項1所記載之半導體裝置，其中，前述端子群，係包含用以收訊前述第2訊號之專用之端子。
3. 如請求項1所記載之半導體裝置，其中，前述第2訊號，係包含有從前述主機來經由送訊前述第1訊號之端子所被送訊的第1指令。
4. 如請求項3所記載之半導體裝置，其中，前述第2晶片，係就算是收訊前述第1指令也並不對於所收訊的前述第1指令作回應。
5. 如請求項1~4中之任一項所記載之半導體 裝置，其中，前述第1晶片，係具備第1記憶體，前述第1訊號，係包含對於前述第1記憶體而寫入第1資訊之第2指令，前述第1晶片，係因應於在前述第2指令之前而收訊了前述第2訊號一事，而將前述第1資訊儲存於前述第1記憶體中。
6. 如請求項5所記載之半導體裝置，其中，前述第2晶片之各者，係具備第2記憶體，前述第1資訊，係包含第2資訊，該第2資訊，係身為對於前述第2記憶體進行輸入輸出的資料之容量的設定值。
7. 如請求項6所記載之半導體裝置，其中，前述第1訊號，係包含使前述第2晶片輸出前述第2記憶體內之資料之第3指令，前述第1晶片，係具備有第3記憶體，若是從前述主機而收訊前述第3指令，則係因應於收訊了前述第1訊號一事而將與前述第1訊號相對應之第4指令傳輸至前述第2晶片處，將身為前述第2晶片因應於前述第4指令所輸出的資料之第1資料，依序緩衝至前述第3記憶體中，構成為能夠將有關於已被緩衝至前述第3記憶體中的前述第1資料之容量為到達基於前述第2資訊所制定的臨限值一事之第3資訊，設為可對於前述主機作通知。
8. 如請求項7所記載之半導體裝置，其中，前述第1晶片，係構成為在將前述第3資訊設為可作通知之後，開始從前述第3記憶體而對於前述主機之前述第1資料之供給。
9. 如請求項7所記載之半導體裝置，其中，當前述主機與前述第1晶片之間之資料傳輸之速度係為前述第1晶片與前述第2晶片之間之資料傳輸速度之N倍的情況時，前述臨限值，係藉由對於前述第2資訊所代表之容量乘算上(1-1/N)而算出。
10. 一種晶片控制方法，係為對於第1晶片進行控制之晶片控制方法，該第1晶片，係被與從主機而被輸入有第1訊號以及第2訊號之端子群作電性連接，並且能夠從前述端子群而收訊前述第1訊號以及前述第2訊號，前述第1晶片，係被電性連接有第2晶片，並能夠將與前述第1訊號相對應之第3訊號對於前述第2晶片作送訊，前述晶片控制方法，係包含有下述步驟：因應於前述第1晶片收訊了前述第1訊號一事，而對於前述第2晶片送訊與前述第1訊號相對應之第3訊號，當前述第1晶片在前述第1訊號之前而收訊了前述第2訊號的情況時，並不對於前述第2晶片而送訊前述第3訊號。

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