DE19821641A1 - Halbleiterspeicherbauelement und Komponenten hierfür - Google Patents

Halbleiterspeicherbauelement und Komponenten hierfür

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DE19821641A1 DE19821641A DE19821641A DE19821641A1 DE 19821641 A1 DE19821641 A1 DE 19821641A1 DE 19821641 A DE19821641 A DE 19821641A DE 19821641 A DE19821641 A DE 19821641A DE 19821641 A1 DE19821641 A1 DE 19821641A1
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Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment sowie auf einen Decoder, einen Ausgabeübertragungs­ schaltkreis, einen Eingabetreiber sowie einen Eingabe- und Ausgabemultiplexer, die in dem Halbleiterspeicherbauelement verwendbar sind.
Ein Rechnersystem enthält allgemein eine Zentralprozessorein­ heit (CPU) zur Ausführung von Befehlen sowie einen Hauptspei­ cher für die Speicherung von Daten und Progammen, die von der CPU benötigt werden. Eine Erhöhung der Betriebsgeschwindig­ keit der CPU und eine Verringerung der Zugriffszeit auf den Hauptspeicher steigern daher die Leistungsfähigkeit des Rech­ nersystems. Ein synchrones DRAM (SDRAN) arbeitet abhängig von der Steuerung durch einen Systemtakt und besitzt als Haupt­ speicher eine vergleichsweise kurze Zugriffszeit.
Der Betrieb des SDRAM wird in Abhängigkeit von Impulssignalen gesteuert, die durch Übergänge des Systemtaktes erzeugt wer­ den. Hierbei werden die Impulssignale durch einen Einzelda­ tenraten (SDR)-Modus oder einen Doppeldatenraten(DDR)-Modus generiert. Der SDR-Modus erzeugt die Impulssignale bei Über­ gängen in einer Richtung, d. h. Impulssignale beim Übergang von hohem auf niedrigen Pegel oder umgekehrt, um ein DRAM-Bau­ element zu betreiben. Der DDR-Modus generiert zum Betrei­ ben des DRAM-Bauelementes die Impulssignale bei Übergängen in beiden Richtungen, d. h. bei Übergängen von hohem auf niedri­ gen Pegel und umgekehrt.
Der datenempfangende oder -erzeugende DDR-Modus besitzt eine große Bandbreite. Der DDR-Modus ist daher sehr hilfreich für die Bereitstellung eines SDRAM mit extrem hoher Geschwindig­ keit. Jedoch erhöht sich beim Realisieren des DDR-Modus auf einem Chip dessen Entwurfsfläche. Denn da der DDR-Modus dop­ pelt so viele Daten wie der SDR-Modus schreibt und liest, werden für ihn doppelt so viele Datenleitungen benötigt wie für den SDR-Modus. Dementsprechend erhöht sich die Abmessung des Chips. Außerdem sind im DDR-Modus verglichen mit dem SDR-Mo­ dus die Initialisierungszeit und die Datenhaltezeit zwi­ schen Daten und dem Takt während des Lesens und Schreibens reduziert, so daß Hilfsschaltkreise zum Verzögern eines ex­ ternen Taktes notwendig sind, was eine weitere Erhöhung der Abmessung des Speicherchips verursacht. Daher verwenden typi­ scherweise nur Speicherbauelemente für Systeme mit extrem ho­ her Geschwindigkeit den DDR-Modus, während andere Speicher­ bauelemente den SDR-Modus benutzen. Jedoch werden Halbleiter­ speicherbauelemente mit DDR-Modus bzw. SDR-Modus nicht nach einem Wahlverfahren, sondern separat hergestellt, was die Fertigungseffizienz verringert und die Produktionskosten er­ höht.
Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Halbleiterspeicherbauelementes, das sowohl für den SDR- als auch für den DDR-Modus anwendbar ist, sowie eines Decoders, eines Ausgabeübertragungsschaltkreises, eines Ein­ gabetreibers, eines Eingabemultiplexers und eines Ausgabemul­ tiplexers hierfür zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1, eines Decoders mit den Merkmalen des Anspruchs 14, eines Ausgabeübertragungsschaltkreises mit den Merkmalen des Anspruchs 15, eines Eingabetreibers mit den Merkmalen des Anspruchs 17, eines Eingabemultiplexers mit den Merkmalen des Anspruchs 20 und eines Ausgabemultiplexers mit den Merkmalen des Anspruchs 22.
Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
Fig. 1 ein schematisches Blockschaltbild einer Datenpfad­ anordnung eines Halbleiterspeicherbauelementes mit einem typischen Datenratenmodus,
Fig. 2 ein Schaltbild eines für das Halbleiterspeicherbau­ element von Fig. 1 verwendbaren Modusauswahlsignal­ generators,
Fig. 3 ein Schaltbild eines Spaltendecoders eines Spalten­ decoderblocks für ein erstes Speicherzellenfeld von Fig. 1,
Fig. 4 ein Schaltbild eines Spaltendecoders des Spaltende­ coderblocks für ein zweites Speicherzellenfeld von Fig. 1,
Fig. 5 ein Schaltbild eines ersten Ausgabeübertragungs­ schaltkreises von Fig. 1,
Fig. 6 ein Schaltbild eines zweiten Ausgabeübertragungs­ schaltkreises von Fig. 1,
Fig. 7 ein Schaltbild eines ersten Eingabetreibers von Fig. 1,
Fig. 8 ein Schaltbild eines zweiten Eingabetreibers von Fig. 1,
Fig. 9 ein Schaltbild eines Ausgabemultiplexers von Fig. 1,
Fig. 10 ein Schaltbild eines Eingabemultiplexers von Fig. 1,
Fig. 11 ein Zeitsteuerungsdiagramm von Daten an wichtigen Anschlüssen im Ausgabebetrieb des DDR-Modus,
Fig. 12 ein Zeitsteuerungsdiagramm von Daten an wichtigen Anschlüssen im Eingabebetrieb des DDR-Modus,
Fig. 13 ein Zeitsteuerungsdiagramm von Daten an wichtigen Anschlüssen im Ausgabebetrieb des SDR-Modus und
Fig. 14 ein Zeitsteuerungsdiagramm von Daten an wichtigen Anschlüssen im Eingabebetrieb des SDR-Modus.
Fig. 1 zeigt die Datenpfadanordnung eines beispielhaft be­ trachteten Halbleiterspeicherbauelementes gemäß der Erfindung in einem bestimmten Datenpfadzustand, wobei eine jeweilige Spaltenauswahlleitung der Übersichtlichkeit halber einem Bit­ leitungspaar entspricht. Dabei sind die verschiedenen Daten­ leitungsverbindungen nur insoweit gezeigt, wie auf sie von den verschiedenen Bauelementkomponenten in dem speziell be­ trachteten Datenpfadzustand zugegriffen wird. In diesem Aus­ führungsbeispiel ist, wenn eine bestimmte Spaltenadresse CAi auf niedrigem Pegel liegt, eine Spaltenauswahlleitung CSLF eines ersten Speicherzellenfeldes 117 aktiv, während ein Spaltenauswahlsignal CSLS eines zweiten Speicherzellenfeldes 119 aktiv ist, wenn die Spaltenadresse CAi auf hohem Pegel liegt. Im Betrieb mit SDR-Modus wird somit durch eine externe Spaltenadresse entweder CLSF oder CSLS ausgewählt, während im Betrieb mit DDR-Modus durch die externe Spaltenadresse sowohl CSLF als auch CSLS ausgewählt werden. Dabei wird der SDR-Mo­ dus oder der DDR-Modus mittels eines Modusauswahlsignals PSDR ausgewählt. Wenn PSDR auf hohem Pegel liegt, wird der SDR-Modus ausgewählt, und wenn PSDR auf niedrigem Pegel liegt, wird der DDR-Modus ausgewählt. Bezugnehmend auf Fig. 1 beinhaltet das Halbleiterspeicherbauelement einen Kernbereich 101, eine erste Datenleitung DIOF und eine zweite Datenlei­ tung DIOS, eine Übertragungsstufe 103 sowie einen Eingabe- und Ausgabesteuerteil 105. Nachfolgend wird der Einfachkeit halber die Betriebsweise des Kernbereichs 101 und der Über­ tragungsstufe 103 beschrieben, wenn die Spaltenadresse CAi auf niedrigem Pegel liegt.
Im SDR-Modus erfolgen die Eingabe und Ausgabe von Daten in den bzw. aus dem Kernbereich 101 über einen Datenpfad, der eine lokale Datenleitung LIOF und eine globale Datenleitung GIOF beinhaltet, in Abhängigkeit von der Aktivität des Spal­ tenauswahlsignals. Im DDR-Modus wählt der Kernbereich 101 die Spaltenauswahlsignale CSLF und CSLS aus. Außerdem wird in derselben Weise wie im SDR-Modus das Spaltenauswahlsignal CSLF zur Eingabe und Ausgabe von Daten ausgewählt. Daten wer­ den in Abhängigkeit vom Spaltenauswahlsignal CSLS über einen Datenpfad, der eine lokale Datenleitung LIOS und eine globale Datenleitung GIOS beinhaltet, eingegeben und ausgegeben. Im DDR-Modus werden daher zwei Dateneinheiten gleichzeitig ein­ gegeben und ausgegeben.
Die Übertragungsstufe 103 steuert die Datenübertragung zwi­ schen dem Kernbereich 101 und der ersten und zweiten Daten­ leitung DIOF, DIOS in Abhängigkeit von der Spaltenadresse CAi. Im SDR-Ausgabemodus überträgt die Übertragungsstufe 103 Daten von GIOF zur ersten Datenleitung DIOF über einen Ausga­ beübertragungsschaltkreis 107. Im SDR-Eingabemodus überträgt die Übertragungsstufe 103 Daten von der ersten Datenleitung DIOF über einen Eingabetreiber 111, um übertragene Daten in eine Speicherzelle des Kernbereichs 101 einzuspeichern. Im DDR-Ausgabemodus überträgt die Übertragungsstufe 103 die Da­ ten von GIOF zur ersten Datenleitung DIOF über den ersten Ausgabeübertragungsschaltkreis 107 ebenso wie im SDR-Aus­ gabemodus. Im DDR-Ausgabemodus überträgt zudem die Über­ tragungsstufe 103 die Daten von GIOS auf die zweite Datenlei­ tung DIOS über einen Ausgabeübertragungsschaltkreis 109.
Im DDR-Eingabemodus überträgt die Übertragungsstufe 103 Daten von der ersten Datenleitung DIOF nach GIOF über den ersten Eingabetreiber 111, um die übertragenen Daten in eine Spei­ cherzelle des Kernbereichs 101 einzuspeichern. Im DDR-Ein­ gabemodus überträgt außerdem die Übertragungsstufe 103 Da­ ten der zweiten Datenleitung DIOS nach GIOS über einen zwei­ ten Eingabetreiber 113, um die übertragenen Daten in einer Speicherzelle des Kernbereichs 101 zu speichern. Im DDR-Aus­ gabemodus transformiert die Eingabe- und Ausgabesteuerein­ heit 105 die Daten der ersten und der zweiten Datenleitung DIOF, DIOS in serielle Daten, um die übertragenen Daten nach außen weiterzuleiten. Im DDR-Eingabemodus überträgt die Ein­ gabe- und Ausgabesteuereinheit 105 seriell von außen empfan­ gene Daten zur ersten und zweiten Datenleitung DIOF und DIOS.
In Fig. 2 ist der Aufbau eines PSDR-Generators zur Erzeugung des Modusauswahlsignals PSDR gezeigt. Dieser Modusauswahlsi­ gnalgenerator enthält einen MOS-Transistor 201 und eine Schmelzsicherung 203. Der MOS-Transistor 201 ist ein NMOS-Tran­ sistor, der eine an eine Massespannung VSS angeschlossene Source-Elektrode besitzt. An eine Gate-Elektrode des MOS-Tran­ sistors 201 ist eine Versorgungsspannung VCC angelegt, um den MOS-Transistor 201 leitend zu schalten. Ein erster An­ schluß der Schmelzsicherung 203 ist an die Versorgungsspan­ nung VCC angeschlossen, und der zweite Anschluß ist an eine Drain-Elektrode des MOS-Transistors 201 angeschlossen, an welcher das Modusauswahlsignal PSDR abgegriffen wird. Wenn die Schmelzsicherung 203, die von außen durchtrennt werden kann, nicht durchtrennt ist, geht PSDR auf hohen Pegel, wo­ durch der SDR-Modus ausgewählt wird. Wenn die Schmelzsiche­ rung 203 durchtrennt wird, liegt PSDR auf niedrigem Pegel, wodurch der DDR-Modus ausgewählt wird. Die gezeigte Modusaus­ wahlsignalstufe besteht somit aus einem NMOS-Transistor und einer Schmelzsicherung, sie kann jedoch alternativ auch aus einem PMOS-Transistor und einer Schmelzsicherung bestehen.
Der Kernbereich 101 von Fig. 1 beinhaltet einen Spaltende­ coderblock 115. Im SDR-Modus wählt der Spaltendecoderblock 115 Spalten des Halbleiterspeicherbauelementes, speziell von dessen Speicherzellenfeldern, in Abhängigkeit einer Gruppe von Spaltenadressen aus, welche die Spaltenadresse CAi umfas­ sen. Im DDR-Modus wählt der Spaltendecoderblock 115 die Spal­ ten des Halbleiterspeicherbauelementes in Abhängigkeit von der Gruppe der Spaltenadressen ausgenommen der Spaltenadresse CAi aus.
Fig. 3 zeigt den Schaltungsaufbau eines Spaltendecoders 300, wie er im Spaltendecoderblock 115 verwendbar ist. Der Spal­ tendecoder 300 beinhaltet eine Antwortstufe 301 für eine vor­ gegebene Spaltenadresse sowie eine Spaltenauswahlstufe 303. Im SDR-Modus, d. h. wenn PSDR auf hohem Pegel liegt, reagiert die Antwortstufe 301 für die vorbestimmte Spaltenadresse auf einen ersten Logikzustand der Spaltenadresse CAi. Wenn die Spaltenadresse CAi auf niedrigem Pegel liegt, wird ein Signal eines Ausgangsanschlusses N302 auf hohen Pegel aktiviert. Im DDR-Modus, d. h. wenn PSDR auf niedrigem Pegel liegt, reagiert die Antwortstufe 301 für die vorgegebene Spaltenadresse nicht auf die Spaltenadresse CAi. Das Signal am Ausgangsanschluß N302 befindet sich daher unabhängig vom Logikzustand der Spaltenadresse CAi auf hohem Pegel. Die Spaltenauswahlstufe 303 erzeugt in Abhängigkeit vom Ausgangssignal N302 der Ant­ wortstufe 301 für die vorgegebene Spaltenadresse sowie von Spaltenadressen CAj, CAk und CAl das Spaltenauswahlsignal CSLF zur entsprechenden Spaltenauswahl des Halbleiterspei­ cherbauelementes. Wenn das Ausgangssignal N302 der Antwort­ stufe 301 für die vorgegebene Spaltenadresse auf hohem Pegel liegt und die Spaltenadressen CAj, CAk sowie CAl ebenfalls auf hohem Pegel liegen, geht das Spaltenauswahlsignal CSLF auf hohen Pegel, so daß eine Spalte ausgewählt wird.
Fig. 4 zeigt den Schaltungsaufbau eines weiteren, im Spalten­ decoderblock 115 benutzbaren Spaltendecoders 400, dessen Struktur analog derjenigen des Spaltendecoders 300 ist. Im SDR-Modus liegt der Ausgang einer Antwortstufe 401 für die vorgegebene Spaltenadresse auf hohem Pegel, wenn die Spal­ tenadresse CAi auf hohem Pegel liegt. Der Spaltendecoder 400 gibt das Ausgangssignal CSLS ab, mit dem eine Spalte des zweiten Speicherzellenfeldes 119 ausgewählt wird.
Die Übertragungsstufe 103 von Fig. 1 beinhaltet den ersten und zweiten Ausgabeübertragungsschaltkreis 107, 109 sowie den ersten und zweiten Eingabetreiber 111, 113. Im SDR-Modus überträgt der erste Ausgabeübertragungsschaltkreis 107 Daten von GIOF auf die erste Datenleitung DIOF in Abhängigkeit vom ersten Logikzustand von CAi, der hierbei auf niedrigem Pegel liegt. Im DDR-Modus überträgt der erste Ausgabeübertragungs­ schaltkreis 107 die Daten von GIOF nach DIOF in Abhängigkeit vom ersten Logikzustand von CAi und nach DIOS in Abhängigkeit von einem zweiten Logikzustand. Der zweite Logikzustand von CAi liegt hierbei auf hohem Pegel.
Im SDR-Modus überträgt der zweite Ausgabeübertragungsschalt­ kreis 109 die Daten von GIOS nach DIOF in Reaktion auf den zweiten Logikzustand von CAi. Im DDR-Modus überträgt der zweite Ausgabeübertragungsschaltkreis 109 die Daten von GIOS nach DIOF in Reaktion auf den zweiten Logikzustand von CAi sowie nach DIOS in Reaktion auf den ersten Logikzustand.
Im SDR-Modus oder im DDR-Modus überträgt der erste Eingabe­ treiber 111 die Daten von DIOF nach GIOF in Reaktion auf den ersten Logikzustand von CAi sowie nach GIOS in Reaktion auf den zweiten Logikzustand. Im DDR-Modus überträgt der zweite Eingabetreiber 113 die Daten von DIOS nach GIOF in Reaktion auf den zweiten Logikzustand von CAi sowie nach GIOS in Reak­ tion auf den ersten Logikzustand von CAi. Im SDR-Modus über­ trägt der zweite Eingabetreiber 113 keine Daten.
Fig. 5 zeigt den Schaltungsaufbau des ersten Ausgabeübertra­ gungsschaltkreises 107. Er beinhaltet einen Normalübertra­ gungsteil 501 und einen Auswahlübertragungsteil 503. Der Nor­ malübertragungsteil 501 überträgt die Daten von GIOF nach DIOF in Reaktion auf den Zustand niedrigen Pegels von CAi. Wenn das Inverse /CAi von CAi auf hohem Pegel liegt, gelangt somit ein verzögertes Signal /CADi von /CAi auf hohen Pegel. Wenn nun GIOF auf hohem Pegel liegt, wird ein PMOS-Transistor 509 leitend geschaltet, so daß das Signal DIOF auf hohen Pe­ gel gelangt. Wenn GIOF auf niedrigem Pegel liegt, ist ein NMOS-Transistor 511 leitend geschaltet, so daß DIOF auf nied­ rigen Pegel geht. Der Auswahlübertragungsteil 503 überträgt im DDR-Modus die Daten von GIOF nach DIOS in Reaktion auf den hohen Pegel von CAi. Wenn CAi auf hohen Pegel geht, geht näm­ lich ein verzögertes Signal CADi von CAi auf hohen Pegel. Wenn nun GIOF auf hohem Pegel liegt, ist ein PMOS-Transistor 513 leitend geschaltet, so daß DIOS auf hohen Pegel gelangt. Wenn GIOF auf niedrigem Pegel liegt, ist ein NMOS-Transistor 515 im SDR-Modus sperrend geschaltet. Wenn demgemäß PSDR auf hohem und CAi auf niedrigem Pegel liegen, werden die Daten von GIOF zur ersten Datenleitung DIOF übertragen. Wenn PSDR und CAi auf niedrigem Pegel liegen, werden die Daten von GIOF zur zweiten Datenleitung DIOS übertragen. Der Auswahlübertra­ gungsteil 503 beinhaltet einen Modusauswahlteil 505 und einen Auswahldatenübertragungsteil 507. Der Modusauswahlteil 505 empfängt PSDR und CADi. Im SDR-Modus, d. h. wenn PSDR den niedrigen und CAi den hohen Pegel einnehmen, wird ein Aus­ gangssignal N506 des Modusauswahlteils 505 auf hohen Pegel aktiviert. Wenn das Ausgangssignal N506 des Modusauswahlteils 505 auf hohen Pegel aktiviert ist, überträgt der Auswahlda­ tenübertragungsteil 507 die Daten von GIOF zur zweiten Daten­ leitung DIOS.
Fig. 6 zeigt den Schaltungsaufbau des zweiten Ausgabeübertra­ gungsschaltkreises 109. Dieser beinhaltet einen Normalüber­ tragungsteil 601 und einen Auswahlübertragungsteil 603. Der Normalübertragungsteil 601 überträgt die Daten von GIOS nach DIOF in Reaktion auf den hohen Pegel von CAi. Wenn CAi auf hohen Pegel geht, geht nämlich CADi auf hohen Pegel, wodurch ein PMOS-Transistor 609 leitend geschaltet wird, so daß DIOF auf hohen Pegel geht. Wenn GIOS auf niedrigem Pegel liegt, wird ein NMOS-Transistor 611 leitend geschaltet, so daß DIOF auf niedrigen Pegel gelangt. Der Auswahlübertragungsteil 603 überträgt im DDR-Modus die Daten von GIOS nach DIOS in Reak­ tion auf den niedrigen Pegel von CAi, d. h. CADi liegt auf ho­ hem Pegel, wenn /CAi auf hohem Pegel liegt. Wenn hierbei GIOS auf hohem Pegel liegt, ist ein PMOS-Transistor 613 leitend geschaltet, so daß DIOS auf hohem Pegel liegt. Wenn GIOS auf niedrigem Pegel liegt, ist ein NMOS-Transistor 615 leitend geschaltet, so daß DIOS auf niedrigen Pegel geht. Im SDR- Modus überträgt der Auswahlübertragungsteil 603 keine Daten. Wenn demgemäß PSDR und CAi auf hohem Pegel liegen, werden die Daten von GIOS auf die erste Datenleitung DIOF übertragen. Wenn PSDR auf niedrigem und CAi auf hohem Pegel liegen, wer­ den die Daten von GIOS auf die erste Datenleitung DIOF über­ tragen. Der Auswahlübertragungsteil 603 enthält einen Mo­ dusauswahlteil 605 und einen Auswahldatenübertragungsteil 607. Der Modusauswahlteil 605 empfängt PSDR und /CADi. Im SDR-Modus, d. h. wenn PSDR auf niedrigem und /CAi auf hohem Pegel liegen, ist ein Ausgangssignal N606 des Modusauswahl­ teils 605 auf hohem Pegel aktiviert. Wenn das Ausgangssignal N606 des Modusauswahlteils 605 auf hohem Pegel aktiviert ist, überträgt der Auswahldatenübertragungsteil 607 die Daten von GIOS zur zweiten Datenleitung DIOS.
Fig. 7 zeigt den Schaltungsaufbau des ersten Eingabetreibers 111. Dieser beinhaltet einen ersten Eingabeteil 701 und einen zweiten Eingabeteil 703. Der erste Eingabeteil 701 überträgt die Daten von DIOF nach GIOF in Reaktion auf den ersten Lo­ gikzustand von CAi. Wenn /CAi und DIOF auf hohem Pegel lie­ gen, ist nämlich ein PMOS-Transistor 705 leitend geschaltet, so daß GIOF auf hohem Pegel liegt. Wenn /CAi auf hohem und DIOF auf niedrigem Pegel liegen, ist ein NMOS-Transistor 707 leitend geschaltet, so daß GIOF auf niedrigem Pegel liegt. Der zweite Eingabeteil 703 überträgt die Daten von DIOF nach GIOS in Reaktion auf den zweiten Logikzustand von CAi. Wenn nämlich CAi und DIOF auf hohem Pegel liegen, ist ein PMOS-Tran­ sistor 709 leitend geschaltet, so daß GIOS auf hohem Pe­ gel liegt. Wenn CAi auf hohem und DIOF auf niedrigem Pegel liegen, ist ein NMOS-Transistor 711 leitend geschaltet, so daß GIOS auf niedrigem Pegel liegt.
Fig. 8 zeigt den Schaltungsaufbau des zweiten Eingabetreibers 113. Dieser beinhaltet einen ersten Eingabeteil 801 und einen zweiten Eingabeteil 803. Der erste Eingabeteil 801 überträgt die Daten von DIOS nach GIOF in Reaktion auf den zweiten Lo­ gikzustand von CAi im DDR-Modus, während er im SDR-Modus die Daten von DIOS nicht überträgt. Der erste Eingabeteil 801 be­ inhaltet eine erste Steuereinheit 805 und einen ersten Daten­ übertragungsteil 807. Im DDR-Modus, wenn CAi auf hohem Pegel liegt, geht ein Ausgangssignal N806 der ersten Steuereinheit 805 auf hohen Pegel. Wenn das Ausgangssignal N806 der ersten Steuereinheit 805 auf hohen Pegel aktiviert ist, überträgt der erste Datenübertragungsteil 807 die Daten von DIOS nach GIOF. Wenn nämlich PSDR auf niedrigem und CAi sowie DIOS auf hohem Pegel liegen, wird ein PMOS-Transistor 809 leitend ge­ schaltet, so daß GIOF auf hohen Pegel gelangt. Wenn PSDR auf niedrigem, CAi auf hohem und DIOS auf niedrigem Pegel liegen, wird ein NMOS-Transistor 811 leitend geschaltet, so daß GIOF auf niedrigen Pegel gelangt.
Der zweite Eingabeteil 803 überträgt die Daten von DIOS nach GIOS in Reaktion auf den ersten Logikzustand von CAi im DDR- Modus, während er im SDR-Modus die Daten von DIOS nicht über­ trägt. Der zweite Eingabeteil 803 beinhaltet eine zweite Steuereinheit 813 und einen zweiten Datenübertragungsteil 815. Wenn /CAi auf hohen Pegel gelangt, geht ein Ausgangs­ signal N814 der zweiten Steuereinheit 813 auf hohen Pegel. Wenn das Ausgangssignal N814 der zweiten Steuereinheit 813 auf hohem Pegel aktiviert ist, überträgt der zweite Daten­ übertragungsteil 815 die Daten von DIOS nach GIOS. Wenn näm­ lich PSDR auf niedrigem sowie /CAi und DIOS auf hohem Pegel liegen, wird ein PMOS-Transistor 817 leitend geschaltet, so daß GIOS auf hohen Pegel gelangt. Wenn PSDR auf niedrigem, /CAi auf hohem und DIOS auf niedrigem Pegel liegen, wird ein NMOS-Transistor 819 leitend geschaltet, so daß GIOS auf nied­ rigen Pegel gelangt. Wenn PSDR auf hohem Pegel liegt, sind die PMOS-Transistoren 809 und 817 sowie die NMOS-Transistoren 811 und 819 sperrend geschaltet, so daß die Daten von DIOS nicht nach GIOF oder GIOS übertragen werden.
Die Eingabe- und Ausgabesteuereinheit 105 beinhaltet gemäß Fig. 1 einen Ausgabemultiplexer 121 und einen Eingabemulti­ plexer 123. Im SDR-Modus synchronisiert der Ausgabemultiple­ xer 121 Daten von DIOF mit einem externen Takt CLK zwecks ex­ terner Datenausgabe. Im DDR-Modus gibt der Ausgabemultiplexer 121 Daten von DIOF und DIOS seriell gemäß steigenden und fallenden Flanken des externen Taktes CLK ab. Im SDR-Modus über­ trägt der Eingabemultiplexer 123 von außen empfangene Daten auf DIOF unter Synchronisation mit dem externen Takt CLK, wo­ bei er von außen empfangene erste und zweite Eingabedaten in Reaktion auf die steigenden und fallenden Flanken des exter­ nen Taktes CLK nach DIOF bzw. DIOS weiterleitet.
Fig. 9 zeigt den Schaltungsaufbau des Ausgabemultiplexers 121, der einen Normalausgabemultiplexer 901 und einen Aus­ wahlausgabemultiplexer 903 beinhaltet. Der Normalausgabemul­ tiplexer 901 enthält einen Steuersignalgenerator 907 und ein Transmissionsgatter 909. Wenn PSDR auf hohem Pegel liegt, geht ein Ausgangssignal N908 des Steuersignalgenerators 907 im SDR-Modus in Synchronisation mit CLKDQ auf niedrigen Pe­ gel. Im SDR-Modus ist das Signal CLKDQ mit dem externen Takt CLK synchronisiert. Im DDR-Modus, d. h. bei niedrigem Pegel von PSDR, geht das Ausgangssignal N908 des Steuersignalgene­ rators 907 in Synchronisation mit CLKDQF auf niedrigen Pegel. Im DDR-Modus ist das Signal CLKDQF mit den steigenden Flanken des externen Taktes CLK synchronisiert. Das Transmissionsgat­ ter 909 überträgt die Daten von DIOF, wenn das Ausgangssignal N908 des Steuersignalgenerators 907 auf niedrigem Pegel liegt. Die Daten von DIOF werden im SDR-Modus mit dem exter­ nen Takt CLK und im DDR-Modus mit den steigenden Flanken des externen Taktes CLK synchronisiert und an eine externe Daten­ leitung DOI weitergeleitet.
Der Auswahlausgabemultiplexer 903 beinhaltet einen Steuersi­ gnalgenerator 911 und ein Transmissionsgatter 913. Im DDR-Mo­ dus, d. h. bei niedrigem Pegel von PSDR, geht ein Ausgangs­ signal N912 des Steuersignalgenerators 911 in Reaktion auf CLKDQS auf niedrigen Pegel. Das Signal CLKDQS ist im DDR-Mo­ dus mit den fallenden Flanken des externen Taktes OLK syn­ chronisiert. Das Transmissionsgatter 913 leitet die Daten von DIOS weiter, wenn sich das Ausgangssignal N912 des Steuersignal­ generators 911 auf niedrigem Pegel befindet. Im DDR-Modus werden die Daten von DIOS mit den fallenden Flanken des ex­ ternen Taktes CLK synchronisiert und an eine externe Daten­ leitung DOI weitergeleitet. Der Pegel eines gemeinsamen Aus­ gangsanschlusses N910 des Normalausgabemultiplexers 901 und des Auswahlausgabemultiplexers 903 wird an DOI über einen Puffer 905 abgegeben.
Fig. 10 zeigt den Schaltungsaufbau des Eingabemultiplexers 123, der einen ersten Übertragungsteil 1001 und einen zweiten Übertragungsteil 1003 beinhaltet. Der erste Übertragungsteil 1001 überträgt Daten einer externen Eingabedatenleitung DI auf DIOF, wenn sich PSDR auf hohem Pegel befindet und PCLK auf hohem Pegel aktiviert ist. Im SDR-Modus ist das Signal PCLK mit dem externen Takt CLK synchronisiert. Der zweite Übertragungsteil 1003 beinhaltet einen Übertragungszwischen­ speicher 1005 und einen Ausgabeübertragungsteil 1007. Der Übertragungszwischenspeicher 1005 puffert die Daten der Ein­ gabedatenleitung DT und gibt diese ab, wenn PSDR auf niedri­ gem Pegel liegt und CLKDIF auf hohem Pegel aktiviert ist. Im DDR-Modus ist das Signal CLKDIF mit den steigenden Flanken des externen Taktes CLK synchronisiert. Der Ausgabeübertra­ gungsteil 1007 gibt ein Ausgangssignal N1006 des Übertra­ gungszwischenspeicherteils 1005 an DIOF ab, wenn sich PSDR auf niedrigem Pegel befindet und CLKDIS auf hohem Pegel akti­ viert ist. Hierbei werden die Daten von DT an DIOS abgegeben. Im DDR-Modus ist das Signal CLKDIS mit den fallenden Flanken des externen Taktes CLK synchronisiert. Demgemäß werden im DDR-Modus über DI empfangene, erste Eingabedaten nach DIOF weitergeleitet, während durch DIOS zweite Eingabedaten emp­ fangen werden. Im SDR-Modus werden über DIOF Eingabedaten empfangen.
Nachfolgend wird anhand der Zeitsteuerungsdiagramme der Fig. 11 bis 14 auf den Eingabe- und Ausgabebetrieb im SDR- und DDR-Modus eingegangen.
Gemäß Fig. 11 werden CLKDQF und CLKDQS synchron mit dem ex­ ternen Takt CLK erzeugt. Die zwei Spaltenauswahlleitungen CSLF und CSLS werden unabhängig vom Logikzustand der spezifi­ schen Spaltenadresse CAi aktiviert. Von CSLF und CSLS ausge­ wählte Daten werden über GIOF und GIOS auf DIOF und DIOS übertragen. Außerdem werden die Daten von DIOF in Abhängig­ keit von CLKDQF an DOI abgegeben, und die Daten von DIOS wer­ den in Abhängigkeit von CLKDQS an DOI abgegeben.
Gemäß Fig. 12 werden CLKDIF und CLKDIS synchron mit dem ex­ ternen Takt CLK erzeugt. Die zwei Spaltenauswahlleitungen CSLF und CSLS werden unabhängig vom Logikzustand der speziel­ len Spaltenadresse CAi aktiviert. Außerdem werden die seriell empfangenen Daten von DI in Reaktion auf CLKDIF nach DIOF und in Abhängigkeit von CLKDTS nach DIOS weitergeleitet. Die Da­ ten von DIOF werden von einer Speicherzelle einer durch CSLF ausgewählten Spalte empfangen. Die Daten von DIOS werden von einer Speicherzelle einer durch CSLS ausgewählten Spalte emp­ fangen.
Gemäß Fig. 13 wird CLKDQ synchron mit dem externen Takt CLK erzeugt. Die Spaltenauswahlleitung CSLF wird für eine Hälfte der gezeigten Taktperiode aktiviert. Von CSLF ausgewählte Da­ ten werden über GIOF nach DIOF weitergeleitet. Außerdem wer­ den die Daten von DIOF in Abhängigkeit von CLKDQ nach DIO ab­ gegeben.
Gemäß Fig. 14 wird PCLK synchron mit dem externen Takt CLK erzeugt. Die Spaltenauswahlleitung CSLF wird für eine Taktpe­ riode aktiviert. Die empfangenen Daten von DI werden in Ab­ hängigkeit von PCLK nach DIOF weitergeleitet. Die Daten von DIOF werden von einer Speicherzelle einer durch CSLF ausge­ wählten Spalte empfangen.
Wie aus der obigen Beschreibung bevorzugter Realisierungen ersichtlich, ist das erfindungsgemäße Halbleiterspeicherbau­ element in der Lage, in einem Einzeldatenraten-Modus (SDR-Mo­ dus) oder Doppeldatenraten-Modus (DDR-Modus) zu arbeiten, was die Produktivität erhöht und die Produktionskosten ver­ ringert.

Claims (24)

1. Halbleiterspeicherbauelement mit einer Mehrzahl von zeilen- und spaltengegliederten, synchron mit einem externen Takt angesteuerten Speicherzellenfeldern, gekennzeichnet durch
  • - einen Kernbereich (101) zur Eingabe und Ausgabe von Daten in die und aus den Speicherzellenfeldern (117, 119) gemäß ei­ ner Gruppe von Spaltenadressen in einem Einzeldatenra­ ten(SDR)-Modus sowie zur Eingabe und Ausgabe erster Daten und zweiter Daten in die bzw. aus den Speicherzellenfeldern gemäß der Gruppe von Spaltenadressen mit Ausnahme einer vorgegebe­ nen Spaltenadresse (CAi) in einem Doppeldatenraten (DDR)-Mo­ dus,
  • - erste und zweite Datenleitungen (DIOF, DIOS) zum Ausgeben und Empfangen von Daten nach bzw. von außen,
  • - eine Übertragungsstufe (103) zur Steuerung der Übertragung von Daten zwischen dem Kernbereich (101) und der ersten und zweiten Datenleitung in Abhängigkeit von der vorgegebenen Spaltenadresse (CAi) und
  • - eine Eingabe- und Ausgabesteuereinheit (105), die im DDR-Mo­ dus in Reaktion auf steigende und fallende Flanken des ex­ ternen Taktsignals Daten der ersten und der zweiten Datenlei­ tung in serielle Daten transformiert und die seriellen Daten nach außen abgibt sowie seriell von außen empfangene Daten an die erste und die zweite Datenleitung weiterleitet.
2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, daß der Kernbereich (101) einen Spal­ tendecoder (115) zum Auswählen einer Spalte des Halbleiter­ speicherbauelementes in Abhängigkeit einer aus der Gruppe der Spaltenadressen einschließlich der vorgegebenen Spaltenadres­ se (CAi) ausgewählten Spaltenadresse im Einzeldatenraten- Modus sowie in Abhängigkeit einer aus der Gruppe der Spal­ tenadressen einschließlich der vorgegebenen Spaltenadresse.
3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, daß der Spaltendecoder folgende Ele­ mente beinhaltet:
  • - einen Antwortteil (301) für eine vorgegebene Adresse, der im SDR-Modus auf die vorgegebene Spaltenadresse (CAi) antwor­ tet und im DDR-Modus nicht auf die vorgegebene Spaltenadresse antwortet, und
  • - einen Spaltenauswahlteil (303, 403) zur Erzeugung eines Spaltenauswahlsignals (CSLF, CSLS) in Abhängigkeit vom Aus­ gangssignal des Antwortteils (301, 401) für die vorgegebene Adresse und einer Spaltenadresse der Gruppe (CAj, CAk, CAl) von Spaltenadressen mit Ausnahme der vorgegebenen Spalten­ adresse.
4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, daß die Übertragungs­ stufe (103) folgende Elemente beinhaltet:
  • - einen ersten Ausgabeübertragungsschaltkreis (107) zur Über­ tragung der ersten Daten des Kernbereichs (101) in Abhängig­ keit von einem ersten Logikzustand der vorgegebenen Spalten­ adresse (CAi) im SDR-Modus sowie der ersten Daten des Kernbe­ reichs zur ersten Datenleitung (DIOF) in Abhängigkeit vom er­ sten Logikzustand der vorgegebenen Spaltenadresse und zur zweiten Datenleitung (DIOS) in Abhängigkeit von einem zweiten Logikzustand der vorgegebenen Spaltenadresse im DDR-Modus,
  • - einen zweiten Ausgabeübertragungsschaltkreis (109) zur Übertragung der zweiten Daten des Kernbereichs (101) in Ab­ hängigkeit vom zweiten Logikzustand der vorgegebenen Spal­ tenadresse im SDR-Modus sowie der zweiten Daten des Kernbe­ reichs zur zweiten Datenleitung in Abhängigkeit vom ersten Logikzustand der vorgegebenen Spaltenadresse und zur ersten Datenleitung in Abhängigkeit vom zweiten Logikzustand der vorgegebenen Spaltenadresse im DDR-Modus,
  • - einen ersten Eingabetreiber (111) zur Übertragung der Daten von der ersten Datenleitung (DIOF) zu einer ersten globalen Datenleitung (GIOF) in Abhängigkeit vom ersten Logikzustand der vorgegebenen Spaltenadresse und zu einer zweiten globalen Datenleitung (GIOS) in Abhängigkeit vom zweiten Logikzustand der vorgegebenen Spaltenadresse sowohl im SDR- als auch im DDR-Modus und
  • - einen zweiten Eingabetreiber (113) zur Übertragung der Da­ ten der zweiten Datenleitung (DIOS) zur ersten globalen Da­ tenleitung (GIOF) in Abhängigkeit vom zweiten Logikzustand der vorgegebenen Spaltenadresse und zur zweiten globalen Da­ tenleitung (GIOS) in Abhängigkeit vom ersten Logikzustand der vorgegebenen Spaltenadresse im DDR-Modus, während er im SDR-Mo­ dus keine Daten überträgt.
5. Halbleiterspeicherbauelement nach Anspruch 4, weiter dadurch gekennzeichnet, daß der erste Ausgabeübertragungs­ schaltkreis (107) folgende Elemente enthält:
  • - einen Normalübertragungsteil (501) zur Übertragung der er­ sten Daten des Kernbereichs (101) zur ersten Datenleitung (DIOF) in Abhängigkeit vom ersten Logikzustand der vorgegebe­ nen Spaltenadresse (CAi) und
  • - einen Auswahlübertragungsteil (503) zur Übertragung der ersten Daten des Kernbereichs in Abhängigkeit vom zweiten Lo­ gikzustand der vorgegebenen Spaltenadresse im DDR-Modus, wäh­ rend er die ersten Daten im SDR-Modus nicht überträgt.
6. Halbleiterspeicherbauelement nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, daß der zweite Ausgabeübertra­ gungsschaltkreis (109) folgende Elemente enthält:
  • - einen Normalübertragungsteil (601) zur Übertragung der zweiten Daten des Kernbereichs (101) zur ersten Datenleitung (DIOF) in Abhängigkeit vom zweiten Logikzustand der vorgege­ benen Spaltenadresse (CAi) und
  • - einen Auswahlübertragungsteil (603) zur Übertragung der zweiten Daten des Kernbereichs zur zweiten Datenleitung (DIOS) in Abhängigkeit vom ersten Logikzustand der vorgegebe­ nen Spaltenadresse im DDR-Modus, während er die zweiten Daten im SDR-Modus nicht überträgt.
7. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 6, weiter dadurch gekennzeichnet, daß der erste Einga­ betreiber folgende Elemente enthält:
  • - einen ersten Eingabeteil (701) zur Übertragung von Daten der ersten Datenleitung (DIOF) zur ersten globalen Datenlei­ tung (GIOF) in Abhängigkeit vom ersten Logikzustand der vor­ gegebenen Spaltenadresse (CAi) und
  • - einen zweiten Eingabeteil (703) zur Übertragung von Daten der ersten Datenleitung auf die zweite globale Datenleitung (GIOS) in Abhängigkeit vom zweiten Logikzustand der vorgege­ benen Spaltenadresse.
8. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 7, weiter dadurch gekennzeichnet, daß der zweite Einga­ betreiber (113) folgende Elemente enthält:
  • - einen ersten Eingabeteil (801) zur Übertragung von Daten der zweiten Datenleitung (DIOS) zur ersten globalen Datenlei­ tung (GIOF) in Abhängigkeit vom zweiten Logikzustand der vor­ gegebenen Spaltenadresse (CAi) im DDR-Modus, während er die Daten der zweiten Datenleitung im SDR-Modus nicht überträgt, und
  • - einen zweiten Eingabeteil (803) zur Übertragung von Daten der zweiten Datenleitung (DIOS) zur zweiten globalen Daten­ leitung (GIOS) in Abhängigkeit vom ersten Logikzustand der vorgegebenen Spaltenadresse (CAi) im DDR-Modus, während im SDR-Modus die Daten der zweiten Datenleitung nicht überträgt.
9. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, daß die Eingabe- und Ausgabesteuereinheit (105) folgende Elemente enthält:
  • - einen Ausgabemultiplexer (121) zum Ausgeben der Daten der ersten Datenleitung (DIOF) nach außen synchron mit dem exter­ nen Takt im SDR-Modus sowie zum seriellen Ausgeben der Daten der ersten und der zweiten Datenleitung (DIOF, DIOS) in Ab­ hängigkeit von steigenden und fallenden Flanken des externen Taktes im DDR-Modus und
  • - einen Eingabemultiplexer (123) zur Übertragung externer Da­ ten zur ersten Datenleitung (DIOF) synchron mit dem externen Takt im SDR-Modus sowie zur Übertragung externer erster und zweiter Eingabedaten zur ersten und zweiten Datenleitung in Abhängigkeit von steigenden und fallenden Flanken des exter­ nen Taktes im DDR-Modus.
10. Halbleiterspeicherbauelement nach Anspruch 9, weiter dadurch gekennzeichnet, daß der Ausgabemultiplexer (121) fol­ gende Elemente enthält:
  • - einen Normalausgabemultiplexer (901) zur Ausgabe von Daten der ersten Datenleitung (DIOF) in Abhängigkeit von den stei­ genden Flanken des externen Taktes sowohl im Einzel- als auch im Doppeldatenraten-Modus und
  • - einen Auswahlausgabemultiplexer (903) zur Ausgabe von Daten der zweiten Datenleitung (DIOS) in Abhängigkeit von den fal­ lenden Flanken des externen Taktes im Doppeldatenraten-Modus.
11. Halbleiterspeicherbauelement nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, daß der Eingabemultiplexer (123) folgende Elemente enthält:
  • - einen ersten Übertragungsteil (1001) zur Übertragung von Daten, die von außen empfangen werden, zur ersten Datenlei­ tung (DIOF) synchron mit dem externen Takt im Einzeldatenra­ ten-Modus und
  • - einen zweiten Übertragungsteil (1003) zur Übertragung er­ ster und zweiter Eingabedaten zur ersten und zweiten Daten­ leitung (DIOF, DIOS) in Abhängigkeit von den steigenden und fallenden Flanken des externen Taktes im Doppeldatenraten- Modus.
12. Halbleiterspeicherbauelement nach einem der Ansprü­ che 1 bis 11, weiter gekennzeichnet durch eine Modusauswahl­ signaleinheit zur Erzeugung eines Modusauswahlsignals (PSDR) zum Auswählen des Einzeldatenraten- oder des Doppeldatenra­ ten-Modus.
13. Halbleiterspeicherbauelement nach Anspruch 12, wei­ ter dadurch gekennzeichnet, daß die Modusauswahlsignaleinheit folgende Elemente enthält:
  • - einen NOS-Transistor mit einer Source-Elektrode, die an ei­ ne Versorgungsspannung (VCC) oder eine Massespannung (VSS) angeschlossen ist, und
  • - eine von außen auftrennbare Schmelzsicherung (203), die mit einem ersten Anschluß an die Versorgungsspannung oder die Massespannung und mit einem zweiten Anschluß an eine Drain- Elektrode des MOS-Transistors angeschlossen ist, um das Mo­ dusauswahlsignal (PSDR) zu erzeugen.
14. Decoder für ein Halbleiterspeicherbauelement, insbe­ sondere zur Verwendung als Spaltendecoder in einem Halblei­ terspeicherbauelement nach einem der Ansprüche 1 bis 13, gekennzeichnet durch
  • - einen Antwortteil (301, 401) für eine vorgegebene Adresse (CAi) zur Festlegung der Antwort auf die vorgegebene Adresse in Abhängigkeit von einem Modusauswahlsignal (PSDR) und
  • - einen Auswahlsignalgenerator (303) zur Erzeugung eines Aus­ wahlsignals zum Auswählen von Zeilen oder Spalten des Halb­ leiterspeicherbauelementes in Abhängigkeit von einem Aus­ gangssignal (N302) des Antwortteils (301) für die vorgegebene Adresse sowie von einer Adresse aus einer Gruppe von Adressen mit Ausnahme der vorgegebenen Adresse.
15. Ausgabeübertragungsschaltkreis, inbesondere für ein Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 13, zum Ausgeben von Eingabedaten an eine erste und eine zweite Datenleitung (DIOF, DIOS), gekennzeichnet durch
  • - einen Normalübertragungsteil (501) zum Übertragen der Ein­ gabedaten auf die erste Datenleitung in Abhängigkeit von ei­ nem ersten Logikzustand einer vorgegebenen Adresse (CAi) und
  • - einen Auswahlübertragungsteil zum Übertragen der Eingabeda­ ten auf die zweite Datenleitung (DIOS) in Abhängigkeit von einem zweiten Logikzustand der vorgegebenen Adresse (CAi), wenn ein zugehöriger Modus ausgewählt ist, während er die Eingabedaten nicht überträgt, wenn dieser Modus nicht ausge­ wählt ist.
16. Ausgabeübertragungsschaltkreis nach Anspruch 15, wo­ bei der Auswahlübertragungsteil folgende Elemente enthält:
  • - eine Modusauswahlstufe (505, 605) zur Aktivierung einer Ausgabe in Abhängigkeit von einem zweiten Logikzustand der vorgegebenen Adresse, wenn der zugehörige Modus ausgewählt ist, und
  • - eine Auswahldatenübertragungsstufe zum Übertragen der Ein­ gabedaten auf die zweite Datenleitung (DIOS), wenn der Aus­ gang der Modusauswahlstufe aktiviert ist.
17. Eingabetreiber, insbesondere für ein Halbleiterspei­ cherbauelement nach einem der Ansprüche 4 bis 13, zum Ausge­ ben von Eingabedaten zu einer ersten und einer zweiten Daten­ leitung (GIOF, GIOS), gekennzeichnet durch
  • - einen ersten Eingabeteil (701, 801) zum Übertragen der Eingabedaten zur ersten Datenleitung (GIOF), wenn ein zugehö­ riger Modus ausgewählt ist und eine vorgegebene Adresse (CAi) aktiviert ist, und
  • - einen zweiten Eingabeteil (703, 803) zum Übertragen der Eingabedaten auf die zweite Datenleitung (GIOS), wenn der zu­ gehörige Modus ausgewählt ist und die vorgegebene Adresse de­ aktiviert ist.
18. Eingabetreiber nach Anspruch 17, weiter dadurch ge­ kennzeichnet, daß der erste Eingabeteil (801) folgende Ele­ mente enthält:
  • - eine erste Steuereinheit (805) zur Freigabe eines Ausgangs­ signals, wenn der zugehörige Modus ausgewählt und die vorge­ gebene Adresse aktiviert ist, und
  • - einen ersten Datenübertragungsteil (807) zur Übertragung der Eingabedaten zur ersten Datenleitung (GIOF), wenn das Ausgangssignal der ersten Steuereinheit aktiviert ist.
19. Eingabetreiber nach Anspruch 17 oder 18, weiter da­ durch gekennzeichnet, daß der zweite Eingabeteil (803) fol­ gende Elemente enthält:
  • - eine zweite Steuereinheit (813) zur Freigabe eines Ausgabe­ signals, wenn der zugehörige Modus ausgewählt und die vorge­ gebene Adresse deaktiviert ist, und
  • - einen zweiten Datenübertragungsteil (815) zur Übertragung der Eingabedaten auf die zweite Datenleitung (GIOS), wenn das Ausgangssignal der zweiten Steuereinheit freigegeben ist.
20. Eingabemultiplexer, insbesondere für ein Halblei­ terspeicherbauelement nach einem der Ansprüche 9 bis 13, zum Ausgeben von über eine gemeinsame Eingabeleitung empfangenen Eingabedaten oder von ersten und zweiten Eingabedaten zu ei­ ner ersten und einer zweiten Datenleitung (DIOF, DIOS) syn­ chron zu einem externen Takt, gekennzeichnet durch
  • - einen ersten Übertragungsteil (1001) zum Übertragen der Eingabedaten zur ersten Datenleitung (DIOF) synchron mit ei­ nem ersten Taktsignal (PCLK), wenn ein erster Modus ausge­ wählt ist, und
  • - einen zweiten Übertragungsteil (1003) zum Übertragen eines ersten Taktsignals (CLKDIF) synchron mit den steigenden Flan­ ken des externen Taktes und zum Übertragen eines zweiten Taktsignls (CLKDIS) synchron mit den fallenden Flanken des externen Taktes, um die ersten und zweiten Eingabedaten zu übertragen.
21. Eingabemultiplexer nach Anspruch 20, weiter dadurch gekennzeichnet, daß der zweite Übertragungsteil (1003) fol­ gende Elemente enthält:
  • - einen Übertragungszwischenspeicher (1005) zum Übertragen und Zwischenspeichern der ersten Eingabedaten synchron mit dem ersten Taktsignal (CLKDIF), das mit den steigenden Flan­ ken des externen Taktes synchronisiert ist, in einem zweiten Modus und
  • - einen Ausgabeübertragungsteil (1007) zum Übertragen des Ausgangssignals des Übertragungszwischenspeichers sowie der zweiten Eingabedaten zur ersten und zur zweiten Datenleitung (DIOF, DIOS) synchron mit dem zweiten Taktsignal (CLKDIS), das mit den fallenden Flanken des externen Taktes synchroni­ siert ist, im zweiten Modus.
22. Ausgabemultiplexer, insbesondere für ein Halbleiter­ speicherbauelement nach einem der Ansprüche 9 bis 13, zum Ausgeben erster und zweiter, über eine erste und eine zweite Eingabedatenleitung (DIOF, DIOS) empfangener Eingabedaten zu einer gemeinsamen Ausgabeleitung synchron mit einem externen Takt, gekennzeichnet durch
  • - einen Normalausgabemultiplexer (901) zum Übertragen der er­ sten Eingabedaten synchron mit den steigenden Flanken des ex­ ternen Taktes in einem ersten und einem zweiten Modus und
  • - einen Auswahlausgabemultiplexer (903) zum Übertragen der zweiten Eingabedaten zur gemeinsamen Ausgabeleitung synchron mit den fallenden Flanken des externen Taktes im zweiten Mo­ dus.
23. Ausgabemultiplexer nach Anspruch 22, weiter dadurch gekennzeichnet, daß der Normalausgabemultiplexer folgende Elemente enthält:
  • - einen Steuersignalgenerator (907) zur Erzeugung eines syn­ chron mit den steigenden Flanken des externen Taktes akti­ vierten Ausgangssignals im ersten und zweiten Modus und
  • - ein Übertragungsgatter (909) zum Übertragen der ersten Ein­ gabedaten zur gemeinsamen Ausgabeleitung in Abhängigkeit vom Ausgangssignal des Steuersignalgenerators.
24. Ausgabemultiplexer nach Anspruch 22 oder 23, weiter dadurch gekennzeichnet, daß der Auswahlausgabemultiplexer (903) folgende Elemente enthält:
  • - einen Steuersignalgenerator (911) zur Erzeugung eines syn­ chron mit den fallenden Flanken des externen Taktes aktivier­ ten Ausgangssignals im zweiten Modus und
  • - ein Übertragungsgatter (913) zum Übertragen der zweiten Eingabedaten zur gemeinsamen Ausgabeleitung in Abhängigkeit vom Ausgangssignal des Steuersignalgenerators.
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