DE19839570A1 - Synchrones Halbleiterspeicherbauteil mit programmierbarer Latenzzeit - Google Patents

Description

Die Erfindung betrifft ein synchrones Halbleiterspeicher­ bauteil, das synchron zu einem von außen angelegten Taktsignal arbeitet, insbesondere ein synchrones Speicherbauteil mit wahlfreiem Zugriff mit mehreren Betriebsmodi bei verschiedenen Latenzzeiten.

Durch Prozessoren, die für Hochleistungs-PCs und Workstation-Systeme, sowie für Cache-Untersysteme und Grafik-Untersysteme und Hochgeschwindigkeits­ kommunikationsausrüstungen verwendet werden, wird von den Halbleiterspeicherbauteilen, wie DRAMs und SRAMs (dynamische wahlfreie Zugriffsspeicher und statische wahlfreie Zugriffsspeicher), mehr Leistung benötigt. Eine schnell wachsende Gruppe mit schneller Speicherarchitektur ist der Synchronspeicher. Durch das Synchronisieren eines Speichers wird er unter die Steuerung eines Systemtaktgebers gestellt. "Wartezustände", während derer ein Prozessor wie eine CPU auf die Ausgabedaten vom Speichern warten müssen, können verringert oder beseitigt werden. Bei einem System mit einem synchronen Speicher können Adressen im Speicher zwischengespeichert werden (Latching), was einen Prozessor freistellt, so daß dieser andere Aufgaben ausführen kann bis die Daten nach einer bekannten Anzahl von Zyklen zur Verfügung stehen. Während die interne Geschwindigkeit des Speichers durch das Hinzufügen einer Synchronisationsschnittstelle nicht zunimmt, nimmt die effektive Geschwindigkeit im System zu, da der prozessorbetrieb nicht weiter auf den Speicher warten muß. Ein weiterer Vorteil des synchronen Speichers ist seine Fähigkeit, Daten stoßweise mit einer hohen Datengeschwindigkeitsrate auszugeben (Burst-Modus) Folglich werden viele Arten von synchronen Speicher schnell entwickelt.

Zusätzlich sind synchrone Speicher mit programmierbaren Eigenschaften ausgestattet, wie eine programmierbare Latenz zeit für das Spaltenadressübernahmesignal (Column Address Strobe - CAS). Der Ausdruck "CAS-Latenz" bezieht sich auf ein Zeitintervall von einem Anstiegsflankenpunkt des CAS-Signals bis zu einem Zeitpunkt, wenn als Reaktion auf das CAS-Signal ein Ausgangssignal erzeugt wird. Z.B. werden bei einer CAS-Latenzzeit von zwei Taktzyklen bei einem Taktzyklus, der um einen Taktzyklus nach einem Lesebefehl-Eingangssignal verzögert wird, Daten ausgegeben. Bei einer CAS-Latenzzeit von drei werden bei einem Taktzyklus, der nach einem Lesebefehl-Eingabesignal um zwei Taktzyklen verzögert ist, Daten ausgegeben. Folglich bestimmt die CAS-Latenz unabhängig von der Taktrate bei welchem Taktzyklus die Daten verfügbar sind nachdem ein Lese-/Schreib-Befehl initiiert wurde. In Abhängigkeit von der Frequenz können die Daten in einem Ausgabepuffer zu einem Zeitpunkt zur Verfügung gestellt werden, der bis zu einem Taktzyklus kürzer ist als die CAS-Latenz. Programmierbare CAS-Latenzzeiten von einem, zwei oder drei Taktzyklen sind typisch. Typischerweise wird eine CAS- Latenzen von eins für Taktraten unterhalb 33 MHz programmiert, eine CAS-Latenz von zwei für Taktraten von 34 bis 67 MHz und eine CAS-Latenz von drei für Taktraten von 68 bis 100 MHz oder darüber.

In Fig. 7 ist ein herkömmliches synchrones Speicherbauteil als Blockschaltbild dargestellt, bei dem es möglich ist verschiedene CAS-Latenzbetriebsmodi zu verwenden. Der synchrone Speicher schließt eine Speicherzellenanordnung bzw. ein Speicherzellen-Array 10, ein Modusregister bzw. Betriebsartenregister 11, einen Spaltenadreßpuffer 12, einen Spaltenvordekodierer 13, einen Hauptspaltendekodierer 14, eine Blockleseverstärker- und (I-/O-)Eingabe-/Ausgabe- Gateschaltung 15, einen Schreibfreigabepuffer 16, interne Taktgeber 17 bis 19, eine CSL-Zeitgebungssteuereinheit 20, einen I-/O-Leseverstärker 21 und einen Datenausgabepuffer 22 ein.

Die Speicherzellenanordnung 10 besteht aus einer Vielzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Das Modusregister 11 speichert die Daten zum Steuern der verschiedenen Betriebsmodi des synchronen Speichers. Das Register 11 kann nach dem Einschalten und vor dem Normalbetrieb programmiert werden. Ebenfalls kann das
Register 11 während des Betriebes verändert werden. Der "Modusregistereinstellzyklus" kann stattfinden, während ein Chip-Auswahlsignal CS, ein Zeilenadreßlesesignal RAS, ein Spaltenadreßlesesignal CAS oder ein Schreibfreigabesignal WE auf niedrigem Pegel gehalten werden und während auf den Adreßleitungen die aktuelle Modusinformation bzw. Betriebsinformation, die in das Register 11 geschrieben werden soll, bereitgestellt wird. (Anmerkung: Hier und im Folgenden sollen die unterstrichenen Signale die invertierten Signale darstellen, die in den Zeichnungen korrekt mit einem darüberstehenden Strich versehen sind.) Im Betriebsmodus erzeugt das Register 11 gemäß der programmierten CAS-Latenz zeit ein Latenzzustandssignal CLi (i = 1, 2 oder 3), welches eine CAS-Latenz von 1,2 oder 3 Taktzyklen darstellt. Über den Spaltenadreßpuffer 12 wird ein Spaltenadreßsignal CA an den Spaltenvordekodierer 13 angelegt und wird durch den Dekodierer 13 dekodiert. Unter Verwendung einer dekodierten Spaltenadresse DCA vom Vordekodierer 13 erzeugt der Hauptspaltendekodierer 14 ein Spaltenauswahlsignal CSL zum Auswählen einer Spalte der Speicherzellenanordnung 10. Das Spaltenauswahlsignal CSL wird der Blockleseverstärker- und I-/O-Gateschaltung 15 zugeführt und folglich werden die gelesenen Daten bzw. Lesedaten auf einen Datenbus DIO ausgegeben. Ein externes Taktsignal CLK wird dem internen Taktgeber 17 zugeführt. Der interne Taktgeber 17 erzeugt ein internes Taktsignal PCLK, das mit dem externen Taktpulssignal CLK synchronisiert ist. Als Reaktion auf ein von außen angelegtes Schreibfreigabesignal WE erzeugt der Schreibfreigabepuffer 16 ein Schreibzustandssignal PWR, das mit dem internen Taktpulssignal PCLK synchronisiert ist. Der interne Taktgeber 18 empfängt das Latenzzustandssignal CLi vom Modusregister 11 sowie das Schreibzustandssignal PWR und erzeugt ein internes Taktpulssignal FRP, das mit dem internen Taktpulssignal PCLK synchronisiert ist. Synchron zum externen Taktpulssignal CLK erzeugt der interne Taktgeber 19 ein internes Taktpulssignal CLKDQ. Der CSL-Taktgebungssteuereinheit 20 wird das interne Taktpulssignal PCLK zugeführt und sie erzeugt zwei Steuersignale CSLE und CSLD, um Anstiegs- und Abfallflankenpunkte des Spaltenauswahlsignals CSL zu steuern. Die Steuersignale CSLE und CSLD sind natürlich mit dem internen Taktpulssignal PCLK synchronisiert. Der I-/O-Leseverstärker 21 erfaßt und verstärkt die Daten auf dem Datenbus DIO. Nach dem Erfassungsbetrieb rastet der Verstärker 21 die erfaßten Daten als Reaktion auf das interne Taktpulssignal FRP ein (Latching) und liefert die eingerasteten bzw. zwischengespeicherten Daten dem Datenbus DO. Synchron zum internen Taktpulssignal CLKDQ rastet der Datenausgabepuffer 22 die Daten auf dem Datenbus DO ein. Die zwischengespeicherten Daten werden auf einer Datenausgabeleitung DOUT ausgegeben.

Die Fig. 8 und 9 zeigen beispielhaft herkömmliche Schaltungskonstruktionen des Hauptspaltendekodierers 14 und der CSL-Taktgebungssteuereinheit 20 von Fig. 7. Die Fig. 10 und 11 sind Zeitablaufdiagramme zur Beschreibung von Operationen des herkömmlichen synchronen Speicherbauteils.

Wie in Fig. 9 dargestellt, besteht die CSL-Zeitgebungs­ steuereinheit 20 aus einer Vielzahl von Invertierern, die als Verzögerungsmittel zum Verzögern des internen Taktpulssignals PCLK wirken. Die CSL-Taktgebungssteuer­ einheit 20 erzeugt die Steuersignale CSLE und CSLD durch Verzögern des internen Taktsignals PCLK. Das Signal CSLE wird verwendet, um den Anstiegsflankenpunkt des Spaltenauswahlsignals CLD zu steuern und das Signal CSLD wird verwendet, um den Abfallflankenpunkt des Spaltenauswahlsignals CSL zu steuern. Es ist ersichtlich, daß die Signale CSLE und CSLD ihre verschiedenen Zeitverzögerungsperioden aufweisen, aber sowohl das Signal CSLE als auch das Signal CSLD weist eine konstante Zeitverzögerung auf, unabhängig vom Lese-/Schreibbefehl und der CAS-Latenzdauer.

Wie in Fig. 8 dargestellt, schließt der Hauptspalten­ dekodierer 14 ein NOR-Logikgatter 1, einen Invertierer 2, P-Kanal-MOSFETs 3 und 4 (Metalloxidfeldeffekttransistoren), einen N-Kanal-MOSFET 5 und einen Zwischenspeicher 8 (Latch), der aus rückgekoppelten Invertierern 6 und 7 besteht, ein. Die Stromleitungspfade der MOSFETs 3, 4 und 5 sind zwischen einer Stromversorgungsspannung V_DD und der Masse V_SS in Reihe geschaltet. Ein Eingangsanschlußpunkt des NOR-Logikgatters 1 empfängt das Steuersignal CSLE von der Taktgebungssteuereinheit 20 und der andere Eingangsanschluß empfängt die Spaltenadresse DCA vom Spaltenvordekodierer 13. Das Ausgangssignal vom Logikgatter 1 liegt an den Gate-Anschlußpunkten der MOSFETs 3 und 5 an. Über den Invertierer 2 wird das CSLD-Signal dem Gate- Anschlußpunkt vom MOSFET 4 zugeführt. Der Zwischenspeicher 8 ist mit dem Verbindungspunkt der MOSFETs 4 und 5 verbunden und gibt das Spaltenauswahlsignal CSL aus.

Wie in Fig. 10 dargestellt, folgt bei jedem Taktsignal des externen Taktsignals CLK der CSLE-Puls auf den Puls des CSLD-Signals. Z.B. wird beim Taktzyklus CK0 des externen Taktsignals CLK mit der Eingabe eines Spaltenadreßsignals A0 und eines Schreibbefehls (d. h., WE mit niedrigem Pegel) ein Taktimpuls mit hohem Pegel des Signals PCLK, welches mit der ansteigenden Flanke des Taktsignals CLK synchronisiert ist, beim internen Taktgeber 17 erzeugt. Mit unterschiedlichen Verzögerungszeiten wird dann der Reihe nach ein CSLD-Signal mit einem Puls mit hohem Pegel und ein CSLE-Signal mit einem Puls mit niedrigem Pegel synchron zum Puls des PCLK-Signals erzeugt. Während die Signale CSLD und CSLE inaktiv sind, wird der MOSFET 3 angeschaltet und die MOSFETs 4 und 5 werden ausgeschaltet, weil während des Taktes das DAC-Signal (A0) aktiv niedrig bleibt. Wenn der MOSFET 3 an ist und falls das CSLD-Signal auf aktiv H (active high) geht, dann wird der MOSFET 4 angeschaltet und ein Signal mit niedrigem logischen Pegel wird durch den Zwischenspeicher 8 gespeichert. Folglich bleibt das CSL- Signal vom Hauptdekodierer 14 auf einem logischen L-Pegel (low logic level). Falls danach das CSLE-Signal auf einen aktiven niedrigen Pegel geht, nachdem das CSLD-Signal inaktiv wurde, wird der MOSFET 5 angeschaltet, so daß der Zwischenspeicher 8 das CSL-Signal mit hohem logischen Pegel speichert. Folglich-gibt der Hauptspaltendekodierer 14 ein CSL-Signal 42 mit hohem Pegel aus.

In Fig. 10 entspricht das CSL-Signal mit hohem Pegel 42, 44 bzw. 46 dem Adreßsignal A0, A1 bzw. A2. Wie dies bei den nachfolgenden Lesezyklen CK1 bis CK3 ersichtlich ist, werden die Anstiegs- und Abfallflankenpunkte des CSL- Signals ebenfalls durch die Signale CSLE und CSLD gesteuert.

Fig. 11 zeigt ein Zeitablaufdiagramm für den Fall, wenn die CAS-Latenz drei Taktzyklen beträgt. Wie in Fig. 11 dargestellt, werden beim Taktzyklus CK3 erste Daten über eine Datenausgabeleitung DOUT ausgegeben, wobei der Taktzyklus CK3 gegenüber dem Taktzyklus CK1 des externen Taktsignals CLK zum Synchronisieren eines Lesebefehleingangs (d. h., einem WE-Signal mit hohem Pegel) um zwei Taktzyklen verzögert ist. Daher kann ein Prozessor wie eine CPU beim Taktzyklus CK4 des Taktsignals CLK Daten holen. Wie der Figur zu entnehmen ist, wird das Pulssignal FRP bzw. CLKDQ verwendet, um beim Taktzyklus CK2 bzw. CK3 Daten zwischenzuspeichern. Bei einer CAS-Latenz von 2 sollte das FRP-Signal erzeugt werden und bei einer CAS- Latenz von 3 sollte sowohl das FRP-Signal als auch das CLKDQ-Signal erzeugt werden. Betrachtet man demgemäß Taktratenbereiche (ungefähr 34 bis 100 MHz) für CAS- Latenzen von 2 und 3, so sollte die Taktgebung des FRP- Signals geeignet festgelegt sein. D.h., die Anstiegs- und Abfallflankenpunkte des FRP-Signals sollten zum Synchronisieren einer Lesebefehlseingabe so festgelegt sein, daß für beide CAS-Latenzen von 2 und 3 erste Daten D1 durch das FRP-Signal beim Taktzyklus CK2, der nachfolgend auf den Taktzyklus CK1 folgt, zwischengespeichert bzw. eingerastet werden.

In dem Fall jedoch, in dem die CAS-Latenz drei Zyklen beträgt und die Taktrate sehr hoch ist (d. h., ungefähr oder über 100 MHz), kann-dadurch ein Problem entstehen, daß ungültige Daten D2 auf dem Bus DIO zu früh erscheinen, (d. h., die Daten D2 kommen um eine Zeit ΔT1 früher an als die CAS-Operation bei einer Latenz von 2) während das FRP- Signal aktiv bleibt (d. h., während des Taktzyklus CK3). Dies liegt daran, daß die Anstiegs- und Abfallflankenpunkte des CSL unabhängig von der CAS-Latenzperiode durch die Signale CSLE und CSLD festgelegt werden (diese Signale sind mit dem Taktsignal CLK synchronisiert), was es nicht ermöglicht, das FRP-Signal unabhängig schneller zu machen. In einem solchen Fall werden während des Taktzykluses CK3 die ungültigen Daten D2 so durch den I-/O-Leseverstärker 21 zwischengespeichert und über den Datenausgabepuffer 22 zur Leitung DOUT ausgegeben, selbst wenn die gültigen Daten D1 während des Zykluses ausgegeben werden sollten, was Datenauslesefehler verursacht.

Um dieses Problem zu lösen, wird ein schnelleres FRP-Signal benötigt, aber es ist nicht einfach, das FRP-Signal schneller zu machen, da es im Zyklus CK2 aktiviert wird, unmittelbar nachdem der Zyklus CK1 des Taktsignals CLK zum Synchronisieren eines Lesebefehleingangs, und seine Taktgebung wird im wesentlichen durch das Taktsignal CLK gesteuert.

Eine weitere Lösung für das obige Problem ist es, den Anstiegsflankenpunkt des CSL-Signals nur für Leseoperationen mit einer CAS-Latenz von 3 zu verzögern. Jedoch tritt bei dieser Lösung ein weiteres Problem dadurch auf, daß eine Hochgeschwindigkeitsleseoperation mit einer CAS-Latenz von 2 nicht gewährleistet ist, weil im Zyklus CK2 unmittelbar nach dem Zyklus CK1 zum Synchronisieren eines Lesebefehleingangs erste Daten ausgegeben werden sollten. Folglich ist es irrational die Taktgebung für das CSL-Signal nur für eine CAS-Latenz von 3 zu verzögern.

Es ist daher Aufgabe der Erfindung, ein synchrones Halbleiterspeicherbauteil vorzusehen, welches Datenaus­ lesefehler bei einer Leseoperation bei einer CAS-Latenz von 3 oder mehr verhindert sowie einen Hochgeschwindigkeits­ datenauslesebetrieb bei einer CAS-Latenz von 2 oder 1 gewährleistet.

Diese Aufgabe wird durch die im Patenanspruch 1, 5 bzw. 7 angegebenen Merkmale gelöst.

Dabei wird ein synchrones Halbleiterspeicherbauteil vorgesehen, welches die Anstiegs- und Abfallflankenpunkte der Spaltenauswahlsignale in Abhängigkeit der CAS- Latenzperioden einstellbar steuert. Ein Modusregister erzeugt ein Latenzzustandssignal, wenn eine CAS-Latenz größer oder gleich einer festgelegten Anzahl von externen Taktpulszyklen ist. Ein Hauptspaltendekodierer erzeugt ein Spaltenauswahlsignal CSL durch Dekodieren eines Spaltenadreßsignals von einem Spaltenvordekodierer in Synchronisation mit dem externen Taktpulssignal. Eine CSL- Zeitgebungssteuereinheit steuert die Anstiegs- und Abfallflankenpunkte des Spaltenauswahlsignals CSL als Reaktion auf das Latenzzustandssignal.

Gemäß einem Ausführungsbeispiel der Erfindung wird ein Modusregister vorgesehen, um während einer Leseoperation ein erstes Latenzzustandssignal zu erzeugen, welches nur aktiviert wird, wenn eine CAS-Latenz kleiner als eine festgelegte Anzahl von externen Taktpulszyklen ist, und um ein zweites Latenzzustandssignal zu erzeugen, welches nur aktiviert wird, wenn eine CAS-Latenz größer oder gleich einer festgelegten Anzahl ist.

Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.

Vorzugsweise wird das erste Latenzzustandssignal aktiviert, wenn die CAS-Latenz kürzer als drei Taktzyklen ist, und das zweite Latenzzustandssignal wird aktiviert, wenn die CAS- Latenz größer oder gleich drei Taktzyklen ist. Ein interner Taktgeber empfängt ein von außen angelegtes Taktpulssignal und erzeugt ein internes Taktimpulssignal, welches mit dem externen Taktsignal synchronisiert ist. Ein Schreibfreigabepuffer erzeugt als Reaktion auf ein externes Schreibfreigabesignal ein Schreibzustandssignal, welches mit dem internen Taktpulssignal synchronisiert ist. Das Schreibzustandssignal wird zusammen mit dem externen Schreibfreigabesignal während einer Schreiboperation aktiviert. Ein CSL-Taktgebungssteuereinheit erzeugt in Reaktion auf das zweite Latenzzustandssignal und das Schreibzustandssignal ein erstes und ein zweites Signal, die mit dem internen Taktsignal synchronisiert sind. Das erste Signal wird verwendet um den Anstiegsflankenpunkt eines Spaltenauswahlsignals CSL zu steuern und das zweite Steuersignal wird verwendet um den Abfallflankenpunkt des Spaltenauswahlsignals CSL zu steuern. Wenn das erste Latenzzustandssignal aktiviert ist, werden die ersten und zweiten Steuersignale zusätzlich um eine festgelegte Zeitdauer verzögert im Vergleich dazu, wenn das erste Latenzzustandssignal aktiviert ist. Als Reaktion auf ein Spaltenadreßsignal von einem Spaltenvordekodierer und auf das erste und zweite Steuersignal erzeugt ein Hauptspaltendekodierer das Spaltenauswahlsignal CSL.

Durch das angepaßte Steuern der Anstiegs- und Abfallflankenpunkte der Spaltenauswahlsignale in Abhängigkeit von den CAS-Latenzperioden werden folglich gemäß der Erfindung bei einem synchronen Speicherbauteil die Datenauslesefehler vermieden.

Die Erfindung wird nachstehend anhand der Figuren näher erläutert. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm, das ein bevorzugtes Ausführungsbeispiel eines neuen synchronen Speicherbauteils darstellt;

Fig. 2 ein detailliertes Schaltungsdiagramm eines Ausführungsbeispiels des in Fig. 1 dargestellten Schreibfreigabepuffers;

Fig. 3 ein detailliertes Schaltungsdiagramm eines Ausführungsbeispiels der in Fig. 1 dargestellten CSL-Taktgebungssteuereinheit;

Fig. 4 ein detailliertes Schaltungsdiagramm eines Ausführungsbeispiels des in Fig. 1 dargestellten Hauptspaltendekodierers;

Fig. 5 und 6 Zeitablaufdiagramme zum Beschreiben von Vorgängen des synchronen Speicherbauteils;

Fig. 7 ein schematisches Blockschaltbild, das ein herkömmliches synchrones Speicherbauteil darstellt;

Fig. 8 ein detailliertes Schaltungsdiagramm des Hauptspaltendekodierers von Fig. 7;

Fig. 9 ein detailliertes Schaltungsdiagramm der in Fig. 1 dargestellten CSL-Zeitgebungssteuereinheit; und

Fig. 10 und 11 Ablaufdiagramme zum Beschreiben von Vorgängen des herkömmlichen synchronen Speicherbauteils.

In Fig. 1 ist ein bevorzugtes Ausführungsbeispiel eines neuen synchronen Speicherbauteils gemäß der Erfindung dargestellt, welches verschiedene CAS-Latenzbetriebsmodi verwenden kann. Der synchrone Speicher schließt eine Speicherzellenanordnung 100 ein Modus- bzw. Betriebsartenregister 110, einen Spaltenadreßpuffer 120, einen Spaltenvordekodierer 130, einen Hauptspaltende­ kodierer 140, eine Blockleseverstärker- und Eingabe-/- Ausgabegateschaltung 150, einen Schreibfreigabepuffer 160, interne Taktgeber 170, 180 sowie 190, eine CSL- Zeitgebungssteuereinheit 200, einen I-/O-Leseverstärker 210 und einen Datenausgabepuffer 220 ein.

Die Speicherzellenanordnung 100 besteht aus einer Vielzahl von dynamischen Speichern mit wahlfreiem Zugriff (Dynamic Random Access Memory - DRAM), von statischen Speichern mit wahlfreiem Zugriff (SRAM) oder les- und beschreibbaren, nichtflüchtigen Speicherzellen, die in Spalten und Zeilen angeordnet sind. Das Modusregister 110 speichert die Daten zum Steuern der verschiedenen Betriebsmodi des synchronen Speichers. Es programmiert die CAS-Latenz, den Adressierungsmodus, die Burst-Länge, den Testmodus und verschiedene kundenspezifische Optionen, um den synchronen Speicher für eine Vielzahl von verschiedenen Anwendungen einsetzbar zu machen. Das Modusregister 110 wird nach dem Einschalten und vor dem Normalbetrieb programmiert. Zusätzlich kann das Modusregister 110 während des Betriebes geändert werden. Der "Modusregistereinstellzyklus" wird durch die ansteigende Flanke eines Taktes initiiert, welche auftritt, wenn ein Chip-Auswahlsignal CS, ein Zeilenadreß­ übernahmesignal RAS, ein Spaltenadreßübernahmesignal CAS und ein Schreibfreigabesignal WE auf niedrigem Pegel gehalten werden und während auf den Adreßleitungen die gültige Modusinformation, die in das Register 110 geschrieben werden sollen, bereitgehalten wird. Während eines Betriebsmodus erzeugt das Modusregister 110 zwei Latenzzustandssignale CLx und CLy. Während einer Leseoperation wird das Latenzzustandssignal CLx nur aktiviert, wenn eine CAS-Latenz kürzer als eine festgelegte Anzahl von externen Taktzyklen ist (z. B. drei Taktzyklen), während das Latenzzustandssignal CLy nur aktiviert wird, wenn eine CAS-Latenz größer oder gleich der festgelegten Anzahl von Taktzyklen (z. B. drei Zyklen) ist.

Über den Spaltenadreßpuffer 120 wird eine Spaltenadresse CA an den Spaltenvordekodierer 130 angelegt und wird durch den Dekodierer 130 dekodiert. Unter Verwendung einer dekodierten Spaltenadresse DCA vom Vordekodierer 130 erzeugt der Hauptspaltendekodierer 140 ein Spaltenauswahlsignal CSL zum Auswählen einer Spalte der Speicherzellenanordnung 100. Das Spaltenauswahlsignal CSL wird der Blockleseverstärker- und I-/O-Gateschaltung 150 zugeführt und so werden die erfaßten bzw. ausgelesenen Daten auf einen Datenbus DIO durch das CSL-Signal ausgegeben. Ein externes Taktsignal CLK wird dem internen Taktgeber 170 zugeführt. Der interne Taktgeber 170 erzeugt ein mit dem externen Taktpulssignal CLK synchronisiertes, internes Taktsignal PCLK. Als Reaktion auf ein von außen angelegtes Schreibfreigabesignal WE erzeugt der Schreibfreigabepuffer 160 ein Schreibzustandssignal PWR, das mit dem internen Taktpulssignal PCLK synchronisiert ist. Der interne Taktgeber 180 empfängt die Latenzzustandssignale CLx und CLy vom Modusregister 110 und das Schreibfreigabesignal PWR und erzeugt ein internes Taktpulssignal FRP, das mit dem Taktpulssignal PCLK synchronisiert ist. Der interne Taktgeber 190 erzeugt ein internes Taktpulssignal CLKDQ synchron zum externen Taktpulssignal CLK.

Der CSL-Zeitgebungssteuereinheit 200 wird das Latenzzu­ standssignal CLy vom Modusregister 110, das Schreibfreigabesignal PWR vom Schreibfreigabepuffer 160 und das Taktpulssignal PCLK vom internen Taktgeber 170 zugeführt. Die Steuereinheit 200 erzeugt zwei Steuersignale CSLE und CSLD, um den Anstiegs- und Abfallflankenpunkt des Spaltenauswahlsignals CSL zu steuern. Die Steuersignale CSLE und CSLD sind natürlich mit dem internen Taktpulssignal PCLK synchronisiert. Wenn das Latenzzustandssignal CLy aktiviert ist, werden die Steuersignale CSLE und CSLD um eine zusätzliche, festgelegte Zeitdauer verzögert im Vergleich dazu, wenn das Latenzzustandssignal CLx aktiviert ist, was später detailliert beschrieben wird. Unter der Steuerung dieser Steuersignale CSLE und CSLD, erzeugt der Hauptspaltendekodierer 140 das Spaltenauswahlsignal CSL, dessen Anstiegs- und Abfallflankenpunkte durch Dekodieren eines Spaltenadreßsignals DCA vom Spaltenvordekodierer 130 mit der CAS-Latenzperiode geändert werden. Eine detaillierte Beschreibung folgt unten.

Der I-/O-Leseversärker 210 erfaßt und verstärkt die Daten auf dem Datenbus DIO. Nach der Lese- bzw. Erfassungsoperation rastet der Verstärker 210 die erfaßten Daten in Reaktionen auf das interne Taktpulssignal FRP vom Taktgeber 180 ein (Latching). Die eingerasteten Daten werden einem Datenbus DO zugeführt. Synchron zum internen Taktpulssignal CLKDQ rastet der Datenausgabepuffer 220 die Daten auf dem Datenbus DO ein (Latching). Die eingerasteten Daten werden auf eine Datenausgabeleitung DOUT ausgegeben.

Fig. 2 zeigt ein Ausführungsbeispiel des Schreibfreigabe­ puffers 160. Wie dies in Fig. 2 dargestellt ist, schließt der Puffer 160 einen Vergleicher 162, der aus einem Differenzverstärker, Invertierern IV1, IV2 und IV3, Übertragungsgattern TG1 und TG2, die als Schalter wirken, und Gattern 164 und 166, die aus rückgekoppelten Invertiererpaaren IV4 und IV5 sowie IV6 und IV7 besteht, ein.

Wenn der Spannungspegel des Schreibfreigabesignals WE niedriger als ein Referenzsignal VREF ist, d. h., bei einer Schreiboperation, wird ein Knoten A auf einem hohen Pegel gehalten. Falls andererseits der Spannungspegel des Schreibfreigabesignals WE höher als der des Referenzsignals VREF ist, d. h., bei einer Leseoperation, wird der Knoten A auf einem niedrigem Pegel gehalten. Falls das Taktpulssignal PLK vom internen Taktgeber 170 auf einen niedrigen Pegel geht, wird das Übertragungsgatter TG1 angeschaltet aber das Übertragungsgatter TG2 wird ausgeschaltet, so daß der Spannungspegel des Knotens A über die Invertierer IV1 und IV2, die als Verzögerungsmittel wirken, auf den Zwischenspeicher 164 übertragen wird. Wenn das Taktpulssignal PLK zum hohen Pegel übergeht, dann wird das Gatter TG1 abgeschaltet aber das Gatter TG2 wird angeschaltet, so daß das Ausgangssignal des Zwischenspeichers 164 zum Zwischenspeicher 166 übertragen wird. Das Ausgangssignal des Zwischenspeichers 166 wird als das Schreibzustandssignal PWR dem internen Taktgeber 180 und der CSL-Zeitgebungssteuereinheit 200 zugeführt. Ähnlich hierzu wird das Schreibzustandssignal PWR synchron zum PCL- Signal vom internen Taktgeber 170 erzeugt.

In Fig. 3 ist ein Ausführungsbeispiel der CSL-Zeitgebungs­ steuereinheit 200 dargestellt. In Reaktion auf das Latenzzustandssignal CLy und das Schreibzustandssignal PWR erzeugt die Steuereinheit 200 synchron mit dem Taktsignal PCLK die Steuersignale CSLE und CSLD. Im Gegensatz zu dem Fall, wenn das Latenzzustandssignal CLx aktiviert ist, werden die Steuersignale CSLE und CSLD zusätzlich um eine festgelegte Zeitperiode ΔT2 verzögert, wenn das Latenzzustandssignal CLy aktiviert ist. Die CSL- Zeitgebungssteuereinheit 200 schließt Verzögerungsschaltungen 201 bis 204 ein. Die Schaltung 201 besteht aus Invertierern IV8 bis IV11, die das interne Taktpulssignal PCLK für eine erste festgelegte Verzögerungszeit verzögern. Die einstellbare Verzögerungs­ logikschaltung 204 schließt NAND-Logikgatter G1 bis G4 und Invertierer IV12 bis IV14 ein. In Abhängigkeit der Zustandssignale CLy und PWR liefert die Verzögerungslogik­ schaltung 204 auf ein Ausgangssignal PCLKD der Verzögerungsschaltung 201 entweder eine zweite, festgelegte Verzögerung über einen Signalweg PCS3 oder eine dritte, festgelegte Verzögerung über einen Signalweg PCS2, wobei sie ein Ausgangssignal PCLKDD entweder nach der zweiten oder nach der dritten Verzögerungszeit erzeugt. Die dritte Verzögerungszeit ist um eine Zeitdauer ΔT2 länger als die zweite Verzögerungszeit. Detaillierter: bei einer Leseoperation, bei der das PWR-Signal auf hohem Pegel bleibt, gehen die Spannungspegel der Signalwege PCS1 und PCS2 auf hohen Pegel, falls das CLy-Signal auf niedrigem Pegel ist. Folglich wird das Ausgangssignal PCLKD der Verzögerungsschaltung 201 über die NAND-Logikgatter G2 und G3 zur Verzögerungsschaltung 202 übertragen. Im anderen Fall, falls das CLy-Signal auf hohem Pegel ist, dann ist der Spannungspegel auf dem Weg PCS1 niedrig und der auf dem Weg PCS3 hoch. Folglich wird das Ausgangssignal PCLKD der Verzögerungsschaltung 201 der Reihe nach über das NAND- Logikgatter G3, die Invertierer IV13 und IV14 und das NAND- Logikgatter G4 auf die Verzögerungsschaltung 202 übertragen. Die Verzögerungsschaltung 202, die aus Invertierern IV15 bis IV19 besteht, erzeugt das erste Steuersignal CSLE durch Verzögerung des Ausgangssignals PCLKDD der Verzögerungsschaltung 204 um eine vierte, festgelegte Verzögerungszeit. Die Schaltung 203 besteht aus Invertierern IV20 und IV21 und erzeugt das zweite Steuersignal CSLD durch Vorsehen einer fünften Verzögerungszeit bezüglich des Ausgangssignals PCLKDD der Verzögerungsschaltung 204.

Fig. 4 ist ein detailliertes Schaltungsdiagramm des Hauptspaltendekodierers 140. Wie dies in Fig. 4 dargestellt ist, schließt der Hauptspaltendekodierer 140 ein NOR- Logikgatter G5, einen Invertierer IV22, P-Kanal-MOSFETs MP1 und MP2, einen N-Kanal-MOSFET MN1 und einen Zwischenspeicher 141 ein, der aus kreuzgekoppelten Invertierern IV23 und IV24 besteht. Die Stromleitungspfade der MOSFETs MP1, MP2 und MN1 sind zwischen einer Stromversorgungsspannung V_DD und der Masse V_SS in Reihe geschaltet. Ein Eingangsanschlußpunkt des NOR-Logikgatters G5 empfängt das Steuersignal CSLE von der CSL- Zeitgebungssteuereinheit 200 und der andere Eingangsan­ schlußpunkt empfängt die Spaltenadresse DCA vom Zeilenvordekodierer 130. Das NOR-Logikgatter G5 liefert sein Ausgangssignal an die Gateanschlußpunkte der MOSFETs MP1 und MN1. Über den Invertierer IV22 wird das CSLD-Signal dem Gateanschlußpunkt des MOSFET MP2 zugeführt. Der Zwischenspeicher 141 ist mit dem Verbindungspunkt der MOSFETs MP2 und MN1 verbunden und gibt das Spaltenauswahlsignal CSL aus.

Die Fig. 5 und 6 sind Zeitablaufdiagramme zur Beschreibung des Betriebes des synchronen Speicherbauteils gemäß der Erfindung.

Wie dies in Fig. 5 dargestellt ist, folgt bei jedem Taktzyklus des externen Taktsignals CLK der Puls CSLE auf das Pulssignal CSLD. Z.B. wird beim Taktzyklus CK0 des externen Taktsignals CLK mit der Eingabe eines Spaltenadreßsignals A0 und eines Schreibbefehls (d. h., WE mit niedrigem Pegel) durch den internen Taktgeber 170 ein Taktpuls mit hohem Pegel des Signals PCLK erzeugt, welches mit der ansteigenden Flanke des Taktsignals CLK synchronisiert ist. Mit verschiedenen Verzögerungszeiten werden der Reihe nach synchron mit dem Puls des PCLK- Signals ein Puls mit hohem Pegel des CSLD-Signals und ein Puls mit niedrigem Pegel des CSLE-Signals erzeugt. Wenn die CSLD und CSLE-Signale inaktiv sind, wird der MOSFET MP1 angeschaltet und die MOSFETs MP2 und MN1 abgeschaltet, weil das DAC-Signal (A0) während des Zyklus auf aktivem L-Pegel bleibt. Wenn der MOSFET MP1 an ist und falls das CSLD-Signal auf einen aktiven H-Pegel geht, dann wird der MOSFET MP2 angeschaltet und ein Signal mit niedrigem Pegel wird durch den Zwischenspeicher 141 eingerastet. Folglich bleibt das CSL-Signal vom Hauptdekodierer 140 auf einem niedrigem logischen Pegel (logischer L-Pegel). Falls danach das CSLE-Signal auf einen aktiv niedrigen Pegel übergeht, nachdem das CSLD-Signal inaktiv wurde, wird der MOSFET MN1 angeschaltet, so daß der Zwischenspeicher 141 das Signal CSL mit einem hohen logischen Pegel einrastet. Folglich gibt der Hauptspaltendekodierer 140 ein CSL-Signal 82 mit hohem Pegel aus. Zu diesem Zeitpunkt wird, wenn das PWR- Signal auf hohem Pegel ist und falls das CLy-Signal auf niedrigem Pegel ist (d. h., wenn eine CAS-Latenz kürzer als 3 Taktzyklen ist), das Ausgangssignal PCLKD der Verzögerungsschaltung 201 über die NAND-Logikgatter G2 und G3 zur Verzögerungsschaltung 202 übertragen. Falls andererseits das CLy-Signal auf hohem Pegel ist (d. h., wenn die CAS-Latenz gleich oder länger als 3 Taktzyklen ist), wird das Ausgangssignal PCLKD der Verzögerungsschaltung 201 über das NAND-Logikgatter G3, die Invertierer IV13 und IV14 sowie das NAND-Logikgatter G4 zur Verzögerungsschaltung 202 übertragen. Wenn die CAS-Latenz 3 oder länger ist, werden folglich die Steuersignale CSLE und CSLD zusätzlich um die Zeitdauer ΔT2 verzögert, im Gegensatz dazu, wenn die CAS- Latenz 1 oder 2 ist. Folglich wird der Anstiegs- und der Abfallflankenpunkt des Spaltenauswahlsignals CSL um die Zeitdauer ΔT2 verzögert. In Fig. 5 entspricht das CSL- Signal mit hohem Pegel 82, 84 bzw. 86 dem Adreßsignal A0, A1 bzw. A2. Ebenfalls entspricht das CSL-Signal 88, 90 bzw. 92 mit hohem Pegel dem Adreßsignal A0, A1 bzw. A2. Wie dies an den nachfolgenden Lesezyklen CK1 bis CK3 ersichtlich ist, werden der Anstiegs- und der Abfallflankenpunkt des CSL-Signals durch das CSLE- und CSLD-Signal gesteuert.

Fig. 6 zeigt ein Zeitablaufdiagramm für den Fall, wenn die CAS-Latenz 3 Taktzyklen beträgt. Obwohl das Pulssignal FRP zum Einrasten bzw. Zwischenspeichern von Daten beim Taktzyklus CK2 des Taktsignals CLK starr unter Berücksichtigung der Hochgeschwindigkeitsleseoperation mit einer CAS-Latenz von 2 erzeugt wird, werden Daten D2 auf dem Datenbus DIO nach Ablauf einer Zeitdauer von ΔT3 von der abfallenden Flanke des FRP-Signals vorgesehen, weil der Anstiegsflankenpunkt des Spaltenauswahlsignals CSL beim Taktzyklus CK2 um die Verzögerungszeitdauer ΔT2 verzögert wird. Durch variables Steuern des Anstiegs- und Abfallflankenpunkts des CSL-Signals in Abhängigkeit der CAS-Latenzperioden kann folglich der Datenauslesefehler bei einer Leseoperation mit einer CAS-Latenz von 3 (oder mehr) verhindert werden, wobei eine Hochgeschwindigkeits­ leseoperation bei einer CAS-Latenz von 2 weiterhin gewährleistet ist.

Die beim Ausführungsbeispiel beschriebene CAS-Latenz von 3 zur Aktivierung des Latenzzustandssignals CLy kann auch bei anderen CAS-Latenzen aktiviert werden. Ebenso können statt der NAND-Logikgatter und Invertierer ebenfalls andere Schaltungsanordnungen verwendet werden.

Claims (12)

1. Synchrones Halbleiterspeicherbauteil, das synchron mit einem externen Taktpulssignal (CLK) arbeitet und aufweist:
Mittel (110) zum Erzeugen eines Zustandssignals (CLy), das aktiviert wird, wenn eine Latenzzeit eines Spaltenadreßübernahmesignals (CAS) größer oder gleich einer festgelegten Anzahl von externen Taktzyklen ist;
Mittel (130, 140) zum Erzeugen eines Spaltenauswahlsignals (CSL) durch Dekodieren eines Spaltenadreßsignals (CA), wobei das Spaltenauswahlsignal (CSL) mit dem externen Taktsignal (CLK) synchronisiert ist; und
Mittel (200), um als Reaktion auf das Zustandssignal (CLy) den Zeitpunkt der Anstiegsflanke und der Abfallflanke des Spaltenauswahlsignals (CSL) variabel zu steuern.

2. Speicherbauteil gemäß Anspruch 1, bei dem das Zustandssignal (CLy) aktiviert wird, wenn die Latenz zeit des CAS-Signals größer oder gleich 3 Taktzyklen ist.

3. Speicherbauteil gemäß Anspruch 2, bei dem das Mittel (200) zum Steuern des Spaltenauswahlsignals (CAS) den Zeitpunkt der Anstiegsflanke und der Abfallflanke des Spaltenauswahlsignals (CAS) um eine festgelegte Zeitdauer verzögert, wenn das Steuersignal (CLy) aktiviert ist.

4. Speicherbauteil gemäß Anspruch 1, bei dem das Speicherbauteil ein Speicherbauteil mit dynamischen, wahlfreiem Zugriff (DRAM) ist.

5. Synchrones Halbleiterspeicherbauteil, das synchron zu einem externen Taktpulssignal (CLK) arbeitet und aufweist:
Mittel (110) zum Erzeugen eines ersten Zustandssignals (CLy) welches aktiviert wird, wenn die Latenz zeit eines Spaltenadreßübernahmesignals (CAS) größer oder gleich einer festgelegten Anzahl von externen Taktzyklen ist;
Mittel (170) zum Erzeugen eines internen Taktpulssignals (PCLK), das mit dem externen Taktsignal (CLK) synchron ist;
Mittel (160), um als Reaktion auf ein von außen angelegtes Schreibfreigabesignal (WE) ein zweites Zustandssignal (PWR) zu erzeugen, das mit dem internen Taktsignal (PCLK) synchronisiert ist, wobei das zweite Zustandssignal (PWR) während eines Schreibvorgangs aktiviert ist;
Mittel (200), um als Reaktion auf das erste Zustandssignal (CLy) und das zweite Zustandssignal (PWR) ein erstes Steuersignal (CSLE) und ein zweites Steuersignal (CSLD) zu erzeugen, die mit dem internen Taktsignal (PCLK) synchronisiert sind,; und
Mittel (140) zum Erzeugen eines Spaltenauswahlsignals (CSL) durch Dekodieren eines Spaltenadreßsignals (CA), wobei in Reaktion auf das erste und das zweite Steuersignal (CSLE, CSLD) das Spaltenauswahlsignal-erzeugende Mittel (140) den Zeitpunkt der Anstiegsflanke und der Abfallflanke des Spaltenauswahlsignals (CSL) ändert.

6. Speicherbauteil gemäß Anspruch 5, bei dem das spaltenauswahlsignalerzeugende Mittel (140) den Zeitpunkt der Anstiegsflanke und der Abfallflanke des Spaltenauswahlsignals (CSL) für eine festgelegte Zeitdauer verzögert, wenn die Latenzzeit des CAS-Signals größer oder gleich drei Taktzyklen ist.

7. Synchrones Halbleiterspeicherbauteil, das synchron mit einem externen Taktpulssignal (CLK) arbeitet und aufweist:
Mittel (110), um während einer Leseoperation ein erstes Zustandssignal (CLx), welches nur aktiviert wird, wenn die Latenzzeit eines Spaltenadreßübernahmesignals (CAS) kleiner als eine festgelegte Anzahl von externen Taktzyklen ist, und ein zweites Zustandssignal (CLy) zu erzeugen, welches nur aktiviert wird, wenn die Latenzzeit des CAS-Signals größer oder gleich die festgelegte Anzahl ist;
Mittel (170) zum Erzeugen eines internen Taktpulssignals (PCLK), das mit dem externen Taktsignal (CLK) synchronisiert ist;
Mittel (160), um in Reaktion auf ein von außen angelegtes Schreibfreigabesignal (WE) ein drittes Zustandssignal (PWR) zu erzeugen, das mit dem internen Taktsignal synchronisiert ist, wobei das dritte Zustandssignal (PWR) während eines Schreibvorgangs aktiviert wird;
Mittel (200), um in Reaktion auf das zweite und das dritte Zustandssignal (CLy, PWR) ein erstes und ein zweites Steuersignal (CSLE, CSLD) zu erzeugen, die mit dem internen Taktsignal (PCLK) synchronisiert sind, wobei das erste und das zweite Steuersignal (CSLE, CSLD) zusätzlich um eine festgelegte Zeitdauer verzögert werden, wenn das zweite Zustandssignal (CLy) aktiviert ist im Vergleich dazu, wenn das erste Zustandssignal (CLx) aktiviert ist; und
Mittel (130, 140), um als Reaktion auf ein Spaltenadreßsignal (CA) und das erste und zweite Steuersignal (CSLE, CSLD) ein Spaltenauswahlsignal (CSL) zu erzeugen, wobei der Zeitpunkt der Anstiegsflanke und der Abfallflanke des Spaltenauswahlsignals (CSL) mit der Latenzperiode des CAS-Signals geändert wird.

8. Speicherbauteil gemäß Anspruch 7, bei dem das erste Zustandssignal (CLx) aktiviert wird, wenn die Latenzzeit des CAS-Signals kleiner als 3 Taktzyklen ist, und bei dem das zweite Zustandssignal (CLy) aktiviert wird, wenn die Latenzzeit des CAS-Signals größer oder gleich 3 Taktzyklen ist.

9. Speicherbauteil gemäß Anspruch 8, bei dem das Speicherbauteil ein Speicherbauteil mit dynamischen, wahlfreiem Zugriff (DRAM) ist.

10. Speicherbauteil gemäß Anspruch 7, bei dem das steuersignalerzeugende Mittel (200) aufweist:
ein erstes Verzögerungsmittel (201) um eine erste Verzögerungszeit für das interne Taktsignal (PCLK) vorzusehen;
ein zweites Verzögerungsmittel (204), um in Reaktion auf das zweite oder dritte Zustandssignal (CLy, PWR) ein Ausgangssignal des ersten Verzögerungsmittels (201) um entweder eine zweite Verzögerungszeit oder eine dritte Verzögerungszeit zu verzögern, wobei die erste und die dritte Verzögerungszeit unterschiedlich sind;
ein drittes Verzögerungsmittel (203), um ein Ausgangssignal des zweiten Verzögerungsmittels (204) um eine vierte Verzögerungszeit zu verzögern und um das erste Steuersignal (CSLD) zu erzeugen; und
ein viertes Verzögerungsmittel (202), um das Ausgangssignal des zweiten Verzögerungsmittels (204) um eine fünfte Verzögerungszeit zu verzögern und um das zweite Steuersignal (CSLE

) zu erzeugen.

11. Speicherbauteil gemäß Anspruch 10, bei dem das zweite Verzögerungsmittel (204) eine Vielzahl von NAND- Logikgattern (G1, G2, G3, G4) und eine Vielzahl von Invertierern (IV13, IV14) aufweist.