KR100821573B1 - 반도체 메모리의 컬럼 선택신호 생성장치 - Google Patents

Abstract

본 발명은 리드 또는 라이트 명령을 이용하여 타이밍 제어신호에 따른 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단, 상기 컬럼 선택신호의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어수단, 및 상기 컬럼 선택신호가 기설정된 펄스 폭을 갖도록 제어하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단을 포함한다.

컬럼 선택신호, 타이밍, 펄스폭, 오실레이터

Description

반도체 메모리의 컬럼 선택신호 생성장치{Column Selection Signal Generator of Semiconductor Memory}

도 1은 종래의 기술에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 회로도,

도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 블록도,

도 3은 도 2의 타이밍 생성부의 구성을 나타낸 회로도,

도 4는 도 2의 타이밍 제어부의 구성을 나타낸 회로도,

도 5는 도 2의 펄스폭 생성부의 구성을 나타낸 회로도,

도 6은 도 2의 오차 검출부의 구성을 나타낸 회로도,

도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 블록도,

도 8은 도 7의 타이밍 생성부의 구성을 나타낸 회로도,

도 9는 도 7의 펄스폭 생성부의 구성을 나타낸 회로도,

도 10은 도 7의 펄스폭 제어부의 구성을 나타낸 회로도,

도 11은 본 발명의 제 3 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 블록도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

110, 210, 310: 타이밍 생성부 120, 320: 타이밍 제어부

121: 타이밍 증가 제어부

121-1, 122-1, 241-1, 242-1: 레벨 유지부

122: 타이밍 감소 제어부 130, 230, 330: 펄스폭 생성부

150, 250, 350: 오차 검출부 240, 340: 펄스폭 제어부

241: 펄스폭 증가 제어부 242: 펄스폭 감소 제어부

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 컬럼 선택신호 생성장치에 관한 것이다.

컬럼 선택신호(이하, Yi)는 반도체 메모리에 있어서, 매우 중요한 역할 즉, 비트라인 센스앰프 중에서 외부에 출력하고자 하는 데이터를 선택하는 역할을 수행하는 신호이다. 만일 Yi가 비정상적으로 빠르거나 늦은 타이밍에 인에이블되거나, 인에이블 구간이 짧은 경우 데이터를 읽어내거나 써넣지 못할 수 있다.

종래의 기술에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 도 1에 도시된 바와 같이, 리드(Read) 명령에 따른 컬럼 어드레스 스트로브 펄스(Column Address Strobe Pulse)(이하, casp_rd), 라이트(Write) 명령에 따른 컬럼 어드레스 스트로브 펄스(이하, casp_wt), 및 버스트(Burst) 명령에 따라 생성된 컬럼 어드레 스 스트로브 펄스(이하, icasp)를 입력받는 오어 게이트(OR1), 상기 오어 게이트(OR1)의 출력을 입력받는 제 1 딜레이(11), 상기 제 1 딜레이(11)의 출력을 입력받는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력을 입력받는 제 2 딜레이(12), 상기 제 1 딜레이(11)와 제 2 딜레이(12)의 출력을 입력받는 낸드 게이트(ND1), 및 상기 낸드 게이트(ND1)의 출력을 입력받아 Yi를 출력하는 제 2 인버터(IV2)를 포함하여 구성된다.

이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.

반도체 메모리 외부에서 리드 또는 라이트 명령이 입력되면 해당 컬럼 어드레스에 따른 컬럼 어드레스 스트로브 펄스가 발생된다.

그에 따라 상기 오어 게이트(OR1)을 통해 하이가 출력되고 제 1 딜레이(11)를 통해 지연된다.

상기 제 1 딜레이(11)의 지연시간에 의해 Yi의 인에이블 타이밍이 정해진다.

상기 제 1 딜레이(11)의 출력이 제 1 인버터(IV1)를 통해 반전되고, 상기 제 2 딜레이(12)를 통해 지연된다.

상기 제 1 딜레이(11)의 출력과 상기 제 2 딜레이(12)의 출력이 낸드 게이트(ND1) 및 제 2 인버터(IV2)를 통해 논리곱되어 Yi가 출력된다.

상기 제 2 딜레이(12)의 지연시간에 의해 상기 Yi의 펄스폭이 결정된다.

상술한 바와 같이, 종래의 기술은 지연시간이 미리 정해진 딜레이 소자를 이용하여 Yi의 인에이블 타이밍과 펄스폭을 정한다.

반도체 메모리는 공정 특성상 동일한 칩을 제조하더라도 웨이퍼(Wafer)상의 위치에 따라, 그리고 랏(LOT)에 따라 칩의 특성이 다르게 될 수 있다.

그러나 종래의 기술은 상술한 바와 같이, 컬럼 선택신호의 인에이블 타이밍과 펄스폭이 고정되어 있으므로 칩 특성 변화에 대응하지 못하게 되고 정확한 타이밍에 인에이블되지 못하거나 인에이블 구간을 필요 시간만큼 유지하지 못하여 데이터 출력 오류를 발생시키는 문제점이 있다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 칩 특성변화에 대응하여 최적의 컬럼 선택신호가 생성될 수 있도록 한 반도체 메모리의 컬럼 선택신호 생성장치를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 리드 또는 라이트 명령을 이용하여 타이밍 제어신호에 따른 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단; 상기 컬럼 선택신호의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어수단; 및 상기 컬럼 선택신호가 기설정된 펄스 폭을 갖도록 제어하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단을 포함함을 특징으로 한다.

본 발명에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 리드 또는 라이트 명령을 이용하여 기설정된 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단; 상기 컬럼 선택신호가 펄스폭 제어신호에 따른 펄스 폭을 갖도록 하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단; 및 상기 컬럼 선택신호의 펄스폭을 제어하기 위한 상기 펄스폭 제어신호를 생성하는 펄스폭 제어수단을 포함함을 또 다른 특징으로 한다.

본 발명에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 리드 또는 라이트 명령을 이용하여 타이밍 제어신호에 따른 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단; 상기 컬럼 선택신호의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어수단; 상기 컬럼 선택신호가 펄스폭 제어신호에 따른 펄스 폭을 갖도록 하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단; 및 상기 컬럼 선택신호의 펄스폭을 제어하기 위한 상기 펄스폭 제어신호를 생성하는 펄스폭 제어수단을 포함함을 또 다른 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 바람직한 실시예들을 설명하면 다음과 같다.

도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 블록도, 도 3은 도 2의 타이밍 생성부의 구성을 나타낸 회로도, 도 4는 도 2의 타이밍 제어부의 구성을 나타낸 회로도, 도 5는 도 2의 펄스폭 생성부의 구성을 나타낸 회로도, 도 6은 도 2의 테스트 신호 생성부의 구성을 나타낸 회로도, 도 7은 본 발명의 제 2 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 블록도, 도 8은 도 7의 타이밍 생성부의 구성을 나타낸 회로도, 도 9는 도 7의 펄스폭 생성부의 구성을 나타낸 회로도, 도 10은 도 7의 펄스폭 제어부의 구성을 나타낸 회로도, 도 11은 본 발명의 제 3 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 구성을 나타낸 블록도이다.

- 제 1 실시예 -

본 발명의 제 1 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 도 2에 도시된 바와 같이, 리드 또는 라이트 명령에 따라 생성된 신호를 이용하여 타이밍 제어신호에 따른 타이밍에 컬럼 선택신호(이하, Yi)를 인에이블시키는 타이밍 생성부(110), 상기 Yi의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어부(120), 상기 타이밍 생성부(110)에 의해 인에이블된 Yi가 기설정된 펄스 폭을 갖도록 제어하여 최종 Yi를 출력하는 펄스폭 생성부(130), 및 상기 Yi의 인에이블 타이밍 또는 펄스 폭 중에서 적어도 하나의 오차를 검출하기 위한 표본신호를 생성하는 오차 검출부(150)를 포함한다.

상기 리드 또는 라이트 명령에 따라 생성된 신호는 리드(Read) 명령에 따른 컬럼 어드레스 스트로브 펄스(Column Address Strobe Pulse)(이하, casp_rd), 라이트(Write) 명령에 따른 컬럼 어드레스 스트로브 펄스(이하, casp_wt), 및 버스트(Burst) 명령에 따라 생성된 컬럼 어드레스 스트로브 펄스(이하, icasp)를 포함한다.

상기 타이밍 제어신호는 Yi의 인에이블 타이밍을 기설정값에 비해 느리게 하기 위한 타이밍 증가신호(Yi_inc, Yi_incb), 및 Yi의 인에이블 타이밍을 기설정값에 비해 빠르게 하기 위한 타이밍 감소신호(Yi_dec, Yi_decb)를 포함한다.

상기 타이밍 생성부(110)는 도 3에 도시된 바와 같이, 상기 casp_rd, casp_wt, 및 icasp를 입력받는 오어 게이트(OR11), 상기 오어 게이트(OR11)의 출력을 입력받는 제 1 패스 게이트(PG11), 상기 오어 게이트(OR11)의 출력을 입력받는 제 1 딜레이(111), 상기 제 1 딜레이(111)의 출력을 입력받는 제 2 패스 게이트(PG12), 상기 제 1 패스 게이트(PG11) 또는 제 2 패스 게이트(PG12)의 출력을 입력받는 제 2 딜레이(112), 상기 제 2 딜레이(112)의 출력을 입력받는 제 3 패스 게이트(PG13), 및 상기 제 1 패스 게이트(PG11) 또는 제 2 패스 게이트(PG12)의 출력을 입력받는 제 4 패스 게이트(PG14)를 포함한다. 상기 제 3 패스 게이트(PG13) 또는 제 4 패스 게이트(PG14)를 통해 타이밍 신호(이하, ayp10)가 출력된다.

상기 제 1 패스 게이트(PG11)의 제 1 제어단에는 Yi_inc가 인가되고, 제 2 제어단에는 Yi_incb가 인가된다. 상기 제 2 패스 게이트(PG12)의 제 1 제어단에는 Yi_incb가 인가되고, 제 2 제어단에는 Yi_inc가 인가된다. 상기 제 3 패스 게이트(PG13)의 제 1 제어단에는 Yi_dec가 인가되고, 제 2 제어단에는 Yi_decb가 인가된다. 상기 제 4 패스 게이트(PG14)의 제 1 제어단에는 Yi_decb가 인가되고, 제 2 제어단에는 Yi_dec가 인가된다.

상기 타이밍 제어부(120)는 도 4에 도시된 바와 같이, 상기 타이밍 증가신호(Yi_inc, Yi_incb)를 생성하는 타이밍 증가 제어부(121), 및 상기 타이밍 감소신호(Yi_dec, Yi_decb)를 생성하는 타이밍 감소 제어부(122)를 포함한다.

상기 타이밍 증가 제어부(121)는 일단이 전원단(VDD)에 연결된 제 1 퓨즈(F21), 상기 제 1 퓨즈(F21)의 타단과 연결된 제 1 레벨 유지부(121-1), 상기 제 1 레벨 유지부(121-1)의 출력을 입력받는 제 1 인버터(IV22), 및 상기 제 1 인버터(IV22)의 출력을 입력받는 제 2 인버터(IV23)를 포함한다. 상기 제 1 레벨 유지부(121-1)는 입력단이 상기 제 1 퓨즈(F21)의 타단과 연결되고 출력단이 상기 제 1 인버터(IV22)와 연결된 제 3 인버터(IV21), 드레인이 상기 제 3 인버터(IV21)의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 3 인버터(IV21)의 출력단과 연결된 제 1 트랜지스터(M21), 및 드레인이 상기 제 1 트랜지스터(M21)의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호 즉, 파워업 신호(pwrup)를 입력받는 제 2 트랜지스터(M22)를 포함한다.

상기 타이밍 감소 제어부(122)는 일단이 전원단(VDD)에 연결된 제 2 퓨즈(F22), 상기 제 2 퓨즈(F22)의 타단과 연결된 제 2 레벨 유지부(122-1), 상기 제 2 레벨 유지부(122-1)의 출력을 입력받는 제 4 인버터(IV25), 및 상기 제 4 인버터(IV25)의 출력을 입력받는 제 5 인버터(IV26)를 포함한다. 상기 제 2 레벨 유지부(122-1)는 입력단이 상기 제 2 퓨즈(F22)의 타단과 연결되고 출력단이 상기 제 4 인버터(IV25)와 연결된 제 6 인버터(IV24), 드레인이 상기 제 6 인버터(IV24)의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 6 인버터(IV24)의 출력단과 연결된 제 3 트랜지스터(M23), 및 드레인이 상기 제 3 트랜지스터(M23)의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호 즉, 파워업 신호(pwrup)를 입력받는 제 4 트랜지스터(M24)를 포함한다.

상기 펄스폭 생성부(130)는 도 5에 도시된 바와 같이, 상기 타이밍 생성부(110)에서 출력된 ayp10을 입력받는 인버터(IV31), 상기 인버터(IV31)의 출력을 입력받는 딜레이(131), 및 상기 ayp10과 상기 딜레이(131)의 출력을 입력받아 기설정된 펄스 폭을 갖는 Yi를 출력하는 앤드 게이트(AND31)를 포함한다.

상기 오차 검출부(150)는 도 6에 도시된 바와 같이, 테스트 모드 신호(이하, tm_osc)를 입력받는 제 1 및 제 2 오실레이터(151, 152), 상기 tm_osc와 인버터(IV41)에 의해 반전된 tm_oscb에 따라 상기 제 1 및 제 2 오실레이터(151, 152) 각각의 출력을 정해진 패드(Pad)(DQ0, DQ1)로 전달 또는 차단하는 제 1 및 제 2 패스 게이트(PG41, PG42)를 포함한다. 상기 도 6의 오차 검출부(150)를 2개의 오실레이터 및 2개의 패스 게이트로 구성한 것은 하나의 실시예일 뿐, 오실레이터 및 패스 게이트의 수는 테스트 모드에서 지원 가능한 패드 수에 따라 증가시킬 수 있다. 또한 구성되는 모든 오실레이터는 기본 출력 특성이 동일한 것을 사용하는 것이 바람직하다. 물론 기본 출력 특성이 다른 것을 사용할 수 도 있다.

이와 같이 구성된 본 발명의 제 1 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 동작을 설명하면 다음과 같다.

먼저, 작업자가 반도체 메모리를 테스트 모드로 진입시켜 상기 tm_osc를 인에이블시키고 오차 검출부(150)를 통해 Yi의 타이밍 오차를 검출한다.

즉, tm_osc가 인에이블되면 도 6의 오차 검출부(150)의 제 1 및 제 2 오실레이터(151, 152)가 발진하여 주기적인 파형을 생성한다. 상기 제 1 및 제 2 오실레이터(151, 152)는 기본 출력 특성이 동일한 것을 사용한다.

상기 오차 검출부(150)의 제 1 및 제 2 패스 게이트(PG41, PG42)는 상기 하이 레벨의 tm_osc 및 로우 레벨의 tm_oscb에 의해 턴온된 상태이다. 따라서 상기 제 1 및 제 2 오실레이터(151, 152)의 출력 파형이 기설정된 패드(DQ0, DQ1)를 통해 반도체 메모리 외부의 테스트 장비로 출력된다. 이어서 작업자가 상기 테스트 장비를 이용하여 상기 출력 파형의 천이 타이밍 평균치를 측정하고 이를 상기 제 1 및 제 2 오실레이터(151, 152)의 기본 출력 특성에 따른 천이 타이밍과 비교한다. 상기 비교결과에 따라 타이밍 오차 즉, 파형 천이 타이밍의 늦음 또는 빠름을 검출하는 것이다. 이때 제 1 및 제 2 오실레이터(151, 152)는 반도체 메모리 내부에 구성된 것이므로 그 출력파형이 실제 Yi와 다르더라도 서로의 타이밍 편차는 동일하다. 따라서 상기 오실레이터 출력 파형의 늦음 또는 빠름 판단을 Yi의 늦음 또는 빠름 판단으로 대체할 수 있다. 물론 상술한 오차 검출부(150)를 별도로 설치하지 않고 반도체 메모리에 기설정된 테스트 모드를 이용하여 소정 신호를 생성하고 이를 이용하는 방법도 가능하다. 그러나 본 발명의 오차 검출부(150)와 같이 복수개의 오실레이터를 이용하여 균일한 파형을 다수 생성하고 그 평균치를 이용하는 방법이 더욱 정확한 타이밍 측정에 바람직하다.

이와 같이 Yi의 타이밍 오차가 검출되면, 그에 맞도록 상기 도 4의 타이밍 제어부(120)의 제 1 퓨즈(F21) 또는 제 2 퓨즈(F22)를 컷팅(Cutting)하여 노멀 모드 동작시 타이밍 증가신호(Yi_inc, Yi_incb) 또는 타이밍 감소신호(Yi_dec, Yi_decb)가 생성되도록 한다.

예를 들어, Yi가 정상에 비해 빨리 인에이블되는 것으로 판단되면, 상기 도 4의 타이밍 증가 제어부(121)의 제 1 퓨즈(F21)를 컷팅한다. 이후 반도체 메모리가 노멀 모드로 동작하여 pwrup이 인에이블되면 제 1 레벨 유지부(121-1)의 제 2 트랜지스터(M22)가 턴온되어 제 3 인버터(IV21)의 출력을 하이로 만든다. 상기 제 3 인버터(IV21)의 하이 출력에 의해 제 1 트랜지스터(M21)가 턴온되고 상기 제 3 인버터(IV21)의 입력을 로우로 래치시킴으로서 상기 제 1 레벨 유지부(121-1)의 출력이 하이로 유지된다. 따라서 yi_incb 및 yi_inc가 인에이블된다. 즉, 제 1 인버터(IV22)를 통해 yi_incb는 로우로 출력되고, 제 2 인버터(IV23)를 통해 yi_inc는 하이로 출력된다.

한편, 상기 타이밍 감소 제어부(122)의 제 2 퓨즈(F22)는 컷팅되지 않았으므로 제 2 레벨 유지부(122-1)의 출력은 로우로 유지된다. 따라서 yi_decb 및 yi_dec는 각각 하이와 로우로 출력된다.

상기 yi_incb 및 yi_inc가 로우와 하이이고, 상기 yi_decb 및 yi_dec가 하이와 로우이므로 상기 도 3의 타이밍 생성부(110)의 제 2 패스 게이트(PG12) 및 제 3 패스 게이트(PG13)가 턴온된다. 따라서 제 1 딜레이(111), 제 2 패스 게이트(PG12), 제 2 딜레이(112) 및 제 3 패스 게이트(PG13)를 경유하여 출력단에 이르는 신호 패스가 형성된다.

상기 제 2 딜레이(112)는 상기 도 1의 제 1 딜레이(11)와 동일한 지연시간을 갖는다. 한편, 제 1 딜레이(111)는 종래기술에 비해 추가적인 지연시간을 갖기 위한 딜레이로서, 상기 제 2 딜레이(112)의 지연시간과 동일한 지연시간을 갖거나 제품 설계에 따라 다른 지연시간을 가질 수 있다. 따라서 상기 신호 패스는 Yi를 디폴트 타이밍에 비해 늦게 인에이블 시킨다.

이후, casp_rd, casp_wt, 및 icasp 중 어느 하나가 인에이블되면 오어 게이트(OR11)에 의해 하이 신호가 발생되고 상기 하이 신호가 상기 신호 패스를 통해 제 1 딜레이(111) 및 제 2 딜레이(112)에 해당하는 지연시간만큼 인에이블 타이밍이 지연된 ayp10이 출력된다.

따라서 도 5의 펄스폭 생성부(130)는 상기 ayp10을 입력받아 딜레이(131)에 해당하는 시간만큼의 펄스폭을 갖는 Yi를 출력된다. 즉, ayp10과, 인버터(IV31)를 통해 반전되고 딜레이(131)에 의해 지연된 신호가 앤드 게이트(AND31)에 의해 논리곱되어 Yi가 출력된다.

다른 예를 들어, Yi가 정상에 비해 늦게 인에이블되는 것으로 판단되면, 상기 도 4의 타이밍 감소 제어부(122)의 제 2 퓨즈(F22)를 컷팅한다. 이후 반도체 메모리가 노멀 모드로 동작하여 pwrup이 인에이블되면 yi_decb 및 yi_dec는 각각 로우와 하이로 출력되고 yi_incb 및 yi_inc는 각각 하이와 로우로 출력된다.

상기 yi_decb 및 yi_dec가 각각 로우와 하이이고, 상기 yi_incb 및 yi_inc가 각각 하이와 로우이므로 상기 도 3의 타이밍 생성부(110)의 제 1 패스 게이트(PG11) 및 제 4 패스 게이트(PG14)가 턴온된다. 따라서 제 1 딜레이(111) 및 제 2 딜레이(112)를 경유하지 않는 신호 패스가 형성된다.

따라서 상기 신호 패스는 제 1 딜레이(111) 및 제 2 딜레이(112)를 경유하지 않으므로 Yi를 디폴트 타이밍에 비해 빨리 인에이블 시킨다.

이후, casp_rd, casp_wt, 및 icasp 중 어느 하나가 인에이블되면 오어 게이트(OR11)에 의해 하이 신호가 발생되고 상기 신호 패스를 거쳐 ayp10이 출력된다.

따라서 도 5의 펄스폭 생성부(130)는 상기 ayp10을 입력받아 딜레이(131)에 해당하는 시간만큼의 펄스폭을 갖는 Yi를 출력된다.

다른 예를 들어, Yi가 정상적인 타이밍에 인에이블되는 것으로 판단되면, 상기 도 4의 제 1 퓨즈(F21) 및 제 2 퓨즈(F22)를 컷팅하지 않는다. 이후 반도체 메 모리가 노멀 모드로 동작하면 yi_incb 및 yi_inc는 각각 하이와 로우로 출력되고, yi_decb 및 yi_dec 또한 각각 하이와 로우로 출력된다.

상기 yi_incb 및 yi_inc가 하이와 로우이고, 상기 yi_decb 및 yi_dec가 하이와 로우이므로 상기 도 3의 타이밍 생성부(110)의 제 1 패스 게이트(PG11) 및 제 3 패스 게이트(PG13)가 턴온된다. 따라서 제 1 패스 게이트(PG11), 제 2 딜레이(112) 및 제 3 패스 게이트(PG13)를 경유하여 출력단에 이르는 신호 패스가 형성된다.

따라서 상기 신호 패스는 Yi를 디폴트 타이밍에 인에이블 시킨다. 즉, 제 2 딜레이(112)에 해당하는 시간만큼 지연된 인에이블 타이밍에 상기 Yi를 인에이블 시킨다.

이후, casp_rd, casp_wt, 및 icasp 중 어느 하나가 인에이블되면 오어 게이트(OR11)에 의해 하이 신호가 발생되고 상기 하이 신호가 상기 신호 패스를 통해 상기 제 2 딜레이(112)에 해당하는 지연시간만큼 인에이블 타이밍이 지연된 ayp10이 출력된다.

따라서 도 5의 펄스폭 생성부(130)는 상기 ayp10을 입력받아 딜레이(131)에 해당하는 시간만큼의 펄스폭을 갖는 Yi를 출력된다. 즉, ayp10과, 인버터(IV31)를 통해 반전되고 딜레이(131)에 의해 지연된 신호가 앤드 게이트(AND31)에 의해 논리곱되어 Yi가 출력된다.

- 제 2 실시예 -

본 발명의 제 2 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 도 7에 도시된 바와 같이, 리드 또는 라이트 명령에 따라 생성된 신호를 이용하여 기설정된 타이밍에 Yi를 인에이블시키는 타이밍 생성부(210), 상기 타이밍 생성부(210)에 의해 인에이블된 Yi가 펄스폭 제어신호에 따른 펄스 폭을 갖도록 하여 최종 Yi를 출력하는 펄스폭 생성부(230), 상기 Yi의 펄스폭을 제어하기 위한 상기 펄스폭 제어신호를 생성하는 펄스폭 제어부(240), 및 상기 Yi의 인에이블 타이밍 또는 펄스 폭 중에서 적어도 하나의 오차를 검출하기 위한 표본신호를 생성하는 오차 검출부(250)를 포함한다.

상기 리드 또는 라이트 명령에 따라 생성된 신호는 상기 casp_rd, casp_wt, 및 icasp를 포함한다.

상기 펄스폭 제어신호는 Yi의 인에이블 펄스폭을 기설정폭에 비해 증가시키기 위한 펄스폭 증가신호(Yip_inc, Yip_incb), 및 Yi의 펄스폭을 기설정폭에 비해 감소시키기 위한 펄스폭 감소신호(Yip_dec, Yip_decb)를 포함한다.

상기 타이밍 생성부(210)는 도 8에 도시된 바와 같이, 상기 casp_rd, casp_wt, 및 icasp를 입력받는 오어 게이트(OR41), 및 상기 오어 게이트(OR41)의 출력을 입력받아 ayp10을 출력하는 딜레이(410)를 포함한다.

상기 펄스폭 생성부(230)는 도 9에 도시된 바와 같이, 상기 ayp10을 입력받는 인버터(IV51), 상기 인버터(IV51)의 출력을 입력받는 제 1 패스 게이트(PG51), 상기 인버터(IV51)의 출력을 입력받는 제 1 딜레이(231), 상기 제 1 딜레이(231)의 출력을 입력받는 제 2 패스 게이트(PG52), 상기 제 1 패스 게이트(PG51) 또는 제 2 패스 게이트(PG52)의 출력을 입력받는 제 2 딜레이(232), 상기 제 2 딜레이(232)의 출력을 입력받는 제 3 패스 게이트(PG53), 상기 제 1 패스 게이트(PG51) 또는 제 2 패스 게이트(PG52)의 출력을 입력받는 제 4 패스 게이트(PG54), 및 상기 ayp10과 상기 제 3 패스 게이트(PG53) 또는 제 4 패스 게이트(PG54)의 출력을 입력받아 Yi를 출력하는 앤드 게이트(AND51)를 포함한다.

상기 제 1 패스 게이트(PG51)의 제 1 제어단에는 Yip_inc가 인가되고, 제 2 제어단에는 Yip_incb가 인가된다. 상기 제 2 패스 게이트(PG52)의 제 1 제어단에는 Yip_incb가 인가되고, 제 2 제어단에는 Yip_inc가 인가된다. 상기 제 3 패스 게이트(PG53)의 제 1 제어단에는 Yip_dec가 인가되고, 제 2 제어단에는 Yip_decb가 인가된다. 상기 제 4 패스 게이트(PG54)의 제 1 제어단에는 Yip_decb가 인가되고, 제 2 제어단에는 Yip_dec가 인가된다.

상기 펄스폭 제어부(240)는 도 10에 도시된 바와 같이, 상기 펄스폭 증가신호(Yip_inc, Yip_incb)를 생성하는 펄스폭 증가 제어부(241), 및 상기 펄스폭 감소신호(Yip_dec, Yip_decb)를 생성하는 펄스폭 감소 제어부(242)를 포함한다.

상기 펄스폭 증가 제어부(241)는 일단이 전원단(VDD)에 연결된 제 1 퓨즈(F61), 상기 제 1 퓨즈(F61)의 타단과 연결된 제 1 레벨 유지부(241-1), 상기 제 1 레벨 유지부(241-1)의 출력을 입력받는 제 1 인버터(IV62), 및 상기 제 1 인버터(IV62)의 출력을 입력받는 제 2 인버터(IV63)를 포함한다. 상기 제 1 레벨 유지부(241-1)는 입력단이 상기 제 1 퓨즈(F61)의 타단과 연결되고 출력단이 상기 제 1 인버터(IV62)와 연결된 제 3 인버터(IV61), 드레인이 상기 제 3 인버터(IV61)의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 3 인버터(IV61)의 출력단과 연결된 제 1 트랜지스터(M61), 및 드레인이 상기 제 1 트랜지스터(M61)의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호 즉, 파워업 신호(pwrup)를 입력받는 제 2 트랜지스터(M62)를 포함한다.

상기 펄스폭 감소 제어부(242)는 일단이 전원단(VDD)에 연결된 제 2 퓨즈(F62), 상기 제 2 퓨즈(F62)의 타단과 연결된 제 2 레벨 유지부(242-1), 상기 제 1 레벨 유지부(242-1)의 출력을 입력받는 제 4 인버터(IV65), 및 상기 제 4 인버터(IV65)의 출력을 입력받는 제 5 인버터(IV66)를 포함한다. 상기 제 1 레벨 유지부(242-1)는 입력단이 상기 제 2 퓨즈(F62)의 타단과 연결되고 출력단이 상기 제 4 인버터(IV65)와 연결된 제 6 인버터(IV64), 드레인이 상기 제 6 인버터(IV64)의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 6 인버터(IV64)의 출력단과 연결된 제 3 트랜지스터(M63), 및 드레인이 상기 제 3 트랜지스터(M63)의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호 즉, 파워업 신호(pwrup)를 입력받는 제 4 트랜지스터(M64)를 포함한다.

상기 오차 검출부(250)는 상기 도 6과 동일하게 구성하여 사용할 수 있다.

이와 같이 구성된 본 발명의 제 2 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 동작을 설명하면 다음과 같다.

먼저, 작업자가 반도체 메모리를 테스트 모드로 진입시켜 상기 tm_osc를 인에이블시키고 오차 검출부(250)를 통해 Yi의 펄스폭 오차를 검출한다.

즉, tm_osc가 인에이블됨에 따라 오차 검출부(250)에서 출력된 복수개의 오실레이터 출력 파형이 기설정된 패드들을 통해 반도체 메모리 외부의 테스트 장비 로 출력된다. 이어서 작업자가 상기 테스트 장비를 이용하여 상기 출력 파형의 펄스폭 평균치를 측정하고 이를 기설정된 오실레이터 기본 출력 특성에 따른 펄스폭과 비교한다. 상기 비교결과에 따라 펄스폭의 증가 또는 감소를 검출하는 것이다. 이때 오실레이터는 반도체 메모리 내부에 구성된 것이므로 그 출력파형이 실제 Yi와 다르더라도 서로의 펄스폭 편차는 동일하다. 따라서 상기 오실레이터 출력 파형의 펄스폭 증가 또는 감소 판단을 Yi의 펄스폭 증가 또는 감소로 대체할 수 있다. 물론 상술한 오차 검출부(250)를 별도로 설치하지 않고 반도체 메모리에 기설정된 테스트 모드를 이용하여 소정 신호를 생성하고 이를 이용하는 방법도 가능하다. 그러나 본 발명의 오차 검출부(250)와 같이 복수개의 오실레이터를 이용하여 균일한 파형을 다수 생성하고 그 평균치를 이용하는 방법이 더욱 정확한 펄스폭 측정에 바람직하다.

이와 같이 Yi의 펄스폭 오차가 검출되면, 그에 맞도록 상기 도 10의 펄스폭 제어부(240)의 제 1 퓨즈(F61) 또는 제 2 퓨즈(F62)를 컷팅(Cutting)하여 노멀 모드 동작시 펄스폭 증가신호(Yip_inc, Yip_incb) 또는 펄스폭 감소신호(Yip_dec, Yip_decb)가 생성되도록 한다.

예를 들어, Yi의 펄스폭이 정상에 비해 짧은 것으로 판단되면, 상기 도 10의 펄스폭 증가 제어부(241)의 제 1 퓨즈(F61)를 컷팅한다. 이후 반도체 메모리가 노멀 모드로 동작하여 pwrup이 인에이블되면 제 1 레벨 유지부(241-1)의 제 2 트랜지스터(M62)가 턴온되어 제 3 인버터(IV61)의 출력을 하이로 만든다. 상기 제 3 인버터(IV61)의 하이 출력에 의해 제 1 트랜지스터(M61)가 턴온되고 상기 제 3 인버 터(IV61)의 입력을 로우로 래치시킴으로서 상기 제 1 레벨 유지부(241-1)의 출력이 하이로 유지된다. 따라서 제 1 인버터(IV62)를 통해 yip_incb는 로우로 출력되고, 제 2 인버터(IV63)를 통해 yip_inc는 하이로 출력된다.

한편, 상기 펄스폭 감소 제어부(242)의 제 2 퓨즈(F62)는 컷팅되지 않았으므로 제 2 레벨 유지부(242-1)의 출력은 로우로 유지된다. 따라서 yip_decb 및 yip_dec는 각각 하이와 로우로 출력된다.

이후, casp_rd, casp_wt, 및 icasp 중 어느 하나가 인에이블되면 도 8의 오어 게이트(OR41)에 의해 하이 신호가 발생되고 딜레이(410)에 의해 기설정된 시간만큼 지연되어 ayp10이 출력된다.

상기 yip_incb 및 yip_inc가 로우와 하이이고, 상기 yip_decb 및 yip_dec가 하이와 로우이므로 상기 도 9의 펄스폭 생성부(230)의 제 2 패스 게이트(PG52) 및 제 3 패스 게이트(PG53)가 턴온된다. 따라서 제 1 딜레이(231), 제 2 패스 게이트(PG52), 제 2 딜레이(232) 및 제 3 패스 게이트(PG53)를 경유하여 출력단에 이르는 신호 패스가 형성된다. 상기 신호 패스는 Yi의 펄스폭을 디폴트 펄스폭에 비해 증가시킨다.

따라서 상기 ayp10이 상기 펄스폭 생성부(230)의 인버터(IV51)에 의해 반전되고 상기 신호 패스를 경유하여 지연된다. 그리고 앤드 게이트(AND51)가 상기 제 3 패스 게이트(PG53)의 출력과 상기 ayp10을 논리곱하여 디폴트 펄스폭에 비해 증가된 펄스폭을 갖는 Yi를 출력한다. 상기 제 2 딜레이(112)는 상기 도 1의 제 1 딜레이(11)와 동일한 지연시간을 갖고, 제 1 딜레이(111)는 종래기술에 비해 추가적 인 지연시간을 갖기 위한 딜레이로서, 제품 설계에 맞도록 지연시간이 설정된다.

다른 예를 들어, Yi의 펄스폭이 정상에 비해 긴 것으로 판단되면, 상기 도 10의 펄스폭 감소 제어부(242)의 제 2 퓨즈(F62)를 컷팅한다. 이후 반도체 메모리가 노멀 모드로 동작하여 pwrup이 인에이블되면 yip_decb 및 yip_dec는 각각 로우와 하이로 출력되고 yip_incb 및 yip_inc는 각각 하이와 로우로 출력된다.

이후, casp_rd, casp_wt, 및 icasp 중 어느 하나가 인에이블되면 도 8의 오어 게이트(OR41)에 의해 하이 신호가 발생되고 딜레이(410)에 의해 기설정된 시간만큼 지연되어 ayp10이 출력된다.

상기 yip_decb 및 yip_dec가 각각 로우와 하이이고, 상기 yip_incb 및 yip_inc가 각각 하이와 로우이므로 상기 도 9의 펄스폭 생성부(230)의 제 1 패스 게이트(PG51) 및 제 4 패스 게이트(PG54)가 턴온된다. 따라서 제 1 딜레이(231) 및 제 2 딜레이(232)를 경유하지 않는 신호 패스가 형성된다. 상기 신호 패스는 제 1 딜레이(231) 및 제 2 딜레이(232)를 경유하지 않으므로 Yi의 펄스폭을 디폴트 펄스폭에 비해 감소시킨다.

따라서 상기 ayp10이 상기 펄스폭 생성부(230)의 인버터(IV51)에 의해 반전되고 상기 신호 패스를 경유하여 지연된다. 그리고 앤드 게이트(AND51)가 상기 제 4 패스 게이트(PG54)의 출력과 상기 ayp10을 논리곱하여 디폴트 펄스폭에 비해 감소된 펄스폭을 갖는 Yi를 출력한다.

다른 예를 들어, Yi가 정상적인 타이밍에 인에이블되는 것으로 판단되면, 상기 도 10의 제 1 퓨즈(F61) 및 제 2 퓨즈(F62)를 컷팅하지 않는다. 이후 반도체 메 모리가 노멀 모드로 동작하면 yip_incb 및 yip_inc는 각각 하이와 로우로 출력되고, yip_decb 및 yip_dec 또한 각각 하이와 로우로 출력된다.

이후, casp_rd, casp_wt, 및 icasp 중 어느 하나가 인에이블되면 도 8의 오어 게이트(OR41)에 의해 하이 신호가 발생되고 딜레이(410)에 의해 기설정된 시간만큼 지연되어 ayp10이 출력된다.

상기 yip_incb 및 yip_inc가 하이와 로우이고, 상기 yip_decb 및 yip_dec가 하이와 로우이므로 상기 도 9의 펄스폭 생성부(230)의 제 1 패스 게이트(PG51) 및 제 3 패스 게이트(PG53)가 턴온된다. 따라서 제 1 패스 게이트(PG51), 제 2 딜레이(232) 및 제 3 패스 게이트(PG53)를 경유하여 출력단에 이르는 신호 패스가 형성된다. 상기 신호 패스는 Yi의 펄스폭을 디폴트 펄스폭과 동일하게 한다.

따라서 상기 ayp10이 상기 펄스폭 생성부(230)의 인버터(IV51)에 의해 반전되고 상기 신호 패스를 경유하여 지연된다. 그리고 앤드 게이트(AND51)가 상기 제 3 패스 게이트(PG53)의 출력과 상기 ayp10을 논리곱하여 디폴트 펄스폭을 갖는 Yi를 출력한다.

- 제 3 실시예 -

본 발명의 제 3 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 도 11에 도시된 바와 같이, 리드 또는 라이트 명령에 따라 생성된 신호를 이용하여 타이밍 제어신호에 따른 타이밍에 Yi를 인에이블시키는 타이밍 생성부(310), 상기 Yi의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어부(320), 상기 타이밍 생성부(310)에 의해 인에이블된 Yi가 펄스폭 제어신호에 따른 펄스 폭을 갖도록 하여 최종 Yi를 출력하는 펄스폭 생성부(330), 상기 Yi의 펄스폭을 제어하기 위한 상기 펄스폭 제어신호를 생성하는 펄스폭 제어부(340), 및 상기 Yi의 인에이블 타이밍 또는 펄스 폭 중에서 적어도 하나의 오차를 검출하기 위한 표본신호를 생성하는 오차 검출부(350)를 포함한다.

상기 타이밍 생성부(310)는 도 3과 동일한 구성을 사용할 수 있고, 상기 타이밍 제어부(320)는 도 4와 동일한 구성을 사용할 수 있고, 상기 펄스폭 생성부(330)는 도 9와 동일한 구성을 사용할 수 있으며, 상기 펄스폭 제어부(340)는 도 10과 동일한 구성을 사용할 수 있다. 따라서 구성설명은 생략하기로 한다.

이와 같이 구성된 본 발명의 제 3 실시예에 따른 반도체 메모리의 컬럼 선택신호 생성장치의 동작을 설명하면 다음과 같다.

먼저, 작업자가 반도체 메모리를 테스트 모드로 진입시켜 상기 tm_osc를 인에이블시키고 오차 검출부(350)를 통해 Yi의 타이밍 및 펄스폭 오차를 검출한다. 즉, tm_osc가 인에이블됨에 따라 오차 검출부(350)에서 출력된 복수개의 오실레이터 출력 파형이 기설정된 패드들을 통해 반도체 메모리 외부의 테스트 장비로 출력된다. 이어서 작업자가 상기 테스트 장비를 이용하여 상기 출력 파형의 인에이블 타이밍 및 펄스폭 평균치를 측정하고 이를 기설정된 오실레이터 기본 출력 특성에 따른 인에이블 타이밍 및 펄스폭과 각각 비교한다. 상기 비교결과에 따라 타이밍의 빠름과 늦음 그리고 펄스폭의 증가 또는 감소를 검출하는 것이다. 이때 오실레이터는 반도체 메모리 내부에 구성된 것이므로 그 출력파형이 실제 Yi와 다르더라도 서 로의 타이밍 및 펄스폭 편차는 동일하다. 따라서 상기 오실레이터 출력 파형의 타이밍과 펄스폭 오차를 Yi의 타이밍과 펄스폭 오차로 대체할 수 있다. 물론 상술한 오차 검출부(350)를 별도로 설치하지 않고 반도체 메모리에 기설정된 테스트 모드를 이용하여 소정 신호를 생성하고 이를 이용하는 방법도 가능하다. 그러나 본 발명의 오차 검출부(350)와 같이 복수개의 오실레이터를 이용하여 균일한 파형을 다수 생성하고 그 평균치를 이용하는 방법이 더욱 정확한 타이밍 및 펄스폭 측정에 바람직하다.

이와 같이 Yi의 타이밍 및 펄스폭 오차가 검출되면, 그에 맞도록 상기 도 4와 같은 타이밍 제어부(320) 및 도 10과 같은 펄스폭 제어부(340)의 퓨즈들을 상기 검출된 오차가 보정되도록 선택적으로 컷팅(Cutting)하여 노멀 모드 동작시 타이밍 증가신호(Yi_inc, Yi_incb), 타이밍 감소신호(Yi_dec, Yi_decb), 펄스폭 증가신호(Yi_inc, Yi_incb), 및 펄스폭 감소신호(Yi_dec, Yi_decb) 중에서 적어도 하나가 생성되도록 한다. 물론 오차 검출결과 이상이 없을 경우, 상술한 타이밍 및 펄스폭 관련 신호들이 생성되지 않도록 한다.

상기 타이밍 증가신호(Yi_inc, Yi_incb), 타이밍 감소신호(Yi_dec, Yi_decb), 펄스폭 증가신호(Yi_inc, Yi_incb), 및 펄스폭 감소신호(Yi_dec, Yi_decb) 중에서 생성된 신호들이 상기 도 3과 같은 타이밍 생성부(310)와 도 9와 같은 펄스폭 생성부(330)에 공급된다.

따라서 상기 타이밍 생성부(310)와 펄스폭 생성부(330)에 의해 Yi의 인에이블 타이밍 또는 펄스폭 중에서 적어도 하나가 조정된다. 이때 Yi의 인에이블 타이 밍 또는 펄스폭 조정과정에 대한 설명은 상술한 본 발명의 제 1 실시예 및 제 2 실시예에 상세히 기술되어 있으므로 생략한다.

본 발명의 제 1 실시예 또는 제 2 실시예는 컬럼 선택신호의 인에이블 타이밍 또는 펄스폭을 조정하여 반도체 메모리 특성편차를 고려한 최적의 컬럼 선택신호가 생성되도록 한 것이다. 또한 본 발명의 제 3 실시예는 컬럼 선택신호의 인에이블 타이밍 및 펄스폭을 동시에 조정하여 보다 안정적인 컬럼 선택신호 생성이 가능하도록 한 것이다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 반도체 메모리의 컬럼 선택신호 생성장치는 반도체 메모리 공정상 특성변화를 테스트하고 그에 맞도록 컬럼 선택신호의 인에이블 타이밍 및 펄스폭을 조절한다. 따라서 공정 특성변화에 상관없이 최적의 컬럼 선택신호 생성이 가능하므로 입출력 데이터의 신뢰성을 향상시킬 수 있고 나아가 반도체 메모리의 성능을 향상시킬 수 있는 효과가 있다.

Claims (48)

1. 리드 또는 라이트 명령을 이용하여 타이밍 제어신호에 따른 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단;

   상기 컬럼 선택신호의 인에이블 타이밍 또는 펄스 폭 중에서 적어도 하나의 오차를 검출하기 위한 표본신호를 생성하는 오차 검출수단;

   상기 표본신호에 따라 검출된 오차에 상응하도록 상기 컬럼 선택신호의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어수단; 및

   상기 컬럼 선택신호가 기설정된 펄스 폭을 갖도록 제어하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단을 포함하는 반도체 메모리의 컬럼 선택신호 생성장치.
2. 제 1 항에 있어서,

   상기 타이밍 생성수단은

   상기 리드 또는 라이트 명령에 따라 생성된 적어도 둘 이상의 신호를 입력받는 논리소자,

   상기 논리소자의 출력을 입력받는 제 1 스위치,

   상기 논리소자의 출력을 입력받는 제 1 지연소자,

   상기 제 1 지연소자의 출력을 입력받는 제 2 스위치,

   상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 2 지연소자,

   상기 제 2 지연소자의 출력을 입력받는 제 3 스위치, 및

   상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 4 스위치를 포함 하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
3. 제 2 항에 있어서,

   상기 제 1 지연소자와 상기 제 2 지연소자의 지연시간이 동일한 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
4. 제 2 항에 있어서,

   상기 제 1 내지 제 4 스위치는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
5. 제 1 항에 있어서,

   상기 타이밍 제어수단은

   타이밍 증가신호를 생성하는 타이밍 증가 제어부, 및

   타이밍 감소신호를 생성하는 타이밍 감소 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
6. 제 5 항에 있어서,

   상기 타이밍 증가 제어부는

   일단이 전원단에 연결된 퓨즈,

   상기 퓨즈의 타단과 연결된 레벨 유지부,

   상기 레벨 유지부의 출력을 입력받아 반전된 타이밍 증가신호를 출력하는 제 1 인버터, 및

   상기 제 1 인버터의 출력을 입력받아 타이밍 증가신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
7. 제 5 항에 있어서,

   상기 타이밍 감소 제어부는

   일단이 전원단에 연결된 퓨즈,

   상기 퓨즈의 타단과 연결된 레벨 유지부,

   상기 레벨 유지부의 출력을 입력받아 반전된 타이밍 감소신호를 출력하는 제 1 인버터, 및

   상기 제 1 인버터의 출력을 입력받아 타이밍 감소신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
8. 제 6 항 또는 제 7 항에 있어서,

   상기 레벨 유지부는

   입력단이 상기 퓨즈의 타단과 연결되고 출력단이 상기 제 1 인버터와 연결된 제 3 인버터, 및

   드레인이 상기 제 3 인버터의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 3 인버터의 출력단과 연결된 트랜지스터를 포함하는 것을 특징으로 하 는 반도체 메모리의 컬럼 선택신호 생성장치.
9. 제 8 항에 있어서,

   드레인이 상기 트랜지스터의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호를 입력받는 제 2 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
10. 제 9 항에 있어서,

    상기 구동신호는 파워 업(Power up) 신호 인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
11. 제 1 항에 있어서,

    상기 펄스폭 생성수단은

    상기 타이밍 생성수단의 출력을 입력받는 인버터,

    상기 인버터의 출력을 입력받는 지연소자, 및

    상기 타이밍 생성수단의 출력과 상기 지연소자의 출력을 입력받는 앤드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
12. 삭제
13. 제 1 항에 있어서,

    상기 오차 검출수단은

    테스트 모드 신호를 입력받는 적어도 하나의 오실레이터, 및

    상기 테스트 모드 신호에 따라 상기 적어도 하나의 오실레이터 각각의 출력을 정해진 패드로 전달 또는 차단하는 적어도 하나의 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
14. 제 13 항에 있어서,

    상기 적어도 하나의 오실레이터는 기본 출력 특성이 동일한 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
15. 제 13 항에 있어서,

    상기 스위칭소자는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
16. 리드 또는 라이트 명령을 이용하여 기설정된 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단;

    상기 컬럼 선택신호가 펄스폭 제어신호에 따른 펄스 폭을 갖도록 하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단;

    상기 컬럼 선택신호의 인에이블 타이밍 또는 펄스 폭 중에서 적어도 하나의 오차를 검출하기 위한 표본신호를 생성하는 오차 검출수단; 및

    상기 표본신호에 따라 검출된 오차에 상응하도록 상기 컬럼 선택신호의 펄스폭을 제어하기 위한 상기 펄스폭 제어신호를 생성하는 펄스폭 제어수단을 포함하는 반도체 메모리의 컬럼 선택신호 생성장치.
17. 제 16 항에 있어서,

    상기 타이밍 생성수단은

    상기 리드 또는 라이트 명령에 따라 생성된 적어도 둘 이상의 신호를 입력받는 논리소자, 및

    상기 논리소자의 출력을 입력받는 지연소자를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
18. 제 16 항에 있어서,

    상기 펄스폭 생성수단은

    상기 타이밍 생성수단의 출력을 입력받는 인버터,

    상기 인버터의 출력을 입력받는 제 1 스위치,

    상기 인버터의 출력을 입력받는 제 1 지연소자,

    상기 제 1 지연소자의 출력을 입력받는 제 2 스위치,

    상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 2 지연소자,

    상기 제 2 지연소자의 출력을 입력받는 제 3 스위치,

    상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 4 스위치, 및

    상기 타이밍 생성수단의 출력과 상기 제 3 스위치 및 제 4 스위치의 출력 중에서 하나를 입력받는 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
19. 제 18 항에 있어서,

    상기 제 1 지연소자와 상기 제 2 지연소자의 지연시간이 동일한 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
20. 제 18 항에 있어서,

    상기 제 1 내지 제 4 스위치는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
21. 제 16 항에 있어서,

    상기 펄스폭 제어수단은

    펄스폭 증가신호를 생성하는 펄스폭 증가 제어부, 및

    펄스폭 감소신호를 생성하는 펄스폭 감소 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
22. 제 21 항에 있어서,

    상기 펄스폭 증가 제어부는

    일단이 전원단에 연결된 퓨즈,

    상기 퓨즈의 타단과 연결된 레벨 유지부,

    상기 레벨 유지부의 출력을 입력받아 반전된 펄스폭 증가신호를 출력하는 제 1 인버터, 및

    상기 제 1 인버터의 출력을 입력받아 펄스폭 증가신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
23. 제 21 항에 있어서,

    상기 펄스폭 감소 제어부는

    일단이 전원단에 연결된 퓨즈,

    상기 퓨즈의 타단과 연결된 레벨 유지부,

    상기 레벨 유지부의 출력을 입력받아 반전된 펄스폭 감소신호를 출력하는 제 1 인버터, 및

    상기 제 1 인버터의 출력을 입력받아 펄스폭 감소신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
24. 제 22 항 또는 제 23 항에 있어서,

    상기 레벨 유지부는

    입력단이 상기 퓨즈의 타단과 연결되고 출력단이 상기 제 1 인버터와 연결된 제 3 인버터,

    드레인이 상기 제 3 인버터의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 3 인버터의 출력단과 연결된 제 1 트랜지스터, 및

    드레인이 상기 제 1 트랜지스터의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호를 입력받는 제 2 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
25. 제 24 항에 있어서,

    상기 구동신호는 파워 업(Power up) 신호 인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
26. 삭제
27. 제 16 항에 있어서,

    상기 오차 검출수단은

    테스트 모드 신호를 입력받는 적어도 하나의 오실레이터, 및

    상기 테스트 모드 신호에 따라 상기 적어도 하나의 오실레이터 각각의 출력을 정해진 패드로 전달 또는 차단하는 적어도 하나의 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
28. 제 27 항에 있어서,

    상기 적어도 하나의 오실레이터는 기본 출력 특성이 동일한 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
29. 제 27 항에 있어서,

    상기 스위칭소자는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
30. 리드 또는 라이트 명령을 이용하여 타이밍 제어신호에 따른 타이밍에 컬럼 선택신호를 인에이블시키는 타이밍 생성수단;

    상기 컬럼 선택신호가 펄스폭 제어신호에 따른 펄스 폭을 갖도록 하여 최종 컬럼 선택신호를 출력하는 펄스폭 생성수단;

    상기 컬럼 선택신호의 인에이블 타이밍과 펄스 폭의 오차를 검출하기 위한 표본신호를 생성하는 오차 검출수단;

    상기 표본신호에 따라 검출된 오차에 상응하도록 상기 컬럼 선택신호의 인에이블 타이밍을 제어하기 위한 상기 타이밍 제어신호를 생성하는 타이밍 제어수단; 및

    상기 표본신호에 따라 검출된 오차에 상응하도록 상기 컬럼 선택신호의 펄스폭을 제어하기 위한 상기 펄스폭 제어신호를 생성하는 펄스폭 제어수단을 포함하는 반도체 메모리의 컬럼 선택신호 생성장치.
31. 제 30 항에 있어서,

    상기 타이밍 생성수단은

    상기 리드 또는 라이트 명령에 따라 생성된 적어도 둘 이상의 신호를 입력받는 논리소자,

    상기 논리소자의 출력을 입력받는 제 1 스위치,

    상기 논리소자의 출력을 입력받는 제 1 지연소자,

    상기 제 1 지연소자의 출력을 입력받는 제 2 스위치,

    상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 2 지연소자,

    상기 제 2 지연소자의 출력을 입력받는 제 3 스위치, 및

    상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 4 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
32. 제 31 항에 있어서,

    상기 제 1 지연소자와 상기 제 2 지연소자의 지연시간이 동일한 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
33. 제 31 항에 있어서,

    상기 제 1 내지 제 4 스위치는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
34. 제 30 항에 있어서,

    상기 타이밍 제어수단은

    타이밍 증가신호를 생성하는 타이밍 증가 제어부, 및

    타이밍 감소신호를 생성하는 타이밍 감소 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
35. 제 34 항에 있어서,

    상기 타이밍 증가 제어부는

    일단이 전원단에 연결된 퓨즈,

    상기 퓨즈의 타단과 연결된 레벨 유지부,

    상기 레벨 유지부의 출력을 입력받아 반전된 타이밍 증가신호를 출력하는 제 1 인버터, 및

    상기 제 1 인버터의 출력을 입력받아 타이밍 증가신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
36. 제 34 항에 있어서,

    상기 타이밍 감소 제어부는

    일단이 전원단에 연결된 퓨즈,

    상기 퓨즈의 타단과 연결된 레벨 유지부,

    상기 레벨 유지부의 출력을 입력받아 반전된 타이밍 감소신호를 출력하는 제 1 인버터, 및

    상기 제 1 인버터의 출력을 입력받아 타이밍 감소신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
37. 제 30 항에 있어서,

    상기 펄스폭 생성수단은

    상기 타이밍 생성수단의 출력을 입력받는 인버터,

    상기 인버터의 출력을 입력받는 제 1 스위치,

    상기 인버터의 출력을 입력받는 제 1 지연소자,

    상기 제 1 지연소자의 출력을 입력받는 제 2 스위치,

    상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 2 지연소자,

    상기 제 2 지연소자의 출력을 입력받는 제 3 스위치,

    상기 제 1 스위치 또는 제 2 스위치의 출력을 입력받는 제 4 스위치, 및

    상기 타이밍 생성수단의 출력과 상기 제 3 스위치 및 제 4 스위치의 출력 중에서 하나를 입력받는 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
38. 제 37 항에 있어서,

    상기 제 1 지연소자와 상기 제 2 지연소자의 지연시간이 동일한 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
39. 제 37 항에 있어서,

    상기 제 1 내지 제 4 스위치는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
40. 제 30 항에 있어서,

    상기 펄스폭 제어수단은

    펄스폭 증가신호를 생성하는 펄스폭 증가 제어부, 및

    펄스폭 감소신호를 생성하는 펄스폭 감소 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
41. 제 40 항에 있어서,

    상기 펄스폭 증가 제어부는

    일단이 전원단에 연결된 퓨즈,

    상기 퓨즈의 타단과 연결된 레벨 유지부,

    상기 레벨 유지부의 출력을 입력받아 반전된 펄스폭 증가신호를 출력하는 제 1 인버터, 및

    상기 제 1 인버터의 출력을 입력받아 펄스폭 증가신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
42. 제 40 항에 있어서,

    상기 펄스폭 감소 제어부는

    일단이 전원단에 연결된 퓨즈,

    상기 퓨즈의 타단과 연결된 레벨 유지부,

    상기 레벨 유지부의 출력을 입력받아 반전된 펄스폭 감소신호를 출력하는 제 1 인버터, 및

    상기 제 1 인버터의 출력을 입력받아 펄스폭 감소신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
43. 제 35 항, 제 36 항, 제 41 항 또는 제 42 항 중 어느 한 항에 있어서,

    상기 레벨 유지부는

    입력단이 상기 퓨즈의 타단과 연결되고 출력단이 상기 제 1 인버터와 연결된 제 3 인버터,

    드레인이 상기 제 3 인버터의 입력단에 연결되고 소오스가 접지되며 게이트가 상기 제 3 인버터의 출력단과 연결된 제 1 트랜지스터, 및

    드레인이 상기 제 1 트랜지스터의 드레인과 연결되고 소오스가 접지되며 게이트에 구동신호를 입력받는 제 2 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
44. 제 43 항에 있어서,

    상기 구동신호는 파워 업(Power up) 신호 인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
45. 삭제
46. 제 30 항에 있어서,

    상기 오차 검출수단은

    테스트 모드 신호를 입력받는 적어도 하나의 오실레이터, 및

    상기 테스트 모드 신호에 따라 상기 적어도 하나의 오실레이터 각각의 출력을 정해진 패드로 전달 또는 차단하는 적어도 하나의 스위칭소자를 포함하는 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.
47. 삭제
48. 제 46 항에 있어서,

    상기 스위칭소자는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 컬럼 선택신호 생성장치.

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