TW503369B - Semiconductor memory device employing single data rate (SDR) and double data rate (DDR) - Google Patents

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503369 經濟部中央標準局員工消費合作社印製 A7 _ B7五、發明説明（1 ) 發明背景 1. 發明範圍 本發明係關於半導體記憶體裝置，特別是，關於一種包 括單一資料速率（SDR)模式及雙資料速率（DDR)模式之半導 體記憶體裝置。 2. 相關技藝描述 一電腦系統通常包括一執行指令之中央控制單元 (CPU)，及一用以儲存CPU所需資料及程式之主記憶體。 因此，增加CPU運作速度及減少主記憶體存取時間可改善 電腦系統之效能。一同步動態隨機記憶體（SDRAM)依系統 時脈控制而運作，且當做主記憶體時有較短之存取時間。 SDHAM之運作係依系統時脈（system clock)轉變所產生之 脈衝訊號而控制。在此，脈衝訊號係由一 SDR模式或DDR 模式而產生。SDR模式依單方向之轉換產生脈衝訊號，例 如，由f高’到’低或反向，來運作動態隨機記憶體 (DRAM)。同時，DDR模式依雙向之轉換產生脈衝訊號， 例如，由’高’到Η氏’及反向，來運作動態隨機記憶體 (DRAM)。 DDR模式有一大頻寬來接收或產生資料。因此，DDR模 式在製做超高速SDRAM時有極大之幫助。然而，當DDR模 式實做於一晶片上時，增加了配置面積（layout area)。亦 即，由於DDR模式讀寫之資料量雙倍於SDR模式，所需之 資料線數目亦雙倍於SDR模式。所以，晶片尺寸會增加。 同時，將DDR模式與SDR模式比較，其減少了在讀寫時資 料與時脈間之設定時間及資料保存時間，所以須有補助線 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格(210 X 297公釐）~ (請先閲讀#-面之注意事項再^?本頁) 裝- 訂 線 A7 B7 經濟部中央標率局員工消費合作社印衆 五、發明説明（2) 一 路來延遲一外郅時脈，此又增加了記憶體晶片之尺寸。因 此，通常只有超鬲速系統之記憶體裝置採用DDR模式，其 ^之έ己憶體裝置則採用sdr模式。 ，然而，DDR模式與SDR模式半導體記憶體裝置之製造方 式並非可選擇替換而是分開的，此減少了製造效率並增加 了製造成本。 發明概述 本發明目的之一爲提供一半導體記憶體裝置可同時運用 SDR及DDR模式。 所以，爲達到本發明上述目的，一半導體記憶體裝置有 許多行與列之記憶體元件陣列，與外部時脈同步，包括： 依據一組單一資料速率（SC)R)模式之列位址來自記憶體 元件陣列輸出/入資料的一個核心部份，及依據一組不含 預定雙資料速率（DDR)模式之列位址分別自記憶體元件陣 列和第二全體資料線（g丨obal data Hne)輸出/入第一份資料 與第二份資料； 用以自外界輸出/入資料之第一與第二資料線； 一回應預定列位址而控制資料在核心部份和第一與第二 資料線間轉換之轉換部份·，及 一用於DDR模式傳送第一與第二資料線資料進入連續資 料並將連續資料送到外界之輸出/入控制器，及回應外部 時脈訊號上升邊緣及下降邊緣自外界連續傳送資料到第一 與第二資料線。 一半導體記憶體裝置解碼器包括： 一依據模式選定訊號來決定預定位址之預定位址回應部 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
II- — I ------批水-- (請先閱it背面之注t-事項再本页)
、1T 線 ^03369 、發明説明（3 w 訊唬選擇產生器來產生一選定訊號用以選擇半验二 憶體裝置之行與列，用來回應預定位址反應部份之幹H 號及自一組列位址中選定且非預定之位址。 則# 一輸出傳輸線路，用來將輸入資料輸出到第一或第_ 料線。該輸出傳輸線路包括·· 一' 一標準轉換部份，用來回應預定位址之第一邏輯 將輸入資料轉送到第一資料線；及 您’ 一選擇轉換部份，用來回應預定位址之第二邏輯狀能， 在選定模式下將輸入資料轉送到第2資料線，並 = 模式時不轉送輸入資料。 選乂 一輸入驅動器（driver)，用來將一筆輸入資料輸 及第二資料線，包括： 第—輸入部份，在一選定模式且預定位址可用時， 入資料轉送到第一資料線；及 册輸 第二輸入部份，在一選定模式且預定位址不可 輸入資料轉送到第二資料線。 、’婿 一與外部時脈同步之輸入多工器（multiplexer)，用 此 用輸入線輸入之資料’或第一筆及第二筆 出、 到第一或第二資料線，包括： 貝竹輸出 这第―轉換部份，在選定第一種模式時，與第—個時脈訊 號同步，將輸入資料轉送到第一資料線；及 第山二轉換部份，將第一個時脈訊號轉換成與外部時脈上 升端同步並將第：個時脈訊號轉換成與外部 降 步，來轉送第一筆及第二筆輸入資料。 下降场冋 ......-..... In 111 I-.....1 · 拍衣—^_ (請先閱讀背面之注意事項再本頁j 線 經满部中央標率局員工消費合作社印製 -6 - 五 、發明説明（ 4 A7 B7 一與/部時脈同步之輸出多工器（multiplexer)，用 一及第二資料線輸入之第一筆及第二筆輸入資料， 共用輸入線（commonoutputline)，包括： ，一搽準輸出多工器，於第一及第二種模式下，同 邵時脈上升端，用來轉送第-筆輸人資料；及 選擇輸出夕工器，於第二種模式下，同步於外 下降端，用來轉送第二筆輸入資料到共用輸出線。_圖示簡軍説明 本發明上述之目的及好處將可從最佳具體實施例 及參考下列之附圖中明顯看出，其中·· 、圖1係一依據本發明，有著標準資料速率模式之 記憶體裝置之資料流程示意圖； 圖2顯不一模式選擇訊號（PSDR)產生器； 圖員示圖之列％碼區塊第一個記憶體元件陣解碼器； 圖4 員示圖之列解碼區塊第二個記憶體元件陣 解碼器； 來把第輸出到步於外 部時脈 之細述 半導體 列之列 列之列 (請先閱讀背面之注意事項再本IT) .装· 訂 經濟部中央標率局員工消費合作社印t 圖 圖5顯示圖一的第一個輸出電路；圖6顯示圖一的第二個輸出電路； 圖7顯π圖一的第一個輸入驅動器（driver); 圖8顯不圖，一的第二個輸入驅動器（driver); 圖9顯示圖一的輸出多工器（multiplexer);圖1〇顯示圖一的輸入多工器（multiplexer);圖1 1顯示在一 DDR模式輸出作業之主端點之資料時間 503369 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（5 ) 圖1 2顯示在一 DDR模式輸入作業之主端點之資料時間 |S! · 圃， 圖1 3顯示在一 SDR模式輸出作業之主端點之資料時間 圖；且 圖1 4顯示在一 SDR模式輸入作業之主端點之資料時間 ΓξΤ · 圖， 較佳具體實施例説明 本發明可以各種形式來實做且不應限制於在此些具體實 施例之内。尤有甚者，這些具體實施例提供完整之描述， 對於熟悉本技藝者能完全運用本發明之概念。 1.資料路徑 在圖1中，選定一條列選擇線以便對應一位元線對（bit line pair)。於此具體實施例中，當一列位址CAi爲’低（low)’ 時，第一記憶體元件陣列115之列選擇線CSLF爲運行狀態 (active)，而當一列位址CAi爲’高（highV時，第二記憶體元 件陣列117之列選擇線CSLS爲運行狀態。亦即，於SDR運 作模式下，CSLF或CSLS係由一外部列位址所選定，而在 DDR運作模式下，CSLF及CSLD都由一外部列位址所選 定。在此，一模式選擇訊號PSDR選擇SDR模式或DDR模 式。當PSDR爲’高’時選擇SDR模式，而當PSDR爲'低•時選 擇DDR模式，。參見圖1，一半導體記憶體裝置包括一核心 部份101，第一及第二資料線DIOF及DIOS，一傳輸部份 103，及一輸出/入控制部份105。爲了便於描述，當列位 址CAi爲，低’時，核心部份101及傳輸部份103之運作描述如 下。 (請先閱敢背面之注意事項再本頁 •裝. ,ιτ 線 -8- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 503369 A 7 ---~____ B7 __ 五、發明説明（6 ) ~ 在SDR模式下，核心部份i〇1依列選擇訊號之啓動，經由 一包括區域資料線LIOF及全區資料線GIOF之資料路徑來 輸入輸出資料。在DDR模式下，核心部份1 〇 1選擇列選擇 訊號CSLF及CSLS。同時，SDR模式亦依同樣方式，列選擇 訊號CSLF選用來輸入及輸出資料。資料依據列選擇訊號 CSLS之啓動，經由包含區域資料線LI〇s及全區資料線 GIOS之資料路徑來輸入輸出。所以，在ddR模式下，一次 輸出及輸入二個單元之資料。 傳輸部份103，回應一列位址cAi，控制資料在核心部份 101及第一與第二資料線Dl〇F和Dios間之資料傳輸。在 SDR輸出模式下’傳輸部份1Q3經由一輸出傳送電路IQ?傳 送GI0F之資料到第一資料線di〇f。在SDR輸入模式下，傳 輸部份103經由一輸入驅動器U1傳送第一資料線DI〇F之資 料’以將傳送之資料儲存到核心部份1 〇 1之記憶體單元 内。如同在SDR輸出模式，在DDR輸出模式下，傳輸部份 103經由一輸出傳送電路1〇7傳送GI0F之資料到第一資料線 DI0F。在DDR輸出模式下時，傳輸部份1〇3經由第一輸出 傳送電路109傳送GI0S之資料到第二資料線DIOS。 經濟部中央標準局員工消費合作社印製 在DDR輸入模式下，傳輸部份1〇3經由一輸入驅動器hi 傳送第一資料線DI0F之資料到GI0F，以將傳送之資料儲 存到核心部份101之記憶體單元内。在DDR輸入模式下， 傳輸部份103經由第二輸入驅動器113傳送第二資料線DIOS 之資料到GI0S，以將傳送之資料儲存到核心部份ι〇1之記 憶體單元内。 在DDR輸出模式下，輸入及輸出控制器1〇5轉換第一及第 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公餐） 503369 A7 B7 五、發明説明（7 ) 二資料線DIOF及DIOS資料進入連續資料來轉換資料到外 界。在DDR輸入模式下，輸入及輸出控制器105轉換連續 自外界接收之資料到第一及第二資料線DIOF及DIOS。 2. PSDR產生器 參考圖2，模式選擇訊號（PSDR)產生器包括一金氧半導 體（MOS)電晶體（transistor)201 及一保險絲（fuse)203。該 M0S電晶體201爲NM0S電晶體，有一電源接到接地電壓 VSS。一電源供應電壓VCC加到M0S電晶體201之柵極來啓 動M0S電晶體201。保險絲203第一個端點連接到電源供應 電壓VCC，第二個端點連接到M0S電晶體201之汲極以產 生PSDR。當可自外界切斷之保險絲203未切斷時，PSDR爲 *高，而選定SDR模式。當保險絲203切斷時，PSDR爲，低’而 選定DDR模式。在此，模式選擇訊號產生器由一 M0S電晶 體及一保險絲組成，但亦可由由一 PM0S電晶體及一保險 絲來組成。 圖1之核心部份101包括一列解碼器115。在SDR模式下， 列解碼器115選擇半導體記憶體裝置之列，以回應包括列 位址CAi之列位址組。在DDR模式下，列解碼器115選擇半 導體記憶體裝置之列，以回應不包括列位址CAi之列位址 組0 經濟部中央標準局員工消費合作社印製 (讀先閲讀背面之注意事項再^^本頁 線 3. 列解碼器 參考圖3，一列解碼器300包括一預定位址回應部份30 1及 一列選擇部份3 03。在SDR模式下，亦即當PSDR爲1高’ 時，預定位址回應部份30 1對列位址CAi之第一邏輯狀態做 出回應。當列位址CAi爲，低•時，輸出端點N3 02之訊號激 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 503369 A 7 _______ ____^B7 五、發明説明（8 ) 發到，高’狀態。在DDR模式下，亦即當psDR爲，低，時，預 疋位址回應邵份30 1並不對列位址CAi做出反應。亦即，不 論列位址CAi邏輯狀爲何，輸出端點N3〇2之訊號都爲，高，。 列選擇邵伤303產生一列選擇訊號cSLF來選擇半導體記憶 體裝置之列，以對預定位址回應部份3〇1之輸出訊號N3〇2 爲’高’及列位址CAj、CAk、與CA1都爲，高，時，列選擇訊號 CSLF達到’南’狀態而選定某一列。 參考圖4，列解碼器400之結構與列解碼器3〇〇相類似。 在SDR模式下，當CAi爲，高，時，預定位址回應部份4〇1之 輸出爲，咼f。列解碼器400之輸出訊號CSLS選擇第二記憶 體元件陣列119之某一列。 圖1之傳輸部份103包括第_及第二輸出傳送電路1〇7及 109與第一及第二驅動器lu及113。在SDR模式下，第一輸 出傳送電路107，回應CAi之第一邏輯狀態，傳送gjof之資 料到第一資料線DIOF。在此，c Ai之第一邏輯狀態爲，低1。 在DDR模式下，第一輸出傳送電路1〇7，回應cAi之第一邏 輯狀悲、，傳送GIOF之資料到第一資料線DI〇F，且傳送資 料到DIOS以回應第二邏輯狀態。在此，CAi之第二邏輯狀 態爲，高，。 在SDR模式下，第二輸出傳送電路1〇9，回應CAi之第二 邏輯狀態，傳送GI0S之資料到第_資料線〇1〇17。在1)£>11 模式下，第二輸出傳送電路109，回應CAi之第二邏輯狀 態，傳运GIOS之資料到DI0F，且傳送資料到DI〇s以回應 第一邏輯狀態。 在SDR模式或DDR模式下，第一輸入驅動器丨丨i，回應 -11 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210x297公籍了 (請先閲讀背面之注意事項再^^本頁) —裝 mi 503369 A 7 B7 五、發明説明（9 ) CAi之第一邏輯狀態，傳送DIOF之資料到GIOF，且傳送資 料到GIOS以回應第二邏輯狀態。在SDR模式或DDR模式 下，第一輸入驅動器1 1 1，回應C A i之第一邏輯狀態，傳 送DIOF之資料到GIOF，且傳送資料到GIOS以回應第二邏 輯狀態。 在DDR模式下，第二輸入驅動器113，回應CAi之第二邏 輯狀態，傳送DIOS之資料到GIOF，且傳送資料到GIOS以 回應CAi之第一邏輯狀態。在SDR模式下，第二輸入驅動 器113並未傳送資料。 4.輸出傳送電路 參考圖5，輸出傳送電路107包括一標準傳輸部份501及 一選擇傳輸部份503。標準傳輸部份501，回應CAi之，低’狀 態，傳送GIOF之資料到DI0F。亦即，當一CAi之倒數/CAi 爲*高’時，一/CAi之延遲訊號/CADi達到，高，狀態。此時， 當GIOF爲1高’時，一 PM0S電晶體509被啓動，而DI0F達到 ’高1 大態。當010卩爲’低|時，一NM0S電晶體511被啓動， 而DIOF達到1低1大態。DDR模式之選擇傳輸部份503傳送 GIOF資料到DIOS以回應CAi達到’高1狀態。亦即，當CAi 達到•高1大態時，CAi之延遲訊號CADi達到f高1大態。此 時，當GIOF爲’高’狀態時，PMOS電晶體513被啓動，因而 DIOS達到，高’狀態。當GIOF爲Η氐1史態時，SDR模式下之 NMOS電晶體503不傳送資料。所以，當PSDR爲•高|且CAi 爲f低1寺，GIOF之資料傳送到第一資料線DIOF。當PSDR 爲，低f且CAi爲1低1時，GIOF之資料傳送到第二資料線 DIOS。選擇傳輸部份503包括一模式選擇部份505及一選擇 資料傳輸部份507。模式選擇部份505接收PSDR及CADi。 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公楚） (請先閱讀背面之注意事項再
經濟部中央標準局員工消費合作社印製 503369 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（10 ) 在SDR模式下，亦即當PSDR爲’低’且CAi達到，高，狀態時， 模式選擇部份505之輸出訊號N506被激發到’高’狀態。當模 式選擇部份505之輸出訊號N506被激發到’高，狀態時，選擇 資料傳輸部份507傳送GIOF之資料到第二資料線DIOS。 參考圖6，輸出傳送電路109包括一標準傳輸部份601及 一選擇傳輸部份603。標準傳輸部份601傳送GIOS資料到 DIOF以回應CAi達到，高1狀態。亦即，當CAi達到，高，狀態 時，CADi達到’高H態。此時，當0108爲f高，狀態時， PMOS電晶體609被啓動，因而DIOF達到’高’狀態。當GIOS 爲’低’狀態時，NMOS電晶體61 1被啓動，因而DIOF達到 ’低1狀態。DDR模式下之選擇傳輸部份603傳送GIOS資料 到DIOS以回應CAi之’低’狀態。亦即，當/CAi爲，高f狀態 時，CADi爲’高·狀態。此時，當GIOS爲f高，狀態時， PMOS電晶體613被啓動，因而DIOS達到’高’狀態。當GIOS 爲Η氏’狀態時，NMOS電晶體615被啓動，因而DIOS達到， 低'狀態。在SDR模式下，選擇傳輸部份603不傳送資料。 所以，當PSDR爲·高’且CAi爲1高，時，GIOS之資料傳送到 第一資料線DIOF。當卩8011爲’低*且CAi爲’高’時，GIOS之 資料傳送到第一資料線DIOF。選擇傳輸部份603包括一模 式選擇部份605及選擇資料傳輸部份607。模式選擇部份 605接收PSDR及/CADi。在SDR模式，亦即當PSDR爲，低’且 /CAi達到•高’狀態時，模式選擇部份605之輸出訊號N606被 激發到’高’狀態。當模式選擇部份605之輸出訊號N606被激 發到f高•狀態時，選擇資料傳輸部份607傳送GIOS之資料 到第二資料線DIOS。 (請先閲讀背面之注意事項再^^本頁)
、\=口 *k· -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X29?公釐） 503369 A7 J37 五、發明説明（11) 5.輸入驅動器 參考圖7，第一輸入驅動器111包括第一及第二輸入部份 701及703。第一輸入部份701傳送DIOF資料到GIOF以回應 CAi之第一邏輯狀態。亦即，當/CAi爲’高’且DIOF爲，高， 時，PMOS電晶體705被啓動，因而GIOF達到f高f狀態。當 /CAi爲*高•且DIOF爲時，NMOS電晶體707被啓動，因 而GIOF達到1低’狀態。第二輸入部份703傳送DIOF資料到 GI0S以回應CAi之第二邏輯狀態。亦即，當CAi爲，高，且 DI0F爲，高，時，PM0S電晶體709被啓動，因而GI0S達到 ，高1狀態。當CAi爲，高，且DI0F爲，低f時，NM0S電晶體711 被啓動，因而GIOS達到狀態。 參考圖8，第二輸入驅動器113包括第一輸入部份801及 第二輸入部份8 0 3。第一輸入部份8 0 1傳送DIΟ S資料到 GIOF以回應DDR模式之CAi之第二邏輯狀態，且在SDR模 式下不傳送DIOS資料。第一輸入部份801包括一第一控制 器805及一第一資料傳輸部份807。在DDR模式下，當CAi爲 ，高，時，第一控制器805之輸出訊號N806達到，高，狀態。當 第一控制器805之輸出訊號N806起動到’高f狀態時，第一資 料傳輸部份807傳送DIOS資料到GIOF。亦即，當PSDR爲 f低，，CAi爲，高，且DIOS爲，高’時，PM0S電晶體809被啓 動，因而GIOF成爲’高，狀態。當PSDR爲1低’，CAi爲’高1且 DIOS爲’低f時，NM0S電晶體811被啓動，因而GIOF達到*低· 狀態。 第二輸入部份803傳送DIOS資料到GI0S以回應DDR模式 下之CAi之第一邏輯狀態，且在SDR模式下不傳送DIOS之 資料。第二輸入部份803包括一第二控制器813及一第二資 -14 - 本紙張尺度適用中國國家標準（C:NS ) A4規格（210X 297公t ) 請先閱讀背·面之_注—事項再本頁) •裝- 線 經濟部中央標準局員工消費合作社印製 6 3 03 5 經濟部中央標準局員工消費合作社印製 A7 ____ B7五、發明説明（12) '~一 料傳輸部份815。當/CAi爲’鬲’時，第二控制器813之輸出 訊號N814達到，高’狀態。當第二控制器813:輸出:號 N814起動到，高’狀態時，第二資料傳輸部份815傳送m〇l 資料到GI〇S。亦即’當PSDR爲，低|，/CAi爲，高im〇s爲 ’高’時，PMOS電晶體817被啓動，因而Gl〇s成爲，高，狀 態。當PSDR爲•低，’ /CAi爲|高，且0103爲，低，時，麵⑽電 晶體819被啓動’因而GI0S達到*低’狀態。 當PSDR爲’高*時’ PMOS電晶體809及817和丽〇8電晶體 811及819被關閉，因而DIOS之資料未傳送到gi〇f及gi〇s。 6.輸入及輸出控制器 輸入及輸出控制器105包括一輸出多工器121及一輸入多 工器123。在SDR模式下，輸出多工器12ι將DI0F資料與外 邵時脈CLK同步以輸出到外界。在DDR模式下，連續輸出 DIOF及DIOS資料，來回應外部時脈(：^]^之上升邊緣及下降 邊緣。在SDR模式下’輸入多工器123，與外部時脈CLK同 步’傳送自外界輸入之資料到DI0F，且傳送自外界接收之 弟一及弟一輸入資料到DIOF及DIOS，來回應外部時脈CLK 之上升邊緣及下降邊緣。 參考圖9，輸出多工器121包括一標準輸出多工器901和 一選擇輸出多工器903。標準輸出多工器901包括一控制訊 號產生器907及一傳輸柵門909。當PSDR爲，高（時，SDR模 式下之控制.訊號產生器907之輸出訊號N908達到，低，，與 CLKDQ同步。在SDR模式下，CLKDQ與外部時脈(^尺同 步。在DDR模式下，亦即，當PSdr爲’低，時，控制訊號產 生器907之輸出訊號N908與CLKDQF同步達到，低，狀態。在 DDR模式下’ CLKDQF與外步時脈CLK之上升端同步。當 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱謂背命之：¾ I事項再 _本頁) .裝
、1T 經濟部中央標準局員工消費合作社印製 503369 A7 B7 五、發明説明（13) 控制訊號產生器907之輸出訊號N908爲Μ氏•時，傳輸栅門 909傳送DIOF資料。DIOF資料於SDR模式下與外部時脈 CLK同步，且於DDR模式下與外部時脈CLK之上升端同 步，且傳送到一外部資料線DOI。 選擇輸出多工器903包括一控制訊號產生器911及一傳輸 柵門913。在DDR模式下，亦即，當卩8011爲f低’時，控制 訊號產生器911之輸出訊號N912回應CLKDQS而達到Μ氏’狀 態。DDR模式之CLKDQS與外部時脈CLK之下降端同步。 當控制訊號產生器911之輸出訊號Ν912爲’低’時，傳輸柵門 913傳送DIOS資料。在DDR模式下，DIOS資料與外部時脈 CLK之下降端同步，且傳送到一外部資料線DOI。一標準 輸出多工器901之通用輸出端點N910之層次及選擇輸出多 工器903經由一缓衝器905輸出到D0I。 參考圖10，輸入多工器123包括一第一傳輸部份1001及 第二傳輸部份1003。當PSDR爲，高，且PCLK激發到，高，狀態 時，第一傳輸部份1001傳送外部輸入資料線DI之資料到 DIOF。在SDR模式下，PCLK與外部時脈CLK同步。第二傳 輸部份1003包括一傳送閂（latch)1005及一輸出傳送部份 1007。當PSDR爲，低’且CLKDIF激發到，高，狀態時，傳送閂 1005鎖住並輸出輸入資料線DI之資料。在DDR模式下， CLKDIF與夕卜部時脈CLK之上升端同步。當PSDR爲1低f且 CLKDIS激發到’高1史態時，輸出傳送部份1007將傳送閂部 份1005之輸出訊號N1006輸出到DIOF。此時，DI之資料輸 出到DIOS。在DDR模式下，CLKDIS與外部時脈CLK之下 降端同步。所以，在DDR模式下，經由DI接收之第一輸入 資料傳送到DIOF，且第二輸入資料由DIOS接收。在SDR模 -16- 本紙張尺度適用中國國家標準（CNS ) A4規輅（210X297公1 ) (讀先閱讀·ϊ之ί事項再HI本頁) 裝_ 線 503369 A7 B7 五、發明説明（14) 式下，輸入之資料由DIOF來接收。 7.輸入及輸出作業於SDR及DDR模式下之時間圖 參考圖11，CLKDQF及CLKDQS與一外部時脈CLK同步產 生。不論列位址CAi之邏輯爲何，兩列選擇線CSLF及CSLS 均會被激發。由CSLF及CSLS選定之資料經由GIOF及GIOS 被傳送到DIOF及DIOS。同時，DIOF之資料輸出到DOI以回 應CLKDQF，且DIOS之資料輸出到DOI以回應CLKDQS。 參考圖12，CLKDIF及CLKDIS與一外部時脈CLK同步產 生。不論列位址CAi之邏輯爲何，兩列選擇線CSLF及CSLS 均會被激發。同時，連'績接收之D I資料被傳送到DIOF以 回應CLKDIF，並被傳送到DIOS以回應CLKDIS。DIOF之資 料係經由一 CSLF所選定列之記憶體元件來接收。DIOS之 資料係經由一 CSLS所選定列之記憶體元件來接收。 參考圖13，CLKDQ與一外部時脈CLK同步產生。列選擇 線CSLF在半個圖式時脈區間内被激動。CSLF選定之資料 經由GIOF傳送到DIOF。同時，DIOF之資料回應CLKDQ而 輸出到DIO。 參考圖14，PCLK與一外部時脈CLK同步產生。列選擇線 CSLF在一個時脈區間内被激動。DI接收之資料回應PCLK 而傳送到DIOF。DIOF之資料係經由一 CSLF所選定列之記 憶體元件來接收。 依據本發明之半導體記憶體裝置能運做於單一資料速率 (SDR)模式或雙資料速率（DDR)模式，增加生產率並減少製 造成本。 •17- 本紙張尺度適用中國國家標準（CNS ) Α4規播（210X 297公釐） (請先閱讀背Ιδ·之注*-事項再111^本頁) 裝- 線 經濟部中央標準局員工消費合作社印裝 MJ3369 第87106724號申請專利案 中文說明書修正頁(90年12月) 五、發明説明（14a ) 10 1 103 1 05 1 07,109 111 週^式元件符號說明 核心部份 傳輸部份 輸出/入控制部份 輸出傳送電路 輸入驅動器 1 1 3 第二輸入驅動器 1 1 5 第一記憶體元件陣列 1 1 7，1 1 9 第二記憶體元件陣列 12 1 輸出多工器 123 輸入多工器 201 金氧半導體（MOS)電晶體 2 03 保險絲 3 00,400 列解碼器 301，401 預定位址回應部份 3 0 3 列選擇部份 5 0 1,60 1 標準傳輸部份 503,603 選擇傳輸部份 505,605 模式選擇部份 5 07,60 7 選擇資料傳輸部份 Ρ Μ Ο S電晶體 NMOS電晶體 5 0 9,5 1 3,6 0 9,6 1 3,7 0 5,7 0 9,8 0 9,8 1 511，611，6 1 5,7 0 7,7 1 1，811，819 7 0 1,8 0 1 第一輸入部份 7 03,8 0 3 第二輸入部份 8 0 5 第一控制器 -17a- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 503369
第87106724號申請專利案 M 中文說明書修正頁(90年12月） B? 五、發明説明（14b ) 807 第一資料傳輸部份 8 13 第二控制器 8 15 第二資料傳輸部份 90 1 標準輸出多工器 903 選擇輸出多工器 905 緩衝器 907,9 1 1 控制訊號產生器 909,9 1 3 傳輸柵門 100 1 第一傳輸部份 1003 第二傳輸部份 1005 傳送問（latch) 1007 輸出傳送部份 N3 02 輸出端點 N6 06，N8 06，N8 1 4，N9 1 8，N9 1 2，N 1 006 輸出訊號 N9 1 0 通用輸出端點 -17 b- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 503369 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 · 一種與一外郅時脈同步之半導體記憶體装置，具有許多 記憶體元件陣列於行及列上包括： 依據一組單一資料速率（SDR)模式之列位址來自記鴣 體元件陣列輸出/入資料的一個核心部份，及依據一組 不含預定雙資料速率（DDR)模式之列位址分別自記憶體 元件陣列和第二全體資料線（gl〇bal data line)輸出/入第 一份資料（first data)與第二份資料（second data); 用以自外界輸出/入資料之第一與第二資料線； 一回應預定列位址而控制資料在核心部份和第一與第 二資料線間轉換之轉換部份；及 一用於DDR模式傳送第一與第二資料線資料進入連 續資料並將連續資料送到外界之輸出/入控制器，及回 應外部時脈訊號上升邊緣及下降邊緣自外界連續傳送資 料到第一與第二資料線。 2·如申請專利範圍第1項之半導體記憶體裝置，其中該核 心部份包括一用以選擇半導體記憶體裝置之列之列解碼 器’以於單一資料速率模式下回應一個自包括預定列位 址之列位址群組中選定之位址，並於雙資料速率模式下 回應一個自不包括預定列位址之列位址群組中選定之位 址0 3·如申請專利範圍第2項之半導體記憶體裝置，其中該列 解碼器包括： 一預定位址回應部份，於SDR模式下回應預定列位 址，且於DDR模式下不回應預定列位；以及 -18 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） (請先閱讀背面之注意事項^^寫本頁)
    -澤· 11 503369 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 一列選擇部份以回應預定位址回應部份之輪出訊號來 產生一列選擇訊號，及不包括預定列位址的一個列位址 群組。 4·如申請專利範圍第1項之半導體記憶體裝置，其中該轉 換部份包括： 一第一輸出轉換電路，於SDR模式下回應預定列位 址第一邏輯狀態而傳送核心部份第一筆資料，且於DDR 模式下回應預定列位址第一邏輯狀態而傳送核心部份第 一筆資料到第一資料線，且於DDR模式下回應第二邏 輯狀態而傳送資料到第二資料線； 一第二輸出轉換電路，於SDR模式下回應預定列位 址第二邏輯狀態而傳送核心部份第二筆資料，且於DDR 模式下回應預定列位址第一邏輯狀態而傳送核心部份第 二筆資料到弟二資料線’且於DDR模式下回應第二邏 輯狀態而傳送資料到第一資料線； 一第一輸入驅動器，於SDR或DDR模式下，用以轉 換第一資料線資料到第一全區資料線以回應預定列位址 之第一邏輯狀態，以及到第二全區資料線以回應第二邏 輯狀態；及 一第二輸入驅動器，於DDR模式下，用以轉換第二 資料線資料到第一全區資料線以回應預定列位址之第二 邏輯狀態’以及第二資料線資料到第二全區資料線以回 應預定列位址之第一邏輯狀態，且於SDR模式下不傳送 資料。 (請先閱讀背面之注意事項 本頁) -裝- 訂 -19- 503369 AS B8 C8 _— D8 經濟部中央標準局員工消費合作社印製 、申清專利範圍 5·如申請專利範圍第4項之半導體記憶體裝置，其中第一 輸出轉換電路包括： 一標準轉換部份以回應預定列位址第一邏輯狀態而傳 送核心邵份第一筆資料到第一資料線；以及 一選擇轉換部份，在DDR模式下回應預定列位址第 一邏輯狀怨而傳送核心邵份第一筆資料，且於SDR模式 下不傳送資料。 6·如申請專利範圍第4項之半導體記憶體裝置，其中第二 輸出轉換電路包括： 一標準轉換部份以回應預定列位址第二邏輯狀態而傳 送核心部份第二筆資料到第一資料線；以及 一選擇轉換部份，在DDR模式下回應預定列位址第 二邏輯狀態而傳送核心部份第二筆資料到第二資料線， 且於SDR模式下不傳送資料。 7·如申請專利範圍第4項之半導體記憶體裝置，其中第一 輸入驅動器包括： 一第一輸入部份以回應預定列位址第一邏輯狀態而傳 送第一資料線資料到第一全區資料線；以及 一第二輸入部份以回應預定列位址邏輯狀態而傳送 一資料線資料到第二全區資料線。 8·如申請專利範圍第4項之半導體記憶體裝置，其中第二 輸入驅動器包括： 一第一輸入部份，於DDR模式下回應預定列位址μ 二邏輯狀態而傳送第二資料線資料到第一全區資料線弟 •20- 表紙張尺度適用中國國f標準（CNS) Α4規格（ (請先閱讀背面之注意事項^^寫本頁) 裝· 訂 » ml nn In Kml · 503369 ABCD 夂、申請專利範圍 且於SDR模式下不傳送第二資料線資料；以及 一第二輸入部份，於DDR模式下回應預定列位址第 一邏輯狀態而傳送第二資料線資料到第二全區資料線， 且於SDR模式下不傳送第二資料線資料。 9·如申請專利範圍第1項之半導體記憶體裝置，其中輸入 及輸出控制器包括： 一輸出多工器（multiplexer)，於SDR模式下與外部時 脈同步傳送第一資料線資料到外界，且於DDR模式下 回應外部時脈訊號上升邊緣及下降邊緣而連續傳送第一 與第二資料線資料到外界；及 一輸入多工器（multiplexer)，於SDR模式下與外部時 脈同步傳送外界資料到第一資料線，且於Ddr模式下 回應外部時脈上升邊緣及下降邊緣而自外界傳送第一與 第一輸入資料到第一與第二資料線。 10.如申請專利範圍第9項之半導體記憶體裝置，其中輸出 多工器包括： 一標準輸出多工器，於單一資料速率模式下及雙資料 速率模式下，回應外部時脈訊號上升邊緣傳送第一資料 線資料到外界；及 經濟部中央標準局員工消費合作社印製 -選擇輸多工器’於雙資料速率模式下回應外部時脈 下降邊緣而輸出第二資料線資料。 11·如申請專利範圍第9項之半導體記憶體裝置，其中輸入 多工器包括： -第-轉換部份’ ^單-資料速率模式下與外部 -21 - 503369 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 申請專利範圍 同步，轉換自外界接收之資料到第一資料線；及 一第二轉換部份，於雙資料速率模式下與外部時勝同 步，回應外部時脈上升邊緣及下降邊緣而傳逆第/與第 二筆輸入資料到第一與第二資料線。 12·如申請專利範園第1項之半導體記憶體裝置，且包插/ 模式選擇部份以產生一模式選擇訊號來選擇單一資科速 率模式或雙資料速率模式。 13·如申請專利範圍第1 2項之半導體記憶體裝置，其中模 式選擇訊號部份包括： 一金氧半導體電晶體（MOS transistor)，含有一接到電 源供應電壓或接地電壓之源極；及 一能自外部切斷之保險絲，含有接到電源供應電壓或 接地電壓之第一端點，及連到M0S電晶體汲極之第二 端點，以產生模式選擇訊號。 14· 一種半導體記憶體裝置之解碼器，包括： 一預定位址回應部份，用以依模式選擇訊號來決定預 定位址之回應·，及 一選擇訊號產生器，用以產生一選擇訊號來選擇半導 體記憶體裝置之行或列以回應預定位址回應部份之輸出 訊號及自‘不包括預定位址之一組列位址中選定之位址。 15· —種用以將輸入資料輸出到第一及第二資料線之輸出傳 送電路，包括： 一標準傳送部份，回應預定列位址第一邏輯狀怨而傳 送輸入資料到第一資料線；及 -22- 本紙張尺度適用中國國家標準（CNS ) Μ規格（21〇><297公慶） (請先閱讀背面之注意事項寫本瓦) -裝- 、1T 503369 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 一選擇傳送部份，當選定一模式時回應預定列位址第 二邏輯狀態而傳送輸入資料到第二資料線，而當未選定 模式時則不傳送輸入資料。 16·如申請專利範圍第1 5項之電路，其中選擇傳送部份包 括： 一模式選擇邵份，當選定一模式時回應預定列位址第 二邏輯狀態而開始輸出；及 一選擇資料傳送部份，當模式選擇部份開始輸出時， 將輸入資料傳送到第二資料線。 17· —種將一輸入資料輸出到第一及第二資料線之輸入驅動 器，包括： 一第一輸入部份，當選定一模式時且給予一預定位址 時，將輸入資料輸出到第一資料線；及 一第二輸入部份，當選定一模式時且關閉預定位址 時，將輸入資料輸出到第二資料線。 18.如申請專利範圍第1 7項之輸入驅動器，其中第一輸入 部份包括： 一第一控制器，當選定一模式時且給予一預定位址 時，給予一輸出訊號；及 一第一資料傳送部份，當第一控制器給予輸出訊號 時，將輸入資料傳送到第一資料線。 19·如申請專利範圍第17項之輸入驅動器，其中第二輸入 部份包括： 一第二控制器，當選定一模式時且不給予一預定位址 -23- 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 衣-- (請先閱讀背面之注意事項寫本頁) 訂 k 503369 AS B8 C8 D8
    經濟部中夬標隼局員工消費合作社印製 六、申請專利範圍 時，給予一輸出訊號；及 一第二資料傳送部份，當第二控制器給予輸出訊號 時，將輸入資料傳送到第二資料線。 20. —種輸入多工器，與一外部時脈同步，將自共用輸入線 輸入之資料或第一及弟一筆資料輸出到第一或第二資料 線，包括： 一第一傳送部份，當選定一模式時與第一時脈同步， 將輸入資料傳送到第一資料線；及 一第二傳送部份，與外部時脈上升邊緣同步傳送第一 時脈訊號及與外部時脈下降邊緣同步傳送第二時脈訊 號，以傳送第一及第二輸入資料。 21 ·如申请專利範圍弟2 0項之輸入多工器，其中第-矜入 部份包括： 一傳送閂（transferring latch)，與第一時脈訊號同步傳 送或鎖住第一輸入資料，該時脈訊號於第二模式下與外 部時脈上升邊緣同步；及 一輸出傳送部份，與第二時脈訊號同步傳輸傳送閃部 伤之輸出訊號及第^一輸入訊號到第一及第二資料線，, 時脈訊號於第二模式下與外部時脈下降邊緣同步。 22· —種輸出多工器，與一外部時脈同步，將自第一及第二 資料線輸入之第一及第二筆資料輸出到共用輸入線， 括： 一標準輸出多工器，於第一及第二模式下與外部時脈 上升邊緣同步，傳送到第一筆輸入資料；及 -24 - Α4規格（210X297公釐） (請先閱讀背面之注意事填寫本頁) -裝· 訂 線 -1 ...... m I In 503369 A8 B8 C8 D8 、申請專利範圍 -選擇輸出多工器’於第二模式下與外部時 緣同步，傳送第二筆輸入資料到共用輪出線。 年建 23·如申請專利範圍第22項之輸出多工器， ”〒標準輸出 多工器包括： 一控制訊號產生器，於第一及第二模式下命从、 佚忒下與外部時脈 上升邊緣同步，產生一輸出訊號；及 一傳送柵（transferring gate)，用以回應該控制訊號產 生器之輸出訊號而傳送第一輸入資料到共用輸出線。' 24·如'申請專利範圍第22項之輸出多工器，其中選擇輸出 多工器包括： ％ 一控制訊號產生器，於第二模式下與外部時脈下降邊 緣同步，產生一輸出訊號；及 一傳送柵，用以回應該控制訊號產生器之輸出 傳送第二輸入資料到共用輸出線。 ； 2f先閱讀背面之注意事項寫本買) 裝· 經濟部中央標準局員工消費合作社印製 -25-
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