TW440866B - Write data input circuit - Google Patents

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TW440866B
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Hiroyoshi Tomita
Tatsuya Kanda
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Fujitsu Ltd
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Description

44 ⑽ 66 Λ7 ----- B7 五、發明說明（i ) 發明背景 本發明係關於半導體記憶體裝置，特別係關於用於半 導體記憶體裝置例如雙重資料速率（DDr)SDram之寫入 資料輸入電路。 近年來提出DDR SDRAM用以進一步提高資料傳輸速 率〇 習知SDRAM與時脈信號同步獲得外部指令。例如外 和令作為寫入指令，則先前技術sdram與時脈信號之 上升緣同步接收對應寫入資料。 相反地’ DDR SDRAM與資料選通信號之上升及下降 緣同步獲取寫入資料。特別DDR SDRAM與時脈信號同步 獲得寫入指令，然後與資料選通信號之上升緣同步接收寫 入資料。於獲得寫入資料之時脈信號後的時脈信號走高時
’於該時間附近輸出資料選通信號。如此，DDR SDRAM 於比較習知SDRAM速率快兩倍的傳輸速率獲得寫入資料 〇 第1囷為示意方塊圈顯示DDR SDRAM丨00。如第1圊 所示，DDR SDRAM 100包括外部指令輸入緩衝器51，外 部指令閂鎖電路52 ’時脈信號輸入緩衝器53，指令解碼器 54 ’内部指令閂鎖電路55，資料選通信號輸入緩衝器56， 資料輸入緩衝器57，第一資料閂鎖電路58及第二資料閂鎖 電路59。 外部指令輸入緩衝器51接收來自外部裝置（圖中未顯 示）的外部指令COM，且提供該外部指令COM至外部指令 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ^1—丨訂.！.線. 經濟部智慧財產局員工消费合作社印製 4 振濟部智慧財產局員工消費合作社印製 A7 ___B7 五、發明說明（2 ) 問鎖電路52。外部指令閂鎖電路52與時脈信號輸入緩衝器 53提供的時脈信號上升同步而閂鎖該外部指令COM。 被閂鎖的指令COM係由指令解碼器54解碼。解碼後 的指令COM由内部指令閂鎖電路55閂鎖作為内部指令且 提供給内部電路。 若被閂鎖的内部指令為寫入指令，則内部指令閂鎖電 路55對資料選通信號輸入緩衝器56及資料輸入緩衝器57提 供致能信號WRTZ。資料選通信號輸入緩衝器56響應致能 信號WRTZ被激勵，接收得自外部裝置之具有矩形波的資 料選通信號DQS，及對第一及第二資料閂鎖電路58，59提 供資料選通信號DQS。 資料輸入緩衝器57亦由致能信號WRTZ激勵。資料輸 入緩衝器57循序接收來自外部裝置的寫入資料DQ(D1，D2) ，且根據資料選通信號DQS之上升及下降緣，對第一及第 二資料閂鎖電路58，59提供寫入資料DQ(D1，D2)。第一資 料閂鎖電路58與資料選通信號DQS之上升同步閂鎖來自資 料輸入緩衝器5 7之寫入資料D Q (D1)。第二資料閂鎖電路5 9 與資料選通信號DQS之下降同步閂鎖來自資料輸入緩衝器 57之寫入資料DQ(D2)。被閂鎖的寫入資料Dl，D2送至 DRAM中心電路（圖中未顯示）並寫至記憶體晶胞的預定位 址0
第2圖為時序圖顯示寫入指令之時脈信號CLKZ及資 料選通信號DQS之表現。如第2圖所示，外部指令COM由 時脈信號CLKZ閂鎖。資料選通信號DQS於時脈信號CLKZ 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公* ) ------------•裝-----訂--------•線 Λ請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
"4^0866 __B7_五、發明說明（3 ) 升高算起單一週期tCLK之±25%範圍内升高。 換言之，當時脈信號CLKZ之單一週期表示為tCLK時 ，介於閂鎖外部指令COM之時脈信號CLKZ升高與資料選 通信號DQS最早期升高間的時間或為最短時間tDQSSmin 表示為 tDQSSmin=0.75tCLK(毫微秒）。 至資料選通信號DQS末次升高時間或最長時間 tDQSSmax表示為 tDQSSmax=1.25tCLK(毫微秒）。 若時脈信號CLKZ之單一週期tCLK為10毫微秒（時脈 信號CLKZ頻率為100百萬赫茲），則最短時間tDQSSmin及 最長時間tDQSSmax係如下獲得。 tDQSSmin=0.75tCLK=7.5(毫微秒） tDQSSmax=l .25tCLK=12.5(毫微秒） 如此選通信號輸入緩衝器56及資料輸入緩衝器57須被 激勵，預先假定資料選通信號DQS係於最短時間tDQSSmin 升高。 於選通信號DQS升高前資料選通信號DQS是否為低須 於最短時間tDQSSmin(0.75tCLK)經過之前藉資料選通信 號輸入緩衝器56完成決定。此外，因資料選通信號輸入緩 衝器56通常係藉電流鏡電路形成，故須某種時間量來由鈍 化態激勵資料選通信號輸入緩衝器56。 資料選通信號輸入緩衝器56決定資料選通信號DQS是 否為低所需時間表示為T11，激勵資料選通信號輸入緩衝 器56所需時間表示為T12。此種情況下，當資料選通信號 輸入緩衝器56接收致能信號WRTZ時於資料選通信號DQS A7 — — — — — — — — — — — IV · I I 1 I I — I 訂-丨 11丨丨 I - *5^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 6 經濟部智慧財產局員工消費合作社印製 A7 __B7 五、發明說明（4 ) 升高前至少需要T11+T12時間。 換言之，由時脈信號CLK(其閂鎖寫入指令）升高至致 能信號WRTZ升高至少需要第一保證時間Ta。可表示為 Ta=0.75tCLK-(Tll+T12)(毫微秒）。 若時脈信號CLKZ之單一週期tCLK耗時10毫微秒，則 第一保證時間Ta如下獲得。
Ta=7_5-(T11+T12)(毫微秒） 第一及第二資料閂鎖電路58，59之設定時間須提供資 料輸入緩衝器活化與資料選通信號DQS升高間的時間。此 外，以資料選通信號輸入緩衝器56之相同方式，資料輸入 緩衝器57通常係由電流鏡電路形成，激勵前需要某種時間 量。 第一及第二資料閂鎖電路58，59之設定時間表示為 T21，激勵資料輸入緩衝器57所需時間表示為T22。本例 中，於資料輸入緩衝器57接收致能信號WRTZ時，於資料 選通信號DQS上升前至少需要T21+T22時間。 換言之，由閂鎖寫入指令的時脈信號CLK升高至致能 信號WRTZ升高至少需要第二保證時間Tb。可表示為 Tb=0.75tCLK-(T21+T22)(毫微秒）。 若時脈信號CLKZ之單一週期tCLK耗時10毫微秒，則 第二保證時間Tb係如下獲得。
Tb=0_75-(T21+T22)(毫微秒） 由閂鎖寫入指令的時脈信號CLK升高至致能信號 WRTZ輸出時間或稱作累進延遲時間Tc係由下列時間決定 本紙張尺度適用中國國家標準（CNS)A4规格（210 * 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 4 (3 8 6 6 . A7 _______B7 _ 五、發明說明（5 ) :外部指令輸入緩衝器51及時脈信號輸入緩衝器53之延遲 時間T3 1，外部指令閂鎖電路52之閂鎖時間T32，指令解 碼器54之解碼時間T33，及内部指令閂鎖電路55之閂鎖時 間T34決定。 換言之，累進延遲時間Tc表示為Tc=T31+T32+T33 + T34(毫微秒）。 若時脈信號CLKZ單一週期費時1〇秒（頻率為1〇〇百萬 赫茲）時，若Τ11費時0.5毫微秒及Τ12費時1.5毫微秒，則 第一保證時間Ta獲得如下。
Ta=7.5-(0.5 + l. 5)=5.5(毫微秒） 若T21費時0.5毫微秒及T22費時1.5毫微秒，則第二保 證時間獲得如下。
Tb=7_5-(0.5+l .5)=5.5(毫微秒） 此外’若T31至T33各自費時2毫微秒，及若T34費時1 毫微秒，則獲得累進時間Tc說明如後》
Tc=2+2+2+l=7 如此其間關係為Tc>Ta及Tc>Tb。 換言之，致能信號WRTZ提供給資料選通信號輸入緩 衝器56及資料輸入緩衝器57，距第一及第二保證時間Ta， Tb(5.5毫微秒）有1.5毫微秒的延遲。結果輸入緩衝器56, 57 無法響應資料選通信號DQS的升高獲得寫入資料D1。 用於保證操作，輸入緩衝器56, 57及資料閂鎖電路58 ，59各自係於第一及第二保證時間Ta，Tb之前激勵。特 別’輸入緩衝器56，57及資料閂鎖電路58，59係於提供寫 本紙張尺度適用中國國家標準<CNS)A4規格（210 * 297公爱） ------------>^--------訂---------線-1ΊΤ (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（6 ) A7 B7 入指令前，響應外部裝置供給的激勵指令而被激勵。激勵 指令係於寫入指令之前若干時脈信號提供。如此因輸入緩 衝器56，57及資料閂鎖電路58，59係以某種邊際被激勵故 可保證操作。 但因輸入緩衝器56，57及資料閂鎖電路58 , 59係於寫 入才a令之則若干時脈信號被激勵，故非必要的電流流經輸 入緩衝器56，57及資料閂鎖電路58，59。此外，即使未提 供寫入指令，輸入緩衝器56，57及資料閂鎖電路58，59經 常響應激勵指令而被活化。如此可連續消耗不必要的電流 〇 發明概述 本發明之目的係提供可準確獲得資料之低功率消耗之 輸入電路。 為了達成前述目的，本發明提供一種半導體記憶體裝 置包含指令輸入緩衝器’外部指令閂鎖電路，解碼器，寫 入指令決定電路及資料選通輸入緩衝器。指令輸入緩衝器 接收外部指令。外部指令閂鎖電路連結至指令輸入緩衝器 ’且與第一時脈信號同步閂鎖來自指令輸入緩衝器之外部 指令。解瑪器連結至外部指令閂鎖電路，且接收被閂鎖的 外部指令，及解碼該外部指令而產生一指令。寫入信號決 定電路接收外部指令，當該外部指令為寫入指令時產生第 一致能信號。資料選通輸入緩衝器係由來自寫入指令決定 電路之第一致能信號激勵，及接收資料選通信號。 本發明進一步提供一種半導體記憶體裝置包含指令輸 本紙張尺度適用中國國家標準（CNS>A4蚬格（210 X 297公羞） ----I!----•装！ _11 丨訂 i I I I ----線 (請先閱讀背面之注意事項再填寫本頁) -M濟部智慧財產局貝工消费合作社印製 9 五、發明說明（7 ) A7 B7 經濟部智慧財產局具工消費合作社印製 入緩衝器’外部指令閃跑，解碼器，内部指令閃鎖電 路，寫入指令決定電路，資料選通輸入緩衝器，及時脈信 號輸入緩衝器。指令輸入緩衝器接收外部指令。外部指^ 閃鎖電路連結至指令輸人緩衝器’且與第—時脈信號同步 閃鎖來自指令輸人緩衝器之外部指令。解碼器連結至外部 指令閂鎖電路，接收被閂鎖的外部指令，及解碼外部指令 而產生内部指令。内部指令閂鎖電路連結至解碼器，閂鎖 來自解碼器的内部指令。寫人指令決定電路接收外部指令 ，及當該外部指令為寫入指令時產生一第一致能信號。資 料選通輸入緩衝器係由來自寫入指令決定電路之第一致能 信號活化，及接收資料選通信號。時脈信號輸入緩衝器係 藉來自寫入指令決定電路之第一致能信號激勵，及接收第 二時脈信號。 其它本發明之各方面及優點由後文說明連同附圖將顯 然易明，附圖僅供舉例說明本發明之原理。 圊式之簡單說明 相信為新穎之本發明之特點將陳述於隨附之申請專利 範圍。本發明連同其目的及優點經由參照後文較佳具體例 之詳細說明連同附圖將更為明瞭，附圖中： 第1圖為示意方塊圓顯示先前技術DDR SDRAM之 入資料輸入電路； 第2圓為時序囷顯示第1囷之ddR SDRAM之寫入指 的時脈信號及資料選通信號表現； 第3圖為示意方塊围顯示根據本發明之第一具體例 寫 令 之 --------— —^1!丨訂丨丨丨丨II丨·線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公；# ) 10 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明（8 ) D〇R SDRAM ； 第4圖為示意方塊圖顯示第3圖之DDR sdram之寫入 資料輸入電路； 第5圖為電路圖顯示第4圊之寫入資料輸入電路之決定 電路及致能複合電路： 第6圖為電路圖顯示第4圓之寫入資料輸入電路之資料 輸入緩衝器； 第7圖為示意方塊圊顯示根據本發明之第二具體例之 寫入資料輸入電路； 第8圓為示意方塊囷顯示根據本發明之第三具體例之 寫入資料輸入電路； 第9圓為電路圖顯示第4圖之寫入資料輸入電路之外部 指令閂鎖電路；以及 第10圖為電路圊顯示第4圓之寫入資料輸入電路之指 令解碼器及内部指令閂鎖電路。 較佳具體例之詳細說明 [第一具體例] 現在參照第3至6圈說明根據本發明之第_具體例之半 導體記憶體裝置。 半導體記憶體裝置或較佳為DDR SDRAM 200包括時 脈緩衝器電路1，指令解碼器電路2，位址緩衝器電路3， 輸入-輸出資料電路4，控制信號閂鎖電路5，模暫存器電 路6，行位址計數器電路7，延遲鎖定迴路（DLL)電路^及 DRAM中心電路9。 本紙張尺度適用中B B家標準（CNS)A4规格（210 X 297公f > I--裝-------訂---------線 (請先閱讀背面之注意等瑣爲填寫本買) 經濟部智慧財產局員工消费合作社印製 44 08 6 6 A7 ---- B7 五、發明說明（9 ) 時脈緩衝器電路1接收功率下降信號CKE及第一及第 二外部時脈信號CLKZ，CLKX，其相位差異i8(rc，此等 仏说來自外部裝置（圖中未顯不）以及提供給指令解碼器電 路2及DLL電路8。第一具體例中，時脈信號CLKZ之單一 週期tCLK較佳耗時10毫微秒（頻率為100百萬赫茲）。 指令解碼器電路2響應來自時脈緩衝器電路1之時脈信 號CLKZ接受來自外部裝置之外部指令com。外部指令 COM包括行位址選通信號CAS，寫入致能信號WE，晶片 選擇信號CS，列位址選通信號rAS及自動預充電致能信 號AP。指令解碼器電路2基於信號CAS，WE , CS，RAS ’ AP個別之態（高或低態），響應時脈信號（^^解碼外部 指令COM而產生指令’例如寫入指令及讀取指令。指令 解碼器電路2發送被解碼的指令作為内部指令及致能信號 至位址緩衝器電路3 ’輸入-輸出資料電路4，控制信號閃 鎖電路5，及模暫存器電路6 » 位址緩衝器電路3根據由指令解碼器電路2發送的内部 指令’接收來自外部裝置的位址信號Ao-A,,及組位址BA。· BA,。位址緩衝器電路3發送由位址信號Α〇·Αη及組位址 BAq-BA,導出的位址資料至控制信號閂鎖電路5，模暫存 器電路6及行位址計數器電路7。位址緩衝器電路3也發送 由位址信號Α〇-Α]ι導出的列位址資料至DRAM中心電路9 〇 輸入-輸出資料電路4係由來自指令解碼器電路2之致 能信號激勵，及接收來自外部裝置的資料選通信號DQS( 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公m --------I---ίγ-------丨訂---------線ι"ν (請先閱讀背面之注意事項再填寫本頁) 12 經濟部智慧財產局員工消费合作社印製 A7 B7 ------------------------五、發明說明（10) 資料抽樣時脈信號）、寫入資料〇(^-〇(57及資料罩蓋信號 DM。輸入-輸出資料電路4響應資料選通信號dqs之上升 及下降緣而閂鎖寫入資料DQG-DQ7，且發送被閂鎖的寫入 資料0(^-〇(^7至〇11八]^中心電路9。此外，輸入-輸出資料 電路4根據得自指令解瑪器電路2之内部指令，由dram中 心電路9發送讀取資料DQq-DQ?至外部裝置。 控制信號閂鎖電路5接收得自指令解碼器電路2之内部 指令及得自位址緩衝器電路3之位址資料，根據内部指令 及位址資料寫入DRAM中心電路9的資料，讀取資料，以 及輸出控制信號用以進行多種處理例如更新。 模暫存器電路6接收得自指令解碼器電路2之内部指令 及得自位址緩衝器電路3之位址資料，以及根據内部指令 及位址資料維持DRAM中心電路9的處理模。 行位址計數器電路7接收來自位址緩衝器電路3之行位 址資料，該資料係由位址信號Α〇·Αη導出，以及根據由模 暫存器電路6維持的模發送行位址資料至DRAM中心電路9 DLL電路8接收得自時脈緩衝器電路〗之第一及第二内 部時脈信號CLKMZ，CLKMX且產生具有不同頻率的時脈 信號。被產生的時脈信號發送至輸入·輸出資料電路 DRAM中心電路9接收得自位址緩衝器電路3之列位址 資料，得自控制信號閂鎖電路5之控制信號，及得自行位 址計數器料7之行位址資料。DRAM中心電路咏據控制 信號及位址資料將資料寫至記憶體陣列，讀取資料並進行 (靖先閱讀背面之注意事項再填寫本頁) •裝 訂· --線. 本紙張尺度適用中國困家镙準（CNSM4慧格（210 X 297公釐） 13 -
五、發明說明（n) 經濟部智慧財產局員工消費合作社印製
處理例如更新。換t之，Δ λ a ^ 。之D R A M中心電路9根據控制信號 及位址信號將寫入資料D〇 Dri宜& DQ7寫至s己憶體晶胞之 址。 第4圖顯不寫人資料輸人電路16,及涵括於輸入-輸出 資料電路4 ’及其接收得自外部裝置的寫入資料。寫入資 料輸入電路16係提供給各8位元寫入資料D〜DQ7。8個寫 資料輸入電路16各自具有相同構造。如此將僅說明一種 寫入資料輸人電路16。此外為求簡明故，寫人資料dQg.dq? 將僅稱作寫入資料DQ。 ，如第4圖所示，寫入資料輸入電路16包括資料輸入緩 衝器11資料選通信號輸入緩衝器12，第一資料閃鎖電路 13及第二資料閂鎖電路ι4。 資料輸入緩衝器11係響應得自指令解碼器電路2之高 致此彳s號DSENZ激勘而接收得自外部裝置之寫入資料 〇<^£>1，1)2，1)3，...）’且提供資料1^(〇1，02,03，._.)給第-及 第一資料閃鎖電路13，14。 如第6圊所示，資料輸入緩衝器n較佳為電流鏡型緩 衝器電路，包括η-通道MOS電晶體Ql，Q2其構成差異放 大部份’ NMOS電晶體Q3其形成恆定電流部份，及ρ-通道 MOS電晶體Q4，Q5其形成電流鏡部份。放大NMOS電 體Ql，Q2來源利用NMOS電晶體Q3接地。 NMOS電晶鱧Q1之汲極利用PMOS電晶體Q4連結至 功率供應源Vdd。進一步NMOS電晶體Q1之汲極經由反相 器電路15連結至第一及第二資料閂鎖電路13，14。NMOS 晶 南 (請先閱讀背面之注意事項再填寫本頁) ^ -------訂---------線-Y!---------------------- 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公« ) 14 經濟部智慧財產局員工消費合作社印製 A7 ___B7_ 五、發明說明（12) 電晶體Q2之汲極係經由PMOS電晶體Q5連結至高電位功率 供應源Vdd。PMOS電晶體Q4，Q5各自並聯連結而分別控 制PMOS電晶體Q6，Q7。PMOS電晶體Q4，Q5具有閘極係 連結至NMOS電晶體Q2之汲極。 NMOS電晶體Q1之閘極被供給寫入資料DQ (D1,D2，D3,·.·)。NMOS電晶體Q2之閘極被供給參考電壓 Vref。NMOS電晶體Q3及PMOS電晶體Q6，Q7之閘極被供 給致能信號DSENZ。若致能信號DSENZ為低，則PMOS電 晶體Q6，Q7變成ON，NMOS電晶體Q3變成OFF及資料輸 入緩衝器11被鈍化。於此狀態，資料輸入緩衝器11不具功 能，及反相器電路15之輸出信號經常為低。 若致能信號DSENZ為高，則PMOS電晶體Q6，Q7變 成OFF及NMOS電晶體Q3變成ON。如此激勵資料輸入缓 衝器11。由致能信號DSENZ升高至資料輸入緩衝器11被 激勵之時間（激勵時間T22)為約1.5毫微秒。 於激勵資料輸入緩衝器11之前須容許經過資料選通信 號DQS上升前之第一及第二資料閂鎖電路13，14之設定時 間T21。第一具體例中，設定時間T21為約0.5毫微秒。 如此第二保證時間Tb維持如後述。
Tb=0.75tCLK-(T21+T22) =7.5-(0.5+1.5) = 5.5(毫微秒） 如此資料輸入緩衝器11須於寫入指令輸入之5.5毫微 秒内被提供以高致能信號DSENZ。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公薏） 15 — — — — — — — — — — — — — — — — — — — II ^ --------1 (請先閱讀背面之注意事項再填寫本頁)
五、發明說明（13) 經濟部智慧財產局員工消费合作社印製 激勵態，若NM0S電晶體Q1接收高寫人資料DQ(具 有電位高於參考電壓Vref)，則於應⑽電晶體qi及極之 電位下降’反相器電路15之輸出信號設定於高準位。若 NMOS電晶體Q丨接收低寫入資料DQ(電位低於參考電壓 Vref)，則於NMOS電晶體Qi之電位升高，反相器電路15 之輸出信號設定於低準位。換言之，活化資料輸入緩衝器 11係以其由外部裝置接收寫入資料DQ的相同形成提供 寫入資料DQ給第一及第二資料閂鎖電路13 ,丨4。 參照第4圖，當來自指令解碼器電路2之致能信號 DSENZ升高時’資料選通信號輸入緩衝器12被激勵，接 收來自外部裝置之資料選通信號DQS(資料抽樣信號），且 提供資料選通信號DQS作為閂鎖信號至第一及第二資料閂 鎖電路13，14。 資料選通信號輸入緩衝器12之電路結構大致同第6圖 之資料輸入緩衝器11，但差異在於電晶體Qi之閘極被提 供以資料選通信號DQS而非寫入資料DQ。如此當致能信 號DSENZ為低時，資料選通信號輸入緩衝器π被鈍化， 且經常性輸出低信號。 若致能信號DSENZ升高，則資料選通信號輸入緩衝 器12被激勵。類似資料輸入緩衝器11，由致能信號DSENZ 升高至資料選通信號輸入緩衝器12被激勵的時間（激勵時 間T12)為約1.5毫微秒。 被激勵的資料選通信號輸入緩衝器12首先決定資料選 通信號DQS於升高前時是否為低。耗時約0.5毫微秒來決 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公* ) 16 <請先閱讀背面之注意事項再填寫本頁) ^--------訂i 線-V. -M濟部智慧財產局貝工消费合作社印製 A7 B7 五、發明說明（14) 定資料選通信號DQS是否為低。 如此第一保證時間Ta獲得如後。
Ta=〇.75tCLK-(Tll+T12) =7.5-(0.5 + 1.5) =5.5(毫微秒） 如此資料選通信號輸入緩衝器i 2須於距寫入指令輸入 之5.5毫微秒以内被提供以高致能信號dsenz。 被激勵的資料選通信號輸入緩衝器12響應高資料選通 仏號DQS(電位高於參考電壓Vref)而輸出高信號。它方面 ，資料選通仏號輸入緩衝器12響應低資料選通信號DqS ( 電位低於參考電壓Vref)輸出低信號。換言之’被激勵的 資料選通信號輸入緩衝器12供給資料選通信號DqS至第一 及第二資料閂鎖電路丨3，14之形式係與其接收自外部裝置 資料選通信號DQS的形式相同。 第一資料問鎖電路13響應得自資料選通信號輸入緩衝 器12之資料選通信號DqS2上升緣，閃鎖得自資料輸入緩 衝器11之寫入資料DQ(D1)。被閂鎖的寫入資料Dq(d1)供 給DRAM中心電路9。 第二資料問鎖電路14響應得自資料選通信號輸入緩衝 器12之資料選通信號DQS之上升緣，閂鎖得自資料輸入緩 衝器11之寫入資料DQ(D2)。被閂鎖的寫入資料dq(D2)供 給DRAM中心電路9。 現在參照第4圖描述產生致能信號DSENZ之電路，該 電路激勵資料輸入緩衝器11及資料選通信號輸入緩衝器12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公1) -------------裝--------訂---------線 {請先閱讀背面之注意事項再填寫本頁> 17 經濟部智慧財產局員工消費合作社印製 "44 08 a? _____B7_____ 五、發明說明（15) 〇 時脈緩衝器電路1包括時脈輸入緩衝器21。時脈輸入 緩衝器21接收時脈信號CLKZ，且輸出時脈信號(：]1民2作 為閃鎖信號。時脈輸入緩衝器21之電路結構大致同第6圖 之資料輸入緩衝器1 1，但差異在於電晶體Q丨之閘極被提 供以時脈信號CLKZ而非寫入資料Dq,及其差異在於電晶 體Q3，Q6，Q7之閘極被提供以功率下降信號cKE而非致 能信號DSENZ。 如此當功率下降信號CKE為低時，時脈輸入緩衝器21 被鈍化，且經常性輸出低信號。 當功率下降信號CKE升高時，時脈輸入緩衝器21被激 勵。如此使時脈輸入緩衝器21接收時脈信號CLKZ，且提 供時脈信號CLKZ給外部指令閂鎖電路23。於時脈輸入緩 衝器21 ’由接收時脈信號緩衝器21至輸出時脈信號CLKZ 之時間（延遲時間TdO)約為2.0毫微秒。 指令解碼器電路2包括外部指令輸入緩衝器22，外部 指令閂鎖電路23，指令解碼器24，内部指令閂鎖電路25， 寫入指令決定電路26及致能複合電路27。 外部指令輸入緩衝器22接收外部指令C0M，包括行 位址選通信號CAS，寫入致能信號WE，晶片選擇信號cs ，及列位址選通信號RAS，且提供外部指令c〇M至外部 指令閂鎖電路23及寫入指令決定電路26。外部指令輸入緩 衝器22包括四個輸入緩衝器（圖中未顯示）。各個輸入緩衝 器具有大致同第6囷之資料輸入緩衝器11之電路結構，但 本紙張尺度適用中困國家搮準（CNS>A4现格（210 * 297公釐） ------------/^--------訂---------線-ir (請先閱讀背面之注意事項再填寫本頁) - IX ^ -M濟部智慧財產局員工消費合作社印製 A7 _____JB7 五、發明說明（16 > 差異在於相關電晶體Q1的閘極被提供以行位址選通信號 CAS ,寫入致能信號WE，晶片選擇信號cs，或列位址選 通信號RAS替代寫入資料dq;及其差異在於相關電晶體Q3 ，Q6，Q7之閘極被提供以功率下降信號CKE而非致能信 號DSENZ。如此若功率下降信號CKE為低，則外部指令 輸入緩衝器22被鈍化且經常性輸出低信號。 當功率下降彳5號CKE升南時，外部指令輸入緩衝器22 被激勵。如此使外部指令輸入緩衝器22接收外部指令C〇M 包括行位址選通信號CAS，寫入致能信號WE，晶片選擇 k號CS及列位址選通信號RAS ;以及提供外部指令c〇M 給外部指令閂鎖電路23。於外部指令輸入緩衝器22 ,由接 收外部指令COM至輸出外部指令c〇M之時間（延遲時間 Tdl)約為2毫微秒。 外部指令問鎖電路23響應得自時脈輸入緩衝器21之時 脈信號CLKZ之上升緣，閂鎖得自外部指令輸入緩衝器22 之外部指令COM。外部指令閂鎖電路23包括四個閂鎖電 路。各個閂鎖電路閂鎖一行位址選通信號CASMZ，一寫 入致能信號WEMZ，一晶片選擇信號CSMZ，或一列位址 選通信號RASMZ，全部皆涵括於外部指令閂鎖電路23。 外部指令閂鎖電路23提供被閂鎖的外部指令c〇M給指令 解碼器24。於外部指令閂鎖電路23 ,由閂鎖外部指令c〇M 至輸出外部指令COM之時間（延遲時間Td2)約為2毫微秒。 參照第9圖，外部指令閂鎖電路23包含電晶體Q12Q26 及反相器125，128，129 ’ 131，132，135。外部指令閂鎖 本紙張尺度適用中目B家標準（CNS)A4規袼（21G κ 297公爱） 19 - ---- ------- 裝--------訂·1_!11 *^^ (請先閱讀背面之注意事項再填寫本頁)
I 44 08 6 6 A7 B7 五、發明說明（17) 電路23根據時脈信號CLKZ接收指令信號CASMZ ’ WEMZ ，CSMZ，RASMZ，及產生閂鎖指令信號CASCZ ’ WECZ ，CSCZ，RASCZ。 再度參照第4圊，指令解碼器24解碼外部指令COM( 四種信號CASMZ，WEMZ，CSMZ及RASMZ)而產生多種 指令例如寫入指令、讀取指令及更新指令。此等指令供給 内部指令閂鎖電路25作為内部指令。於指令解碼器24，由 接收到外部指令COM至輸出内部指令的時間（延遲時間 Td3)為2毫微秒。 參照第10圊，指令解碼器24包含NAND電路130，131 及反相器140-143。NAND電路130接收閂鎖指令CASCZ， WECZ，CSCZ，RASCZ及產生寫入指令。NAND電路131 接收閂鎖指令WECZ，CSCZ，RASCZ及產生預充電信號 〇 再度參照第4圖，内部指令閂鎖電路25接收來自指令 解碼器24之内部指令，以及提供内部指令給控制信號閂鎖 電路5及模暫存器電路6。若内部指令為寫入指令，則内部 指令閂鎖電路25提供高的第二寫入致能信號WRTZ給致能 複合電路27，WRTZ指示該寫入指令被閂鎖《於内部指令 電路25，由接收到内部指令（寫入指令）至輸出寫入致能信 號WRTZ之時間（延遲時間Td4)為約1毫微秒。 參照第10圓，内部指令閂鎖電路25包含NAND電路132 ’ 133及反相器144。各NAND電路132，133具有一輸入端 子連結至另一 NAND電路132，133之輸出端子。NAND電 本紙張尺度適用争國國家標準（CNS)A4規格（210 X 297公嫠） (請先M讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 · n n n I I I I 一 ο- I n ϋ ϋ n n ϋ n I 1 ϋ - - I n I il ϋ n n ϋ I n -I n 1« n , 20 .M濟部智慧財產局員工消費合作杜印製 A7 __B7 五、發明說明（18) 路132接收來自指令解碼器24之指令，NAND電路133接收 來自指令解碼器24之預充電信號，及來自計數器電路（圖 中未顯示）之叢發終端信號。計數器電路可計數叢發長度 且產生叢發終端信號。 再度參照第4圖，寫入指令決定電路26接收得自外部 指令輸入緩衝器22之外部指令COM，及當外部指令COM 為寫入指令時，對致能複合電路27提供高的第一寫入致能 信號DSZ。 第一具體例中，當行位址選通信號CASMZ，寫入致 能信號WEMZ及晶片選擇信號CSMZ為高，而列位址選通 信號RASMZ為低時決定寫入指令。 如第5圖所示，寫入指令決定電路26包括AND電路31 及反相器電路32。AND電路3 1有四個輸入端子可接收行 位址選通信號CASMZ，寫入致能信號WEMZ，晶片選擇 信號CSMZ及列位址選通信號RASMZ。列位址選通信號 RASMZ係由反相器電路32接收。當列位址選通信號 RASMZ為低，而其它信號CASMZ，WEMZ，CSMZ為高 時，寫入指令決定電路26輸出一高的第一寫入致能信號 DSZ。於寫入指令決定電路26，由接收外部指令COM(信 號CASMZ，WEMZ，CSMZ，RASMZ)至輸出第一寫入致 能信號DSZ之時間（延遲時間Td5)為約1毫微秒。 致能複合電路27較佳包括OR電路33。OR電路33有二 輸入端子用以接收來自寫入指令決定電路26之第一寫入致 能信號DSZ及來自内部指令閂鎖電路25之第二寫入致能信 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 21 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 _____B7__ 五、發明說明（19) 號WRTZ。OR電路33(致能複合電路27)於接收到高的第一 寫入致能信號DSZ或高的第二寫入致能信號WRTZ時，對 資料輸入緩衝器11及資料選通信號輸入緩衝器12提供高的 致能信號DSENZ。於致能複合電路27，由接收到第一寫 入致能信號DSZ或第二寫入致能信號WRTZ至輸出致能信 號DSENZ之時間（延遲時間Td6)約為0.5毫微秒。 由外部指令輸入緩衝器22接收到寫入指令至致能複合 電路27響應第一寫入致能信號DSZ而輸出致能信號DSENZ 所需時間DT1係得自下列時間之和：外部指令輸入緩衝器 22之延遲時間Tdl，寫入指令決定電路26之延遲時間Td5 ’致能複合電路27之延遲時間Td6,及外部指令（寫入指令） 之時脈> 號CLKZ之設定時間（-〇.i5tCLK)。設定時間（_ 0.15tCLK)須列入考慮’原因為於時脈信號CLKZ上升之前 的設定時間外部指令（寫入指令）已經供給外部指令輸入緩 衝器22其獲得外部指令。 如此時間DT1係如下獲得》 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) DTl=Tdl+Td5+Td6-0.15tCLK =2+1+0.15-1.5 =2.0(毫微秒） 由外部指令輸入緩衝器22接收寫入指令至致能複合電 路27響應第二寫入致能信號WRTZ輸出致能信號dSENZ所 需時間DT2係由下列時間和獲得：外部指令輸入緩衝器22 之延遲時間Tdl，外部指令閂鎖電路23之延遲時間Td2， 指令解碼器24之延遲時間Td3，内部指令閂鎖電路25之延 本紙張尺度適用中國國家標準（CNS>A4規格（210 * 297公着） 22 經濟部智慧財產局員工消費合作社印製 A7 __B7_ 五、發明說明（20) 遲時間Td4及致能複合電路27之延遲時間Td6。 如此時間DT2係如下獲得。 DT2=Tdl+Td2+Td3+Td4+Td6 =2+2+2+2+0.5 =8.5(毫微秒） 如此時間DT1 (2 ·0毫微秒）比時間DT2(8.5毫微秒）短6.5 毫微秒。 第一寫入致能信號DSZ係透過外部指令輸入緩衝器22 及寫入指令決定電路26產生，而第二寫入致能信號WRTZ 係透過外部指令輸入緩衝器22，外部指令閂鎖電路23，指 令解碼器24及内部指令閂鎖電路25產生。藉此方式各信號 通過的電路數目較少，結果導致第一寫入致能信號DSZ比 第二寫入致能信號WRTZ更早供給致能複合電路27。此外 ，由於寫入指令決定電路26之構造簡單（由AND電路31及 反相器電路32組成），故由第5圖顯然易知，寫入指令決定 電路26之延遲時間Td5短僅1毫微秒。 因致能複合電路27之構造簡單，電路27係由OR電路33 形成，致能複合電路27之延遲時間Td6也短僅耗時0.5毫微 秒。 結果當外部指令輸入緩衝器22被供給寫入指令時，致 能信號DSENZ於時間DT1(2.0毫微秒）以内送至輸入緩衝器 11，12。換言之，致能信號DSENZ於比第一及第二保證 時間Ta，Tb(5.5毫微秒）更短的時間DT1(2.0毫微秒）以内供 給輸入緩衝器11，12。 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 23 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 440866 A7 B7 經濟部智慧財產局員工消費合作社印製 i、發明說明（21) 如此輸入緩衝器11 ’ 12及資料閂鎖電路13，14各自被 激勵而有時間邊際，可保證其作業。此外，介於致能信號 DSENZ產生時間DT1(2.0毫微秒）與第一及第二保證時間Ta ’ Tb(5.5毫微秒）間有約為3.5毫微秒的邊際。如此可進一 步提高時脈信號CLKZ頻率。 第一具體例中’致能信號DSENZ係基於寫入指令產 生。如此輸入緩衝器11，12及資料閂鎖電路13，14不必要 的作業時間縮短，且電流消耗量比較習知裝置減少，習知 裝置於寫入指令前使用激勵指令進行電阻。 第一具體例中，致能複合電路27(OR電路33)響應高 的第一寫入致能信號DSZ或高的第二寫入致能信號WRTZ 輸出致.能信號DSENZ。當寫入作業仍在進行中時，於電 流寫入指令後輸入新的外部指令COM使第一寫入致能信 號DSZ變無效。於此狀態’連續輸出第二寫入致能信號 WRTZ可保持輸入緩衝器11，12被激勵。如此保證輸入緩 衝器11，12可操作至寫入作業完成為止。 半導體記憶體裝置類似習知SDRAM可以叢發寫入模 作業。此種案例中，資料選通信號輸入緩衝器56及資料輸 入緩衝器57須由指令輸入算起被激勵一段預定時間間期。 資料選通信號輸入緩衝器56及資料輸入緩衝器57藉來自内 部指令閂鎖電路25之致能信號WRTZ，保持激勵經歷一段 預定時間間期。
此外，寫入指令決定電路26及致能複合電路27之構造 簡單’縮短延遲時間Td5，Td6，且減少致能信號DSENZ 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 24 (請先閱讀背面之注意事項再填寫本頁)
- - \ « n n I ϋ 一6Ji n I» I* n I I ^^1 I 1· n 1· 1 I I I I 1 I n ϋ —r I
經濟部智慧財產局員工消t合作社印M A7 B7 五、發明說明（22) 產生時間DT1。此外，電路無須放大。 [第二具體例] 如第7圖所示，寫入指令決定電路26接收外部指令 COM，COM係由外部指令閂鎖電路23閂鎖。此種情況下 ，供給外部指令COM給寫入指令決定電路26之時序由外 部指令閂鎖電路23延遲。但延遲時間（閂鎖時間）Td2僅約2 毫微秒。如此’致能信號DSENZ產生時間DT1對應下列時 間之和：外部指令輸入緩衝器22之延遲時間Tdl，外部指 令閂鎖電路23之延遲時間Td2,寫入指令決定電路26之延 遲時間Td5，及致能複合電路27之延遲時間Td6。如此產 生時間DT1獲得如後。 DTl=Tdl+Td2+Td5+Td6 =2+2+1+0.5 =5.5(毫微秒） 換s之’致能信號DSENZ於第一及第二保證時間丁3 ’ Tb(5.5毫微秒）之相同時間以内供給輸入緩衝器11，12 。如此保證輸入緩衝器11，12及資料閂鎖電路13，14的作 業。 [第二具體例]
如第8®所示，指令解碼器電路2包括二寫入指令決定 電路26a，26b〇寫入指令決定電路26a接收來自外部指令 輸入緩衝器22之外部指令COM，及輸出第一寫入致能信 號DSZa ^寫入指令決定電路26b接收由外部指令閂鎖電路 23閂鎖的外部指令C0M，且於被閂鎖的外部指令c〇M 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公;m ----------- --裝---—— — — — 訂------線 (請先閱讀背面之注意事項再填寫本頁) 25 虡 40866 A7 B7 五、發明說明（23) 寫入指令時輸出第三寫入致能信號DSZb。致能複合電路27 接收寫入致能信號DSZa，DSZb，WRTZ。 此種情況下，致能信號DSENZ之產生時間DT1係由第 —寫入致能信號DSZa決定。進一步致能信號DSENZ係由 隨後第三寫入致能信號DSZb連續產生。即使第一寫入致 能信號DSZa為無效，如此仍可保持致能信號DSENZ為高 。如此即使第一寫入致能信號DSZa為無效，致能信號 OSENZ仍可為持高直至第二寫入致能信號WRTZ被輸出為 止。 [第四具體例] 前述各具體例中，寫入致能信號DSZ，DSZa，DSZb 可供給輸入緩衝器11，12作為致能信號DSENZ而未通過 致能複合電路27。如此進一步前進輸入緩衝器η，12的激 勵時序。 [第五具體例] 前述各具體例中，可消除第二寫入致能信號WRTZ。 此例中’保持電路可保持致能信號〇SENZ(第一寫入致能 信號DSZ)經歷一段預定時間間期，保持電路為進行寫入 作業時間激勵輸入緩衝器11，丨2所需。 業界人士顯然易知，可未背離本發明之精髓或範圍以 多種其它特定形式具體表現。因此本實例及具體例須視為 舉例說明而非限制性，本發明非限於此處列舉的細節，而 可於隨附之申請專利範圍之範圍及相當範圍内做修改。 本紙張尺度適用中國8家標準（CNS>A4规格（210 * 297公爱） {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 • ^------- — 訂---------線—r--------------------— 26 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（24) 元件標號對照 1...時脈緩衝器電路 26…寫入指令決定電路 2...指令解碼器電路 27…致能複合電路 3...位址緩衝器電路 31... AND 電路 4…輸入-輸出資料電路 32...反相器電路 5··.控制信號閂鎖電路 33...OR 電路 6...模暫存器電路 51...外部指令輸入緩衝器 7···行位址計數器電路 52...外部指令閂鎖電路 8…延遲鎖定迴路電路 53...時脈信號輸入緩衝器 9…DRAM中心電路 54...指令解碼器 11...資料輸入緩衝器 55...内部指令閂鎖電路 12...資料選通信號輸入緩衝器 56...資料選通信號通道 13...第一資料閂鎖電路 57…資料輸入緩衝器 14...第二資料閂鎖電路 58...第一資料閂鎖電路 15…反相器電路 59...第二資料閂鎖電路 16…寫入資料輸入電路 100，200…雙重資料速率 21…時脈輸入緩衝器 SDRAM 22...外部指令輸入緩衝器 125 ， 128-9 ， 131-2 ， 135 23...外部指令閂鎖電路 140-3...反相器 24...指令解碼器電路 130-3... NAND 電路 25...内部指令閂鎖電路 -------------裝-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公* ) 27

Claims (1)

  1. π A8 B8 C8 D8 夂、申請專利範圍 經濟部智慧財產局員工消费合作社印製 1·—種半導體記憶體裝置，包含： —指令輸入緩衝器其接收外部指令； ^ —外部指令閂鎖電路連結至指令輸入緩衝器，其 係與一第一時脈信號同步閂鎖來自指令輸入缓衝器之 外部指令； —解碼器連結至外部指令閂鎖電路，其接收被閂 鎖的外部指令，且解碼被閂鎖的外部指令而產生—指 令； 一寫入指令決定電路，其產生外部指令，以及當 外部指令為寫入指令時產生一第一致能信號；以及田 —資料選通輸入緩衝器，其係由來自寫入指令決 定電路之第一致能信號激勵，及接收資料選通信號。 2. 如申請專利範圍第丨項之半導體記憶體裝置，其進一步 包含一内部指令閂鎖電路連結至解碼器，其接收來自 解碼器的指令，且當被解碼的指令為寫入指令時產生 一第二致能信號。 3. 如申請專利範圍第2項之半導體記憶趙裝置其進一步 包含一複合電路連結至寫入指令決定電路及内部指令 門鎖電路，其k供第一及第二致能信號之—給資料選 通輸入緩衝器。 4. 如申猜專利範圍第3項之半導體記憶體裝置，其中該複 合電路包括一 OR電路》 5. 如申請專利範圍第2項之半導體記憶體裝置，其進一步 包含一時脈信號輸入緩衝器，其係由第一致能信號激 (請先W讀背面之注意事項再填寫本頁) ^1 訂 • I I I- m m 1 · 本紙张Xjtlt财 ( CNS ) Α4Λ#. ( 210X297/>jt") 28 A8 B8 C8 D8 J 經濟部智慧財產局員工消費合作社印製 申請專利範圍 勵，接收一第二時脈信號，及提供第二時脈信號給資 料選通輸入緩衝器。 6·如申請專利範圍第5項之半導體記憶體裝置，其中該第 一時脈信號為資料抽樣時脈信號，其於外部指令藉外 部指令閂鎖電路閂鎖後經歷一段預定時間間期後供給 時脈信號輸入緩衝器。 7.如申請專利範圍第6項之半導體記憶體裝置，其進一步 包3第一及第一資料閂鎖電路，第一資料閂鎖電路響 應資料抽樣時脈信號的上升而閂鎖來自資料選通輸入 緩衝器之寫入資料，以及第二資料閂鎖電路響應資料 抽樣時脈信號的下降閂鎖來自資料選通輸入緩衝器的 寫入資料。 8·如申請專利範圍第1項之半導體記憶體裝置，其中該寫 入指令決定電路接收來自外部指令輸入緩衝器的外部 指令。 9. 如申請專利範圍第丨項之半導體記憶體裝置其中該寫 入指令決定電路接收來自外部指令閂鎖電路之被閂鎖 的外部指令。 10. 如申請專利範圍第丨項之半導體記憶體裝置，其中該寫 入指令決定電路包括第一及第二寫入指令決定電路， 其中該第一寫入指令決定電路接收來自外部指令輸入 緩衝器之外部指令，及第二寫入指令決定電路接收來 自外部指令閂鎖電路之被閂鎖的外部指令。 11. 一種半導體記憶體裝置，包含： ---------^------ίτ------^ (請先閲讀背面之注意事項再填寫本頁)
    29 A 經濟部智慧財產局員工消費合作社印製 Λ〇06 ?! ^ ____D8 六Γ申請專利範圍^ 一指令輸入緩衝器其接收一外部指令； 外部指令閂鎖電路連結至指令輸入缓衝器，其 與第時脈信號同步閂鎖來自指令輸入緩衝器之外部 指令； 解碼器連結至外部指令閂鎖電路，其接收被閂 鎖的外部指令，以及解碼被閂鎖的外部指令而產生一 内部指令； 一外部指令閂鎖電路連結至解碼器，其閂鎖來自 解碼器的内部指令； 寫入指令決定電路其接收外部指令，且當外部 指令為寫入指令時產生一第一致能信號； —資料選通輸入緩衝器’其係由來自寫入指令決 定電路之第一致能信號激勵，且接收資料選通信號； 以及 一時脈信號輸入緩衝器，其係由來自寫入指令決 定電路之第一致能信號激勸，及接收一第二時脈信號 0 12. 如申請專利範圍第11項之半導體記憶體裝置，其中該 内部指令閂鎖電路於被解碼的信號為寫入指令時產生 一第二致能信號。 13. 如申請專利範圍第12項之半導體記憶體裝置，其進一 步包含一複合電路連結至寫入指令決定電路及内部指 令閂鎖電路，且提供第一及第二致能信號之一給資料 選通輸入緩衝器。 本紙張尺度適用中國國家樣率（CNS > A4洗格（210χ297公釐） (請先閲讀背面之注意事項再填寫本頁} 訂 線 30 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 14. 如申請專利範圍第13項之半導體記憶體裝置，其中該 複合電路包括一 〇R電路。 15. 如申請專利範圍第丨丨項之半導體記憶體裝置，其中該 第二時脈信號為資料抽樣時脈信號，其係於外部指令 由外部指令閂鎖電路閂鎖後經過一段預定時間間期後 供給時脈信號輸入緩衝器。 16. 如申請專利範圍第15項之半導體記憶體裝置其進一 步包含第一及第二資料閂鎖電路，第一資料閂鎖電路 響應資料抽樣時脈信號的上升而閂鎖來自資料選通輸 入緩衝器之寫入資料，及第二資料閂鎖電路響應資料 抽樣時脈信號的下降閂鎖來自資料選通輸入緩衝器的 寫入資料。 Π.如申請專利範圍第11項之半導體記憶體裝置，其中該 寫入指令決定電路接收來自外部指令輸入緩衝器的^ 部指令。 18. 如申請專利範圍第丨丨項之半導體記憶體裝置，其中該 寫入指令決定電路接收來自外部指令閂鎖電路的被閃 鎖的外部指令。 19. 如申請專利範圍第丨〗項之半導體記憶體裝置，其中該 寫入指令決定電路包括第一及第二寫入指令決定電: ’該第-寫入指令決定電路接收來自指令輸入緩衝器 之外部指令，及第二寫入指令決定電路接收來自外部 指令閂鎖電路之被閂鎖的外部指令。 ΜΛ張尺度逋用中國困家標準（CNS > A4規格（21〇x297公着）_ ---------^------1T------^ (請先聞讀背面之注意事項再填寫本頁) 31
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