DE2400249C2

DE2400249C2 - Schaltung zur Fehlerfeststellung und -korrektur in magnetischen Aufzeichnungsgeräten mit in parallelen Kanälen digital aufgezeichneter Information

Info

Publication number: DE2400249C2
Application number: DE2400249A
Authority: DE
Inventors: George J. Tewksbury Mass. Barlow; David D. Dedham Mass. DeVoy; John A. Andover Mass. Klashka
Original assignee: Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1973-01-04
Filing date: 1974-01-04
Publication date: 1986-11-20
Also published as: GB1423675A; NL184648C; NL184648B; CA1003562A; NL7316134A; DE2400249A1; FR2213716A5; JPS49103540A; US3792436A; JPS5847768B2; IT1002570B

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung zur Fehlerfeststellung und -korrektur, vorzugsweise in Zuordnung zu Schaltvorrichlungen für die Kompensation des Schräglaufs beim parallelen Lesen in magnetischen Aufzeichnungsgeräten mit in parallelen Kanälen digital aufgezeichneter Information. Die Informationen sind so aufgezeichnet, daß mindestens ein Polaritätswechsel innerhalb eines Bitintervalls vorkommt.

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|cdem Kanal ist dabei eine mehrstufige Registeranordnung zugehörig, die pro Stufe je ein Paar von Speicherglicdcrn aufweist. Mit den Ausgängen dieser Registeranordnung ist eine Ausgangsstufe verbunden, in der mittels einer Paritätsprüfung gegebenenfalls verlorengegangene Datenbits reproduzierbar sind.

Es besteht heute zunehmend die Tendenz, bei der Signalwicdergewinnung von in digitaler Form auf Magnetbändern aufgezeichneter Information das Auftreten von Störsignalen weitgehend zu vermeiden. Bei eincr mehrspurigen Aufzeichnung müssen dabei die einzelnen Bits in den verschiedenen Spuren genau nebeneinander, d. h. senkrecht zur Längsrichtung des Magnetbandes aufgezeichnet werden. Da es vorkommen kann, daß die erforderlichen Toleranzen nicht immer präzise genug eingehalten sind, z. B. fehlerhafte Ausrichtung der Lese- und Schreibköpfe in den zur Signalaufzeichnung und -wiedergabe verwendeten Geräten, können sich unerwünschte zeitliche Verschiebungen der einzelnen Bits aus den verschiedenen Spuren bei der Signalwiedergabe ergeben, was als »Schräglauf« bezeichnet wird.

Bei relativ geringen Aufzeichnungsdichten mit etwa 20 Bit pro mm sind die durch den Schräglauf sich ergebenden Effekte relativ gering, so daß bei der Signalwiedcrgabe keine besonderen Schwierigkeiten auftreten. Für den Fall jedoch, daß eine wesentlich höhere Aufzeichnungsdichte von 50 Bit/mm oder mehr verwendet wird, ergeben sich erhebliche Probleme aufgrund des nicht vermeidbaren Schräglaufes, so daß besondere Schräglaufkompensationsschaltungen erforderlich sind. Eine derartige Schräglaufkompensationsschaltung, so wie sie beispielsweise aufgrund der DE-AS 11 25 69" bekannt ist. besitzt dabei verschiedene Register, durch welche die von den verschiedenen Spuren des Magnetbandcs abgeleiteten Bitfolgen hindurchgeschoben werden, wobei die einzelnen Register mit Hilfe entsprechend /ugcführter Taktsignale derart angesteuert werden, daß trotz vorhandenen Schräglaufs eine Synchronisation der von den verschiedenen Spuren des Magnetbandcs abgleiteten Bitfolgen erreicht werden kann.

Im Hinblick auf die Tatsache, daß bei derartigen Schräglaufkompensationsschaltungen die Ableitung von Taktsignalen für die Ansteuerung der verschiedenen Register wegen der nicht ganz konstanten Bandgeschwindigkeit und anderen Faktoren Schwierigkeiten bereitet, ut es fernerhin bekannt (ih. US-PS 34 51 049), für jeden einzelnen Kanal getrennte Signalpfade für die Binärwcrie »1« und die Binärwerte »0« vorzusehen, wodurch die Möglichkeil geschaffen wird, daß das zur Ansteuerung der mehrsuifigen Registeraliordnung notwendigen Taktsignal von dem Datensignal selbst abgeleitet werden kann.

Bei magnetischen Aufzeichnungsgeräten mit in parallelen Kanälen digital aufgezeichneter Information besteht generell die Möglichkeit, daß gelegentlich aufgrund fehlerhafter Aufzeichnung oder fehlerhaften Lesens, beispielsweise wegen des Schräglaufs, oder auch anderer Faktoren einzelne der paralie! gelesenen Bits eines Bytes vom Signal her nicht wahrnehmbar oder auf andere Weise verlorengegangen sind. Aus dem deutschen Patent 14 49 384 ist bereits eine Anordnung zur Fehlspurüberwachung beim Auslesen auf einem Aufzeichnungsträger in parallelen Spuren gespeicherter Information, wobei eine automatische Taktgabe aus den abgelesenen Bit* erfolgt, unter Verwendung einer Schräglaufüberwachungsvorrichtung, die zusammengehörende, jedoch vor- j Jer nacheilende Bits synchronisiert, und einer Fehlerkorrekturvorrichtung, die mit Hilfe abgelesener Prüfbrts gegebenenfalls verlorengegangene Datenbus reproduziert, bekannt. Die in diesem Patent offenbarte Schaltungsanordnung ermittelt auf Grund de«; in einem Demodulator analysierten Lesesignalpegels, ob dieser oberhalb oder unterhalb eines bestimmten Grenzwertes Hegt. Beim Absinken des von eineir Spur des Aufzeichnungsträgers ausgelesenen Signalpegels wird diese Spur für eine bestimmte Zeit, die sich aber über eine Anzahl von Bitintervallen erstreckt, als sog. Fehlspur behandelt, d. h. — gleichgültig, ob die Störung von kurzer oder längerer Dauer ist — der einmal als Fehlspur eingestufte Kanal wird mit Hilfe eines beim Auftreten der ersten Störung eingestellten Haltekreises für das Auslesen von Informationsbits blockiert, bis er zum Ende des Lesevorganges durch ein besonderes Signal wieder zurückgestellt und damit dieser Kanal wieder als normal lesbar wiederhergestellt wird. Die Einstufung als Fehlspur bleibt über diesen ganzen Zeitraum erhalten, auch wenn die richtige Form oder Stärke des Signais schon früher sich wieder einstellt. Dies mag bei der Aufgabenstellung des deutschen Patents 14 49 384 unter der Voraussetzung s: invoil sein, daß Fehler in den Spuren oder Kanälen von magnetischen Aufzeichnungsgeräten meistens in Anhäufungen auftreten, wofür dort als Beispiel das bekannte Auftreten von gelöschten Spuren genannt ist. Wenn diese Voraussetzung nicht erfüllt ist, d. h. wenn fehler eher sporadisch und nicht in Häufungen oder Sequenzen auftreten, so vergibt man hier wegen der bloßen Annahme des weiteren Vorhandenseins der Fehlspureigenschaft eines Kanals wertvolle, richtige Informationen.

Es ist nun eine Aufgabe der vorliegenden Erfindung, eine Schaltung zur Fehlerfeststellung und -korrektur in magnetischen Aufzeichnungsgeräten mit in parallelen Kanälen digital aufgezeichneter Information, vorzugsweise in Zuordnung zu Schaltvorrichtungen für die Kompensation des Schrägiauis zu schaffen, wobei die Einstufung eines Kanals als Fehlspur jeweils nur für die Länge eines Bitintervalls gilt. Liegt in einem Kanal ein Fehler vor, z. B. daß ein Bit nicht lesbar ist. so wird innerhalb dieses Bitintervalls die Fehlerfeststellung und ggfs. -korrektur vorgenommen, ohne daß die folgenden Bitintervalle auf diesem Kanal bezüglich der Signalinterpiretation beeinträchtigt sind.

Beim Gegenstand der vorliegenden Erfindung ist jedem Kanal eine mehrstufige Registeranordnung zugehörig, die pro Stufe je ein Paar von Speichergliedern aufweist, und wobei mit den Ausgängen dieser Registeranordnung ein Ausgangsregister verbunden ist, das mit Hilfe abgelesener Prüfbits gegebenenfalls verlorengegangene Datenbit:, zu reproduzieren in der Lage ist.

In dieser Gesamtanordnung wird die gestellte Aufgabe erfindungsgemäß dadurch gelöst, daß in jedem Paar von Speichergliedern das eine Speicherglied die »!«-Bits und das andere Speicherglied die »O«-B^:ts der bezüglich des zugehörigen Kanals von dem Aufzeichnungsträger gelesenen Bits speichert, daß mit der mehrstufigen Registeranordnung Prüfschaltungen verbunden sind, die da^r Fehlen von »>1 «-Bits oder »O«-Bits in den jeweiligen Kanälen aus einer Überprüfung der Zustände der zugehörigen Speicherglieder ermitteln und daß eine Korrekturschaltung, die mit einer die Zustände der Speicherglieder der letzten Stufe der Registeranordnung auswertenden Paritätserzeugerschaltung und den Prüfschaltung^ eingangsseitig verbunden ist. bei Vorliegen nur eines Bitfehlers korrigierende Datenbits erzeugt und diese den Ausgangsregistern der Ausgangs-

stufe zuführt.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm ein System, welches eine Detektor- und Fehlerkorrekturanordnung gemäß der Erfindung verwendet.

Fig. la zeigt in weiteren Einzelheiten Pseudotaktschaltungen und zugehörige Schaltungen des Systems gemäß Fig. 1.

F i g. Ib zeigt in weiteren Einzelheiten einen Speicher mit zugehörigen Schaltungen in einem ersten Informationskanal eines zur Beseitigung von Schräglaufeffekten dienenden Pufferbereichs des Systems gemäß F i g. 1.

F i g. Ic zeigt in weiteren Einzelheiten einen Speicher und zugehörige Schaltungen eines zweiten Informationskanals des zur Beseitigung von Schräglaufeffekten dienenden Pufferbereichs des Systems gemäß F i g. 1.

Fig. id zeigt in wcacfen Einzelheiten Schaltungen des Fehlerkorrekturbereichs und des Detektorbereichs des Systems gemäß Fig. 1.

F i g. 2 zeigt verschiedene Signalwellen, die zur Erläulerung der Arbeitsweise der vorliegenden Erfindung herangezogen werden.

Im folgenden sei die bevorzugte Ausführungsform der Erfindung näher erläutert. In F i g. 1 ist ein Lesebereich eines Magnetbandsystems gezeigt, welcher die Anordnung gemäß der vorliegenden Erfindung erhält. Das System enthält eine Vielzahl von Kanal-Leseverstärkerschaltungen 10a bis 10/. deren jede in der Weise arbeitet, daß sie phasencodierte Informationssignale von einer entsprechenden Anzahl von Lesekopfschaltungen aufnimmt, die nicht dargestellt sind. Für die Zwecke der vorliegenden Erfindung können die Leseverstärkerschaltungen 10a bis 1Oy als von herkömmlichem Aufbau ausgeführt angesehen werden; sie arbeiten in der Weise, daß sie lniⁿulse ab^CTeben. die kennzeichnend sind für binäre Signale »0« und »1«. Die Leseverstärkerschaltungen 10a bis 1Oj arbeiten insbesondere in der Weise, daß sie positive und negative Sprünge bzw. Übergänge der phasencodierten Signale feststellen, wobei ein positiver Sprung in der Mitte einer Bitzelle eine binäre »1« darstellt und wobei ein negativer Sprung in der Mitte der Bitzelle eine binäre »0« darstellt. Darüber hinaus stellen die Verstärkerschaltungen Übergänge bzw. Sprünge fest, die zwischen aufeinanderfolgenden Binärsignalen »1« und zwischen aufeinanderfolgenden Binärsignalen »0« auftreten Die Leseverstärkerschaltungen setzen die positiven und negativen Sprünge in Impulse um, die an einen Daten-»1«-Ausgangsanschluß bzw. an einen Dateii-»O«-Ausgangsanschluß abgegeben werden.

Die Verstärkerschaltungen des jeweiligen Kanals geben über eine Sammelschiene 12 die binären »1 «-Datenimpulse und die binären »0«-Datenimpu!se von ihren Ausgangsanschlüssen als gesonderte Eingangssignale für unterschiedliche Pseudotaktschaltungen des Blockes 14 sowie an zwei Speichereinrichtungen ab, die ein erstes Register 22 des zur Beseitigung von Schräglaufeffekten dienenden Pufferbereichs 20 darstellen.

Die Pseudotaktschaltungen 14, die in den Blöcken J4-20 bis 14-29 in F i g. 1 a gezeigt sind, können für die Zwecke der vorliegenden Erfindung als in herkömmlicher Weise ausgeführt angesehen werd.en. Jede Pseudotaktschakung kann zum Beispie! eine spannur.gsgesteuerte OszHIatorschaltung enthalten, deren Frequenz in Übereinstimmung mit der Eingangsdatenbitrate eingestellt ist. Jede Pseudotaktschaltung arbeitet in der Weise, daß sie einen Satz von Impulsen abgibt, welche den 25%-Punkt und den 75%-Punkt eines Bit/.clleninlervalls festlegen. Das Signal RS25U0 bzw. das Signal KS25910 zum Beispiel legen die 25%-Punkte für die Kanäle 1 und 9 der Pufferschaltungen fest. In entsprechender Weise legen die Signale KS75110 und Λ575910 die 75%-Punkte bezüglich des Kanals 1 und 9 der Pufferschaltungen fest.

ίο Die Pseudotaktschaltungen werden jeweils durch eine entsprechende Schaltung der Schaltungen 14-1 bis 14-9 freigegeben. Die Freigabe erfolgt, wenn Schaltungen in dem Magnetbandsystem den Beginn einer gültigen Datenaufzeichnung signalisieren. Dies führt dii/u, daß das Signal RSCER 10 in ein Binärsignal »1« übergeführt wird. Dieses Signal steuert ein UND-Glied, wie zum Beispiel das UND-Glied 14-10 an. welches eine entsprechende Schaltung der Schaltungen 14-1 bis 14-9 in den Binärzustand »1« auf die Aufnahme eines

»i«*L^atciiiifi|fuiac5 vuit ciuci

i ct-iiciiucii

Stärkerschaltung der Leseverstärkerschaltungen her umschaltet. Die »!«-Datenimpulssignale b/w. Daten· »!«-Impulssignale für die Kanäle 1 bis 9 sind in Fig. Iu durch die Signale ÄSP1110 bis Λ5/Ί910 veranschau· licht

Jede der Schaltungen 14-1 bis 14-9 wird im Binar/u stand »1« über ein UND-Glied gehalten, wie das UND-Glied 14-11, bis eine Zurückstellung erfolgt, wenn ein Signal RSCEUH in den Binärzustand »0« übergeht.

Dies erfolgt mit der Beendigung einer Leseoperation. Das Signal ÄS15F10 sperrt im Binärzustand »0« jede der Pseudotaktschab.ungen 14-20 ois 14-29 hinsichtlich des Ansprechens auf impulse von den »Iw-Daten-Ausgangsanschlüssen, wenn die Taktschaltungcn sich im Synchronisiervorgang während eines Anfangsteiles einer Leseoperation befinden. Der Grund dafür liegt darin, daß während dieser Anfangsphase die Lcscvcrstürkerschaltungen !ediglich Signale lesen, die kennzeichnend sind für nur »0« enthaltende Zeichen eines Einleitungsteiles einer Datenaufzeichnung und daß die Impulse an den »1«-Datenanschlüssen Phasensignale anstelle von binären »1«-Datensignalen sind. Somit wird eine richtige Synchronisation gewährleistet, indem lediglich die »O«-Datenanschluß-Impulse den Pseudotaktschaltungen während der Synchronisationsphase zugeführt werden. Nachdem etwa die Hälfte des Einleitungsteiles der Datenaufzeichnung gelesen worden ist, wird das Signal RS15F10 in den Binärzustand »1« umgeschaltet; dies ermöglicht den Pseudotaktschaltungen, auf beide Sätze von Impulsen anzusprechen. Zu diesem Zeitpunkt werden die Pseudotaktschaltungen normalerweise in Synchronisation sein.

Nunmehr sei der für die Beseitigung von Schräglaufeffekten dienende Pufferbereich 20 betrachtet. Aus F i g. Ib und Ic ergibt sich, daß die von den entsprechenden Pseudotaktschaltungen 14-20 bis 14-29 (das sind die Kanäle 1 und 2) erzeugten Taktsignale zwei Flipflops zugeführt werden, die in den Blöcken 21 und 21-21 ihrer entsprechenden Pufferkanalschaltungen enthalten sind.

Die Taktsignale von den Pseudotaktschaltungen des Kanals 1 und des Kanals 2 werden insbesondere den Synchronisier-Flipflops 21-2, 211-14 und den Flipflops 21-22 und 21-34 zugeführt Die Taktsignale /?57510 bzw. RS 75210 bewirken das Umschalten der Flipflops 21-2 und 21-22 in ihre Binärzustände »1« auf das Auftreten eines weiteren PDA-Taktsignais hin. weiches von einem nicht weiter dargestellten Systemtaktgencrator erzeugt wird. Das Umschalten erfolgt, wie ersichtlich.

über die UND-Glieder 21-4 und 21-24. Diese Flipflops werden in ihre Binärzustände Null auf das Auftreten der PDA-Taktsignale hin zurückgestellt, und zwar über ein entsprechendes UND-Glied der UND-Glieder 21-6 und 21-2b. In entsprechender Weise werden die Flipflops 21-14 und 21-34 in ihre Biniirzustände »1« umgeschaltet, und zwar über eines der Ve:rknüpfungsglieder 21-16 und 21-36 aur das Auftreten der Taktsignale RS25U0 und RS.£3210 hin. Außerdem erfolgt die Zurückstellung dieser Flipflops in ihre Binärzustände »0« über eines der UND-Glieder 21-18 und 21-38. Die gerade beschriebene Anordnung, die die Flipflops 21-2, 21-4 sowie die Flipflops 21-22 und 21-34 enthält, setzt die asynchron auftretenden Taktimpulse, die von dem magnetischen Aufzeichnungsträger gewonnen worden sind, in Taktsignale um, die mit dem Systemtak·; synchronisiert sind.

Erst nachdem die Pseudotaktschaltungen die Synchronisation erreicht haben, werden die Taktsignale /?575115und /7575215 an das Eingangspaar der FHpfiops ihrer entsprechenden Pufierkanaisehaiiungen des Registers 22 abgegeben. Dies heißt, daß dann, wenn die Synchronisation erreicht worden ist, das Signal RS15F10 in das Binärsignal »1« übergeführt wird, welches den UND-Gliedern 21-8 und 21-28 ermöglicht, die Signale Ä575115und /?575215an die Speichereinrichtungen der Registerschaltungen abzugeben, wie dies in Fig. Ib und Ic veranschaulicht ist. Die Signale K575115 und Λ5752Ι5 bewirken insbesondere die Umschaltung einer Verriegelungsschaltung, umfassend einen Verstärker 21-12, und einer Verriegelungsschaltun«, umfassend einen Verstärker 21-32, in den Binärzustand »1«. Die Verriegeliingsschaltungen veranlassen ein UND-Glied 22-4 bzw. 22-24, auf das Auftreten der Signale RSP1110 und RSP1210 hin in den Binärzustand »1« umzuschalten. Diese Signale werden, wie erwähnt, von den »!«-Datenausgangsanschlüssen der Leseverstärkerschaltungen 10a und 10ό der Kanäle 1 und 2 gewonnen. Wenn demgemäß ein impuls an eines der UND-Glieder 22-4 und 22-24 abgegeben wird, wird eines der Flipflops 22-2 und 22-22 in den Binärzustand »1« umschalten.

In entsprechender Weise werden die UND-Glieder 22-16 und 22-36 durch die Taktimpulssignale Ä575115 und RS 7521S veranlaßt, die Flipflops 22-12 und 22-32 freizugeben für das Umschalten in ihre Binärzustände »I« auf das Auftreten von Impulsen von den »0«-Datenausgangsanschlüssen der Leseverstärkerschaltungen 10 und 10ύ hin. Somit dürfte ersichtlich sein, daß die Signale RSAR 130 und RSAR 230 in die Eingangspaare der Speichereinrichtungen ihrer entsprechenden Kanäle Impulse einleiten bzw. tasten, die kennzeichnend sind für eine binäre »1«- und eine binäre »0«-lnfonnation.

Aus Fi g. Ib und Ic ergibt sich, daß, sobald irgendeines der beiden Speichereinrichtungen des Kanals I und 2 in den Binärzustand »1« umschaltet, dies wiederum dazu führt, daß die Signale RSAR130 und RSAR 230 in Binärsignale Null übergeführt werden. Diese Umschaltung erfolgt über ein UND-Glied 21-10 bzw. 21-30; die beiden vorgesehenen UND-Glieder sind gesperrt, wenn eines der beiden Signale RSA 1100, RSA 01100 oder RSA 1200, RSA 0200 in ein Binärsignal »0« übergeführt worden ist

Auf die Abgabe der Impulse RS 75115 und RS 75215 hin geben die Pseudotaktschaltungen des jeweiligen Kanals die Impulse RS251110 und RS25210 an ihre entsprechenden Flipflops ab. Dadurch werden die Flipflops 21-14 und 21-34 in den Binärzustand »1« umgeschaltet Dies führt demgemäß dazu, daß die Impulse #525115 und RS252XS an die UND-Glieder 22-6, 22-14, 22-26 und 22-36 in der dargestellten Weise abgegeben werden. Es ist bedeutsam darauf hinzuweisen, daß in dem Fall, daß eines der Signale RSAR 130 und RSAR230 5 oder daß eben diese Signale noch Binärsignale »1« sind, die beiden Fiipflops des Kanals in ihre Binärzustände »1« gesetzt werden bzw. sind. Wenn am Ende eines Bitintervalls keines der Flipflop eines Kanals in den Binärzustand »1« umgeschaltet worden ist, bedeutet dies,

to daß ein Informationsbit verloren oder ausgelassen worden ist; beide Flipflops des Kanals werden in ihre Binärzustände »1« gesetzt.

Wenn das entsprechende Paar von Flipflops eines nächsten Pufferregisters leer ist oder gelöscht worden ist, bewirkt dies, daß die beiden Eingangs-Flipflops eines Kanals in ihre Binärzustände »0« zurückgestellt werden. Insbesondere dann, wenn die Flipflops 24-2 und 24-12 beide im Binärzustand »0« sind (d. h., daß die Signale RSB UOO und RSB 0200 Binärsignale »1« sind), bewirkt dies, (JaG ein UND- uiiu irivciicigiicu 2S-2 da» Signa! RSMB130 in ein Binärsignal »0« umschaltet, welches die Kanal-Eins-Eingangs-Flipflops 22-2 und 22-12 in die Binärzustände »0« zurückstellt. Das Zurückstellen erfolgt über die UND-Glieder 22-8 und 22-18. Gleichzeitig veranlaßt das Signal RSMB130 eine weitere Gatterund Inverterschaltung 28-4, das Signal RSMB 140 in ein Binärsignal »1« umzuschalten. Wie aus F i g. 1 b ersichtlich ist. veranlaßt dies das UND-Glied 24-4 und das UND-Glied 24-14, ihre entsprechenden Flipflops 24-2 und 24-12 derart umzuschalten, daß die Information gespeichert wird, die in den Kanal-1-Flipflops 22-2 und 22-12 enthalten ist.

In entsprechender Weise werden die Flipflops 22-22 und 22-31 des Kanals Nr. 2 in ihre Binärzustände »0« auf das Auftreten eines Signals RSMB 230 hin zurückgestellt, welches von einer UND-Gatter- und Inverterschaltung 29-2 erzeugt wird, wenn die beiden Flipflops 24-22 und 24-32 des Registers 24 sich in ihrem Rücksteüzustand befinden (d. h. dann, wenn die Signale RSB1200 und RSB0200 Binärsignale »l-< sind). Die Zurückstellung erfolgt über ein UND-Glied 22-28 und ein UND Glied 22-38. Gleichzeitig veranlaßt das durch die Gatter- und Inverterschaltung 29-4 erzeugte Signal RSMB 240, daß die Verknüpfungsglieder 24-24 und 24-34 entsprechende Flipflops der Flipflops 24-22 und 24-32 umschalten, um die Informationen zu speichern, die in den Kanal-Nr. 2-Flipflops des Registers 22 enthalten ist.

Eine ähnliche bzw. entsprechende Informationsüberiragung erfolgt zwischen den Kanal-Speicher-Flipflops der Register 24 und 26, wenn die Flipflops des Registers 76 für den betreffenden Kanal in ihren Binärzuständen »0« sind. Eine UND-Gatter- und Inverterschaltung 28-6 überführt insbesondere das Signal RSMC130 in ein Binärsignal »0«, wenn die beiden Flipflops 26-2 und 26-12 in ihren Binärzuständen »0« sind (d. h, daß die Signale RSC1100 und Ä5C0100 Binärsignale »1« sind). Dieses Signal bewirkt, wie dies aus Fig.Ib hervorgeht die Zurückstellung der Flipflops 24-2 und 24-12 in ihre Binärzustände »0« über die UND-Glieder 24-8 und 24-18. Gleichzeitig veranlaßt das Signal RSMC130 eine weitere Gatter- und Inverterschaltung 28-8, das Signal RSMCiAO in ein Binärsignal »1« zu überführen. Dadurch wird der Inhalt der Flipflops 24-2 und 24-12 in die Kanal-Nr. 1-F!ipflops 26-2 und 26-12 geladen. Das Laden erfolgt über ein UND-Glied 26-4 und ein UND-Glied 26-14 auf das Auftreten der PDA-Taktsignale hin. In entsprechender Weise werden, wie dies aus Fig. Ic

hervorgeht, die Kanal-Nr. 2-Flipflops 24-22 und 24-32 in ihre Binärzustände »0« zurückgestellt, wenn die Kanal-Nr. 2-Flipflops des Registers 26 in ihren Binärzuständen »0« sind (d. h., daß die Signale RSC1200 und RSC0200 Binärsignale »1« sind). Dies veranlaßt eine UND-Gatter- und Inverterschaltung 29-6, das Signal RSMC230 in ein Binärsignal »O's zu überführen. Gleichzeitig überführt eine weitere Gatter- und Inverterschaltung 29-8 das Signal RSMC 240 in ein Binärsignal »1«, welches den Inhalt der Kanal-Nr. 2-Flipflops 24-22 und 24-32 in die Kanal-Nr. 2-Flipflops 26-22 und 26-32 des Registers 26 lädt oder zu diesen hin überträgt. Die Übertragung erfolgt mittels der UN D-Glieder 26-24 und 26-34.

Normalerweise sind während einer Leseoperation bei fehlenden Übertragungen zwischen den Speichereinrichtungen des Registers 26 und des A-Registers 30 gemäß F i g. 1 die Haltesignale RSCiH30 und RSCOH30 Binärsignale »1«, welche ihre entsprechenden Flipflops, wie die Flipflops 26-2, 26-22 ur.d 26-12, 26-32 in ihren Binärzuständen »!« festhalten. Die UND-Glieder 26-6, 26-26 sowie die UND-Glieder 26-16, 26-36 führen die Haltefunktionen aus. Aus Fig. Ib ergibt sich, daß die Signale von den Verknüpfungsgliedern 28-12 und 28-14 sowie von der Inverterschaltung 28-16 und der UND-Gatter- und Verstärkerschaltung 28-20 verknüpft werden, um die Haltesignale RSC \ H30 und RSCOH30 zu erzeugen. Normalerweise sind während einer Leseoperation üe Signale RDRRDOO und RSRDTiO Binärsignale »0« bzw. »1«. Ein durch die Schaltungen gemäß Fig. Id erzeugtes Signal RSAF3iO ist ein Binärsignal »0«, es sei denn, daß das A-Register 30 mit der in dem Register 26 gespeicherten Information geladen wird.

Zusätzlich zu den oben beschriebenen Schaltungen enthält die Anordnung gemäß Fig. Ib noch Schaltungen, die den übrigen Schaltungen gemäß F i g. 1 signalisieren, wenn die Speichereinrichtungen der beiden Kanäle 1 und 2 eine Information enthalten und wenn ein Informationsbit in einem Kanal ausgefallen ist bzw. wenn ein Aussetz-Informationsbit vorliegt. Eine UND-Gatter- und Verstärkerschaltung 28-10 arbeitet dabei insbesondere in der Weise, daß sie das Signal RSMCC5A in ein Binärsignal »1« überführt, wenn die beiden Signale RSMC130 und RSMC230 Binärsignale »1« sind. Aus Fi g. Ib und Ic dürfte ersichtlich sein, daß das Signal RSMC130 ein Binärsignal »1« ist. wenn zumindest eines der Flipflops der Kanal-Nr. 1-Stufen des Registers 26 in den Binärzustand »1« umgeschaltet worden ist. In entsprechender Weise ist das Signal RSMC230 von Fig. Ic ein Binärsignal »1«, wenn zumindest eines der Flipflops des Kanal-Nr. 2-Speicherregisters26im Binärzustand »1« ist.

Die UND-Gatter- und Inverterschaltungen 28-30, 28-32, die Gatter- und Inverterschaltung 28-34 und die UND-Gatter- und Verstärkerschaltung 28-36 erzeugen diejenigen Signale, die anzeigen, ob im Kanal Nr. 1 oder im Kanal Nr.2 ein Aussetz-Informationsbit vorliegt, d. h. ein Infortnationsbit ausgefallen ist Es dürfte ersichtlich sein, daß die UND-Gatter- und Inverterschaltung 28-30 das Signal RSDB130 in ein Binärsignal »1« überführt, wenn die Flipflops 26-2 und 26-12 des Kanal-Nr. !-Registers 26 beide im Binärzustand »1« sind (was ein Aussetzbit anzeigt). In entsprechender Weise ergibt sich aus F i g. Ic, daß ein UND-Glied 29-10 das Signal RSDB 230 in ein Binärsignal »1« überführt, wenn die beiden Flipflops 26-22 und 26-32 im Binärzustand »1« sind. Somit arbeitet die UND-Gatter- und Inverterschaltung 28-32 in der Weise, daß sie das Signal RSMDB 4A in e>"ßinärsienal »0« überführt, wenn die beiden Kanäle 1 und 2

jeweils ein Aussetz-Informationsbit enthalten.

In entsprechender Weise arbeitet die Gatter- und Inverterschaltung 21.-34 in der Weise, daß sie das Signal RSMDB140 in ein Binärsignal »0« überführt, wenn im Kanal 1 ein Infomiationsbit ausgefallen ist. Die UND-Gatter- und Verstärkerschaltung 28-36 überführt das Signal RSSDB 4A in ein Binärsignal »1«, wenn weder der Kanal 1 noch der Kanal 2 ein Aussetz-Informationsbit aufweist. Sämtliche, dieser Signale, wie sie aus Fig. Ib und Ic hervorgehen, werden den übrigen Dctektorschaltungen und dem Α-Register gemäß Fig. Id zugeleitet.

Im folgenden seien die Fehlerdetektor- und Fehlerkorrekturbereiche gemäß F i g. Id näher betrachtet. Aus F i g. Id ergibt sich dabei, daß der Bereich 32 eine f-aritätserzeugerschaltung 32-2 enthält, welche die Signale eines Zeichens oder Bytes empfängt, die in einem »!«-Daten-Speicher-Flipflop des jeweiligen Flipfloppaares gespeichert sind, die das Register 26 bilden (z. B.

die Signale RSCMiO his RSCiMO). Die Paritätserzeugerschaltung erzeugt ein ungerades Paritätsbitsignal für diese Signale in einer herkömmlichen Weise. Sie vergleicht das erzeugte Paritätssignal mit dem »!«-Daten-Ausgangssignal RSC1910 des Kanals Nr. 9 und überführt die UND-Gatter- und Verstärkerschaltung 32-4 in den Binärzustand »0«, wenn ein »!«-Bit in irgendeinem der neun Kanäle ausgefallen ist bzw. ein Bit-Aussetzer vorliegt. Im Unterschied dazu wird die Verstärkerschaltung 32-4 in den Binärzustand »1« überführt, wenn ein »O«-Bit in irgendeinem der neun Kanäle ausgefallen ist.

Das Zeichen oder das Quer-Paritätsfehlersignal wird

durch eine Gatterinverterschaltung 32-6 invertiert und als ein Eingangssignal an das A-Register 30 abgegeben.

Der Zustand des Signals RSVPE20, der anzeigt, ob ein »!«-Bit oder ein »O«-Bit ausgefallen war, wird dazu herangezogen, die in Frage kommende Korrektur vorzunehmen.

Der Bereich 32 enthält ferner eine Vielzahl von U N D-Schaltungen 32-10 bis 32-19 in der dargestellten Anordnung. Die UND-Schaltungen nehmen die Aussetzbitsignale auf, die von den Kanalschaltungen erzeugt worden sind, und veranlassen eine Verstärkerschaltung 32-20, das Signal ERMDROO in ein Binärsignal »I« zu überführen, wenn nicht mehr als ein Bit aus einem Byte oder Zeichen ausgefallen ist Dies heißt, daß die UND-Schaltungen in der Weise arbeiten, daß sie feststellen, wann die Schaltungen zweier oder mehrerer Kanäle ein Aussetzbit festgestellt haben. Das UND-Glied 32-10 erzeugt insbesondere ein »!«-Ausgangsbinärsignal, wenn keine Aussetzbits oder Fehlerzustände in den Kanälen 1 bis 4 aufgetreten sind. In entsprechender Weise erzeugt das UND-Glied 32-11 ein »lw-Ausgangsbinärsignal, wenn kein Aussetzbit in den Kanälen 5 bis 8 aufgetreten ist Die Ausgangssignale von diesen Verknüpfungsgliedem werden mit Hilfe des UND-Gliedes 32-12 verknüpft wobei das Signal ERMDR 00 in ein Binärsignal »1« übergeführt wird, wenn kein Aussetzbit in den Kanälen 1 bis 8 aufgetreten ist
Das UND-Glied 32-14 erzeugt ein Binärsignal »1« dann, wenn eine der Schaltungen des Kanals Nr. 1 oder des Kanals Nr. 2 das Auftreten eines Ausselzbilfehlcrs festgestellt hat In entsprechender Weise erzeugt das UND-Glied 32-15 ein Binärsignal »1«, wenn eine der Schaltungen des Kanals Nr. 3 oder des Kanals Nr. 4 einen Aussetzbitfehler festgestellt hat Die Ausgar.gssigaale von diesen Verknüpfungsschaltungen sowie das Ausgangssignal von dem UND-Glied 32-11 werden durch das UND-Glied 32-13 verknüpft, welches ein

>!« \nsgangribinärsignal liefert, wenn irgendeiner der crsicn vier Kanäle ein Aussetzbit festgestellt hat. In entsprechender Weise veranlassen die UND-Glieder .32-16, 32-17 und 32-10 das UND-Glied 32-1E, ein »!«-Ausgangsbinärsignal zu erzeugen, wenn ein Ausscl/bitfehler in einem der Kanäle 5 bis 8 vorhanden gewesen ist.

Das UND-Glied 32-19 arbeitet in der Weise, daß es ein Binärsignal »1« nur dann erzeugt, wenn nicht mehr als ein Kanal ein Aussetzbitfehler festgestellt hat und wenn die letzten Kanalschaltungen nicht einen Aussetzbitfehler festgestellt haben. Wenn mehr als ein Aussetzbitfehlcr aufgetreten ist, arbeitet demgemäß die Verstärkerschaltung 32-21 in der Weise, daß sie das Signal ERMDR 00 in ein Binärsignal »0« überführt, was seinerseits die Gatter- und Inverterschaltung 32-23 veranlaßt, ein Mehrfach-Aussetzbitfehlersignal ERMDR 10 in ein Binärsignal »1« zu überführen. Dieses Signal wird einem Mehrfachaussetzbit-Speicher-Flipflop 32-27 über das UND-Glied 32-25 zugeführt. Wenn das Signal «5-4F310 von den A-Register-Schaltungen 30 her in ein Binär !gnal »1« überführt worden ist, wird das Mchrfachaussetzbit-Speicher-Flipflop in seinen Binärzusiand »1« umgeschaltet. Das von dem Flipflop erzeugte Signal ERMDR \S wird zu nicht näher dargestellten Fehlerspeicherschaltungen hin geleitet. Das Flipflop 32-27 wird in seinen Binärzustand »0« über die Gatter- und Inverterschaltung 32-29 und die UND-Gattcrschaltung 32-31 zurückgestellt. Das Zurückstellen erfolgt auf das Auftreten eines Löschsignals hin, welches der Gatter- und Inverterschaltung 32-29 zugeführt wird.

Aus Fig. Id ergibt sich, daß die A-Register-Schaltungcn 30 eine Vielzahl von Flipflops 30-1 bis 30-9 enthalten, die in der Weise betrieben sind, daß sie die »von Schräglaufeffekten befreiten Zeichen« speichern, die in dem Register 26 zusammengesetzt worden sind. Dieses Zeichen oder Byte wird dann von dem A-Register 30 zu dem übrigen Teil des Systems hin übertragen, um zu der Zentraleinheit geleitet zu werden.

Bei der bevorzugten Ausführungsform führen die Eingangs-UND-Gatterschaltungen jedes der A-Register-Flipflops die Korrektur bezüglich Aussetzbitfehler aus. Iede dieser Gatterschaltungen ist so ausgelegt, daß sie auf Steuersignale von den Schaltungen eines bestimmten Kanals her anspricht, die kennzeichnend sind für das Auftreten eines Aussetzbits. Außerdem arbeiten die betreffenden Gatterschaltungen in der Weise, daß sie das A-Register-Hipflop veranlassen, eine entsprechende Form der Information von dem :>1 «-Daten-Flipflop des Registers 26 für den betreffenden Kanal zu laden, und zwar in Übereinstimmung mit dem Zustand des Paritätsfehlersignals RSVPE20. Jedes Flipflop des Registers 30 enthält insbesondere zwei UND-Verknüpfungsschaltungen, wie die Schaltungen 30-10 bis 30-15, die in der dargestellten Weise angeordnet sind. Jedes der beiden UND-Verknüpfungsschaltungen empfängt ein Signal von einem entsprechenden Flipflop der »!«-Daten-Flipflops des Registers 26. Eine erste Verknüpfungsschaltung der Verknüpfungsschaltungen, wie die Verknüpfungsschaltung 30-10 empfängt ein Signal RDA OS10, wenn das Signal RSVPE 20 ein Binärsignal »1« ist, und zwar nach Zusammensetzung des von Schräglaufeffekten befreiten Bytes oder Zeichens in dem Register 26 (d. h„ daß das Signal RSAF3W ein Binärsignal »1« ist). Das zuletzt erwähnte Signal wird von dem Flipflop 30-20 erzeugt, wenn zumindest eines der beiden Flipflops des jeweiligen Kanals in den Binärzustand »1« (was bedeutet daß die Signale RSMCC5A

bis RSMCC 5E Binärsignale »1« sind) während viner Leseoperation umgeschaltet worden ist (was bedeutet, daß das Signal RCRHDlOcm Binärsignal »1« ist), wenn das Signal RDAM OOOem Binärsignal »1« ist. Das Signal ist normalerweise ein Binärsignal »1«, abgesehen jedoch davon, daß das Register 26 ein nur aus Einsen bestehendes Zeichen speichert, welches an einer Übertragung zu dem übrigen Teil des Systems gehindert ist. Das Umschalten des Flipflops 30-20 erfolgt über UND-Glieder

to 30-211 bis 30-24 auf das Auftreten eines PDA-Taktsign=>ls hin. Das Flipflop 30-20 wird auf ein nachfolgendes PDA-Taktsignal über das UND-Glied 30-25 zurückgestellt.

Wenn das Signal RDA QS10 in ein Binärsignal »1« übergeführt worden ist, veranlaßt dies ein erstes UND-Glied der Eingangs-UND-Glieder des jeweiligen Kanals, wie das UND-Glied 30-10, sein zugehöriges Flipflop 30-1 mit der Information zu laden, die in seinem »1 «-Daten-Flipflop gespeichert ist. Wenn z.B. das »1«-Daten-Flipflop des Kanals Nr. 1 eine binäre »1« gespeichert hat, veranlaßt das Signal RSC \ 110 das UND-Glied 30-10. das Flipflop 30-1 in den Binärzustand »1« umzuschalten. Wenn demgegenüber das »1«-Daten-Flipflop des Kanals Nr. 1 eine binäre »0« speichert, würde das Flipflop 30-1 im Binärzustand »0« verbleiben (dies heißt, daß das Signal RSC1110 ein Binärsignal »0« ist).

Wenn das Paritätsfehlersignal ein Binärsignal »0« ist, überführt das UND-Glied 32-4 das Signal RSVPE20 in ein Binärsignal »1«, und dieses Signal überträgt das »!«-Binärsignal, welches in dem »!«-Daten-Kanal-Flipflop gespeichert ist, zu jedem der Kanäle hin, die ein Aussetzbit den Flipflops des zugehörigen Registers 30 signalisieren. Wenn das Paritätsfehlersignal RSVPE10 ein Binärsignal »1« ist, ist das Signal RSVPE20 ein Bi-

närsignal »0«; es sperrt die Übertragung der in jedem der »!«-Daten-Kanal-Flipflops, die ein Aussetzbit signalisiert haben, gespeicherten binäre »1«.

Ein zweites UND-Glied des UND-Gliedpaares jedes A-Register-Zustands arbeitet im Hinblick auf die Übertragung des Inhalts der »!«-Daten-Kanal-Flipflops des Registers 26, welche kein Aussetzinformationsbit aufweisen. In dem Fall, z. B. daß ein Bit aus dem Kanal 1 ausgefallen ist. veranlassen die Schaltungen des Kanals Nr. 1 das Signal RSDB140 als Binärsignal 0 aufzutreten.

Dies sperrt die Umschaltung des Flipflop ii-1 in den Binärzustand »1«, wenn das Signal RSCW10 ein Binärsignal »1« ist. In dem Fall, daß der Aussetzbitfehler im Kanal 2 anstatt im Kanal 1 festgestellt worden ist. überführen die Schaltungen des Kanals Nr. 1 jedoch das Signal RSDBXAQ in ein Binärsignal »1«. welches das UND-Glied 30-11 in den Stand setzt, das Flipflop 30-1 in Übereinstimmung mit dem Zustand des Signals RSC1110 umzuschalten. Selbstverständlich würde das UND-Glied 30-13 in der Weise arbeiten, daß es das Umschalten des Flipflops 30-2 in den Binärzustand »1« verhindert, da es nämlich der betreffende Kanal war, der den Aussetzbitfehler aufwies.

Unter Bezugnahme auf die F i g. 1, la bis Id und 2 sei nunmehr die Arbeitsweise der bevprzugten Ausfüh-

rungsform der vorliegenden Erfindung erläutert:

In F i g. 2 sind verschiedene Signale gezeigt, die durch die Schaltungen gemäß Fig. la bis Id erzeugt werden, wenn das System Informationsbits für den Kanal 1 verarbeitet. Gemäß den dargestellten Signalfolgen sei angenommen, daß die Schaltungen des Kanals Nr. 1 in der Weise arbeiten, daß sie zwei »1 «-Informationsbits verarbeiten und daß dann das nächste »1 «-Informationsbit ausfällt bzw. aussetzt, wie dies in F i g. 2 angedeutet ist.

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Unter diesen Umständen arbeitet die Leseverstärkerschaltung 10a gemäß Fig. 1 in der Weise, daß sie an ihrem »!«-Daten-AusgangsanschluB die Impulse der Signalfolge (a) erzeugt; diese Signalfolge ist durch das Signal RSP1110 bezeichnet Darüber hinaus erzeugt die Leseverstärkerschall jng 10a an ihrem »O«-Daten-Ausgangsanschluß die Impulse der Signalfolge (b), die als Signal RSPOIlO bezeichnet ist Diese zuletzt erwähnten Impulse stellen Phaseninformationsbits Jar, da angenommen ist daß die gelesene Information zumindest zwei Binärzeichen »1« darstellt die als positive Signalsprunge aufgezeichnet sind: die Phasenbits trennen die Binärzeichen »1«, die als negative Signalsprünge auftreten.

Während jedes Sitintarvalls ist die Pseudotaktschaltung 14-20 für den Kanal Nr. 1 so betrieben, daß sie Zeitsteuerimpulssignale RS25110 und RS75110 erzeugt die den Signalfolgen (c) und (d) gemäß Fig. 2 entsprechen. Das Impulssignal 72575115 schaltet die Verstärkerschaltung 21-12 gemäß F i g. Ib in den Binärzustand »1« um. was dazu führt daß das Signal RSAR 130 als Binärsigna] »1« auftreten wird. Dieses Signal legt den Anfang des Bitintervalls fest währenddessen die Information gelesen wird; jegliche innerhalb des Bitintervalls auftretende Impulse bewirken die Umschaltung eines der Eingangs-Flipflops 22-2 und 22-12 des Kanals Nr.l in den Binärzustand »1«.

Es sei angenommen, daß das erste verarbeitete Informatonsbit dem zweiten Impuls der Signalfolge (a) entspricht Somit veranlaßt das Signal RSAR130 lediglich das Flipflop 22-Z in seinen Binärzustand »1« auf das Auftreten dieses Impulses hin umzuschalten, wie dies durch die Signalfolgen (f) und 'g) in Fi g. 2 veranschaulicht ist Die Inhalte der Flipflops 22-2 und 22-12 des Kanals Nr.l werden zu dem nächsten Paar der Flipflops 24-2 und 24-12 des Kanals Nr. 1 übertragen, wie dies durch die Signaifolgen (h) und (i) in F i g. 2 veranschaulicht ist Einen Taktimpuls später werden die Inhalte der Flipflops 24-2 und 24-12 in das letzte Paar von Flipflops 26-2 und 26-12 des Kanals Nr. 1 übertragen, wie dies durch die Signalfolgen (j) und (k) in F i g. 2 veranschaulicht ist.

Wenn zumindest eines der Flipflops des jeweiligen Paares von Speichereinrichtungen sämtlicher neun Kanäle des Registers 26 in den Binärzustand »1« umgeschaltet worden ist womit angezeigt wird, daß ein vollständiges Zeichen in dem Register 26 zusammengesetzt worden ist werden die Inhalte der »1«-Daten-Ripflops des Registers 26 jeweils zu den Flipflops 30-1 bis 30-9 des Registers 30 übertragen. Dies heißt daß dann, wenn sämtliche Bits eines Zeichens in dem Register 26 zusammengestellt worden sind, das Flipflop 30-20 gemäß Fig. Id in der Weise arbeitet, daß es das Signal RSA F 310 in ein Binärsignal »1« überführt Wenn dies geschieht schaltet das Ergebnis des Vergleichs das durch die Paritätserzeugerschaltung 32-2 bezüglich des zusammengesetzten Zeichens erzeugten Signals mit dem Paritätssignal des Kanals 9 das Signal RSVPE 20 entweder in ein Binärsignal »1« oder in ein Binärsignal »0« um. Unter der Annahme, daß kein Fehlerzustand vorliegt (d. h.. daß das Signal RSVPE M ein Binärsignal »1« ist), veranlaßt dies die UND-Gatter- und Verstärkerschaltung 30-16, das Signal RDA OS10 in ein Binärsignal »I« umzuschalten, wie dies durch die Signalfolge (1) in F i g. 2 veranschaulicht ist. Da kein Aussetzbit durch die Schaltungen des Kanals 1 gemäß F i g. 1 b festgestellt worden ist, ist außerdem das Signal RSDB140 ein Binärsignal »I«. Das Flipflop 30-1 des A-Registers 30 wird in den Binärzustand »1« durch das Signal RSCXWO umgeschaltet Es sei ferner darauf hingewiesen, daß sogar in dem FaIL daß ein Fehler in einem anderen Kanal festgestellt worden ist woraufhin das Signal RSVPE20 ineinBinärsignal»0«übergeführtwordenistdasUND-Glied 30-11 gemäß F i g. 1 Id auf die Signale RSDB140 und RSCX110 hin das Flipflop 30-1 in den Binärzustand »1« umschaltet Dies bedeutet daß das dem Kanal 1 zugehörige A-Register-Flipflop 30-1 noch mit dem Into halt des »!«-Daten-Kanal-Nr. 1-Flipflops geladen ist wie dies durch die Signalfolge (h) in F i g. 2 veranschaulicht ist da nämlich kein Aussetzbit in dem betreffenden Kanal aufgetreten ist Es dürfte aus der Signalfolge (f) in Fig.2 ersichtlich sein, daß auf die Umschaltung des Flipflops 22-2 gemäß Fig. Ib hin der Verstärker 21-12 in der Weise arbeitet, daß er das Signal RSAR130 in ein Binärsignal »0« umschaltet Dies bewirkt effektiv die Sperrung der Flipflops 22-2 und 22-12 des Kanals 1 für das Setzen durch weitere Impulse während des Intervalls, wodurch garantiert wird, daß die richtige Information in den Flipflops des Kanals Nr. 1 gespeichert worden ist

Die Schattungen des Kanals Nr. 1 beginnen nunmehr mit der Verarbeitung des Bitaussetzers in der Signalfol ge (a). Es sei darauf hingewiesen, daß im Falle des Auf tretens eines Aussetzbits im Kanal 1 das Signal RSAR130 wieder in ein Binärsignal »1« auf das Auftreten des Taktimpulses ÄS7511S hin übergeführt wird. Wegen des Fehlens eines Impulses in dem Bitintervall, das durch die Signale RS 751IS und RS 251IS definiert ist bleiben die beiden Flipflops 22-2 und 22-12 jedoch in ihren Binärzuständen »0«, und das Signal RSAR130 verbleibt im Binärzustand »1«, wie dies durch die Signalfolge (e) in F i g. 2 veranschaulicht ist Somit arbei- ten die UND-Glieder 22-6 und 22-14 auf das Auftreten des Impulses RS 25115 in der Weise, daß sie die beiden Flipflops 22-2 und 22-12 in ihre Binärzustände »1« umschalten, wodurch das Auftreten eines Aussetzbits im Kanal 1 angezeigt ist Die Signalfolgen (f) und (g) veran schaulichen den vorstehend erläuterten Vorgang. In der oben beschriebenen Weise werden die in den Flipflops 22-2 und 22-12 gespeicherten »1 «-Signale über die entsprechenden Speicher-Flipflops des Kanals Nr. 1 der Register 24 und 26 übertragen, wie dies durch die Si gnalfolgen (h) bis (k) veranschaulicht ist

Aus F i g. Id dürfte ersichtlich sein, daß das Ergebnis des Vergleichs des für das zweite zusammengesetzte Zeichen erzeugten Paritätssignals mit dem Paritätssignal von einem bezeichneten Kanal der Bandkanäle

so (z. B. Kanal Nr. 9) dazu führt daß das Signal RSVPE20 in ein Binärsignal »1« übergeführt wird. Das Signal RSVPE 20 ist ein Binärsignal »1«, da die beiden Flipflops des Registers 26 für den betreffenden Kanal binäre »1« speichern, und zwar wegen des Auftretens eines ausgefallenen Bits, das in den Kanal-Flipflops des Registers 22 codiert war. Dies wiederum veranlaßt die UND-Gatter- und Verstärkerschaltung 30-16, das Signal RDAS10 in ein Binärsignal »1« umzuschalten, wie dies durch den zweiten Impuls der Signalfolge (I) in F i g. 2 veranschaulicht ist. Es dürfte ferner aus F i g. 1 b ersichtlich sein, daß die Binärsignale »1« (das sind die Signale RSC1100 und RSCOlOO), die in den Flipflops 26-2 und 26-12 für den Kanal Nr. 1 gespeichert sind, die Gatterund Inverterschaltung 28-30 veranlassen, das Signal RSDB140 in ein Binärsignal »0« zu überführen, wie dies durch den zweiten Impuls in der Signalfolge (m) in Fig. 2 veranschaulicht ist. Dieses Signal sperrt das UND-Glied 30-11 gemäß Fig. Id hinsichtlich des Um-

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Schaltens des Flipflops 30-1 in den Binärzustand »1« auf das Auftreten des Signals ASCII 10 hin; es ermöglicht die in Frage kommende Korrektur durch das UND-Glied 30-10 vorzunehmen. Dies ist durch den zweiten Impuls der Signalfolge (1) in F i g. 2 veranschaulicht Somit bewirkt das Auftreten eines ausgefallenen »1«-Bits, daß das in den Flipflops des Registers 26 des Kanals Nr. 1 gespeicherte »1«-Bit zu dem Flipflop 30-1 hin übertragen wird.

Ein ausgefallenes »O«-Bit führt zu dem entgegengesetzten Ergebnis. Dies heißt daß das Signal RSVPE 20 :n ein Binärsignal »0« fibergeführt wird, wodurch angezeigt wird, daß ein »O«-Bit in dem Zeichen ausgefallen ist welches in dem Register 26 zusammengesetzt worden ist Dies führt seinerseits zur Sperrung der UND- Gatter- und Verstärkerschaltung 30-10 hinsichtlich des Umschalter^ des Signals RDAOSlO in ein Binärsignal »1«. Außerdem bewirken die »1 «-Binärsignale RSC1100 und RSCOlOO, daß die Gatter- und Inverterschaltung 28-30 das Signal RSDB140 in ein Binärsignal »0« überführt Die Signale RDAOSlO und RSDBXAO sperren die übertragung eines »!«-Bits zu dem Fiipfiop 30-1 hin.

Es sei angenomrrven, daß lediglich in dem Kanal Nr. 1 ein Bit ausgefallen ist Dies veranlaßt den Verstärker 32-21, das Nicht-Mehrfacb- Aussetzbitsignal

ERMDROO in ein Binärsignal »1« zu überführen, welches das Flipflop 32-27 im Binärzustand »0« hält In dem Fall, daß mehr als ein Bit in dem zweiten zusammengesetzten Zeichen ausgefallen war, würde dies die Verstär- leerschaltung 32-21 veranlassen, das Signal ERMDR 00 in ein Binärsignal »0« umzuschalten, welches seinerseits das Flipflop 32-27 veranlaßt in den Binärzustand »1« umzuschalten. Das von dem Flipflop 32-27 erzeugte Binärsignal »1« würde dann zu der übrigen Schaltung in dem Bereich hingeleitet werden, wodurch signalisiert würde, daß ein nicht korrigierbarer Fehlerzust&nd aufgetreten ist Es zeigt sich, daß auch in dem Fall, daß das zusammengesetzte Zeichen korrigiert sein kann, das Mehrfach-Aussetzbitfehlersignal dem übrigen Teil des Systems anzeigen wird, daß das Zeichen fehlerhaft sein könnte, da nämlich mehr als ein Bit ausgefallen gewesen ist

Hierzu 5 Blatt Zeichnungen

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Claims

24 OO 249 Patentansprüche:

1. Schaltung zur Fehlerfeststellung und -korrektur, vorzugsweise in Zuordnung zu Schaltvorrichtungen für die Kompensation des Schräglaufs beim parallelen Lesen in magnetischen Aufzeichnungsgeräten mit in parallelen Kanälen digital aufgezeichneter Information, wobei die Informationen so aufgezeichnet sind, daß mindestens ein Polaritätswechsel innerhalb eines Bitintervalls vorkommt, wobei jedem Kanal eine mehrstufige Registeranordnung (20) zugehörig ist, die pro Stufe je ein Paar von Speichergliedern aufweist, und wobei mit den Ausgängen dieser Registeranordnung (20) eine Ausgangsstufe (30) verbunden ist, in der mittels einer Paritätsprüfung gegebenenfalls verlorengegangene Datenbits reproduzierbar sind, dadurch gekennzeichnet, daß in jedem Paar von Speichergliedern das eine Speicherglied (22-2,24-2,26-2) die »1«-Bits und das andere Speicherglied (22-12, 24-12, 26-12) die »O«-Bits der bezüglich des zugehörigen Kanals von dem Aufzeichnungsträger gelesenen Bits speichert,
daß mit der mehrstufigen Registeranordnung (20) Prüfschaltungen (28-30 bis 28-36) verbunden sind, die das Fehlen von »1«-Bits oder »O«-Bits in den jeweiligen Kanälen aus einer Oberprüfung der Zustände der zugehörigen Speicherglieder (26-2,26-12; 26-22,26-32) ermitteln, daß eine Korrekturschaltung (30-10 bis 30-16), die mit einer die Zustände der Speicherglieder (26-2; 26-22) der letzten Stufe (26) der Registeranordnimg (20) auswertenden Paritätserzeugerschaltung (32-2 bis 32-6) und den Prüfschaltungen (28-30- bis 28-36/ einga..gsseitig verbunden ist. bei Vorliegen nur eines Bitfehler·, korrigierte Datenbits erzeugt und diese Ausgi. igsregistern (30-1 bis 30-9) der Ausgangsstufe (30) zuführt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, da3 die Speichergiieder (26-2,26-12; 26-22, 26-32) der letzten Stufe (26) mit einem Gatterkreis (30-20 bis 30-25) verbunden sind, welche durch Erzeugung eines Signales das Fehlen eines Impulses innerhalb des jeweiligen Kanals anzeigt, sobald ein Paar der Speicherglieder (26-2, 26-12; 26-22, 26-32) sich im Binärzustand »1« befinden.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Gatterkreis (30-20 bis 30-25) aus UND-Gattern (30-21 bis 30-25) und einem Speicherglied (30-20) aufgebaut ist.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dieselbe zusätzlich mit Speicherelementpaaren (21-2, 21-14; 21-22, 21-34) versehen ist, welche in Abhängigkeit entsprechender asynchroner Taktsignale synchrone Takisignale erzeugen.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die synchronen Taktsig-.ale Logikelementen (21-12, 21-32) zugeführt sind, welche in Abhängigkeit der zugeführten synchronen Taktsignale von einem Binärwert »1« in einen Binärwert »0« umschaltbar sind.

6. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Paritätserzeugerschaltung (32-2 bis 32-6) einen Paritätskontrollkreis (32-2) aufweist, welcher für ein zusammengesetztes Bit jeweils ein Prüfsignal für ungerade Parität erzeugt, und daß der Paritätskontrollkreis (32-2) mit einem Gatterkreis (32-4, 32-6) verbunden

ist, welcher ein Fehlersignal abgibt

7. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß den jeweiligen Paaren von Speichergliedern (22-2,22-12; 22-22, 22-32) des ersten Registers (22) der Registeranordnung (20) entsprechende Gatterkreise (22-4, 22-6, 22-8; 22-14, 22-16, 22-18; 22-24, 22-26, 22-28; 22-34, 22-36,22-38) zugeordnet sind, welchen die zu übertragenden Signale und die entsprechenden Taklsignale zuführbar sind.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet daß den Paaren von Speichergliedern (24-2, 24-12; 24-22, 24-32; 26-2, 26-12; 26-22, 26-32) der folgenden Stufen (24,26) der Registeranordnung

(20) ebenfalls Gatterkreise (24-4,24-8; 24-14,24-18; 24-24, 24-28; 24-34, 24-38; 26-4, 26-6; 26-14, 26-18; 26-24,26-28; 26-34,26-36) zugeordnet sind, weiche in Abhängigkeit zugeführter Taktsignale einen synchronen Informationstransfer zwischen den einzelnen Stufen (22, 24, 26) der Registeranordnung (20) ermöglichen.

9. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß das Paar von Speichergliedern (22-2, 22-12; 22-22, 22-32) der ersten Stufe (22) der Registeranordnung (20) in Abhängigkeit zugeführter Taktimpulse aus einem ersten Schaltzustand in einen zweiten, dritten oder vierten Schaltzustand schrJtbar ist und daß das Auftreten eines fehlenden Impulses dadurch angezeigt ist wenn am Ende des jeweiligen Bitintervalls das betreffende Paar von Speichergliedern (22-2, 22-12; 22-22,22-32) den vierten Schaltzustand erreichL

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet daß die den beiden Speichergliedern (26-2, 26-12; 26-22, 26-32) der letzten Stufe (26) der Registeranordnung (20) zugeordneten Gatterkreise (26-4, 26-6; 26-14, 26-18; 26-24, 26-28; 26-34, 26-36) beim Auftreten eines fehlenden Impulses ein Fehlersignal erzeugen, sobald die betreffenden Paare von Speichergliedern (26-2, 26-12; 26-^2, 26-32) in ihren vierten Schaltzustand geschaltet sind.

11. Schaltung nach Anspruch 9 oder 10 dadurch gekennzeichnet daß der erste, zweite, dritte und vierte Schaltzustand der Paare von Speichergliedern den Informationscodewerten »00«, »10«, »01« und »11« entsprechen.

12. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß eine Mehrbitfehlerauswerteschaltung (32-10 bis 32-31), die eingangsseitig mit den Prüfschaltungen (28-30 bis 28-36) verbunden ist, die Unmöglichkeit der Reproduktion gegebenenfalls verlorengegangener Datenbits signalisiert, wenn mehr als ein Paar von Speichergliedern (26-2, 26-12; 26-22, 26-32) der letzten Stufe (26) der Registeranordnung (20) sich in einem Fehlerzustand befinden.