DE3420169A1

DE3420169A1 - Synchronsignal-detektorschaltung in einem digitalsignaluebertragungssystem

Info

Publication number: DE3420169A1
Application number: DE3420169A
Authority: DE
Inventors: Yoshiki Yokohama Kanagawa Iwasaki; Makoto Tokio/Tokyo Komura; Isao Sagamihara Kanagawa Masuda; Kazunori Machida Tokio/Tokyo Nishikawa; Shoji Zama Kanagawa Ueno
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1983-05-30
Filing date: 1984-05-30
Publication date: 1984-12-06
Also published as: DE3420169C2; GB2143406B; US4596981A; FR2547139B1; JPS6412143B2; DE3420169C3; GB2143406A; JPS59221047A; FR2547139A1; GB8413749D0

Description

Victor Company of Japan, Ltd., Yokohama, Japan

Synchronsignal-Detektorschaltung in einem Digitalsignal-Übertragungssystem

Die Erfindung betrifft eine Synchronsignal-Detektorschaltung in einem Digitalsignal-Übertragungjasystem gemäß dem Oberbegriff des Anspruchs 1. Insbesondere betrifft die Erfindung eine Synchronsignal-Detektorschaltung zum genauen Erfassen eines Synchronsignals von einem Digitalsignal, welches zeitsequentiell multiplexiert und in Form von Blöcken (Formaten) übertragen wird, wobei jeder Block ein Synchronsignal und Digitaldaten aufweist.

Es werden bereits Systeme zum Aufzeichnen von Informationssignalen auf eine Spiralspur eines Informationssignal-Aufzeichnungsmediums (hier Platte) als Reihen von <" zeitsequentiellen und intermittierenden Rillen und zum »' Wiedergeben der aufgezeichneten Informationssignale von einer solchen Platte verwendet. Die aufgezeichneten Informationssxgnale werden von der Platte als Änderungen der elektrostatischen Kapazität zwischen der Platte und einer Elektrode eines Wiedergabeelementes oder von der Platte durch Änderung der Intensität des reflektierten Lichtes wiedergegeben oder durch diese übertragen. Die Informationssignale können aus digitalen Tonsignalen oder aus digitalen Tonsignalen und einem digitalen Videosignal bestehen, welches sich auf ein Stehbild oder auf ein partiell sich bewegendes Bild bezieht und den digitalen Tonsignalen als Zusatzinformation zugefügt werden. Wie noch in der Beschreibung anhand der Zeichnungen zu erläutern ist, werden die Digitalsignale als Blöcke (Formate) in solchen Systemen übertragen. In einem derartigen Block

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hat ein 8-Bit-Synchronsignal mit einem festen Datenmuster zum Anzeigen des Anfangs eines Blocks (Formats) vieiKanäle der Dig-i-ta-1-daten (Daten beziehen sich einzig und allein auf die digitalen Ton- oder die digitalen Tonsignale und das digitale Videosignal, wie zuvor beschrieben) , wobei jeder Kanal 16 Bits umfaßt und anschließend an das 8-Bit-Synchronsignal angeordnet ist, und ferner zwei Fetnfrerkorrekturkode mit 16 Bits, ein Fehlerprüfkode mit 23 Bits (CRC-Kode), ein 1-Bit, das beispielsweise dem einen Bit eines Steuersignals mit insgesamt 196 Bits entspricht und ein 2-Ersatzbit, auch als Benutzerbit bezeichnet, zeitsequentiell und aufeinanderfolgend angeordnet sind.

Ein Block (Format) der Digitalsignale von den Synchronsignalbits bis zum Benutzerbit umfaßt insgesamt 130 Bits. Die Digitalsignale haben eine Wiederholungsfrequenz von 44,1 kHz, welches beispielsweise die gleiche wie die Abfragefrequenz ist. Die Digitalsignale werden seriell mit einer Übertragungsbitgeschwindigkeit von 5,733 Mb/s übertragen, indem sie zeitsequentiell in Form von Blöcken (Formaten) multiplexiert werden. Das zeitsequentiell multiplexierte Digitalsignal ist ein NRZ-Signal, das heißt, ein Signal ohne Rückkehr zur Null. Dieses NRZ-Signal wird einer selbsttektenden Digitalmodulation, z.B. einer modifizierten Frequenzmodulation (MFM) oder einer 3-Positionsmodulation (3PM) oder einer Datenverwürflung (data scrambling) durch eine Modulo-2-Addition mit einem maximalen Längensequenzkoden (M-Sequenz) unterworfen. Das der Digitalmodulation oder der Datenverwürflung unterworfene NRZ-Signal wird ferner einer Frequenzmodulation oder einer Frequenzmodulation unterzogen, ohne dabei die Digitalmodulation mit zu erfassen. Das modulierte Digitalsignal wird auf eine Platte in Form von Reihen von intermittierenden Rillen durch einen Licht-5 strahl oder ähnliches aufgezeichnet.

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In einem Wiedergabegerät, das die genannte Platte abspielt, wird ein wiedergegebenes Digitalsignal dadurch erhalten, indem ein von der Platte wiedergegebenes Signal einer Frequenzdemodulation unterworfen wird, wobei das wiedergegebene Digitalsignal den zuvor beschriebenen Aufbau hat. Ein Hochfrequenztaktsignal (mit einer Frequenz beispielsweise im Bereich von 5,733 MHz), das in Phase mit dem wiedergegebenen Digitalsignal ist, wird vom wiedergegebenen Digitalsignal in einer Taktwiede'rgabeschaltung wiedergegeben. Die Feststellung des Synchronsignals im wiedergegebenen Digitalsignal und das Eingeben von Daten in eine Speicherschaltung werden auf der Basis des wiedergegebenen Taktsignals ausgeführt.

Daten (für ein falsches Synchronsignal) mit dem gleichen Datenmuster wie das Synchronsignal liegen manchmal in einer Signaldauer von Digitalsignalen mit Ausnahme der Dauer des Synchronsignals vor. Wie bekannt, wurde in einer Synchronsignal-Detektorschaltung eines übertragung ssystems für Digitalsignale das falsche Synchronsignal irrtümlicherweise festgestellt, wie wenn es das Synchronsignal selbst wäre. Folglich bestand die Schwierigkeit darin, daß es wegen der irrtümlichen Feststellung des Synchronsignals nicht möglich war, die Daten einwandfrei zu demodulieren. Außerdem gab es eine einen Zähler benutzende Synchronsignal-Detektorschaltung, um das Synchronsignal mit einer konstanten Periode selbst dann zu erfassen, wenn ein Ausfall im Synchronsignal auftrat. Diese bekönnte Synchronsignal -ii.= tcki. ο b>-l.;ä I ruu.j ei radio jedoch auch das falsche Synchronsignal und führte dabei zu einem falschen Rücksetzen des Zählers, wenn eine derartige falsche Feststellung durchgeführt wurde. Das heißt also, daß das falsche Synchronsignal irrtümlicherweise so erfaßt wurde, wie wenn es das Synchronsignal selbst

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wäre und ein Problem daher darin bestand, daß die Daten nicht mehr einwandfrei demoduliert werden konnten.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Synchronsignal-Detektorschaltung in einem digitalen Signalübertragungssystem vorzuschlagen, mit dem die zuvor genannten Nachteile ausgeschaltet werden können.

Diese Aufgabe wird durch die Merkmale des kenn- ' zeichnenden Teils des Anspruchs 1 gelöst.

Gemäß der Erfindung soll insbesondere eine Synchronsignal-Detektorschaltung in einem digitalen Signalübertragungssystem vorgeschlagen werden, welches einen zurücksetzbaren Zähler hat,wenn ein Synchronsignal-Detektorausgang, der als korrekt durch Verwenden eines Fehlerprüfkoden ständig N-fach erhalten wird, wenn N eine ganze Zahl größer oder gleich zwei ist. Entsprechend der erfindungsgemäßen Synchronsignal-Detektorschaltung werden die zuvor genannten Probleme dadurch ausgeschaltet, indem ein Ausgang des Zählers als ein Synchronsignal-Feststellsignal erzeugt wird.

Ferner soll mit der vorliegenden Erfindung eine Synchronsignal-Detektorschaltung für ein digitales Signalübertragungssystem vorgeschlagen werden, das eine erste mit einem Digitalsignal versehene Detektorschaltung zum Feststellen eines Signals aufweist, das das gleiche feste Datenmuster wie das Synchronsignal im Digitalsignal hat; ferner eine Fehlerprüfschaltung zum einwandfreien Feststellen aufweist, ob das Synchronsignal durch Verwenden eines Fehlerprüfkoden im Digitalsignal bei einem Punkt korrekt ist, welcher eine Übertragungsdauer einer vorbestimmten Bitanzahl nach einem Punkt ist, wenn ein Feststellsignal von der ersten Detektorschaltung erzeugt wird. Die

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^- Synchronsignal-Detektorschaltung umfaßt ferner einen ersten Zähler zum Zählen von Impulsen in einem Taktsignal, welches aus dem Digitalsignal extrahiert ist; einen ersten Dekoder zum Erzeugen eines Signals von einem gezählten Ausgang des ersten Zählers/ wobei das Signal eine Periode hat, die im wesentlichen gleich der Periode des Signals von einem.JBlock__is.t; eine Zähleinrichtung zum Zurücksetzen entsprechend einem Ausgangssignal der Fehlerprüfschaltung, wenn die Fehlerprüfschaltung feststellt, daß das Synchronsignal zum Zählen von Impulsen in einem Signal korrekt ist, welches von einem Ausgangssignal des ersten Zählers erhalten wird und eine Periode hat, welche fast gleich der Periode des Signals von einem Block ist; eine Verzögerungsschaltung mit-einem gezählten Ausgang der Zähleinrichtung zum Erzeugen eines Impulssignals, das durch eine vorbestimmte Verzögerungszeit von einem Punkt verzögert wird, wenn der gezählte Ausgang der Zähleinrichtung mit M gleich ist, wobei M eine ganze Zahl größer oder gleich zwei ist; eine Rücksetzeinrichtung zum Zurücksetzen des ersten Zählers entsprechend dem Ausgangsfeststellsignal der ersten Detektorschaltung direkt danach, wenn die Verzögerungseinrichtung ein Ausgangsimpulssignal oder unmittelbar danach,wenn der erste Dekoder ein Ausgangssignal erzeugt; eine zweite Detektorschaltung, um festzustellen, daß die Ausgangssignale der ersten Detektorschaltung und des ersten Dekoders für jede Periode des Signals von einem Block in einem Zustand N-fach zusammenfallen, bei dem der Wert des gezählten Ausgangs der Zähleinrichtung Null ist, wobei N eine ganze Zahl größer oder gleich zwei ist; eine zweite Zählereinrichtung zum Zurücksetzen, entsprechend dem Ausgangsfeststellsignal der ersten Detektorschaltung in einer Dauer, in welcher ein Detektorsignal von der ersten Detektor-Schaltung zum Zählen von Impulsen im Taktsignal erzeugt ist; und einen zweiten Dekoder zum Dekodieren eines gezählten Ausgangs

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des zweiten Zählers und zum Erzeugen eines Synchronsignal-Feststellsignals .

Gemäß der erfindungsgemäßen Synchronsignal-Detektorschaltung wird die Zähleinrichtung entsprechend einem Detektorausgang der Fehlerprüfschaltung während einer normalen Wiedergabe zurückgesetzt, in welcher das Synchronsignal nornta-t-wiedergegeben wird. Der erste Zähler wird entsprechend dem Ausgangssignal der ersten Detektprschaltung zurückgesetzt. In einer Lage, bei der der gezählte Wert in der Zählereinrichtung Null ist, wird der zweite Zähler entsprechend dem Ausgangsfeststellsignal der ersten Detektorschaltung nur dann zurückgesetzt, wenn das Ausgangssignal der ersten Detektorschaltung und das Ausgangssignal des ersten Dekoders N-fach für jede Periode des Signals eines Blocks zusammenfallen.

Selbst wenn die Daten mit Ausnahme der des Synchronsignals das gleiche Datenmuster wie das Synchronsignal haben, das heißt, selbst wenn ein falsches Synchronsignal vorkommt, stellt die Fehlerprüfschaltung im wesentlichen fest, ob das Synchronsignal fehlerfrei ist und wiederholt die Feststellung, wenn das Synchronsignal nicht fehlerfrei ist. Als Folge davon wird das falsche Synchronsignal nicht festgestellt, wie wenn es das Synchronsignal wäre. Das falsche Synchronsignal tritt nicht häufig auf, aber wenn es vorkommt, erscheint es periodisch. Der erste Zähler liefert den gezählten Ausgang in den ersten Dekoder, welcher einen Rücksetzimpuls erzeugt, den den Arbeitstakt der Fehlerprüfschaltung bestimmt. Wenn die Fehlerprüfschaltung einen Fehler im Synchronsignal ständig M-fach bestimmt, wird der erste Zähler entsprechend dem Ausgangsfeststellsignal der ersten Detektorschaltung nach dem Impulssignal zurückgesetzt, welches durch die vorbestimmte Verzögerungszeit verzögert worden ist. Daher wird die Synchronsignal-Detektorschaltung einwandfrei daran

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..---''" gehindert, das falsche Synchronsignal zu synchronisieren. Als Ergebnis davon kann, selbst wenn das falsche Synchronsignal besteht, das in Phase mit dem wiedergegebenen Synchronsignal befindliche Synchronsignal-Feststellsignal vom gezählten Ausgang des zweiten Zählers wiedergegeben werden, der die Impulse im Taktsignal mit einer hohen Genauigkeit zählt. Außerdem betätigt sich, selbst wenn ein Ausfall in einem Teil des wiedergegebenen Synchronsignals vorkommt, der zweite Zähler aufgrund des Fest- - Stellsignals der ersten Detektorschaltung mit der korrekten '"Periode, bevor der Ausfall auftritt. Als Folge davon ist es möglich, das Synchronsignal-Feststellsignal mit der korrekten Periode vom gezählten Ausgang des zweiten Zählers zu erzeugen und demgemäß die Digitaldaten im Digitalsignal konstant und korrekt zu erhalten.

Weitere Merkmale, Vorteile und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von bevorzugten Ausführungsformen sowie anhand der Zeichnung. Es zeigen:

F I G. 1 ein Ausführungsbeispiel einer Bitanordnung in Digitalsignalen mit einem Synchronsignal, das in der erfindungsgemäßen Synchronsignal-Detektorschaltung zu erfassen ist;

F I G. 2 in einer systematischen Blockdarstellung eine Ausführungsmöglichkeit der erfindungsgemäßen Synchronsignaldetektorschaltung ;

FIG. 3(A) bis 3(E) Signalwellenformen zu jedem Teil des in Fig. 2 gezeigten Blocksystems;

F I G. 4 ein Ausführungsbeispiel einer konkreten Schaltung einer Flankendetektorschaltung gemäß dem Blocksystem in Fig. 2;

F I G. 5 eine Ausführungsform einer konkreten Schaltung einer Fehlerprüfschaltung in dem in Fig. 2 dargestellten Blocksystem und

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F I G. 6 eine Ausführungsform einer konkreten Schaltung einer Anstiegs-(Vorderflanken)-Detektorschaltung in dem in Figr 2 gezeigten Blocksystem.

Ein Beispiel für eine Bit-Anordnung in Digital-Signalen, welche in einem digitalen Signalübertragungssystem mit der erfindungsgemäßen Synchronsignal-Detektorschaltung übertragen werden, ist in Fig. 1 gezeigt. Gemäß Fig. 1 ist ein 8-Bit-Synchronsignal, welches einfestes Datenmuster hat und den Anfang eines Blocks (Formats) zeigt, an der Stelle SYNC angeordnet. Die vier Kanäle der Digitaldaten (die Daten beziehen sich einzig und allein auf die Digitalaudiosignale oder auf die Daten der Digitalaudiosignale und die des Digitalvideosiqnals), die, wie beschrieben, jeweils 16 Bits haben, sind nach dem Synchronsignal jeweils an den Stellen D bis D. angeordnet. Zwei 16-Bit -Fehlerkorrekturkode sind nach den Digitaldaten an der Stelle D. jeweils an den Stellen P₁ und P_ und ferner ist auf den an der Position P- vorgesehenen Fehlerkorrekturkoden folgend ein 23-Bit-Fehlerprüfkode (CRC-Kode) angeordnet. Ein 1-Bit, welches sich beispielsweise auf das eine Bit eines Steuersignals mit insgesamt 196 Bits bezieht, ist bei einer Stelle "Adr" nach dem Fehlerprüfkoden vorgesehen. Ein 2-Ersatzbit, auch als Benutzerbit bezeichnet, ist an der Position U nach dem Benutzerbit angeordnet. Das heißt mit anderen Worten, daß die Synchronsignalbits bis zu den Benutzerbits nacheinander und zeitsequentiell an Stellen innerhalb eines Blocks in Fig. 1 angeordnet sind.

Ein Block (Format) der Digitalsignale von den Synchronsignal- bis zu den Benutzerbits umfaßt insgesamt 130 Bits. Die Digitalsignale haben eine Wiederholungsfrequenz von 44,1 kHz, welche beispielsweise die gleiche wie die Abfragefreguenz (sampling frequency) ist. Die

Digitalsignale werden mit einer Übertragungsbitgeschwindigkeit von Mb/s seriell übertragen, indem sie zeitsequentiell als Blocks (Formate) multiplexiert werden. Das zeitsequentiell gebündelte Digitalsignal ist ein NRZ-Signal, das heißt, ein^Signal ohne Rückkehr zu Null. Das NRZ-Signal wird einer selbsttaktenden Digitalmodulation, z.B. einer modifizierten Frequenzmodulation (MFM) oder einer 3-Positionsmodulation (3PM) oder einer Datenverwürflung durch eine Modulo-2-Addition mit einem maximalen Längensequenzkoden (M-Sequenz) unterworfen. Das NRZ-Signal, das der Digitalmodulation oder der Datenverwürflung unterworfen wird, unterliegt ferner einer Frequenzmodulation. Das NRZ-Signal kann auch einfach einer Frequenzmodulation ohne Digitalmodulation unterworfen werden. Das modulierte Digitalsignal ist auf eine Platte als Reihen von intermittierenden Vertiefungen mit Hilfe eines Lichtstrahles oder ähnlichen Mittels aufgezeichnet.

In einem die genannte Platte abspielenden Wiedergabegerät wird ein wiedergegebenes Digitalsignal dadurch erhalten, indem ein von der Platte wiedergegebenes Signal einer Frequenzmodulation unterworfen wird. Das wiedergegebene Digitalsignal hat den zuvor beschriebenen Aufbau. Ein Hochfrequenztaktsignal (mit beispielsweise einer Frequenz im Bereich von 5,733 MHz), welches mit dem wiedergegebenen Digitalsignal in Phase ist, wird vom wiedergegebenen Digitalsignal in einer Taktgeberschaltung wiedergegeben. Die Feststellung des Synchronsignals im wiedergegebenen Digitalsignal und das Eingeben von Daten in eine Speicherschaltung werden auf der Basis des wiedergegebenen Taktsignals ausgeführt.

Die Beschreibung bezieht sich im folgenden auf eine Ausführungsform der erfindungsgemäßen Synchronsignal-Detektorschaltung, wobei auf die Fig. 2 Bezug

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genommen wird. In Fig. 2 wird ein von der Platte wiedergegebenes frequenzmoduliertes Digitalsignal mit einem Signalformat in Form von Blöcken gemäß Fig. 1 einem Eingangsanschluß 11 zugeführt. Das wiedergegebene Digitalsignal wird einem 8-Bit-Verschieberegister 12, welches die gleiche Anzahl von Bits wie das an der Stelle "SYNC" in Fig. 1 angegebene Synchronsignal hat, und ferner einer Flankendetektorschaltung 13 zugeführt. Wie die Fig. 4 zeigt, weist die Flankendetektorschaltung 13 ein Exclusiv-ODER-Gatter 51, einen Widerstand R und einen Kondensator C auf. Ein Eingangsimpulssignal wird direkt dem einen Eingangsanschluß des Exclusiv-ODER-Gatters zugeführt, wobei das Eingangsimpulssignal durch eine vom Widerstand R und dem Kondensator C bestimmte Verzögerungszeit verzögert wird, bevor es dem anderen Eingangsanschluß des Exklusiv-ODER-Gatters 51 zugeleitet wird. Dementsprechend erzeugt das Exklusiv-ODER-Gatter ein Feststellimpulssignal, welches auf die Anstiegs- und Abfallflanken (Vorder- und Hinterflanken) des Eingangsimpulssignals anspricht. Das Ausgangsfeststellimpulssignal der Flankendetektorschaltung 13 wird in einen Oszillatorschwingkreis 14 eingegeben. Der Oszillatorschwingkreis 14 ist dabei so gebaut, daß er sich in Resonanz mit einer Frequenz befindet, welche ein ganzzahliges Vielfaches der Ubertragungsbitgeschwindigkeit beträgt (das heißt, daß er sich in Resonanz mit einer Frequenz von 5,733 MHz in dem Fall befindet, bei welchem beispielsweise das ganzzahlige Vielfache übereinstimmt). Der Oszillatorschwingkreis 14 erzeugt daher eine Sinuswelle, die in Phase mit den Anstiegs- und Abfallflanken des wiedergegebenen Digitalsignals ist und beispielsweise eine Frequenz von 5,733 MHz hat, und führt diese Sinuswelle einem Phasenverriegelungsschaltkreis (PLL) zu. Wenn eine Zeitbasisablenkung beispielsweise aufgrund einer instabilen Rotation der Platte im wiedergegebenen

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Digitalsignal besteht, wird diese Zeitbasisablenkung auch in der Sinusausgangswelle des Oszillatorschwingkreises 14 wiedergegeben. Der PLL-Schaltkreis 15 absorbiert die Zeitbasisablenkung in der Sinusausgangswelle des Oszillatorschwingkreises 14 und erzeugt eine Abfallkompensation, so daß beispielsweise ein Impulssignal mit -—. einer Frequenz von 5,733 MHz als Taktsignal erzeugt wird.

Das Verschieberegister 12 empfängt aus dem PLlT-Schaltkreis 15 das Taktsignal als einen Verriegelungsimpuls (Verschiebeimpuls). Das Verschieberegister 12 — speichert einstweilen das wiedergegebene Digitalsignal, welches seriell vom Eingangsanschluß 11 erhalten wird und führt entsprechend dem Verriegelungsimpuls das gespeicherte 8-Bit parallel einer Gatterschaltung 16 zu.

Die Gatterschaltung 16 erzeugt ein Feststellsignal mit einem logischen Wert "1", wenn der Wert des ankommenden 8-Bits identisch mit dem Wert des 8-Bit-Datenmusters des Synchronsignals ist, und andererseits ein Feststellsignal mit einem logischen Wert "0" erzeugt. Dementsprechend wird ein Impuls mit einem logischen Wert "1" und mit einer konstanten Impulsbreite normalerweise von der Gatterschaltung 16 gleichzeitig bei einem Punkt erhalten, wenn das achte Bit des Synchronsignals in das Verschieberegister 12 eingespeist wird. Der Verschiebevorgang wird im Verschieberegister 12 entsprechend dem Taktsignal vom Oszillatorschwingkreis 14 ausgeführt, wobei der Wert des parallelen 8-Bits für jede Periode des Taktsignals erneuert wird. Die Impulsbreite des Ausgangs der Gatterschaltung 16 ist daher der einen Periode des Taktsignals gleich. Der Ausgang der Gatterschaltung 16 wird den UND-Schaltungen 17 und 18 und einem Rücksetzanschluß eines Flipflop 19 eingegeben, so daß der Flipflop 19 mit einer abfallenden Flanke davon zurückgesetzt wird.

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Wenn der Flipflop 19 zurückgesetzt ist, erzeugt der Flipflop 19 ein Signal mit einem logischen Wert "0" durch einen Q-Ausgangsanschluß davon. Ein erster Zähler 20 wird entsprechend einer Anstiegsflanke dieses Q-Ausgangs des Flipflops 19 zurückgesetzt. Der erste Zähler zählt die Impulse im Taktsignal von der PLL-Schaltung und speist einen gezählten Ausgang in die Dekoder 21 und 22 ein. Die Dekoder~~21~Und 22 erzeugen jeweils ein Impulssignal mit einem logischen Wert "1", wenn der gezählte Wert im ersten Zähler 20 gleich der Impulsanzahl im Taktsignal ist, welches in einer Übertragungsdauer von einem Block übertragen wird, wobei sich eine Dauer auf 130 übertragene Bits bezieht. Der Dekoder 21 erzeugt ein Impulssignal, welches in Phase mit dem letzten Bit (23-Bit) des Fehlerprüfkoden im wiedergegebenen Digitalsignal ist, das aus dem Eingangsanschluß 11 erhalten wird. Der Fehlerprüfkode ist, wie zuvor beschrieben, gemäß Fig. 1 an der CRC-Position angeordnet. Andererseits erzeugt der Dekoder 22 ein Impulssignal, das in Phase mit dem letzten Bit (achtes Bit) des Synchronsignals ist, welches gemäß Fig. 1 an der Stelle SYNC angeordnet ist. Das Ausgangsimpulssignal des Dekoders 21 wird einem Zähler 23 zugeführt, in welchem die Impulsanzahl im Ausgangsimpulssignal des Dekoders 21 gezählt wird. Das Ausgangsimpulssignal des Dekoders 22 wird in die UND-Schaltung 17, eine ODER-Schaltung 24 und in eine Fehlerprüfschaltung 25 eingegeben.

Die Fehlerprüfschaltung 25 empfängt das Ausgangsimpulssignal des Dekoders 22 als einen Rücksetzimpuls. Ferner empfängt die Fehlerprüfschaltung 25 das wiedergegebeneJDigitalsignal durch das Verschieberegister 12. Die Fehlerprüfschältung 25 verriegelt insgesamt 119 Bitdaten (das heißt Daten, welche an den Stellen D bis D., P , P und CRC in Fig. 1 angeordnet und während

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einer normalen Wiedergabe übertragen werden) unmittelbar nach Empfang des zurückgesetzten Impulses und unterteilt die verriegelten Daten ""durch ein vorbestimmtes Serienpolynom, so daß ein Rest erhalten wird. Der bei CRC angeordnete Fehlerprüfkode ist ein 23-Bit-Rest, der erhalten wird, wenn die bei den Positionen D₁ bis D., P und P₉ angeordneten Daten durch ein vorbestimmtes Serien-

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polynom von X +X +X +X+1 unterteilt sind. Wenn die obigen 119-Bitdaten durch das gleiche Serienpolynom unterteilt werden, welches zur Aufzeichnungszeit erzeugt -und bei dem der Rest Null ist, unterscheidet demgemäß die Fehlerprüfschaltung 25, daß kein Fehler in den Daten vorhanden ist. Wenn andererseits ein Rest vorhanden ist, unterscheidet die Fehlerprüfschaltung 25, daß es einen Fehler in den Daten gibt. Wenn es aber einen Fehler in den Daten gibt, handelt es sich meistens um einen solchen im Synchronsignal. Das heißt also, daß es keinen Fehler in den Daten gibt, wenn das Synchronsignal fehlerfrei ist. Wenn daher das Bestehen eines Fehlers in den Daten in der Fehlerprüfschaltung 25 festgestellt ist, wird der Fehler im Synchronsignal zur gleichen Zeit indirekt festgestellt. Wenn aber kein Fehler in den Daten vorliegt, . wird unterschieden, daß es einen Fehler im Synchronsignal nicht gibt (das heißt,daß unterschieden wird, daß das Synchronsignal korrekt ist), und daß beispielsweise die Fehlerprüfschaltung 25 einen Impuls mit einem logischen Wert "1" erzeugt, welcher mit dem letzten Bit des Fehlerprüf koden in Phase ist. Dieser Ausgangsimpuls der Fehlerprüfschaltung 25 wird in den Zähler 23 eingespeist, so daß der Zähler 23 zurückgesetzt wird. Wenn andererseits ein Fehler in den Daten vorkommt, wird unterschieden, daß es einen Fehler im Synchronsignal gibt, wobei weiterhin die Fehlerprüfschaltung 25 ein Signal mit einem logischen Wert "0" erzeugt. Der Zähler 23 wird daher nicht zurückgesetzt, wenn ein Fehler im Synchronsignal vorhanden ist.

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Eine Ausführungsform mit einem konkreten Schaltungsaufbau der Fehlerprüfschaltung 25 ist in Fig. 5 gezeigt. Der in Fig. 5 ge ζ eigte" Schaltung sauf bau der Fehlerprüfschaltung 25 ist bereits bekannt, wobei die Fehlerprüfschaltung 25 ExklUfsiv-ODER-Gatter 63, 65, 67 und 69, Datenverriegelungen 64 und 68 für eine Verzögerung von __ einem Taktimpuls, eine Datenverriegelung 66 für eine Verzögerung von drei Taktimpulsen, eine Datenverriegelung 70 für eine Verzögerung von achtzehn Taktimpulsen und ein ODER-Gatter 71 aufweist. Wenn ein Eingang mit dem Wert "1" einem Eingangsanschluß 61 zugeführt wird, werden von der Datenverriegelung 64 ein Ausdruck X, von der Datenver-

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riegelung 66 ein Ausdruck X , von der Datenverriegelung 68

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ein Ausdruck X und ein Ausdruck X von der Datenverriegelung 68 erzeugt. Ein Rücksetzimpuls wird vom Dekoder

22 in einen Anschluß 6 2 eingegeben. Diese Fehlerprüfschaltung 25 unterteilt das Eingangssignal in ein Polynom G(X) = X²³ + X⁵ + X + X + 1. Das übertragene Signal wird zu einem Rest addiert, welcher erhalten wird, wenn das Signal vom Polynom G(X) unterteilt und das Signal gerade übertragen wird. Wenn daher ein Fehler im übertragenen Signal besteht, wird ein sich an einem Ausgangsanschluß 72, ergebenes Feststellergebnis nicht gleich Null sein, so daß der Fehler im Signal festgestellt werden kann. In der vorliegenden Ausführungsform hat die Fehlerprüfschaltung 25

23 Bits, wobei jedoch handelsübliche integrierte Schaltungen (ICs) mit 16 Bits für die Fehlerprüfschaltung 25 benutzt werden können. So kann beispielsweise ein von Signetics hergestellter CRC-Kode IC-Chip 8X01 oder ein von Fairchild gefertigter CRC-Kode IC-Chip 9401 für die Fehlerprüfschaltung 25 benutzt werden.

Demgemäß werden während der normalen Wiedergabe, das heißt, wenn 8 aufeinanderfolgende Bitdaten, also anders wie beim Synchronsignal in einem Block, nicht den gleichen Wert wie das Synchronsignal annehmen, das Aus-

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gangsimpulssignal vom Dekoder 21 und der Rücksetzimpuls von der Fehlerprüfschaltung 25 jeweils dem Zähler 23 mit dem gleichen Zeittäkt zugeführt. In diesem Fall ist daher der gezählte Wert im Zähler 23 Null. Ein Signal im niedrigstwertigen Bit (LSB) wird beispielsweise vom gezählten Ausgang des Zahlers 23 ständig in einem Inverter 26 in ein Signal mit einem logischen Wert "1" umgewandelt. Das Ausgangssignal des Inverters 26 mit dem logischen Wert "1" wird der UND-Schaltung 17 zugeführt.

Außerdem nimmt während der normalen Wiedergabe das gezählte Ausgangssignal b des Zählers 23 ständig einen logischen Wert "0" an, wobei das gezählte Ausgangssignal b einer Flankendetektorschaltung 27 und deren Ausgang c einem Verschieberegister 28 zugeführt wird. Als Folge davon nimmt ein Ausgangssignal d des Verschieberegisters 28 ständig einen logischen Wert "O" an. Das Ausgangssignal d des Verschieberegisters 28 wird zusammen mit dem Ausgangsimpulssignal des Dekoders 22 durch die ODER-Schaltung 24 geführt, wobei das Ausgangssignal der ODER-Schaltung 24 einem Setzanschluß (S) des Flipflops 19^J zugeleitet wird. Der Flipflop 19 wird entsprechend einer Anstiegsflanke des Ausgangssignals der ODER-Schaltung 24 gesetzt.

Demgemäß fällt, nachdem die Platte abgespielt ist, der Zeittakt, mit dem die Gatterschaltung 16 ein Ausgangs impuls signal hervorruft, nicht mit dem Zeittakt zusammen, mit dem der Dekoder 22 ein Ausgangsimpulssignal erzeugt. Nachdem die Gatterschaltung 16 ein Feststellsignal erzeugt, stellen die Gatterschaltung 16 und der Dekoder 22 während der normalen Wiedergabe gleichzeitig ein Impulssignal her, welches in Phase mit dem letzten Bit des Synchronsignals im wiedergegebenen Digitalsignal ist und eine Periode hat, die der Periode des Signals von einem Block gleich ist und deren Impulsbreite der

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Ubertragungsdauer des einen Bits entspricht. In diesem - - Zustand nimmt das Ausgangssignal des Verschieberegisters 28 ständig einen TögTschen Wert "O" an. Nachdem der Flipflop 19 entsprechend der Anstiegsflanke des Ausgangsimpulssignals des Dekoders 22 gesetzt ist, wird der Flipflop 19 nach der Ubertragungsdauer von einem Bit ent- - sprechend der Abfallflanke des Ausgangsfeststellsignals der Gatterschaltung 16 zurückgesetzt. Wenn der Flipflop zurückgesetzt ist, wird in gleicher Weise auch der erste Zähler 20 zurückgesetzt. Die den beschriebenen Abläufen ähnlichen Vorgänge werden danach wiederholt.

Die UND-Schaltung 17 empfängt die Ausgangsimpuls-

, - signale der Gatterschaltung 16 und des Dekoders 22, wobei das Ausgangssignal des Inverters 26 während der normalen Wiedergabe ständig einen logischen Wert "1" annimmt. Die UND-Schaltung 17 führt eine logische Multiplikation von den drei ihr zugeführten Signalen aus und erzeugt dabei • ein Impulssignal mit der gleichen Phase und der gleichen Wellenform wie die Ausgangssignale der Gatterschaltung 16 und des Dekoders 22. Das Ausgangsimpulssignal der UND-Schaltung 17 wird einem Verschieberegister 29 zugeleitet. Das Verschieberegister 29 verschiebt nacheinander das Ausgangsimpulssignal der UND-Schaltung 17 entsprechend einem Verschiebeimpuls vom Eingangsanschluß 30. Der Verschiebeimpuls wird von einem Ausgangssynchronsignal-Feststellsignal durch einen noch zu erläuternden Ausgangsanschluß 34 erzeugt und hat eine Periode, die der Übertragungsdauer von einem Block gleich ist. Ein N-Bit-Parallelausgangssignal des Verschieberegisters 29 wird einer Gatterschaltung 31 zugeführt, wobei N eine ganze Zahl größer oder gleich zwei, beispielsweise gleich 8 oder 16 ist.

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„---" Die Gatterschaltung 31 erzeugt ein Feststellsignal ■"""" mit einem logischen Wert "1" nur dann, wenn alle parallelen N-Bit-Ausgänge vom Verschieberegister 29 einen logischen Wert von "1" annehmen, daß heißt also nur dann, wenn die Ausgangsimpulse der Gatterschaltung 16 und des

Dekoders 22 ständig N-fach für jede Ubertragungsdauer — von einem Block zusammenfallen. Dieses Ausgangsfeststellsignal der Gatterschaltung 31 mit dem logischen Wert "1" wird der UND-Schaltung 18 zugeführt. Nachdem die Ausgangsimpulse der Gatterschaltung 16 und des Dekoders 22 ständig N-fach zusammenfallen, wird ein Feststellsignal, welches ständig den logischen Wert "1" annimmt, von der Gatterschaltung 31 mit Ausnahme für den Fall erzeugt, bei dem -■"'" ein Ausfall im Synchronsignal innerhalb des wiedergegebenen Digitalsignals stattfindet und ohne den Fall, bei dem ein Fehler im Synchronsignal durch die Fehlerprüfschaltung festgestellt wird. Während das Feststellsignal mit dem logischen Wert "1" in die UND-Schaltung 18 eingespeist wird, leitet die UND-Schaltung 18 das Impulssignal von der Gatterschaltung 16 weiter, das in Phase mit dem achten Bit des wiedergegebenen Synchronsignals ist und eine Periode entsprechend der Übertragungsdauer von einem Block hat. Das Ausgangssignal der UND-Schaltung 18 wird einem Rücksetzanschluß eines zweiten Zählers 32 über eine ODER-Schaltung 35 so zugeführt, daß der zweite Zähler zurückgesetzt wird.

Der zweite Zähler 32 zählt die Impulse im Ausgangstaktsignal der PLL-Schaltung 15. Ein gezählter Ausgang des zweiten Zählers 32 wird einem Dekoder 33 zugeleitet. Wie beim Dekoder 22 ist der Dekoder 33 so gebaut, daß er ein Impulssignal mit einem logischen Wert "1" erzeugt, wenn der gezählte Wert im Zähler 32 gleich der Impulsanzahl im Ausgangstaktsignal der PLL-Schaltung 15 ist, welches in einer Dauer übertragen wird, die gleich der

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übertragungsdauer von einem Block ist. Während der normalen _- Wiedergabe, in welcher das Ausgangsfeststellsignal der Gatterschaltung 1 6—tind-das^ Ausgangsimpulssignal des Dekoders 22 ständig N-fach für jede Übertragungsdauer von einem Block zusammenfallen, werden daher der erste und zweite Zähler 20 und 32 ständig vom gleichen Feststellsignal aus der Gatterschaltung 16 zurückgesetzt und sind in Phase miteinander~r~Wie~ im Falle des Dekoders 22 erzeugt der Dekoder 33 ein Impulssignal, welches eine Periode hat, die der Übertragungsdauer von einem Block entspricht und^ in Phase mit dem achten Bit des wiedergegebenen Synchronsignals ist. Das Ausgangsimpulssignal des Dekoders 33 wird vom Ausgangsanschluß 34 als Synchronsignal-Feststellsignal hergestellt. Das erzeugte Synchronsignal-Feststellsignal durch den Anschluß 34 wird,als Bezugssignal einer nicht gezeigten Schaltung zugeführt, in welcher die Digitaldaten, der Fehlerprüfkode und die Fehlerkorrekturkoden im wiedergegebenen Digitalsignal gespeichert sind.

Die zuvor beschriebenen Abläufe werden während der normalen Wiedergabe ausgeführt. Nun werden die Vorgänge beschrieben, bei denen der Wert von 8 aufeinanderfolgenden Bitdaten anders als beim Synchronsignal in einem Block der gleiche wie beim Synchronsignal ist. In diesem Falle wird ein falsches Feststellsignal von der Gatterschaltung 16 bei einem Punkt erzeugt, bei welchem die Daten im letzten Bit der 8-Bitdaten wiedergegeben werden. Dieses falsche Feststellsignal von der Gatterschaltung wird in die UND-Schaltungen 17 und 18 eingegeben und dabei der Flipflop 19 zurückgesetzt. Aus diesem Grunde nimmt der Ausgang des Dekoders 22 den logischen Wert "0" unmittelbar dann an, wenn das falsche Feststellsignal von der Gatterschaltung 16 erzeugt ist, wobei der Ausgang der UND-Schaltung 17 entsprechend einen logischen Wert "0"

annimmt, unter dem N-Bit-Parallelausgang des Verschieberegisters 29 nimmt ein Bit davon den logischen Wert "O" an, während das Ausgangssignal der Gatterschaltung 31 einen logischen Wert "0" erhält und das Gatter der UND-Schaltung 18 schließt. DieJJND-Schaltung 18 blockiert somit die Zufuhr des falschen Feststellsignals von der Gatterschaltung 16 zum Rücksetzanschluß des Zählers 32. Als Folge davon wird der Zähler 32 nicht zurückgesetzt und zählt ständig die Impulse im Taktsignal aus der " PLL-Schaltung 15 weiter. Der Ausgang des Dekoders 33 "wird dem Rücksetzanschluß R des Zählers 32 durch die ODER-Schaltung 35 angelegt, um den Zähler 32 zurückzusetzen. Selbst wenn daher ein falsches Feststellsignal vom Dekoder 33 erzeugt wird, wird der Betrieb der Synchronsignal-Detektorschaltung vom falschen Feststellsignal nicht beeinflußt, so daß das Synchronsignal-Feststellsignal mit der Periode, die der Übertragungsdauer von einem Block entspricht, ständig entsprechend der Periode erhalten werden kann, mit welcher ein Ausgang vom Dekoder 33 erhalten wird.

Wenn ein falsches Ausgangssignal von der Gatterschaltung 16 erzeugt wird, wird der Zähler 20 entsprechend diesem falschen Feststellsignal zurückgesetzt. Nachdem die Übertragungsperiode von einem Block "on dem Zeitpunkt an verstrichen ist, bei dem der Zähler 20 entsprechend dem falschen Feststellsignal zurückgesetzt ist, führt "der Dekoder 22 ein Impulssignal dem Flipflop 19 zu, so daß der Flipflop 19 gesetzt wird. Das Impulssignal vom Dekoder 22 wird der Fehlerprüfschaltung 25 als Rücksetzimpuls eingegeben. Dementsprechend erhält die Fehlerprüfschaltung 25 insgesamt 119 Bitdaten unmittelbar danach, nachdem die Daten den gleichen Wert wie das feste Datenmuster des Synchronsignals haben und führt dabei einen vorbestimmten Unterteilungsvorgang aus, um den Rest zu

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erhalten. In diesem Falle sind die 119 Bitdaten an unter-

. - schiedlichen Stellen gegenüber den regulären Positionen D₁ bis D., P , P₂~und~CRC"in Fig. 1 angeordnet und weisen dabei das Synchronsignal des folgenden Blocks auf. Aus diesem Grunde wird ein Rest eingeführt, wenn der vorbestimmte Unterteilungsvorgang durchgeführt und festgestellt wird, daß das Synchronsignal fehlerhaft ist. Die Fehlerprüfschaltung 25 führt—daher in diesem Falle einen Rücksetzimpuls dem Zähler 23 nicht zu, so daß der Zähler die Ausgangsimpulse des Dekoders 21 ständig weiterzahlt. Die Daten mit dem festen Datenmuster wie das Synchronsignal werden nicht häufig erzeugt. Wenn daher solche Daten mit dem festen Datenmuster wie das Synchronsignal . erzeugt werden, werden diese Daten normalerweise mehrfach erzeugt und liegen damit ständig in der Übertragungsperiode von einem Block. Wird beispielsweise angenommen, daß die Daten mit dem gleichen festen Datenmuster wie das Synchronsignal M-fach erzeugt werden, in denen M eine ganze Zahl beispielsweise 8 ist, zählt der Zähler die Ausgangsimpulse des Dekoders 21 M-fach. Dann erzeugt der Zähler 23 ein in Fig. 3(B) dargestelltes Signal b, das einen logischen Wert "1" bei einer Zeit t.. annimmt, wenn der Wert gleich M ist. Das Impulssignal b vom Zähler 23 wird der Anstiegsflanken-Detektorschaltung zugeführt. Wie in Fig. 6 gezeigt ist, umfaßt die Anstiegsflanken-Detektorschaltung 27 eine Datenverriegelung 81 für eine Verzögerung von einem Taktimpuls, ferner einen Inverter 82 und ein UND-Gatter 83. Das UND-Gatter 83 führt eine logische Multiplikation zwischen einem Eingangsimpuls und einem Eingangsimpuls durch, der in der Datenverriegelung 81 durch einen Taktimpuls verzögert und dann im Inverter 82 umgewandelt worden ist. Ein Impulssignal entsprechend der Anstiegsflanke des Impulssignals wird vom UND-Gatter 83 erzeugt. Ein Anstiegsfeststellsignal £ in Fig. 3(C) wird von der Anstiegs-

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flanken-Detektorschaltung 27 erzeugt und in das Verschieberegister 28 eingespeist. Andererseits führt der Zähler 23 ein Signal mit einem logischen Wert "1" dem Inverter 26 zu, wenn ein Ausgangsimpuls des Dekoders 21 gezählt wird, um so das Gatter der UND-Schaltung 17 durch den Ausgang des Inverters 26 zu schließen.

Das Verschieberegister 28 empfängt das Taktsignal von der PLL-Schaltung 15 als einen Verschiebe impul ε un'd verzögert das Ausgangsimpulssignal der Anstiegsflanken-Detektorschaltung 27 um eine vorbestimmte Verzögerungszeit, die langer als die Übertragungsdauer des Synchronsignals ist. Das Verschieberegister 28 erzeugt somit ein verzögertes Impulssignal d in Fig. 3(D) und liefert dieses Impulssignal d in den Setzanschluß des Flipflops über die ODER-Schaltung 24. Der Flipflop 19 wird entsprechend der Anstiegsflanke des Impulssignals d gesetzt. Ein Q-Ausgang e des Flipflops 19 nimmt einen logischen Wert "1" an, wie in Fig. 3(E) gezeigt ist.

Das Verschieberegister 28 führt, da das falsche Synchronsignal normalerweise in den Daten mehrfach auftritt, die Verzögerung durch die vorbestimmte Verzögerungszeit während der Übertragungsperiode eines Blocks ständig durch. Wenn das Verschieberegister 28 diese Verzögerung durch die vorbestimmte Verzögerungszeit nicht durchführt, kann die Synchronsignal-Detektorschaltung das falsche Synchronsignal synchronisieren. Durch die im Verschieberegister 28 ausgeführte vorbestimmte Verzögerungszeit ist es daher möglich, den Flipflop 19 im zurückgesetzten Zustand selbst dann aufrechtzuerhalten, wenn das Feststellsignal des falschen Synchronsignals von der Gatterschaltung 16 innerhalb der vorbestimmten Verzögerungszeit erzeugt wird, wie es durch eine in Fig. 3 (A) angegebene gestrichelte Linie a.. gekennzeichnet ist. Es ist daher möglich, den Zähler 20 daran zu hindern,

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daß er entsprechend dem Feststellsignal des falschen Synchronsignals zurückgesetzt wird und somit auch möglich, die Synchronsignal-Detektforschaltung daran zu hindern, das falsche Synchronsignal zu synchronisieren.

Die beschriebenen Vorgänge werden wiederholt, bis die Fehlerprüfschaltung 25 schließlich die regulären 119 Bitdaten verriegelt und dabei den vorbestimmten Unterteilungsvorgang ausführt. Wenn die Fehlerprüfschaltung 25 feststellt, daß es keinen Fehler im Synchronsignal bei einer Feststellzeit t₂ gibt, wird der Zähler 23 entsprechend dem Feststellausgang der Fehlerprüfschaltung 25 bei der Feststellzeit t₂ zurückgesetzt. Als Folge davon nimmt das gezählte Ausgangssignal b des Zählers 23 einen logischen Wert "0" zur Zeit t₂ gemäß Fig. 3(B) an. Ferner wird bei einer Ubertragungsdauer des letzten Bits des Synchronsignals im nachfolgenden Block, nachdem eine Übertragungsdauer von 11 Bits von der Zeit t« verstrichen ist, ein fehlerfreies Synchronsignal-Feststellsignal von der Gatterschaltung 16, wie durch eine ausgezogene Linie a« in Fig. 3(A) angegeben ist, erzeugt. Der Flipflop 19 wird entsprechend der Abfallflanke des korrekten Synchronsignal-Feststellsignals zurückgesetzt, wobei das Signal e, das einen logischen Wert "0" gemäß Fig. 3(E) annimmt, vom Q-Ausgangsanschluß des Flipflops 19 erzeugt wird. Der Zähler 20 wird entsprechend der Abfallflanke dieses Q-Ausganges e des Flipflops 19 zurückgesetzt.

Wenn der Zähler 20 erneut zurückgesetzt und das Synchronsignal danach ständig N-fach erzeugt wird, nimmt der Ausgang der Gatterschaltung 31 wieder den logischen Wert "1" an. Als Folge davon wird das Gatter der UND-Schaltung 18 geöffnet, so daß das Ausgangsfeststellsignal der Gatterschaltung 16 durch die UND-Schaltung 18 treten kann, überdies wird der Zähler 32 entsprechend dem Aus-

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gangsfeststellsignal der Gatterschaltung 16 zurückgesetzt. Von der Zeit t. bis zu der Zeit, bei der der Zähler 32 zurückgesetzt wird, ist das vom Dekoder 33 erhaltene Synchronsignal-Feststellsignal ein Signal, das eine Periode entsprechend der Übertragungsdauer von einem Block hat und erhalten wird, indem die Impulse im Ausgangstaktsignal der PLL-Schaltung 15 gezählt werden, die auf dem Ausgangsfeststellsignal der Gatterschaltung 16 basieren- und unmittelbar vor der Zeit t₁ erhalten werden. Ande'rerseits ist nach der Zeit, wenn der Zähler 32 zurückgesetzt ist, das vom Dekoder 33 erhaltene Synchronsignal-Fest- — Stellsignal ein Signal, das in Phase mit dem Ausgangsfeststellsignal der Gatterschaltung 16 während der normalen Wiedergabe ist.

Nun folgt die Beschreibung der Vorgänge für den Fall, bei dem ein Ausfall in dem einen Teil des Synchronsignals innerhalb des Digitalsignals vorkommt. In diesem Fall werden die Impulssignale mit der gleichen Periode wie die Übertragungsperiode von einem Block von den Dekodern 21 und 22 in ähnlicher Weise wie in dem Fall erzeugt, bei der es sich um eine normale Wiedergabe handelt. Die Gatterschaltung 16 erzeugt in diesem Fall jedoch kein Feststellsignal. Aus diesem Grunde nimmt das Ausgangssignal der UND-Schaltung 17 einen logischen Wert- "0" an, wobei das Ausgangssignal der Gatterschaltung 31 ebenfalls einen logischen Wert "0" erhält. In gleicher Weise wie "in dem Fall, bei dem das falsche Feststellsignal erzeugt wird, zählt der Zähler 32 die Impulse im Taktsignal weiter und erzeugt ein Synchronsignal-Feststellsignal, nachdem die Übertragungsperiode von einem Block für eine Zeit im Dekoder 33 festgestellt worden ist. Es ist daher möglich, den Ausfall in einem Teil des Synchronsignals zu kompensieren.

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In der zuvor beschriebenen Ausführungsfonn wird das-Digitalsignal auf der Platte erzeugt, wobei die Synchronsignal-Dete3c"EoFschaltung nach der Erfindung für ein Gerät verwendet wird, welches die Platte abspielt. Die Synchronsignal-Detektorschaltung nach der Erfindung kann auch für den Fall verwendet werden, bei dem das Digitalsignal auf anderen Aufzeichnungsmedien als beim Magnetband aufgezeichnet ist. Außerdem ist das Signalformat der Digitalschaltung nicht auf das in Fig. 1 angegebene Signalformat begrenzt.

Die Erfindung ist nicht auf die hier beschriebenen Ausführungsbeispiele begrenzt, sondern es sind weitere Abwandlungen möglich, ohne dabei vom Umfang der Erfindung abzuweichen.

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Claims

PcrfsniamvciÜe

Reichel υ. Roiehel

- Parksiraße 13
6000 Frankfurt cr.M. 1

10713 Victor Company of Japan, Ltd., Yokohama, Japan "

Patentansprüche

ry. Synchronsignal-Detektorschaltung in einem digitalen —-Signalübertragungssystem, das ein Digitalsignal überträgt, in welchem Signale zeitsequentiell in Form von Blöcken multiplexiert sind, wobei jeder dieser Blöcke aus Digitaldaten besteht, welche Informationssignale sind, die einer Digitalmodulation unterworfen sind; ein Synchronsignal mit einem festen Datenmuster und einen Fehlerprüfkoden hat, welcher an einer Stelle angeordnet y ist, die von eineiPosition des Synchronsignals durch eine 4> vorbestimmte Bitanzahl getrennt ist, gekennzeichnetdurch eine erste Detektorschaltung (12, 16), die mit dem Digitalsignal versehen ist, zum Feststellen eines Signals, das das gleiche feste Datenmuster wie das Synchronsignal im Digitalsignal hat; eine Fehlerprüfschaltung (25) zum Feststellen, ob das Synchronsignal durch Verwenden des Fehlerprüfkoden im Digitalsignal bei einem Punkt korrekt ist, welcher eine Übertragungsdauer der vorbestimmten Bitanzahl nach einem Punkt ist, bei dem ein Feststellsignal aus der ersten Detektorschaltung (12, 16) erzeugt ist; eine Extrahiereinrichtung (13 bis 15) zum Ausziehen eines Taktsignals aus dem Digitalsignal; einen ersten Zähler (20) zum ^Zählen von Impulsen im Taktsignal, das aus der Extrahiereinrichtung (13 bis 15) abgerufen wird; eine erste Dekodereinrichtung (21, 22), die von einem

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gezählten Ausgang des ersten Zählers (20) ein Signal mit einer Periode erzeugt, welche fast gleich der Periode eines Signals von dem einen Block ist; eine Zähleinrichtung (23) zum Zurücksetzen entsprechend einem Ausgangssignal der Fehlerprüfschaltung (25), wenn die Fehlerprüfschaltung (25) feststellt, daß das Synchronsignal korrekt ist, zum Zählen von Impulsen in einem Signal, das von einem Ausgangssignal des ersten Zählers (20) erhalten ist und eine Periode hat, die fast gleich der Periode des Signals von einem Block ist; eine Verzögerungseinrichtung (28), die mit einem gezählten Ausgang der Zähleinrichtung (23) versehen ist, zum Erzeugen eines Impulssignals, das durch eine vorbestimmte Verzögerungszeit von einem Punkt verzögert worden ist, bei dem der gezählte Ausgang der Zähleinrichtung (23) gleich M wird, wobei M eine ganze Zahl größer oder gleich zwei ist; eine Rücksetzeinrichtung (19, 24) zum Zurücksetzen des ersten Zählers (20) entsprechend dem Ausgangsfest-Stellsignal der ersten Detektorschaltung (12, 16) un- -iv 20 mittelbar dann, wenn die Verzögerungseinrichtung (28)

ein Ausgangsimpulssignal erzeugt oder unmittelbar dann, wenn der erste Dekoder (21) ein Ausgangssignal erzeugt; eine zweite Detektorschaltung (29) zum Feststellen, ob ~ die Ausgangssignale der ersten Detektorschaltung (12, 16)

und die erste Dekodereinrichtung (21, 22) ständig für das N-fache jeder Periode des Signals von einem Block in einem Zustand zusammenfallen, bei dem der Wert des gezählten Ausgangs der Zähleinrichtung (23) Null ist, wobei N eine ganze Zahl größer oder gleich zwei ist; einen zweiten Zähler (32) zum Zurücksetzen des Ausgangsfeststellsignals der ersten Detektorschaltung (12, 16) in einer Dauer, in welcher ein Feststellsignal von der zweiten Detektorschaltung (29) erzeugt wird, um Impulse im Taktsignal zu zählen; und eine zweite Dekodereinrichtung (33) zum Dekodieren eines

gezählten Ausgangs des zweiten Zählers (32) und zum Erzeugen eines Synchronsignal-Feststellsignals.

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2. Synchronsignal-Detektorschaltung nach Anspruch 1, dadurch g e k ennzeichnet , daß die erste Dekodereinrichtung (21, 22) einen ersten Dekoder (21) aufweist, der mit dem gezählten Ausgang des ersten Zählers (20) versehen ist und ein Impulssignal erzeugt, das fast eine gleiche Periode wie die des Signals von einem Block hat und in Phase mit einem letzten Bit des Fehlerprüfkoden im Digitalsignal ist; ein zweiter Dekoder (22) mit einem gezählten Ausgang des ersten Zählers (20) gespeist wird, um ein Impulssignal mit einer Periode zu erzeugen, die fast der Periode des Signals von "~ ~ einem Block entspricht und in Phase mit einem letzten Bit des Synchronsignals im Digitalsignal ist; die Zähleinrichtung (23) das dem ersten Dekoder (21) zugeführte Ausgangsimpulssignal zählt; und daß die Rücksetzeinrichtnng (19, 24) und die zweite Detektorschaltung (29) jeweils das Ausgangsimpulssignal des zweiten Dekoders (22) empfängt. ,j
3. Synchronsignal-Detektorschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Rücksetzeinrichtung (19, 24) eine mit den Aus- ' gangen der Verzögerungseinrichtung (28) und des zweiten Dekoders (22) gespeiste ODER-Schaltung (24) aufweist und einen Flipflop (19) mit einem Rücksetzanschluß (R) hat, welcher mit dem Ausgang der ersten Detektorschaltung (12, 16) versehen wird und einen Setzanschluß (S) hat, welcher "mit einem Ausgang der ODER-Schaltung (24) versehen ist und daß der Flipflop (19) einen Q-Ausgang davon einem Rücksetzanschluß (R) des ersten Zählers (20) zuführt.
4. Synchronsignal-Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet," daß eine mit dem Ausgangsfeststellsignal der ersten Detektorschaltung (12, 16) und dem Ausgangsfeststell-

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signal der zweiten Detektorschaltung (29) versehene UND-Schaltung (18) und eine ODER-Schaltung (35) vorgesehen sind, welche mit den Ausgängen der UND-Schaltung (18) und der zweiten Dekodereinrichtung (33) zum Zuführen eines Ausgangssignals zu einem Rücksetzanschluß (R) des zweiten Zählers (32) ausgestattet sind, so daß der zweite Zähler (32) zurücksetzbar ist.
5. Synchronsignal-Detektorschaltung nach Anspruch 2, dadurch gekennzeichnet, daß ein Inverter (26) mit einem niedrigstwertigen Bit des Ausgangs der" Zähleinrichtung (23) und eine UND-Schaltung (17) mit dem Ausgang des Inverters (26) und dem Ausgang des zweiten Dekoders (22) gespeist werden, um ein Ausgangssignal davon der zweiten Detektorschaltung (29) zuzuführen.