DE3134947C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren gemäß dem Oberbegriff des Anspruchs 1 sowie auf eine Speichervorrichtung zur Durchführung dieses Verfahrens.

Es sind bereits ein Speicherverfahren und eine Schaltungsanordnung für eine magnetische Aufzeichnung bekannt (DE 27 21 638 A1), wobei zueinander gehörende und in Parallelform gruppierte, eine Information bildende Datensignale auf einem Aufzeichnungsträger aufgezeichnet und bei der Wiedergabe einer Fehlererkennungs- und einer Fehlerkorrekturschaltung zugeführt werden. Es hat sich gezeigt, daß diese Maßnahmen nicht genügen, um sicherzustellen, daß aus einem Speicher korrekte Daten in richtiger Reihenfolge ausgelesen werden.

Der Erfindung liegt die Aufgabe zugrunde, sicherzustellen, daß aus einem Speicher, in den in aufeinanderfolgenden Datenblöcken angeordnete Digitalsgignale gespeichert sind, korrekte Daten in richtiger Reihenfolge ausgelesen werden.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Anspruch 1 gekennzeichnete Maßnahme.

Zur Durchführung des Verfahrens gemäß der Erfindung dient vorzugsweise eine Speichervorrichtung, wie sie im Anspruch 3 gekennzeichnet ist.

Zweckmäßige Weiterbildungen des Verfahrens bzw. der Speichervorrichtung gemäß der Erfindung ergeben sich aus den Ansprüchen 2 bzw. 4.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert. In den Zeichnungen zeigen

Fig. 1 schematisch eine Darstellung eines Beispiels von Spurmustern, von denen Daten wiedergegeben und einer Zeitbasiskorrekturanordnung zugeführt werden,

Fig. 2A bis 2C Zeitdiagramme, welche die verschiedenen Signale wiedergeben, die in Daten- und Steuerspuren auf einem verwendeten Aufzeichnungsträger aufgezeichnet sind,

Fig. 3 ein Blockschaltbild einer Vorrichtung gemäß der Erfindung,

Fig. 4A bis 4D Zeitsteuerdiagramme, die zum Verständnis der Arbeitsweise der Vorrichtung gemäß Fig. 3 zweckmäßig sind,

Fig. 5 eine Speichertafel, die die Erzeugung der Einschreibadressen in der Vorrichtung gemäß Fig. 3 angibt,

Fig. 6A bis 6G Zeitsteuerdiagramme, die zum Verständnis der Arbeitsweise der Vorrichtung gemäß Fig. 3 zweckmäßig sind.

Anhand Fig. 1 wird ein Beispiel der Anordnung von Magnetbandspuren erläutert, bei der die Erfindung vewendbar ist. Es sei für die Beschreibung angenommen, daß die digitalisierte Information auf Magnetband aufgezeichnet ist, obwohl andere Aufzeichnungsmedien, wie Magnetplatten, Magnetscheiben, optische Scheiben u. dgl. verwendbar sind. Es sei weiter angenommen, daß sich das Magnetband gegenüber ortsfesten Aufzeichnungs- und Wiedergabewandlern bewegt. Vorzugsweise sind die Aufzeichnungswandler oder -köpfe in einer Anordnung so angeordnet, daß mehrere Spuren gleichzeitig aufgezeichnet werden. Diese Spuren sind in Fig. 1 als auf einem Magnetband 1 mit beispielsweise 1/4-Zoll-Breite (6,35 mm) aufgezeichnet dargestellt. Die dargestellten jeweiligen Spuren verlaufen parallel zueinander und erstrecken sich in Längsrichtung des Magnetbandes 1.

Gemäß Fig. 1 weist das Band 1 Randspuren TA₁ und TA₂ benachbart zu den sich gegenüberliegenden Rändern auf. Diese Randspuren sind so ausgebildet, daß sie darin Analogsignale aufgezeichnet enthalten. Wenn beispielsweise das Band 1 zum Aufzeichnen von digitalen Audiosignalen verwendet wird, werden die Analogspuren TA₁ und TA₂ zum Aufzeichnen von analogen Audiosignalen verwendet. Diese analogen Audiosignale sind zweckmäßig zum Lokalisieren erwünschter Abschnitte des Magnetbandes zur Verwendung beim Editieren, wie dem sog. Schnitt Editieren oder dem elektronischen Editieren.

Das Magnetband 1 weist beiderseits einer gedachten Mittellinie Spuren TC und TT auf. Die Spur TC ist eine Steuerspur, in der ein Steuersignal aufgezeichnet ist. Dieses Steuersignal ist ausführlich in Fig. 2B dargestellt. Die Spur TT weist darin einen Zeitcode aufgezeichnet auf.

Datenspuren TC₁, TD₂, TD₃ und TD₄ sind zwischen der Analogspur TA₁ und der Steuerspur TC angeordnet oder zwischengeschichtet und in ähnlicher Weise sind Datenspuren TD₅, TD₆, TD₇ und TD₈ zwischen der Zeitcodespur TT und der Analogspur TA₂ angeordnet oder zwischengeschichtet. Es zeigt sich, daß eine digitalisierte Information in jeder der Datenspuren TD aufgezeichnet ist. Bei dem dargestellten Beispiel eines 1/4-Zoll-Bandes kann die digitalisierte Information in einer von verschiedenen Formaten aufgezeichnet sein.

Die Fig. 2A bis 2C zeigen ein typisches Beispiel von digitalisierter Information, die ein einer typischen Datenspur TD aufgezeichnet ist, und ein typisches Beispiel eines Steuersignals, das in der Steuerspur TC aufgezeichnet ist.

Fig. 2B ist ein Zeitsteuer- bzw. Zeitdiagramm, das das Steuersignal wiedergibt. Fig. 2A ist ein Zeitsteuer- bzw. Zeitdiagramm, das die digitalisierte Information wiedergibt, die in Datenblöcken aufgezeichnet ist, und Fig. 2C ist ein schematisches Diagramm, das einen typischen Datenblock wiedergibt.

Das Steuersignal mit der zeitlichen Wiedergabe gemäß Fig. 2B ist in der Steuerspur TC für alle Formate aufgezeichnet. Dieses Steuersignal besteht aus einem Synchronsignal SYNC, das am Kopfende oder Anfangsabschnitt aufgezeichnet ist, der in Fig. 2B schraffiert dargestellt ist, an den sich ein 16-Bit-Steuerwort aus Steuerdatenbit anschließt, an das sich eine 28-Bit- Sektoradresse aus Adreßbit anschließt, an die sich ein 16-Bit- Fehlererfassungscodewort, wie ein CRC-Wort (zyklische Blockprüfung) anschließt. Die Reihenfolge und die Bitzahl können jedoch anders sein.

Der Begriff Sektor oder Sektorintervall bezieht sich hier auf ein vorgegebenes Zeitintervall, das einer vorgegebenen Aufzeichnungslänge oder einem -intervall auf dem Auszeichnungsmedium entspricht. Das Sektorintervall ist durch das Steuersignal gemäß Fig. 2B definiert. Aufeinanderfolgende Steuersignale sind in aufeinanderfolgenden aneinanderstoßenden Sektorintervallen aufgezeichnet. Da jedes Steuersignal in einem Sektorintervall aufgezeichnet ist, wird die Sektoradresse um Eins (d. h. um ein Bit) inkrementiert (vorwärtsgezählt). Somit dient die Sektoradresse zum Identifizieren des jeweiligen Sektorintervalls, in dem das Steuersignal aufgezeichnet ist. Zu dem erwünschten Sektorintervall kann Zugriff lediglich durch Adressieren der entsprechenden Sektoradresse erfolgen. Es zeigt sich, daß 2²⁸ auf einanderfolgende Sektorintervalle auf beispielsweise der Länge des Magnetbandes aufgezeichnet werden können, und daß die entsprechenden Sektoradressen von einem Sektorintervall zum nächsten so inkrementiert werden, daß beispielsweise gilt [000 . . . 000], [000 . . . 001], [000 . . . 010], [000 . . . 011] usw. Wie das erläutert werden wird, wird digitalisierte Information in den jeweiligen Datenspuren TD während jedes der aufeinanderfolgenden Sektorintervalle aufgezeichnet.

Das Synchronsignal besteht aus einem Muster oder Verlauf, der sich von irgendeinem Bitmuster oder -verlauf unterscheidet, das in dem Steuerwort, der Sektoradresse oder dem CRC-Code des Steuersignals enthalten ist bzw. enthalten sein kann. Daher kann dieses Synchronmuster in einfacher Weise während eines Wiedergabebetriebes erfaßt werden, um den Beginn jedes aufeinanderfolgenden Sektorintervalls zu identifizieren. Auch kann dieses Synchronmuster, wenn es erfaßt ist, zum Synchronisieren der Erfassung des Steuerwortes, der Sektoradresse und des CRC-Codes des Steuersignals verwendet werden und kann in einer Servosteuerschaltung zum Steuern des Bandantriebs während eines Wiedergabebetriebs verwendet werden.

Das Steuerwort ist so ausgebildet, daß es Steuerdaten zum Zweck der Identifizierung des jeweiligen Formats wiedergibt, das zum Aufzeichnen der digitalisierten Information verwendet ist.

Die Sektoradresse kann beispielsweise durch einen typischen Zähler erzeugt werden, der synchron mit der Verarbeitung und dem Aufzeichnen jedes Sektorintervalls inkrementiert wird. Vorzugsweise werden die Steuerdaten und die Sektoradreßdaten zum Erzeugen eines geeigneten CRC-Codes oder eines anderen Fehlererfassungscodes verwendet, mittels dem das Vorliegen eines Fehlers in dem Steuerwort und/oder der Sektoradresse bei der Wiedergabe erfaßt werden kann. Die Bildung eines CRC-Codes, und die Art, in der er verwendet wird, sind an sich bekannt, so daß eine Erläuterung davon entbehrlich erscheint.

Wie das erläutert werden wird, wird das Steuersignal gemäß Fig. 2B einer FM-Modulatin unterworfen und wird das FM-modulierte Steuersignal dann in der Steuerspur TC aufgezeichnet.

Fig. 2A ist ein repräsentatives Zeitsteuer- oder Zeitdiagramm, das die Art und Weise wiedergibt, in der digitalisierte Information in einer jeweiligen Datenspur TD aufgezeichnet ist. Wie erläutert werden wird, wird eine Kreuzverschachtelungs-Fehlerkorrekturcodierung verwendet, wobei aufeinanderfolgende Abtastungen eines eingangsseitigen Analogsignals, wie eines Audiosignals, in entsprechende digitale Informationsworte umgesetzt werden, und diese digitalen Informationsworte werden zum Erzeugen von Fehlerkorrekturworten, wie Paritätsworten P, verwendet. Dann wird eine vorgegebene Anzahl von Informationsworten und Paritätsworten zur Bildung von Unterblöcken zeitverschachtelt, und es wird ein weiteres Fehlerkorrekturwort, wie ein Q-Paritätswort, von dem zeitverschachtelten Unterblock abgeleitet. Ungeradzahlige und geradzahlige Informationsworte und deren jeweilige P- Paritätsworte und Q-Paritätsworte werden zur Bildung eines Datenblocks kreuzverschachtelt, der beispielsweise 12 Informationsworte, 4 Paritätsworte und ein Fehlererfassungswort, wie ein CRC- Codewort, enthält, das davon abgeleitet ist (Fig. 2C). Einem jeweiligen Datenblock geht ein Datensynchronsignal voraus und, wie in Fig. 2A dargestellt, vier aufeinanderfolgende Datenblöcke sind in einem Sektorintervall aufgezeichnet. Selbstverständlich können die Datenblöcke vor dem Aufzeichnen moduliert werden. Aufeinanderfolgende Datenblöcke werden seriell in einer entsprechenden Datenspur TD aufgezeichnet. Während jedes Sektorintervalls werden vier aufeinanderfolgende Datenblöcke aufgezeichnet, wobei jedem Datenblock ein Datensynchronsignal vorausgeht.

Vorteilhaft ist der Wandler oder Kopf, der zum Aufzeichnen des Steuersignals verwendet wird, in richtiger Ausrichtung zu den Aufzeichnungsköpfen, die zum Aufzeichnen des Informationssignals verwendet werden, derart, daß alle Datenspuren über der Breite des Magnetbandes ausgerichtet sind, d. h. daß alle Datensynchronsignale ausgerichtet sind und daß die Informationssignale ebenfalls zu dem Steuersignal ausgerichtet sind, das in der Steuerspur TC aufgezeichnet ist. Andererseits kann der Steuersignal- Aufzeichnungskopf gegenüber den Informationssignal-Aufzeichnungsköpfen um einen Abstand beabstandet sein, der einem ganzzahligen Vielfachen eines Sektorintervalls gleich ist.

Das Datensynchronsignal, das jedem Datenblock vorausgeht und in Fig. 2A und 2C schraffiert dargestellt ist, zeigt ein Muster, das einzigartig darin ist; dieses Muster ist in den Informationsdaten nicht enthalten, und zwar selbst nach einer Modulation nicht. Dem Datensynchronmuster folgt eine Blockadresse aus Bit B₀ bis B₂. Die Blockadresse [B₂ B₁ B₀] identifiziert die bestimmte Lage in einem Sektor, d. h, in einer Gruppe von vier Blöcken, in der der Datenblock aufgezeichnet ist. Vorzugsweise wird das höchstwertige Bit B₂ der Blockadresse gleich dem niedrigstwertigen Bit S₀ der Sektoradresse des jeweiligen Sektors gemacht, in dem der Datenblock aufgezeichnet ist.

Fig. 3 zeigt nun ein Blockschaltbild eines bevorzugten Ausführungsbeispiels einer Vorrichtung gemäß der Erfindung, die auch zur Zeitbasiskorrektur herangezogen werden kann. Diese Vorrichtung weist einen Speicher 40, wie einen adressierbaren Speicher mit wahlfreiem Zugriff (RAM), einen Schreibadreßgenerator 45W, 46W, 51, einen Leseadreßgenerator 45R, 46R, eine Schreibsteuerschaltung 43, 50 und einen einen Fehlerspeicher darstellenden Fehlermarkierungsspeicher 52 auf. Der RAM 40 ist vorzugsweise mit einer ausreichenden Anzahl von adressierbaren Speicherplätzen versehen, deren jeder so ausgebildet ist, daß er einen Datenblock, insbesondere die 16 Datenworte und das CRC-Wort speichert, die in einem Datenblock enthalten sind. Acht derartige adressierbare Speicherplätze genügen im Hinblick auf erwartetes Jitter in den wiedergegebenen Digitalsignalen. Wie dargestellt, enthält der RAM 40 einen Eingangsanschluß, der mit den Datenblöcken versorgt ist, einen Schreibfreigabeanschluß, der mit dem Schreibfreigabesignal versorgt ist, einen Ausgangsanschluß und Einschreib- und Ausleseadreßanschlüsse, die zum Empfang von Einschreibadressen bzw. Ausleseadressen ausgebildet sind. Der Eingangsanschluß (EIN) des RAM 40 ist mit einer Verzögerungsschaltung 42 (DL) gekoppelt, die zum Empfang eines demodulierten Datenblocks WDT ausgebildet ist, der vom Eingangsanschluß 41 zugeführt wird. Die Verzögerungsschaltung 42 dient zum Verzögern dieses Datenblocks um annähnernd die Dauer eines Datenblocks und zur Zufuhr des verzögerten Datenblocks WDT′ zum Eingangsanschluß des RAM 40. Der verzögerte Datenblock WDT′ wird auch einem Festwert- oder Lesespeicher 41 (ROM) zu einem weiter unten erläuterten Zweck zugeführt.

Der Schreibfreigabeanschluß des RAM 40 ist mit einem D-Flipflop 50 gekoppelt; das in der Schreibsteuerschaltung enthalten ist, und ist zum Empfang des Schreibfreigabesignals ausgebildet. Das D-Fliplop 50 enthält einen Dateneingang D, der mit einer einen Fehlerdetektor darstellenden CRC-Prüfschaltung 43 gekoppelt ist zum Empfang eines Fehlererfassungssignals EDT. Die CRC-Prüfschaltung 43 ist wiederum mit dem Eingangsanschluß 41 zum Empfang der demodulierten Datenblöcke gekoppelt. Es zeigt sich, daß die CRC-Prüfschaltung 43 an sich bekannte Bauart besitzen kann für das Erfassen des Vorliegens eines Fehlers in dem wiedergegebenen Datenblock. Insbesondere erfaßt die CRC-Prüfschaltung 43 abhängig von dem CRC-Codewort, das in jedem Datenblock (Fig. 2C) enthalten ist, das Vorliegen eines Fehlers darin. Wenn ein Fehler erfaßt ist, ist das Fehlererfassungssignal EDT eine binäre "1".

Das D-Flipflop 50 ist auch mit einer Verzögerungsschaltung 49 (DL) gekoppelt für den Empfang eines Synchronimpulses PSY′, wobei der Synchronimpuls PSY′ zum Triggern des D-Flipflops 49 dient, um einen Zustand einzunehmen, der durch den Zustand des Fehlererfassungssignals EDT bestimmt ist. Die Verzögerungsschaltung 49 ist mit einem Eingangsanschluß 48 verbunden, der mit einem Synchronimpuls PSY versorgt ist, welcher von dem Synchronsignal abgeleitet ist, das am Kopfende jedes Datenblocks enthalten ist, wie das in Fig. 2C dargestellt ist. Der Zweck der Verzögerungsschaltung 49 ist es, eine richtige zeitliche Ausrichtung zwischen dem verzögerten Synchronimpuls PSY′ und dem verzögerten Datenblock WDT′ zu erreichen, wie das erläutert wird.

Das durch das D-Flipflop 50 erzeugte Schreibfreigabesignal ist zusätzlich zum Schreibfreigabeanschluß des RAM 40 mit einer Wählschaltung 44 (SLCT) und einer Fehlermarkierungsspeicher- Steuerung 55 verbunden. Wie das erläutert werden wird, führt, wenn das Schreibfreigabesignal eine binäre "0" ist, wie sie auftritt, wenn die CRC-Prüfschaltung 43 das Nichtvorliegen eines Fehlers in dem wiedergegebenen Datenblock erfaßt, die Steuerung 44 eine Einschreibadresse dem RAM zu. Weiter ist, wenn das Schreibfreigabesignal eine binäre "0" ist, ein Multiplexer 53 (MUX) so gesteuert, daß er ein binäre "0" dem Fehlermarkierungsspeicher 52 zuführt. Wenn andererseits das Schreibfreigabesignal eine binäre "1" ist, wird der Multiplexer 53 zur Zufuhr einer binären "1" zum Fehlermarkierungsspeicher 52 gesteuert.

Der Schreibadreßgenerator besteht aus einem Bitzähler 45W, einem Blockzähler 46W und dem ROM 51. Der Bitzähler 45W kann eine herkömmliche Zählschaltung aufweisen, die mit einem Bittaktanschluß 47W verbunden ist, der mit Taktimpulsen versorgt ist, die mit der Bitwiederholfrequenz der empfangenen Datenblöcke synchronisiert sind. Es zeigt sich, daß die dem Bittaktanschluß 47W zugeführten Taktimpulse von der Taktextrahierschaltung abgeleitet sein können. Der Bitzähler 45W enthält zusätzlich einen Löscheingang CL, der mit der Verzögerungsschaltung 49 gekoppelt ist zum Empfang des verzögerten Synchronimpulses PSY′ zum Löschen der Inhalte des Bitzählers 45W. Daher wird der Bitzähler 45W abhängig von jedem verzögerten Synchronimpuls PSY′ zurückgesetzt, und danach wird dessen Zählerstand abhängig von jedem Bittaktimpuls inkrementiert, der dem Bittaktanschluß 47W zugeführt ist. Der momentane Zählerstand des Bitzählers 45W wird von dessen Ausgangsanschluß AUS der Wählschaltung 44 zugeführt, um die Bit-Einschreibadresse für den RAM 40 zu erreichen. Dieser Zählerstand, der als Schreibbitzählerstand bezeichnet ist, wird auch der Steuerung 55 zu einem noch zu erläuterten Zweck zugeführt.

Der Blockzähler 46W kann einen voreinstellbaren Zähler oder ein Register enthalten, das mit der Einschreibadresse WA voreinstellbar ist, die durch den ROM 51 zuführbar ist. Der Blockzähler 46W wird getriggert oder betätigt abhängig von dem verzögerten Synchronimpuls PSY′, der dessen Ladeanschluß LD zugeführt wird. Daher speichert bei Betätigung der Blockzähler 46W die Einschreibadresse WA, die dann durch den ROM 51 erzeugt ist, bis ein folgender verzögerter Synchromimpuls PSY′ erzeugt wird. Die im Blockzähler 46W gespeicherte Einschreibadresse WA wird von dessen Ausgangsanschluß AUS der Wählschaltung 44 zugeführt, um den bestimmten Speicherplatz im RAM 40 zu bestimmen oder zu identifizieren, in den ein Datenblock einzuschreiben ist. Diese Einschreibadresse WA wird auch der Steuerung 55 zugeführt. Es zeigt sich daher, daß die Einschreibadresse WA den bestimmten Speicherplatz im RAM 40 wählt, in den ein ankommender Datenblock einzuschreiben ist, und daß der durch den Bitzähler 45W erzeugte Bitzählerstand jede Bitstelle in dem adressierten Speicherplatz identifiziert, die ein jeweiliges Bit des ankommenden Datenblocks empfängt. Daher wird jedes Bit des Datenblocks in eine entsprechende Bitstelle in dem adressierten Speicherplatz des RAM 40 eingeschrieben.

Der Leseadreßmeßgenerator besteht aus eine Lesebitzähler 45R und einem Leseblockzähler 46R. Der Lesebitzähler 45R ist ähnlich dem vorstehend erläuterten Schreibbitzähler 45W und weist einen Löschanschluß CL auf, der zum Empfang eines Rücksetzimpulses gekoppelt ist, der periodisch von einer geeigneten (nicht dargestellten) Zeitsteuerschaltung erzeugt werden kann. Der Lesebitzähler 45R enthält auch einen Taktimpulseingang, der mit einem Lesebittaktanschluß 47R₁ gekoppelt ist. Lesebitimpulse werden diesem Lesebittaktanschluß 47R₁ von einem Bezugstaktgenerator zugeführt, dessen Taktimpulse eine im wesentlichen feste Frequenz besitzen. Der momentane Zählerstand des Lesebitzählers ist zur Wählschaltung 44 von seinem Ausgangsanschluß AUS gekoppelt. Daher erzeugt der Lesebitzähler 45R aufeinanderfolgende Bitadressen, die die bestimmte Bitstelle in einem zum Auslesen adressierten Speicherplatz des RAM 40 identifizieren, aus dem ein in diesem Speicherplatz gespeicherter Datenblock ausgelesen wird.

Der Leseblockzähler 46R kann ähnlich dem Lesebitzähler 45R sein, und enthält einen Takteingang, der mit einem Leseblocktaktanschluß 47R₂ gekoppelt ist, der mit Bezugsimpulsen versorgt ist, die eine Wiederholfrequenz besitzen, die gleich der Frequenz ist, mit der aufeinanderfolgende Datenblöcke aus dem RAM 40 ausgelesen werden. Die Leseblocktaktimpulse können von der gleichen Zeitsteuerung erzeugt werden, die zur Zufuhr der Rücksetz- und Lesebittaktimpulse verwendet wird, die oben erläutert sind. Als Beispiel kann der Leseblockzähler 46R ein 3-Bit-Zähler sein, der zum Zählen von 0 bis 7 ausgebildet ist und dann diese Zählfolge wiederholt. Folglich werden aufeinanderfolgende Speicherplätze 0, 1, 2 . . . 7 im RAM 40 durch den Leseblockzähler 46R adressiert zum Auslesen der in diesen Speicherplätzen gespeicherten Datenblöcke aus dem RAM 40. Die Ausleseadresse RA, die durch den Leseblockzähler 46R erzeugt wird, wird auch der Steuerung 55 zugeführt, ebenso wie die Lesebitadresse, die durch den Lesebitzähler 45R erzeugt wird. Auch wird die Ausleseadresse RA von dem Leseblockzähler 46R zum ROM 51 gekoppelt.

Der ROM 51 ist mit dem verzögerten Datenblock WDT′ versorgt, und ist so ausgebildet, daß er die in diesem Datenblock enthaltene Blockadresse verwendet. Andererseits kann eine geeignete Verknüpfungsschaltung vorgesehen sein, um den ROM 51 lediglich mit der 3-Bit-Blockadresse zu versorgen, die in jedem verzögerten Datenblock WDT′ enthalten ist. Der ROM 51 enthält mehrere adressierte Speicherplätze, deren jeder eine Einschreibadresse WA speichert und deren jeder durch die Komination der Blockadresse, die in einem verzögerten Datenblock WDT′ enthalten ist, und der Ausleseadresse RA adressiert bzw. gewählt wird. Fig. 5 ist eine Wiedergabe einer geeigneten Speichertafel, die die Einschreibadresse WA wiedergibt, die abhängig von der Block- und Ausleseadresse gewählt ist, die dem ROM 51 zugeführt sind. Zweckmäßig ist die Ausleseadresse RA in dezimaler Form 0, 1 . . . 7, dargestellt und ist die Blockadresse BA ebenfalls in dezimaler Form dargestellt entsprechend den beiden niedrigstwertigen Bit, die, wie ausgeführt, sich wiederholen gemäß 0, 1, 2, 3, 0, 1, 2, 3 . . . bei jedem Sektorintervall. Daher wird abhängig von der bestimmten Ausleseadresse RA, die erzeugt worden ist, und der bestimmten Blockadresse BA, die empfangen worden ist, eine geeignete Einschreibadresse WA durch den ROM 51 erzeugt.

Der Fehlermarkierungsspeicher 52 enthält vorzugsweise eine Speichereinrichtung mit mehreren Speicherabschnitten, wobei jeder Speicherabschnitt einem entsprechenden Speicherplatz im RAM 40 zugeordnet ist. Wenn beispielsweise der RAM 40 acht getrennte adressierbare Speicherplätze aufweist, kann der Fehlermarkierungsspeicher 52 ein achtstufiges adressierbares Register enthalten, wobei jede Stufe einem entsprechenden adressierbaren Speicherplatz in dem RAM 40 zugeordnet ist. Ein Eingangsanschluß des Fehlermarkierungsspeichers 52 ist mit dem Multiplexer 53 gekoppelt, der wie erläutert entweder eine binäre "0" oder eine binäre "1" dem Fehlermarkierungsspeicher 52 zuführt, abhängig davon, ob das Schreibfreigabesignal eine binäre "0" bzw. eine binäre "1" ist. Der Multiplexer 53 kann aus einer Schalteinrichtung bestehen, die jeweilige Eingänge besitzen, die mit Spannungsquellen gekoppelt sind, die dem binären Pegel von "0" bzw. "1" entsprechen. Andererseits kann der Multiplexer ein Flipflop aufweisen, dessen Zustand durch die Steuerung 55 abhängig vom Zustand des Schreibfreigabesignals bestimmt ist, das der Steuerung 55 zugeführt wird. Unabhängig vom tatsächlichen Aufbau des Multiplexers 53 wird eine binäre "0" oder "1" als Fehlersignal oder Fehlermarkierung dem Fehlermarkierungsspeicher 52 zugeführt. Es zeigt sich, daß dieses Fehlersignal oder diese Markierung anzeigt, ob ein Fehler in dem empfangenen Datenblock erfaßt worden ist, was selbstverständlich durch den Zustand des Schreibfreigabesignals bestimmt ist.

Wie erläutert, ist die Steuerung 55 mit der Einschreibadresse WA, die durch den Blockzähler 64 erzeugt ist, der Schreibbitadresse, die durch den Schreibbitzähler 45W erzeugt ist, dem Schreibfreigabesignal , der Leseadresse RA, die durch den Blockzähler 46R erzeugt ist, und der Lesebitadresse versorgt, die durch den Lesebitzähler 45R erzeugt ist. Die Steuerung 55, die eine geeignete Verknüpfungsschaltung aufweisen kann, wählt den bestimmten Speicherabschnitt in dem Fehlermarkierungsspeicher 52, der der Speicherstelle im RAM 40 zugeordnet ist, in der ein Datenblock dann eingeschrieben wird. Das heißt, die Steuerung 55 wähllt den bestimmten Speicherabschnitt in dem Fehlermarkierungsspeicher 52, der durch die Einschreibadresse WA identifiziert ist, die dann der Steuerung 55 durch den Blockzähler 46W zugeführt wird. Die Steuerung 55 steuert auch abhängig von dem Schreibfreigabesignal , wenn letzteres eine binäre "0" ist, den Multiplexer 53 zur Zufuhr einer Fehlermarkierung mit binärer"0" zum Einschreiben in den Speicherabschnitt, der dann durch die Einschreibadresse WA identifiziert ist. Vorzugsweise wird, um ein Speichern einer fehlerhaften Fehlermarkierung zu verhindern, wenn ein Streuimpuls fälschlich als Synchronimpuls PSY identifiziert ist, der Fehlermarkierungs-Einschreibbetrieb durchgeführt, wenn ein vorgegebenes Bit des ankommenden Datenblocks in dem RAM 40 eingeschrieben wird. Insbesondere wird der Fehlermarkierungs-Einschreibbetrieb durchgeführt, wenn im wesentlichen das letzte Bit des Datenblocks in den RAM eingeschrieben wird bzw. ist. Folglich kann die Steuerung 55 einen Detektor enthalten, der zum Erfassen ausgebildet ist, wenn der Zählerstand des Schreibbitzählers 45W einen maximalen Zählerstand entsprechend dessen letztem Bit entspricht. Selbstverständlich kann ggf. eine vorgegebene Bitzählerstandadresse durch die Steuerung 55 erfaßt werden, woraufhin die dem Fehlermarkierungsspeicher 52 durch den Multiplexer 53 zugeführte Fehlermarkierung in den Speicherabschnitt eingeschrieben wird, der dann durch die Einschreibadresse WA adressiert ist.

Die Steuerung 55 ist auch so ausgebildet, daß für einen Auslesebetrieb der Speicherabschnitt im Fehlermarkierungsspeicher 52 gewählt wird, der dem Speicherplatz im RAM 40 zugeordnet ist, dessen Inhalte dann daraus ausgelesen werden. Zu diesem Zweck wird die Ausleseadresse RA, die durch den Blockzähler 46R erzeugt ist, durch die Steuerung 55 verwendet, um den adressierten Speicherabschnitt in dem Fehlermarkierungsspeicher 52 zu wählen, aus dem die darin gespeicherte Fehlermarkierung ausgelesen wird. Diese ausgelesene Fehlermarkierung wird einer Verriegelungsschaltung 54 zugeführt, in der sie als Fehlermarkierungssignal EFLG zwischengespeichert wird. Die Steuerung 55 führt einen Verriegelungsimpuls zur Verriegelungsschaltung 54 zu einem vorgegebenen Zeitpunkt. Vorzugsweise wird die Verriegelungsschaltung 54 zum Speichern der Fehlermarkierung verriegelt, die dann aus dem Fehlermarkierungsspeicher 52 ausgelesen wird, wenn im wesentlichen das erste Bit eines Datenblocks aus dem zum Auslesen adressierten Speicherplatz des RAM 40 ausgelesen wird. Daher kann die Steuerung 55 eine weitere Erfassungsschaltung aufweisen, die zum Erfassen ausgebildet ist, wenn der Bitzählerstand des Bitzählers 45R einen vorgegebenen Zählerstand besitzt, beispielsweise wenn dieser Auslesebitzählerstand das erste Bit des ausgelesenen Datenblocks wiedergibt. Danach, d. h. nachdem die Fehlermarkierung aus dem adressierten Speicherabschnitt des Fehlermarkierungsspeichers 52 ausgelesen ist, werden die Inhalte dieses adressierten Speicherabschnitts auf eine binäre "1" gesetzt. Es zeigt sich daher, daß ohne Rücksicht auf den Ist-Zustand, der dann aus dem Fehlermarkierungsspeicher 52 ausgelesenen Fehlermarkierung diese Fehlermarkierung zwangsweise in den Zustand deren binären "1" ist.

Die Art und Weise, in der die Vorrichtung gemäß Fig. 3 arbeitet, wird im folgenden mit Bezug auf die Zeitsteuerdiagramme gemäß den Fig. 4 und 6 näher erläutert. Es wird daran erinnert, daß während jedes Sektorintervalls vier Datenblöcke aufgezeichnet sind. Daher werden während des Intervalls, das zum Wiedergeben des Steuersignals gemäß Fig. 2B erforderlich ist, vier aufeinanderfolgende Datenblöcke WDT wiedergegeben. Das Synchronsignal, das in jedem Steuersignal enthalten ist, wird zum Erzeugen eines periodischen Kapstan-Steuersignals (CTL) gemäß Fig. 4A verwendet. Daher werden, wie in Fig. 4B dargestellt, während jeder Periode des Kapstan-Steuersignals CTL Datenblöcke, die Blockadressen BA 0, 1, 2, 3, enthalten, wiedergegeben. Die sich wiederholenden Blockadressen werden dem ROM 51 zugeführt.

Fig. 4C zeigt die sich wiederholenden Leseadressen RA, die durch den Blockzähler 46R des Leseadreßgenerators erzeugt werden. Da der Blockzähler 46R mit einem Blocktaktsignal mit fester Bezugsfrequenz versorgt ist, ergibt sich, daß die Ausleseadresse RA periodisch von 0 bis 7 inkrementiert wird, wie das dargestellt ist. Die zeitliche Beziehung der Fig. 4A bis 4C zeigt, daß die Datenblöcke mit nur wenig oder ohne Jitter wiedergegeben werden.

Die Ausleseadresse RA wird dem ROM 51 zugeführt. Aus der Speichertafel gemäß Fig. 5 ergibt sich, daß der ROM 51 Einschreibadressen WA abhängig von der Blockadresse BA, die dann empfangen wird, sowie von der Ausleseadresse RA, die dann durch den Blockzähler 46R erzeugt wird, erzeugt. Folglich erzeugt der ROM 51 die Einschreibadresse WA gemäß Fig. 4D. Die aufeinanderfolgenden Einschreibadressen WA werden dem Blockzähler 46W zugeführt, der im Schreibadreßgenerator enthalten ist.

In Fig. 6A sind aufeinanderfolgende Datenblöcke WDT, die dem Eingangsanschluß 41 der Vorrichtung zugeführt sind, dargestellt. Beispielsweise zeigt Fig. 6A den Datenblock, der die Blockadresse BA [1] enthält, an den sich die Blockadresse BA [2] anschließt. Jeder empfangene Datenblock wird der CRC-Prüfschaltung 43 zugeführt, die zum Erfassen des Vorliegens eines Fehlers in diesem Datenblock arbeitet. Die CRC- Prüfschaltung 43 arbeitet abhängig von dem CRC-Codewort, das in jedem Datenblock enthalten ist und bewirkt abhängig von dem CRC-Codewort die Bestimmung, ob der Datenblock einen Fehler enthält. Daher erzeugt, wenn ein Fehler in beispielsweise der Blockadresse BA, die in diesem Datenblock enthalten ist, oder wenn ein Fehler in den Informations- oder Paritätsworten enthalten ist, die in dem Datenblock enthalten sind, wobei diese Worte in Fig. 6 zusammenfassend mit Daten bezeichnet sind, die CRC-Prüfschaltung 43 ein Fehlererfassungssignal EDT, das eine binäre "1" ist. Wenn andererseits kein Fehler in dem empfangenen Datenblock erfaßt ist, erzeugt die CRC-Prüfschaltung 43 ein Fehlererfassungssignal EDT mit binärer "0". Fig. 6B zeigt den Zeitpunkt des Auftretens jedes Fehlererfassungssignals EDT bezüglich der empfangenen Datenblöcke. Diese Fehlererfassungssignale sind in Strichlinien wiedergegeben, um darzustellen, daß sie entweder eine binäre "1" oder eine binäre "0" sein können. Es zeigt sich, daß das Fehlererfassungssignal EDT erzeugt wird, nachdem ein vollständiger Datenblock empfangen ist. Das heißt, das Fehlererfassungssignal EDT wird in Übereinstimmung mit dem Beginn des nächstfolgenden Datenblocks erzeugt. Folglich werden, um eine richtige zeitliche Ausrichtung zwischen den empfangenen Datenblöcken und den davon erzeugten Fehlererfassungssignalen EDT zu erreichen, die empfangenen Datenblöcke um ein Zeitintervall, das annähernd einem Datenblockintervall gleich ist, durch die Verzögerungsschaltung 42 verzögert. Die verzögerten Datenblöcke EDT′ sind in Fig. 6C dargestellt. Daher ergibt sich, daß das Fehlererfassungssignal EDT, das unmittelbar in Anschluß an den Empfang des Datenblocks erzeugt ist, der die Blockadresse BA [0] enthält, im wesentlichen in der Zeit mit dieser Blockadresse übereinstimmt. In gleicher Weise stimmt das Fehlererfassungssignal EDT, das für den Datenblock erzeugt worden ist, der die Blockadresse BA [1] enthält, nun zeitlich mit dem Blockadressenabschnitt dieses Datenblocks überein.

Fig. 6D gibt den Synchronimpuls PSY wieder, der dem Eingangsanschluß 48 abhängig von der Erfassung jedes Synchronmusters SYNC zugeführt wird, das in jedem empfangenen Datenblock enthalten ist. Es zeigt sich, daß dieser Synchronimpuls PSY unmittelbar in Anschluß an das Auftreten dieses Synchronmusters erzeugt ist. Die Verzögerungsschaltung 49 dient zum Verzögern jedes erfaßten Synchronimpuls PSY zum Erzeugen des verzögerten Synchronimpulses PSY′ mit im wesentlichen zeitlicher Übereinstimmung zu jedem erzeugten Fehlererfassungssignal EDT (Fig. 6B). Das heißt, das Fehlererfassungssignal EDT überlappt den verzögerten Synchronimpuls PSY′. Es zeigt sich, daß trotzdem die verzögerten Synchronimpulse PSY′ die gleiche Periode und Wiederholfrequenz wie die erfaßten Synchronimpulse PSY besitzen (Fig. 6D).

Das Flipflop 50 wird durch die verzögerten Synchronimpulse PSY′ getriggert zum Einnehmen des Zustandes, der dem Fehlererfassungssignal EDT entspricht, der durch die CRC-Prüfschaltung 43 erzeugt ist. Daher wird, wenn ein Fehler in dem empfangenen Datenblock erfaßt ist (EDT="1"), das Flipflop 50 so gesetzt, daß das Schreibfreigabesignal eine binäre "1" ist. Wenn andererseits kein Fehler in dem empfangenen Datenblock erfaßt ist (EDT="0"), wird das Flipflop 50 rückgesetzt derart, daß das Schreibfreigabesignal eine binäre "0" ist. Wegen der auf die ankommenden Datenblöcke durch die Verzögerungsschaltung 42 ausgeübte Zeitverzögerung ergibt sich, daß das den jeweiligen Datenblöcken zugeordnete Schreibfreigabesignal mit im wesentlichen zeitlicher Koinzidenz bzw. Übereinstimmung damit erzeugt wird, wie das in Fig. 6G dargestellt ist.

Vorzugsweise ist das Schreibfreigabesignal ein Impulssignal. Wenn die ankommenden Datenblöcke fehlerfrei sind, kann dieses Impulssignal als periodischer negativ werdender Impuls auftreten, dessen Wiederholfrequenz gleich der Frequenz ist, mit der aufeinanderfolgende Speicherplätze im RAM 40 für einen Einschreibbetrieb adressiert werden. Das Umschalten solcher Einschreibefreigabeimpulse steuert die Wählschaltung 44, die ihrerseits den RAM 40 steuert zum Durchführen des Einschreibbetriebs. Wenn der Einschreibfreigabeimpuls auf relativ niedrigem Pegel ist, ist der RAM 40 freigegeben, um diesen Einschreibbetrieb durchzuführen.

Der Schreibblockzähler 46W wird durch verzögerte Synchronimpulse PSY′ (Fig. 6E) getriggert, um die Einschreibadresse WA, die durch den ROM 51 erzeugt ist, zu laden oder zu speichern. Fig. 6F stellt dar, daß ohne Jitter die Einschreibadresse, die den Speicherplatz 4 im RAM 40 identifiziert, erzeugt wird, wenn der verzögerte Datenblock WDT′, der die Blockadresse BA [0] enthält, zum Einschreiben in den RAM 40 zugeführt wird. Daher werden sowohl der Speicherplatz 4 im RAM 40 als auch der Speicherabschnitt 4 im Fehlermarkierungsspeicher 52 adressiert oder ausgewählt, um Daten einzuschreiben.

Der Schreibbitzähler 45W zählt nun die Schreibbittaktimpulse, die dem Schreibbittaktanschluß 47W zugeführt werden. Wenn der Zählerstand des Schreibbitzählers 45W inkrementiert wird, werden entsprechende Bitstellen in dem Speicherplatz des RAM 40, der für den Einschreibbetrieb adressiert worden ist, sequentiell freigegeben, damit die aufeinanderfolgenden Bit des Datenblocks darin eingeschrieben werden. Daher wird der verzögerte Datenblock WDT′ in den adressierten Speicherplatz des RAM 40 bitseriell eingeschrieben.

Es ist hier angenommen, daß der verzögerte Datenblock WDT′ fehlerfrei ist. Folglich ist das Fehlererfassungssignal WDT eine binäre "0" und tritt der Schreibfreigabeimpuls als negativ werdenden Impuls auf. Folglich wird der RAM 40 freigegeben, damit der verzögerte Datenblock WDT′ in den adressierten Speicherplatz eingeschrieben wird. Auch wird der Multiplexer 53 durch die Steuerung 55 gesteuert, die von dem negativ werdenden Einschreibefreigabeimpuls abhängt, um eine Fehlermarkierung mit binärer "0" dem Fehlermarkierungsspeicher 52 zuzuführen. Wenn der Zählerstand des Schreibbitzählers 45W seinen vorgegebenen Zählerstand erreicht, der wie ausgeführt, ein maximaler Zählerstand entsprechend dem letzten in den adressierten Speicherplatz des RAM 40 eingeschriebenen Bit ist, gibt die Steuerung 55 den adressierten Speicherabschnitt des Fehlermarkierungsspeichers 52 frei, damit die Fehlermarkierung mit binärer "0" eingeschrieben wird. Folglich und übereinstimmend mit dem Beispiel gemäß Fig. 6F weist der Speicherplatz 4 im RAM 40 darin den Datenblock WDT′ eingeschrieben auf und weist der Speicherabschnitt 4 in dem Fehlermarkierungsspeicher 52 eine Fehlermarkierung mit binärer "0" darin eingeschrieben auf.

Abhängig von dem nächstfolgenden verzögerten Synchronimpuls PSY′ wird der vorstehende Betrieb wiederholt. Daher werden der Speicherplatz 5 im RAM 40 sowie der Speicherabschnitt 5 in dem Fehlermarkierungsspeicher 52 adressiert, um darin den verzögerten Datenblock WDT′ bzw. die Fehlermarkierung einzuschreiben. Es ergibt sich aus Fig. 6B, daß der Datenblock, der die Blockadresse BA [1] enthält, in den adressierten Speicherplatz 5 eingeschrieben wird. Wenn dieser Datenblock fehlerfrei ist, ist das Fehlererfassungssignal EDT eine binäre "0", woraufhin der Schreibfreigabeimpuls ein negativ werdender Impuls ist, um den Speicherplatz 5 des RAM 40 freizugeben, damit dieser Datenblock darin eingeschrieben wird. In gleicher Weise wird der Multiplexer 53 durch die Steuerung 55 abhängig von diesem negativ werdenden Schreibfreigabeimpuls gesteuert, um eine Fehlermarkierung mit binärer "0" in den Fehlermarkierungsspeicher 52 einzuschreiben, wobei diese Fehlermarkierung mit binärer "0" in den Speicherabschnitt 5 eingeschrieben wird, wenn der Schreibbitzähler 45W seinen maximalen Zählerstand erreicht.

Wenn jedoch ein Fehler in dem Datenblock erfaßt wird, der die Blockadresse BA [1] enthält, wie wenn diese Blockadresse unrichtig ist, oder wenn ein Fehler in mindestens einem der Datenworte vorliegt, die in diesem Datenblock enthalten sind, ist das Fehlererfassungssignal EDT eine binäre "1", wodurch sich ein Schreibfreigabesignal mit binärer "1" ergibt. Das heißt, der negativ werdende Schreibfreigabeimpuls wird bei diesem Beispiel nicht erzeugt. Folglich wird der RAM 40 nicht freigegeben, um den Datenblock EDT′ in den adressierten Speicherplatz 5 einzuschreiben. Folglich verbleibt, wenn angenommen ist, daß Daten aus dem RAM nichtzerstörend ausgelesen werden, der Datenblock, der zuvor in dem Speicherplatz 5 gespeichert worden ist, darin. Das heißt, der fehlerhafte Datenblock WDT′ ersetzt nicht oder überschreibt nicht den Datenblock, der zuvor in diesen adressierten Speicherplatz eingeschrieben worden ist.

Das das Schreibfreigabesignal eine binäre "1" ist, steuert die Steuerung 55 den Multiplexer 53 nun zum Zuführen der Fehlermarkierung mit binärer "1" zum Fehlermarkierungsspeicher 52. Daher erreicht, wenn der Schreibbitzähler 45W seinen maximalen Zählerstand erreicht, die Steuerung 55, daß die vom Multiplexer 53 zugeführte Fehlermarkierung mit binärer "1" in den Speicherabschnitt eingeschrieben wird, d. h. den Speicherabschnitt 5, der durch den Blockzähler 46W adressiert ist. Wie das erläutert werden wird, gibt die Fehlermarkierung mit binärer "1" wieder, daß der Datenblock, der in dem entsprechenden Speicherplatz des RAM 40 gespeichert ist, fehlerhaft ist und als fehlerhafte Daten zu interpretieren sind. Daher wird bei dem vorliegenden Beispiel, da der Speicherabschnitt 5 des Fehlermarkierungsspeichers 55 die Fehlermarkierung mit binärer "1" speichert, diese Fehlermarkierung verwendet, um anzuzeigen, daß der im Speicherplatz 5 des RAM 45 gespeicherte Datenblock fehlerhaft ist. Selbstverständlich soll, da der Datenblock der nun im Speicherplatz 5 gespeichert ist, dem Datenblock gleich ist, der zuvor darin gespeichert worden war, dieser zuvor gespeicherte Datenblock, wenn er aus dem RAM 40 wiedergelesen wird, als fehlerhaft interpretiert werden.

Wie erwähnt, führt die Wählschaltung 44 abhängig von dem negativ werdenden Schreibfreigabeimpuls die Einschreibadresse WA, die durch den Schreibadreßgenerator erzeugt ist, dem RAM 40 zu. Zu allen anderen Zeitpunkten, d. h. wenn das Schreibfreigabesignal eine binäre "1" ist, führt die Wählschaltung 44 die Ausleseadresse RA, die durch den Leseadreßgenerator erzeugt ist, dem RAM 40 zu.

Es zeigt sich, daß wenn eine Ausleseadresse dem RAM 40 durch die Wählschaltung 44 zugeführt ist, die Inhalte des adressierten Speicherplatzes in dem RAM 40 daraus bitseriell ausgelesen werden. Der Bitzählerstand des Lesebitzählers 45R identifiziert die bestimmte Bitstelle in diesem adressierten Speicherplatz, aus dem die Bit ausgelesen werden. Der ausgelesene Datenblock RDT wird dann einem Multiplexer zugeführt. Es zeigt sich, daß die in den adressierten Speicherplätzen des RAM 40 gespeicherten Datenblöcke mit einer festen Bezugsrate oder -frequenz ausgelesen werden, die durch den Bezugsaulesetaktgenerator bestimmt ist. Weiter wird der Blockzähler 46R periodisch inkrementiert zum Erzeugen sequentieller Adressen, aus denen die gespeicherten Datenblöcke ausgelesen werden.

Aus dem in den Fig. 6A bis 6G zusammen mit der Speichertafel gemäß Fig. 5 dargestellten Ausführungsbeispiel sei angenommen, daß der Speicherplatz 0 im RAM 40 für einen Auslesebetrieb adressiert sei. Gleichzeitig damit wird auch der Speicherabschnitt 0 de Fehlermarkierungsspeichers 52 durch die Ausleseadresse RA adressiert, die durch den Blockzähler 45R erzeugt ist. Es sei weiter angenommen, daß der Datenblock, der im Speicherplatz 0 gespeichert ist, fehlerfrei ist. Daher zeigt sich aus der vorhergehenden Erläuterung, daß die im Speicherabschnitt 0 des Fehlermarkierungsspeichers 52 gespeicherte Fehlermarkierung eine binäre "0" ist.

Wenn nun der Speicherplatz 0 für den Auslesebetrieb adressiert ist, ist auch der Speicherabschnitt 0 des Fehlerspeichers adressiert. Die Steuerung 55 liest abhängig von dieser Ausleseadress RA sowie der geringsten oder kleinsten Bitadresse, die durch den Lesebitzähler 45R erzeugt ist, die Fehlermarkierung mit binärer "0" aus dem Speicherabschnitt 0 aus. Die Steuerung 55 triggert auch die Verriegelungsschaltung 54 zum Speichern dieser ausgelesenen binären "0". Bei der nächstfolgenden Bitadresse oder innerhalb einiger Bitadressen danach setzt die Steuerung 55 die Fehlermarkierung im Speicherabschnitt 0 auf eine binäre "1". Daher wird bei dem vorliegenden Beispiel, nachdem die Fehlermarkierung aus dem adressierten Speicherabschnitt des Fehlermarkierungsabschnitts 52 ausgelesen ist, diese Fehlermarkierung zu einer binären "1" geändert.

Der vorstehende Betrieb wird wiederholt bei jeder Änderung oder Fortschreibung in der Ausleseadresse RA. Daher wird, wenn ein bestimmter Speicherplatz im RAM 40 für einen Auslesebetrieb adressiert wird, der entsprechende Speicherabschnitt im Fehlermarkierungsspeicher 52 ebenfalls adressiert. Wenn das erste Bit des gespeicherten Datenblocks aus dem adressierten Speicherplatz des RAM 40 ausgelesen wird, wird die Ist-Fehler- Markierung, die diesem Datenblock zugeordnet ist, in der Verriegelungsschaltung 54 verriegelt. Unmittelbar oder kurz darauf wird diese Fehlermarkierung in dem adressierten Speicherabschnitt zu einer binären "1" geändert. Daher ist, nachdem ein Datenblock aus einem Speicherplatz im RAM 40 ausgelesen ist, die dem Speicherplatz zugeordnete Fehlermarkierung, aus dem der Datenblock ausgelesen worden ist, so gesetzt, als ob angezeigt ist, daß die vorliegenden Inhalte in diesem Speicherplatz, d. h. die Inhalte an dieser Speicherstelle nach dem Auslesebetrieb nun als fehlerhaft gedeutet werden.

Selbstverständlich wäre, wenn ein fehlerhafter Datenblock WDT′ dem RAM 40 zugeführt worden ist, das Schreibfreigabesignal eine binäre "1", um zu verhindern, daß dieser fehlerhafte Datenblock in den RAM eingeschrieben wird. Weiter ist auch der Speicherabschnitt des Fehlermarkierungsspeichers 52, der dem Speicherplatz in dem RAM zugeordnet ist, in den der Datenblock eingeschrieben würde, mit einer Fehlermarkierung mit binärer "1" versorgt. Wenn anschließend die Inhalte dieses Speicherplatzes ausgelesen werden, wird die zugeordnete Fehlermarkierung mit binärer "1" in der Verriegelungsschaltung 54 verriegelt. Da der Datenblock WDT′ fehlerhaft war und deshalb nicht in diesem Speicherplatz gespeichert worden ist, ergibt sich, daß die aus dem RAM 40 ausgelesenen Daten ein Datenblock sind, der zuvor in diesem Speicherplatz gespeichert worden ist, jedoch nicht durch den fehlerhaften Datenblock WDT′ ersetzt worden ist. Das heißt, die nun aus dem RAM 40 ausgelesenen Daten sind solche, die bereits ausgelesen waren. Da Daten, die aus dem RAM 40 wieder- ausgelesen werden, als fehlerhaft gedeutet werden sollen, wird die Fehlermarkierung EFLG, die diesem wiedergelesenen Datenblock zugeordnet ist und nun in der Verriegelungsschaltung 54 gespeichert ist, verwendet, um diesen wiedergelesenen Datenblock als fehlerhaften Datenblock zu verarbeiten. Das heißt, diese Fehlermarkierung EFLG mit binärer "1" wird als Decodierer verwendet zur Verarbeitung des ausgelesenen Datenblocks als Fehler.

Es zeigt sich, daß, da jede Fehlermarkierung, die in dem Fehlermarkierungsspeicher 52 gespeichert ist, auf eine binäre "1" gesetzt ist, wenn deren zugeordneter Datenblock aus dem RAM 40 ausgelesen ist, diese Fehlermarkierungen nicht auf eine binäre "0" rückgesetzt werden, wenn nicht ein richtiger oder fehlerfreier Datenblock in den RAM 40 eingelesen wird. Deshalb besteht wegen der Tatsache, daß fehlerhafte Datenblöcke daran gehindert werden, daß sie in den RAM 40 eingeschrieben werden, die Möglichkeit, daß zuvor gelesene Daten aus dem RAM 40 wiedergelesen werden können. Jedoch werden solche wiedergelesenen Daten stets von einer Fehlermarkierung EFLG mit binärer "1" begleitet und werden deshalb von den Decodierern zur Deutung der wiedergelesenen Datenblöcke als fehlerhaltige Datenblöcke verwendet.

Aus der vorstehenden Beschreibung ergibt sich, daß durch Verzögern des Ladens eines adressierten Speicherabschnitts des Fehlermarkierungsspeichers 52 mit einer Fehlermarkierung, bis das letzte Bit eines Datenblocks in dem RAM 40 eingeschrieben ist, verhindert wird, daß falsche Fehlermarkierungen in dem Fehlermarkierungsspeicher gespeichert werden. Wenn beispielsweise der Speicherplatz 3 im RAM 40 und der Speicherabschnitt 3 im Fehlermarkierungsspeicher 52 beide adressiert sind, jedoch ein Streuimpuls als Synchronimpuls PSY interpretiert wird, kann der Blockzähler 46W abhängig von diesem Streuimpuls getriggert werden, um beispielsweise die Adresse 7 zu erzeugen. Wenn der Schreibfreigabeimpuls auf seinem negativen Pegel bleibt, kann nun eine Fehlermarkierung mit binärer "0" fehlerhaft im Speicherabschnitt 7 gespeichert werden. Da jedoch eine Fehlermarkierung nicht in den Fehlermarkierungsspeicher 52 eingeschrieben wird, bis der Schreibbitzähler 45W seinen maximalen Zählerstand erreicht, und da der Zählerstand dieses Schreibbitzählers abhängig von dem Streusynchronimpuls rückgesetzt wird, wird die Fehlermarkierung mit binärer "0" nicht fehlerhaft, weder in den Speicherabschnitt 3 (der zuvor adressiert worden ist) noch in den Speicherabschnitt 7 (der nun durch den Blockzähler 46W adressiert ist), eingeschrieben. Vielmehr bleibt eine Fehlermarkierung mit binärer "1" in diesen beiden Speicherabschnitten gespeichert.

Da die durch den ROM 51 erzeugte Einschreibadresse WA als Funktion der Blockadresse BA, die in jedem empfangenen Datenblock enthalten ist, bestimmt ist, ergibt sich, daß genau die gleiche Sequenz, in der richtige oder fehlerfreie Datenblöcke in den RAM 40 eingeschrieben worden sind, daraus ausgelesen werden. Weiter erfaßt die CRC-Prüfschaltung 43 das Vorliegen eines Fehlers in einer Blockadresse, um zu verhindern, daß ein Datenblock in einen fehlerhaften Speicherplatz des RAM 40 eingeschrieben wird. Folglich wird die Integrität oder Vollständigkeit der eingeschriebenen und ausgelesenen Datenblocksequenzen aufrechterhalten.

Claims (4)

1. Verfahren zum Speichern von in aufeinanderfolgenden Datenblöcken angeordneten Digitalsignalen in einen Speicher (40, 52) mit mehreren adressierbaren Speicherplätzen, deren jeder einen jeweiligen Datenblock speichert, wobei ein Schreibadreßgenerator (45W, 46W, 51) Einschreibadressen und ein Leseadreßgenerator (45R, 46R) Ausleseadressen erzeugt und ein Fehlerdetektor (43) Fehler in einem zugeführten Datenblock (WDT) erfaßt, dadurch gekennzeichnet, daß beim Auslesen eines fehlerfreien Datenblocks (RDT) aus dem Speicher (40, 52) dem entsprechenden Speicherplatz ein Fehlersignal (EFLG) zugeordnet wird und das Fehlersignal (EFLG) nur dann zurückgesetzt wird, wenn für diesen Speicherplatz ein fehlerfreier Datenblock detektiert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jeder zugeführte Datenblock (WDT) eine Blockadresse enthält, die die relative Lage des Datenblocks in einer vorgegebenen Gruppe von Blöcken wiedergibt,
und daß der Fehlerdetektor (43) ebenfalls Fehler in der Blockadresse erfaßt und verhindert, daß der die fehlerhafte Blockadresse aufweisende Datenblock in einen fehlerhaft adressierten Speicherplatz eingeschrieben wird.

3. Speichervorrichtung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher (40, 52) einen gesonderten Fehlerspeicher (52) enthält und der Fehlerspeicher (52) das Fehlersignal (EFLG) speichert.

4. Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß dem Fehlerspeicher (52) eine Verriegelungsschaltung (54) zum Zwischenspeichern des Fehlersignals nachgeschaltet ist.