DE2834094C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Schräg­ laufkompensation bei der Signalabtastung von digitalen Zeichen von mehrspurigen Aufzeichnungsträgern, auf denen die Bits eines Bytes parallel aufgezeichnet sind.

Die Schaltungsanordnung umfaßt für jede Aufzeichnungsspur eine erste Schaltungsgruppe mit einem Datendetektor, der die von den Aufzeich­ nungsspuren gelesenen Datensignale verarbeitet und dabei Daten- und Taktsignale erzeugt, wobei die Taktsignale die auf der Spur vorkom­ menden digitalen Zeichenelemente markieren, mit einem Zwischen­ speicher zur temporären Aufnahme der vom Datendetektor abgegebe­ nen Datensignale und mit einer Zähleinrichtung zur Zählung der vom Datendetektor abgegebenen Taktsignale. Die Schaltungsanordnung um­ faßt ferner eine für alle Aufzeichnungsspuren gemeinsame zweite Schaltungsgruppe mit einem Ausgangsregister, in das alle Bits eines Bytes aus den Zwischenspeichern jeder ersten Schaltungsgruppe über­ tragen werden, sobald die erfolgte Zwischenspeicherung aller Bits des betreffenden Bytes signalisiert wird.

Schaltungsanordnung zur Schräglaufkompensation bei der Signalab­ tastung von digitalen Zeichen von mehrspurigen Aufzeichnungsträgern sind bereits bekannt, z. B. DE-Auslegeschrift 11 25 698. Es soll ver­ sucht werden, Störungen bei der gleichzeitigen Abtastung der Bits zu beseitigen, wenn der Aufzeichnungsträger schräg läuft oder wenn die Magnetköpfe mangelhaft justiert sind. Eine wichtige Rolle spielen da­ bei logische Verknüpfungsschaltungen, mit deren Hilfe ermittelt wird, wann die Datenbits von allen Aufzeichnungsspuren verfügbar sind. Bei der in der genannten DE-Auslegeschrift offenbarten Schaltungsanordnung ist dafür ein Ausgangszähler und für jede Spur gesonderte Vergleichsschaltungen vorgesehen. Jeder Ver­ gleicher vergleicht den Zählerstand des ihm zugeordneten Ein­ gangszählers mit dem Zählerstand des Ausgangszählers. Wenn alle Vergleicher Ausgangssignale "Spur x fertig" abgeben, durch die angezeigt wird, daß alle Eingangszähler größere Zahlen aufweisen als der Ausgangszähler, wird ein Byte-Auslesesignal erzeugt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine an­ dere digital arbeitende Schaltungsanordnung, vorzugsweise unter weitgehender Verwendung von standardisierten Logik- und Speicher­ bausteinen, zur Schräglaufkompensation zu schaffen.

Die Aufgabe wird mit Hilfe einer Schaltungsanordnung gelöst, die durch die charakteristischen Merkmale des Patentanspruchs 1 gekennzeichnet ist.

Anhand von Zeichnungen wird die Erfindung nachstehend bei­ spielsweise näher erläutert.

Fig. 1 zeigt ein Blockdiagramm der Schaltungsanordnung;

Fig. 2 zeigt einen Schaltplan eines Positions-Zählers, eines Positions/Überlastungs-Decoders, eines Datenschieberegisters und eines Steuerschieberegisters;

Fig. 3 zeigt einen Schaltplan eines Byte-Bereitschafts- Detektors;

Fig. 4 zeigt einen Schaltplan eines Byte-Puffers;

Fig. 5 zeigt ein Flußdiagramm der vorliegenden Schaltungsanordnung;

Fig. 6A, 6B und 6C veranschaulichen in Impuls-Zeit-Dia­ grammen Zeitsteuersignale, die zur Verwendung in einem zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung dienenden Mehrfachbit-Puffer erzeugt werden.

Der in Fig. 1 dargestellte Daten- und Fehlerdetektor 270 ist im einzelnen an anderer Stelle näher erläutert (siehe US-PS 38 32 684). Obwohl dies nicht im Blockdiagramm veran­ schaulicht ist, werden bei der vorliegenden Erfindung ein Haupttakt und ein Daten­ takt verwendet, wie sie durch eine an anderer Stelle näher beschriebene Schaltungsanordnung erzeugt werden (siehe DE-OS 28 26 312). Wie in Fig. 1 angegeben, sind ein Daten- und Fehlerdetek­ tor 270, ein Steuerschieberegister 220, ein Datenschieberegister 250, eine Zähleinrichtung, bestehend aus einem Positionszähler 200 und einem Positions-/Überlastungsdecoder 210, und ein Fehlerregister 260, je Datenspur erforderlich, von der die Daten gelesen werden. Demgegenüber wird eine zweite Schaltungsgruppe, bestehend aus einem als Koinzidenz­ schaltung wirkendem Byte-Bereit­ schaftsdetektor 280 und einem als Ausgangsregister wirkendem Bytepuffer 400 lediglich einmal je System verwendet. Die Funktion dieser Schaltungseinrichtungen besteht darin, auf Signale hin zu arbeiten, die von dem Steuerschiebere­ gister 220 und dem Datenschieberegister 250 der jeweiligen Daten­ spur bereitgestellt werden. Obwohl in Fig. 1 veranschaulicht, wird das dort dargestellte Fehlerregister 260 nicht näher beschrieben, da es vom Fachmann unter Verwendung eines einfachen JK-Flipflops leicht realisiert werden kann. Der Zweck des Re­ gisters 260 besteht darin, jeglichen Fehler festzuhalten bzw. zu verriegeln, der jeweils dann auftritt, wenn ein Fehler auf der Dateneingangsseite des Fehlerdetektors 270 ermittelt worden ist oder wenn der Überlastungs-Decoder 210 anzeigt, daß vom Aufzeichnungsträger mit einem Bitversatz von mehr als einem Bit ausgelesen wird. Wenn neun Daten­ spuren gelesen werden, wird im allgemeinen eine Spur als Paritätsspur verwendet, und ein einzelner Fehler in dem Datenbyte kann nicht korrigiert werden. Wenn ein Datenfehler auftritt, werden somit die Bit- X-Bereitschafts- und Bit-X-Datenleitungen für eine zu­ künftige Korrektur durch die Fehlerermittlungs- und Feh­ lerkorrekturschaltungsanordnung im Anschluß an den zur Schräglaufbeseitigung bzw. Bitversatzbeseitigung dienenden Puffer freigegeben. Bei zwei oder mehr Spurfehlern muß die gesamte Aufzeichnung neu gelesen oder übergangen werden.

In Fig. 2 sind der Positions-Zähler 200, der Positions- /Überlastungs-Decoder 210, das Steuerschiebere­ gister 220 und das Datenschieberegister 250 veranschaulicht. Der Positions-Zähler 200 ist ein binärer Vorwärts/Rückwärts- Vier-Bit-Zähler mit Lade- und Löscheingängen. Die Lade-Eingangssignale charakterisieren die Binärzahl 1100, d. h. eine dezimale Zwölf. Die Lade-Eingangssignale werden derart festgehalten, daß dann, wenn das Zähler-Ladesignal PE ein Verknüpfungssignal "0" ist - unter Anwen­ dung einer positiven Verknüpfungslogikdarstellung - die Zähler-Ausgangssignale ebenfalls durch die Binärzahl 1100 dargestellt sind. Es ist sichergestellt, daß - wenn der Positions-/Überlastungsdecoder 210 die Binärzahl 1100 am Ein­ gang empfängt - er kein Ausgangssignal abgibt, das das Einschreiben von Daten in die Schieberegister 220 und 250 bewirkenden könnte, so daß also keine Daten in die Steuer- und Datenschieberegister 220, 250 eingelesen werden. Wenn das PE-Signal ein Ver­ knüpfungssignal "0" ist, kennzeichnet es den Umstand, daß die gelesene Datenaufzeichnung keine brauchbaren Daten mehr enthält, weshalb jegliche weitere Datenübertragung fehler­ haft wäre. Das Auslösesignal wird den Löscheingängen des Zählers und der Register zugeführt, um diese Schaltungen vor Beginn des Datenblockes vorzubereiten. Das Auslösesignal ist im Verknüpfungszustand "1" aktiv. Ein von dem Daten und Fehlerdetektor 270 erzeugtes Abtast-X-Signal tritt gleichzeitig mit dem Daten-X-Impuls auf und gibt an, daß gültige Daten auf der Daten-X-Leitung vorhanden sind. Das Abtast-X-Signal wird, dazu herangezogen, die Zählerstellung des Positions-Zählers 200 zu erhöhen sowie dazu, die Ausgangs­ signale des Positions/Überlastungs-Decoders 210 in das Steuerschieberegister 220 zu laden. Es ist wichtig darauf hinzuweisen, daß die Schieberegister mit einem aktiven hohen Signalpegel am Ladeeingang ladbar sind und daß außerdem lediglich Verknüpfungssignale "1" in die Schieberegister geladen werden können, was bedeutet, daß dann, wenn ein Verknüpfungssignal "1" zuvor in eine Registerstufe geladen worden ist oder in die betreffende Stufe geschoben worden ist, ein Ladesignal mit einem "0"- Eingangspegel das Registerausgangssignal nicht ändern wird, welches dem Registereingangssignal für die betreffende Stufe entspricht. Das von der Schaltungsanordnung gemäß Fig. 3 erzeugte Byte-Lesesignal wird dazu herangezogen, die Zähler­ stellung des Positions-Zählers 200 zu verringern und eine Takt­ steuerung sowohl des Steuerschieberegisters 220 als auch des Datenschieberegisters 250 zu bewirken. Das Takteingangssignal wird durch ein aktives hohes Signal am Ladeeingang gewisser­ maßen überschrieben. Wenn eine Taktsteuerung bei einem der Schieberegister erfolgt, dann werden Daten vom Ausgang "a" zum Ausgang "b", vom Ausgang "b" zum Ausgang "c", etc., übertragen. Zugleich führt das Festhalten des Serienein­ gangs auf Masse- bzw. Erdpotential dazu, daß ein Ver­ knüpfungssignal "0" am "a"-Ausgang abgegeben wird. Ein Si­ gnal hohen Pegels am Spurfehlereingang führt dazu, daß das Bit-X-Bereitschafts-Ausgangssignal als Verknüpfungssignal "1" auftritt und daß die Bit-X-Daten mit einem Verknüpfungs- Null-Zustand auftreten. Auf diese Art und Weise wird eine Spur mit einem Spurfehler stets als Datenbit "0" gelesen und in den Byte-Puffer eingegeben. Wie zuvor erwähnt, wird - so lange nur eine Spur fehlerhaft ist - die nachfolgende Fehlerkorrektur- und Fehlerdetektorschaltung diese bestimmten Spurdaten auf den richtigen Verknüpfungs­ pegel einstellen. Das Daten-X-Eingangssignal wird dazu heran­ gezogen, die Ladefunktion des Datenschieberegisters freizu­ geben, da das Abtast-X-Signal mit dem Daten-X-Signal koinzi­ diert, wenn beide Signale durch Verknüpfungssignale "1" ge­ bildet sind. Der Positions-Zähler 200 wird mit der Rückflanke des Abtast-X-Impulses taktgesteuert; der Daten-X-Impuls ermöglicht die gerade vorhandene Zählerstellung in dem Positions/Überlastungs-Decoder 210 in das Datenschie­ beregister vor der Taktsteuerung des Positions-Zählers zu laden. Ein Beispiel dafür, wie diese Funktionsweise abläuft, wird im folgenden gegeben. Nachdem der Einleitungsimpuls den Positions-Zähler 200 und die Schieberegister gelöscht hat, tritt am "0"-Ausgang des Positions-Decoders 210 ein Ver­ knüpfungssignal "1" auf, welches den "E"-Eingängen des Steuerschieberegisters 220 und des Datenschieberegisters 250 zuge­ führt wird. Wenn das erste Datenbit einen Verknüpfungs­ pegel "1" besitzt, wird ein Verknüpfungssignal "1" in die "e"-Position der beiden Schieberegister geladen, und auf das Auftreten der Rückflanke des Abtast-X-Impulses hin wird der Positions-Zähler 200 durch Taktsteuerung in den Binärzu­ stand 0001 gebracht, was seinerseits dazu führt, daß der "1"-Ausgang des Positions-/Decoders in den Verknüpfungs­ zustand "1" gelangt. Wenn ein "1-Verknüpfungseingangs­ signal in die "e" Position beider Register geladen worden ist, dann führt der Bit-X-Bereitsschaftausgang ein Ver­ knüpfungssignal "1", wie der Bit-X-Datenausgang. Diese Signale sind die Eingangssignale für den Byte-Bereitschafts­ detektor bzw. für den Byte-Puffer. Wenn ein zweites "1"- Verknüpfungseingangssignal vor der Übertragung der Daten aus dem Bytepuffer aufgenommen wird, dann wird ein Verknüpfungssignal "1" in die Position "d" beider Re­ gister geladen. Zu diesem Zeitpunkt ist ein "1"-Ver­ knüpfungsausgangssignal an den Ausgängen "d" und "e" der beiden Register vorhanden, und der Positions-/Decoder 210 be­ sitzt in der "2"-Position ein "1"-Verknüpfungsausgangs­ signal. Wenn zu diesem Zeitpunkt das erste Datenbyte für die Übertragung bereitsteht und tatsächlich übertragen wird, dann wird das Byte-Lesesignal eine Taktsteuerung des Takt-Abwärtseingangs des Positions-Zählers bewirken, und das Positions/-Decoder-Ausgangssignal wird mit einem Verknüpfungspegel "1" am "1"-Ausgang und mit einem Ver­ knüpfungspegel "0" am "2"-Ausgang auftreten, wobei zu­ gleich der Inhalt der beiden Register derart verschoben wird, daß der Verknüpfungspegel "1" vom "d"-Ausgang zum "e"-Ausgang übertragen wird und daß die zuvor am "e"-Aus­ gang vorhanden gewesenen Daten verloren gehen. Dabei handelt es sich um das Datenbyte, welches demjenigen Bit zugehörig ist, welches bereits gelesen worden ist. Wenn das nächste Datenbit eine "0" ist, wird ein Verknüpfungssignal "1" in den "d"-Eingang des Steuerschieberegisters geladen, nicht jedoch in das Datenschieberegister, da ein "0"-Datenver­ knüpfungsbit die Ladefunktion des Registers nicht aktiviert. In diesem Fall führen die beiden Ausgänge "d" und "e" des Steuerschieberegisters jeweils einen Verknüpfungspegel "1", wodurch angezeigt wird, daß zwei Datenbits gespeichert wor­ den sind, während die Ausgänge "d" und "e" des Datenschiebe­ registers die Bits "0" bzw. "1" führen. Dadurch werden die den Steuerschieberegisterstufen entsprechenden Daten ange­ zeigt.

Auf diese Art und Weise können bis zu fünf Datenbits von dem Steuerschieberegister erfaßt werden, während die ent­ sprechenden Datenbits in dem Datenschieberegister ge­ speichert sind.

In Fig. 3 ist in einem Schaltplan der Byte-Bereitschafts­ detektor veranschaulicht. Wie obenerwähnt, ist lediglich ein Byte-Bereitschaftsdetektor pro System erforderlich, um die erforderlichen Signale von jeder der in einer Mehrzahl vorgesehenen Spuren als Eingangssignale für den Detektor zu verwenden. Die Arbeitsweise des Byte-Bereitschaftsde­ tektors ist folgende.

Der Einleitungsimpuls löscht die Q-Ausgänge der Flipflops 310 und 350, so daß an diesen Ausgängen der Verknüpfungs­ zustand "0" vorhanden ist. Anschließend wird dann, wenn die verschiedenen Bit-X-Bereitschaftssignale von jeder der Da­ tenspuren zu einem Verknüpfungssignal "1" werden, wodurch angezeigt wird, daß das jeweilige Bit in der betreffenden Spur für das Lesen bereit ist, das Ausgangssignal des UND-Gliedes 300 in einen Verknüpfungszustand "1" über­ gehen. Auf das Auftreten des nächsten Bezugstaktimpulses hin wird der Q-Ausgang des Flipflops 310 in den Ver­ knüpfungszustand "1" übergehen. Dadurch wird der Ausgang des UND-Gliedes 360 freigegeben. Das Ausgangssignal des UND-Gliedes 360 wird auf die Aufnahme des als Verknüpfungs­ signal "1" auftretenden Einleitungsimpulses vom Ausgang des Flipflops 350 in einen Verknüpfungszustand "1" übergehen. Bis zu diesem Zeitpunkt wird, da der Ausgang des UND-Glie­ des 360 in den Verknüpfungszustand "1" übergeht, keiner der Flipflop-Ausgänge oder der Ausgänge der UND- und NAND-Glie­ der des Byte-Bereitschaftsdetektors eine Änderung zeigen. Bei als Verknüpfungssignal "1" auftretendem Byte- Puffer-Bereitschaftsignal wird durch die Schnittstellen­ schaltung der Byte-Puffer gelesen, und ein Rückstellsignal - worauf im Zusammenhang mit der Erläuterung gemäß Fig. 4 noch eingangen wird - bewirkt das Setzen des Flipflops 350 und gibt den Ausgang des UND-Gliedes 340 frei, wenn zu dem betreffenden Zeitpunkt kein aktives Pegelsignal auf irgendeiner der Abtast-X-Leitungen vorhanden ist. Wenn am Ausgang des UND-Gliedes 340 ein Verknüpfungspegel "1" auftritt, dann wird am Ausgang des NAND-Gliedes 320 ein negativer Impuls auf das Auftreten des nächsten Bezugstaktimpulses hin erzeugt. Dieses Byte- Lesesignal wird zur Taktsteuerung der Steuerungs- und Datenschieberegister sowie zur Verringerung der Zähler­ stellung des Positions-Zählers herangezogen. Zugleich wird das Byte-Lesesignal erzeugt, und der Q-Ausgang des Flipflops 310 schaltet vom Verknüpfungspegel "1" zum Ver­ knüpfungspegel 0 um. Dieses Ergebnis wird durch das Auf­ treten eines Verknüpfungs-Ausgangssignals "1" am Ausgang des UND-Gliedes 340 hervorgerufen, welches Signal dem K-Eingang des Flipflops 310 zugeführt wird. Dabei bewirkt das Auftreten eines Bezugstaktimpulses die Umsteuerung des Flipflops mit dem am J-Eingang liegenden Bit-Bereit­ schaftssignal. Nach Umschaltung des Flipflops 310 wechselt das Signal am Q-Ausgang dieses Flipflops vom Verknüpfungszustand "1" zum Verknüpfungszustand "0", wodurch der Ausgang des UND-Gliedes 340 auf einen Verknüpfungs­ zustand 0 gebracht wird. Das nächste "1"-Bit-Bereitschafts­ verknüpfungssignal von dem UND-Glied 300 her veranlaßt das Byte-Bereitschaftssignal auf einen Verknüpfungspegel "1" überzugehen, wenn das Flipflop durch den Bezugstakt ge­ tastet wird. Diese Folge wird wiederholt, wie dies während der gesamten Datenaufzeichnung erforderlich ist.

In Fig. 4 ist in einem Schaltplan der Byte-Puffer selbst in Verbindung mit seiner zugehörigen Steuerschaltung ver­ anschaulicht. Der Byte-Puffer wird in entsprechender Weise wie der übrige Teil der zur Schräglaufbeseitigung dienenden Mehrfachbit-Pufferschaltung in die geeigneten Einleitungs­ zustände durch den Einleitungsimpuls gesetzt, der das Mehr­ fachbit-Paralleleingabe-/Parallelausgabe-Register 400 zu­ rückstellt sowie die Flipflops 420 und 440 löscht. Im Anschluß an das Auftreten des Puffer-Bereitschaftssignals - wie dies im Zusammenhang in Fig. 3 im einzelnen beschrieben worden ist - wird das Verknüpfungsglied 410 bei Vorliegen des Verknüpfungszustands "1" freigegeben. Dies zeigt an, daß der Byte-Puffer an sämtlichen Dateneingängen gültige Daten aufweist. Zugleich führt der Byte-Puffer-Voll-Ausgang des Registers 400 ein Verknüpfungssignal "0", nachdem eine Zurückstellung durch den Einleitungsimpuls erfolgt ist. Dieses "0"-Signal in Verbindung mit dem mit hohem Pegel auftretenden Byte-Puffer-Bereitschaftssignals gibt das Verknüpfungsglied 410 frei und bewirkt die Abgabe eines Verknüpfungssignals "1" an den J-Eingang des Flipflops 420, das auf das Auftreten der Rückflanke des nächsten Haupt­ taktimpulses hin umschaltet und am Q-Ausgang vom Ver­ knüpfungszustand "0" in den Verknüpfungszustand "1" über­ geht. Der Haupttakt - wie er in Verbindung mit der Schal­ tungsanordnung zur digitalen Datenwiedergewinnung aus Massenspeichereinrichtungen beschrieben worden ist - ist ein Mehrfaches des in Verbindung mit Fig. 3 beschriebenen Bezugstaktes. Bei Auftreten eines Verknüpfungssignals "1" am Q-Ausgang des Flipflops 42 wird das NAND-Glied 430 nun­ mehr den nächsten Hauptakttimpuls durchlassen, der seiner­ seits die Daten und die Byte-Puffer-Bereitschaftseingangs­ signale von der Eingangsseite des Registers 400 zu der Ausgangsseite hin überträgt und zugleich den Ausgang des Verknüpfungsgliedes 410 sperrt. Dadurch wird mit Auftreten des nächsten Haupttaktimpulses am Q-Ausgang des Flip­ flops 420 eine Umschaltung in den Verknüpfungszustand "0" bewirkt. Das quittierte Signal wird von der Aufnahmeein­ richtung, d. h. von der Schnittstellenschaltung, an den Byte-Puffer übertragen, sobald das vorliegende Byte ge­ lesen worden ist. Ein Quittungssignal mit hohem Pegel er­ möglicht die Übertragung des nächsten Haupttaktimpulses zur Taktsteuerung des -Ausgangs des Flipflops 440 vom Verknüpfungszustand "1" zum Verknüpfungszustand "0" sowie die Zurückstellung des Flipflops 350 gemäß Fig. 3, wie dies obenerwähnt worden ist. Zugleich geht das Signal am -Ausgang des Flipflops 440 in den Verknüpfungszu­ stand "0" über, und das Signal am Q-Ausgang geht in den Verknüpfungszustand "1" über. Dadurch ist das NAND-Glied 450 freigegeben bzw. in den Stand versetzt, den nächsten Haupttaktimpuls über das Verknüpfungsglied 460 weiterzu­ leiten. Dadurch wird das Paralleleingabe-/Parallelausgabe- Register 400 zurückgesetzt, und außerdem wird die Schal­ tungsanordnung freigegeben, um zu Beginn der nächsten Ab­ lauffolge bereitzusein.

In Fig. 5 sind in einem Flußdiagramm die durch den zur Schräglaufbeseitigung dienenden Mehrfachbit-Puffer ge­ troffenen Entscheidungen und Maßnahmen veranschaulicht.

In Fig. 6A, 6B und 6C sind in Impuls-Zeitdiagrammen die Impulse bzw. Signale veranschaulicht, welche von dem zur Schräglaufbeseitigung dienenden Mehrfachbit-Puffer ver­ wendet und erzeugt werden. So sei zum Zwecke der Veran­ schaulichung darauf hingewiesen, daß die Abkürzung P.C. für ein Positionszähl-Ausgangssignal verwendet ist, daß die Abkürzung C.S.R. für die Bezeichnung des Steuerschie­ beregisters verwendet ist und daß die Abkürzung D.S.R. eine Abkürzung für das Datenschieberegister ist.

Claims (6)

1. Schaltungsanordnung zur Schräglaufkompensation bei der Signalabtastung von digitalen Zeichen von mehrspurigen Auf­ zeichnungsträgern, auf denen die Bits eines Bytes parallel aufgezeichnet sind, mit ersten Schaltungsgruppen für jede Auf­ zeichnungsspur und mit einer für alle Aufzeichnungsspuren gemeinsamen zweiten Schaltungsgruppe, wobei in jeder ersten Schaltungsgruppe

• - ein Datendetektor, der die von den Aufzeichnungs­ spuren gelesenen Datensignale verarbeitet und dabei Da­ ten- und Taktsignale erzeugt, wobei die Taktsignale die auf der Spur vorkommenden digitalen Zeichenelemente mar­ kieren,
• - ein Zwischenspeicher zur temporären Aufnahme der vom Da­ tendetektor abgegebenen Datensignale, und
• - eine Zähleinrichtung zur Zählung der vom Datendetektor abgegebenen Taktsignale,

vorhanden sind und wobei in der zweiten Schaltungsgruppe

• - ein Ausgangsregister vorhanden ist, in das alle Bits eines Bytes aus den Zwischenspeichern jeder ersten Schaltungsgruppe übertragen werden, sobald die erfolgte Zwischenspeicherung aller Bits des betreffenden Bytes signalisiert wird,

dadurch gekennzeichnet, daß der Zwischenspeicher aus zwei Schieberegi­ stern, einem Datenschieberegister (250) und einem Steuerschieberegister (220) besteht, deren einzelne Registerstellen in sequentieller Folge von der Zähleinrichtung (200, 210) adressiert werden und wobei in die einzelnen Registerstellen (e . . . a) des Datenschieberegisters (250) die Datensignale und synchron dazu in die einzelnen Registerstellen (e . . . a) des Steuerschieberegisters (220) vorgegebene Binär­ signale (z. B. lauter Binärwerte "1") zur temporären Spei­ cherung geladen werden, daß die Signale der Ausgangsstellen (e) aller Steuerschieberegister (220) in einer der zweiten Schaltungsgruppe angehörenden Koinzidenzschaltung (280) logisch UND-verknüpft werden und im Koinzidenzfall der Signale der Ausgangsstellen (e) ein "Byte-Lesen"-Signal erzeugt wird, das be­ wirkt, daß die in den Ausgangsstellen (e) aller Daten­ schieberegister (250) stehenden Datensignale in das Aus­ gangsregister (400) übertragen, die Registerinhalte in beiden Schieberegistern (220, 250) um eine Stelle ver­ schoben und die Zähleinrichtung (200, 210) um eine Stelle zurück­ gestellt werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Zähleinrichtung (200, 210) aus einem Binärzähler (200) mit nachgeschalteten Binär/Dezimal-Decoder (210) besteht, dessen erste Stellen (0 . . . 4) entsprechende Registerstellen (E . . . A) der zwei Schiebe­ register (220, 250) adressieren und bei dem vorbestimmte Aus­ gangsstellen (z. B. 6 beim Lesebetrieb und 2 im Schreibbe­ trieb) eine aufgetretene Betriebsüberlastung signali­ sieren, wobei eine Betriebsüberlastung dann gegeben ist, wenn der vorbestimmte zulässige Zeitunterschied beim Schräglauf zwischen der Abtastung von Bits des gleichen Bytes überschritten wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß das Betriebsüberlastungssignal ein Spur­ fehlersignal auslöst, das über eine ODER-Schaltung (230) mit dem Signal aus der Ausgangsstelle (e) des Steuerschie­ beregisters (220) und über eine UND-Schaltung (240) mit dem Signal aus der Ausgangsstelle (e) des Datenschieberegi­ sters (250) verknüpft wird, so daß auch von einer fehler­ haften Spur der Koinzidenzschaltung (280, 300) eine Bit-X- Bereitschaft signalisiert wird, so daß die Übertragung des Bytes in das Ausgangsregister (400) erfolgen kann, wobei jedoch das von der fehlerhaften Spur stammende Bit vor einer weiteren Verarbeitung in einem Prozessor durch eine Paritätskorrekturschaltung korrigiert wird.

4. Schaltungsanordnung nach einem der vorausgehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Schaltungsgruppe einen Kollisionsverhinderungs­ schaltkreis (330, 340, 350, 320, 350) umfaßt, dem über eine UND-Schaltung (330) die Abtastsignale aus allen ersten Schaltungsgruppen zugeführt werden und der das Auftreten des "Byte-Lesen"-Signals so steuert, daß es zu keiner Kolli­ sion zwischen der Datenaufnahme vom Aufzeichnungs­ träger und der Datenabgabe der justierten schräglaufkompensierten Bytes in das Ausgangsregister (400) kommt.