DE3236311A1

DE3236311A1 - Datensynchronisierer

Info

Publication number: DE3236311A1
Application number: DE19823236311
Authority: DE
Inventors: Takao Arai; Hiroshi Toyokawa Endoh; Masaharu Yokohama Kobayashi; Eiji Okubo; Takashi Fujisawa Takeuchi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-09-30
Filing date: 1982-09-30
Publication date: 1983-06-01
Also published as: DE3236311C2; GB2109203B; US4611335A; GB2109203A

Description

Datensynchronisiercr

Die Erfindung betrifft einen Datensynchronisierer für die Herstellung eines Taktes zur Reproduzierung digitaler Daten aus einer Kombination vorbestimmter pluraler Pulsweiten.

Die Verwendung der Pulscodemodulation (PCM) für die Signalverarbeitung von aus analogen Signalen erzeugten digitalen Signalen ist allgemein bekannt und wird üblicherweise für die Übertragung, Aufzeichnung und Wiederherstellung von Signalen verwendet. Die Anwendung der Pulscodemodulation (PCM) im Audiobereich bezieht sich auf eine kompakte digitale Audioplatte.

Der Takt zur Reproduktion der digitalen Signale, welche auf dor Platte gespeichert sind, wird durch einen digitalen Synchronliiicrschaltkrris erzeugt. Der digitale Synchronisierschaltkreis produziert einen Takt von konstanter Periode für das Intervall des Rücksetzens. Üblicherweise wird für das Zurücksetzen ein Rücksetzsystem verwendet, bei dem das Rücksetzen dann vorgenommen wird, wenn das digitale Signal vom Pegel "H" zum Pegel "L oder umgekehrt gesetzt wird.

In Fig.1 ist der Stand der Technik für einen Schaltkreis dieser Art dargestellt. Mit 33 ist ein Oszillator bezeichnet,

BAD

der mit einer Frequenz von N/T oszilliert, 34 bezeichnet einen Frequenzteiler, der die Ausgangsfrequenz des Oszillators 33 mit dem Faktor N teilt, 7 ist der Ausgang des Frequenzteilers 34, welcher als Takt mit der Frequenz von 1/T zur Datenreproduktion verwendet wird, 6 ist der Eingang eines binären Datensignals, 53 ein Verzögerungsschaltkreis, 30 ein Exklusiv ODER welchem der Eingang 6 zugeführt wird, ebenso wie der Ausgang des Verzögc?rungsgliedes 53, wobei der Ausgang des Exklusiv ODER'S dom Frequenzteiler 34 als Rücksetzsignal zugeführt wird. Einem Schalter 136 wird das binäre Eingangssignal 6 und der Ausgang 7 des Frequenzteilers 34 als Takt zugeführt und erzeugt einen Ausgang 137 als Ergebnis des Diskriminierens der Pegel "1" oder "0" des binären Eingangsdatensignales 6 im Takt des Ausgangs 7 des Frequenzteilers 34.

Die Funktion der Schaltung nach Fig.1 wird in Bezug auf Fig.2 beschrieben. In der Fig.2 ist mit T die Periode eines Bits des Eingangssignales oder auch der Einheittaktperiode

dargestellt, A markiert den Eingang 6 des binären Datensignals, B den Ausgang des Exklusiv ODER 30, C das Taktsignal 7 des Ausganges des Frequenzteiles 34, D den Ausgang des Schalters 136 als Ergebnis des Schaltens des Eingangs in Bezug auf das Taktsignal 7, E den Eingang 6 mit einem

Puls,dessen hinteres Ende nach rückwärts verschoben ist ausgehend von der normalen Position zur Zeit t-, F den Ausgang des Exklusiv ODER 30, welches mit dem Eingang 6 bei E versorgt wurde, G das Taktsignal 7, verbunden mit dem

Eingang 6 bei E und H und den Ausgang des Schalters 136, der 30

entsteht, wenn der Eingang 6 bei E im Verhältnis zum Taktsignal 7 bei G geschaltet wird.

Für den Eingang 6 bei A ist die Pulsform D am Schalterausgang 137 korrekt "10010", aber für den Eingang 6 bei E ist 35

die Pulsform H des Schalterausgangs 137 irrtümlicherweise "11010".

Die Weite jeden Elements des Eingangs 6 wird von Zeit zu Zeit geändert durch Störungen oder Geräusche, welche bei der Reproduktion des Eingangssignales entstehen können. Bei D in Fig.2 ist das Datenelement während des Intervalls zwischen den Zeitpunkten t.. und t„ vergrößert und in diesem Fall wird bei H ein schädlicher Effekt entstehen und die Datenreproduktion fehlerhaft erfolgen.

Aufgabe der Erfindung ist es, einen digitalen Synchronisier schaltkreis der eingangs genannten Art anzugeben, mit dem die einwandfreie Koproduktion eines Signals verbunden mit der Synchronisation von digitalen Daten unabhängig von den oben genannten Störungen des Eingangssignales erfolgen kann.

¹^ Diese Aufgabe wird entsprechend dem Anspruch 1 gelöst. Ein Schwerpunkt der Erfindung liegt daher darin, daß das Eingangssignal daraufhin überprüft wird, ob es gestört ist, und zwar basierend auf den digitalen Möglichkeiten, und nur wenn das Eingangssignal ungestört ist, wird es als

Rücksetzsignal für den Frequenzteiler verwendet.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung ist anhand der Figuren näher erläutert. Diese zeigen:

Fiy.1 einen Schaltkreis nach dem Stand der Technik,

Fig.2 Signalverläufο bei einem Gebrauch des Schaltkreises nach Fig.1,

Fig.3 einen Schaltkreis in einer ersten Ausführung der Erfindung,

Fig. 4 Signalverläuf f.; bei dem Schaltkreis nach Fig. 3, Ficj.'S ein weiteres Beispiel von Si gnalverlaufen,

BAD ORIGINAL

Fig.6 ein Blockschaltbild einer weiteren Ausführung der Erfindung,

Fig.7 Signalverläufe zur Beschreibung der Funktion, 5

Fig.8 ein Blockdiagramm einer weiteren Ausführung der Erfindung,

Fig.9 Zeitverläufe von Signalen für die Ausführung nach Fig.8,

Fig.10 einen Schaltkreis für die Flankendetektion für die Ausführung nach Fig.8,

¹^ Fig.11 einen Schaltkreis eines speziellen Ausschnittes aus Fig.8,

Fig.12 das Blockdiagramm eines weiteren Beispiels, Fig.13 Signalverläufe für die Ausführung nach Fig.12, Fig.14a, b Beispiele für Flankendetektoren,

Fig.15 ein Blockdiagramm einer weiteren Ausführung der Erfindung,

Fig.16 Signalverläufe für die Ausführung nach Fig.15,

Fig.17 eine weitere Ausführung der Erfindung, 30

Fig.18 Signalverläufe für die Ausführung nach Fig.17, Fig.19 ein Blockdiagramm einer weiteren Ausführung der

Erfindung, 35

Fig.20 Signalverläufe für die Ausführung nach Fig.19_f Fig.21a ein Diagramm der Signalunntabilität im Verhältnis

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zur Synchronisiergenauigkeitcharakteristik für alle Flankensysteitie (1) und Musterauszugssysteme (2),

Fig.21b das Diagramm von Signalinstabilität im Verhältnis zur Rahmenfehlerrate ohne Ausfall für Flankensysteme (1) und Musterauszugssysteme (2),

Fig.22 ein Blockdiagramm einer weiteren Ausführung der Erfindung,
10

Fig.23 ein Beispiel für einen Musterauszugsschaltkreis nach Fig.22,

Fig.24 Signalverläufe für die Funktion nach Fig.21, 15

Fig.25 ein Schaltbeispiel für einen Rücksetzkreis nach Fig.22,

Fig.26 ein Schaltbeispiel für einen Datensynchronisierkreis

nach Fig.22,
20

Fig.27 Signalverläufe nach Fig.26,

Fig.2 8 Signale im Takttreiberformat,

Fig.2 9 eine weitere Ausführung der Erfindung,

Fig.30 eine Schaltanordnung für einen Bit-Synchronisierkreis 12 und einen Synchronisiersignaldetektor 4,

Fig.31 eine Anorndung für einen Bit-Synchronisier-Pulsgenerator 1, ein Schieberegister 3 und einen Datenschalter 5,

Fig.32 einen Ausschnitt aus einem Phasensynchronisierkreis,

Fig. 33 Signalverläufo für den Phasens;ynchronisierkreis nach Fig.32,

■'•Fig. 34 zeigt einen Ausschnitt eines Schaltkreises mit einem Zähler, einem Decoder und einem Synchronisiermusterdetektorausschnitt,

Fig.35 Signalverläufe für den Kreis nach Fig.34.

Zunächst ist anhand von Fig.3 eine erste Ausführung der Erfindung beschrieben. Die Fig.3 zeigt einen Osziallator 33-1, der einen Ausgang 61-1 mit einer Frequenz von N./T erzeugt *0 und ein N -stelliges Schieberegister 54-1,dem ein Eingangssignal 6 mit Daten und der Ausgang 61-1 als Takt vom Oszillator 33-1 zugeführt wird und N„-Ausgänge 141 bereitstellt. Mit 56-1 ist ein Logikkreis bezeichnet, welchem die Ausgänge 141 des Schieberegisters 54-1 zugeführt werden und der einen Ausgang 140 erzeugt, der logisch "1" dann wird, wenn der Ausgang der ersten und letzten Registerstelle des Schieberegisters 54-1 der Ausgänge 141 beide entweder logisch "1" oder "0" und alle anderen Ausgänge entweder logisch "0" oder "1" führen und wird "0", wenn ein solcher Fall nicht

vorhanden ist. Mit 60-1 ist ein Frequenzteiler bezeichnet, der mit dem Ausgang 61-1 des Oszillators 33-1 als zu zählendes Eingangssignal versorgt wird und mit dem Ausgang 140 des Logikkreises 56-1 als Setzsignal für den Rücksetzeingang.

Die Funktion der Anordnung nach Fig.3 wird in Bezug auf die in Fig.4 dargestellten Signalverläufe beschrieben.

In Fig.4 ist mit J der Ausgang 61-1 des Oszillators 33-1

bezeichnet, mit K ist der Eingang 6 gekennzeichnet. Die 30

Periode des Ausgangs 61-1 des Oszillators 33 ist z.B. t=T/N..

(N₁=O). Im Beispielsfall weist das Schieberegister 54-1 acht Register auf. Das Schieberegister 54-1 arbeitet mit dem Anfang des Takteinganges 61-1. Das erste, zweite.... und

achte Register des Schieberegisters 54—1 ist in der Fig.4 35

mit (L)-1, (L)-2, ...(L)-8 gekennzeichnet.

M ist der Ausgang 140 des Logikkreises 56-1 für den Fall, daß das Eingangssignal 6 und der Taktpuls 61-1 nach der Form K und J vorliegen. Oder anders ausgedrückt, wenn der Ausgang des ersten Registers und des letzten Registers des Schieberegisters 54-1 beide entweder logisch "1" oder "0" sind und die anderen Register den Ausgang "0" oder "1" haben, wird der Ausgang M logisch "1

M -I Il

Der Frequenzteiler 60-1 zählt die Taktpulse 61-1 und wird gesetzt oder rückgesetzt durch den Ausgang 140 des Logikkreises 56-1. Weiterhin ist in Fig.4 mit 0, P und Q ein Beispiel für den Signalverlauf jeder Stelle des Frequenzteilers 60-1 dargestellt und R markiert den Ausgang 7 des Frequenzteilers 60-1. Vor der Zeit t , 0, P, Q und R hängen ¹^ von den Takten des Ausgangs 140 des Logikkreises 56-1 ab und sind als Undefiniert dargestellt.

Es sei angemerkt, daß der Frequenzteiler 60-1 ein Teile-

durch-sechs Zähler mit drei Stufen ist. 20

Der Ausgang der Signalformen an der ersten, zweiten und dritten Stufe des Frequenzteilers 60-1 sind mit 0, P und Q in Fig.4 dargestellt, welches gleichfalls den Fall markiert, daß der Frequenzteiler 60-1 an der Anfangsflanke des Taktpulses 61-1 arbeitet und Rücksetzen an der Anfangsflänke erfolgt, wenn der Ausgang 140 des Logikkreises 56-1 logisch "1" ist.

Daher produziert der Frequenzteiler 60-1 den Ausgang 7 syn-30

chron zu dem Eingang 6 und in Abhängigkeit von der Periode des Eingangssignals.

Wird das Eingangssignal gestört, durch welches Ereignis

auch immer, so wird das Signal 7 nicht in der mit dem Ein-35

gang 6 synchronisierten Weise erzielt. Diese Abnormität wird im Zusammenhang mit dem Signalvorlaufsdiagramm nach Fig.5 beschrieben.

sib

* Das Signal a der Fig.5 wird aufgrund einer Störung wegen Geräuschen oder sonstiger Gründe die Signalform nach b der Fig.5 einnehmen. Wenn diese Signalform als Eingang 6 dem Schieberegister 54-1 zugeführt wird, so erhält der Logikkreis 56-1 ein unrichtiges Pulsperiodensignal T, dargestellt im Signalverlauf der Fig.5b, wie bereits ausgeführt erzeugt durch ein Geräusch oder eine beliebige andere Störung„ so daß der Frequenzteiler 60-1 mit einem Fehlersignal synchronisiert wird. Als Folge davon produziert der Frequenzteiler 60-1 den Ausgang 7 z.B. in der Signalform wie er in c der Fig.5 dargestellt ist und nicht die korrekte Signalform, welche in Fig.5d wiedergegeben ist. Daher hat das Ausgangssignal 7 des Frequenzteilers 60-1 eine unkorrekte Phase und Periode und als Konsequenz daraus kann der Eingang 6 ° nicht korrekt empfangen werden. Entsprechend schädlich ist es, wenn das Signal, dargestellt in Fig.5e umgesetzt wird in ein Signal, dargestellt in Fig.5f, entsprechend einer Störung im Signalverlauf, wobei das Signal mit der Pulsveite T in der Signalform der Fig.5f ähnliche Störungen verur-

sacht.

Im Logikkreis 56-1 wird nicht nur eine einzelne Pulsweite, sondern auch benachbarte Pulsweiten geprüft, so daß der fehlerhafte Empfang von Stör- und Feh]ersignalen reduziert

wird. Wenn zusätzlich der Takt synchron erzeugt wird, wird insgesamt eine Synchronisation höchster Präzision erzielt.

Unter dem vorgenannten Gesichtspunkt wird anhand der Fig.6 eine zweite Ausführung der Erfindung beschrieben. Dort wird der Eingang 6 gezeigt, ein N₁-stufiges Schieberegister 54, dem das Eingangssignal 6 zugeführt wird und welches den N-1ten Puls T -1 mit einer Pulsweite langer als T detektiert, sowie den nten Puls T der Weite T und schließlich den (N+1)

ten Puls T +1 einer Weite langer als T. Mit 55 und 57 sind "

Logikkreise mit ISL Eingängen gekennzeichnet, welche einen logischen Ausgang "1" erzeugen,wenn alle Eingänge logisch "0" sind und ein Logikkreis 56, "ebenfalls mit N. Eingängen,

welcher eine logische "1" erzeugt, wenn alle Eingänge logisch "1" sind. Mit 58 ist ein UND-Glied bezeichnet, welchem die Ausgänge der Logikkreise 55, 56 und 57 zugeführt werden und welches eine logische "1" produziert, wenn alle Eingänge logisch "1" sind, mit 33 ist ein Oszillator bezeichnet, welcher mit der Frequenz N /T oszilliert, mit 59 ein Frequenzteiler, welcher die Ausgangsfrequenz des Oszillators 33 im Verhältnis N /N teilt und mit 6O ein weiterer Frequenzteiler, der den Ausgang des Frequenzteilers 59 im Verhältnis N teilt. Mit 61 ist ein Signal der Frequenz N₁ZT bezeichnet, welches von dem Frequenzteiler 59 produziert wurde und das Schieberegister 54 treibt, mit 7 der Ausgang des Frequenzteilers 60 bezeichnet, welcher als Takt der Frequenz 1/T zur Reproduzierung der Daten dient. Der Ausgang des UND-Gliedes 58 wird zu den Frequenzteilern 59 und 60 als Rücksetzsignal geführt.

Die Arbeitsweise des Schaltkreises nach Fig.6 wird in Bezugnahme auf Fig.7 beschrieben. Mit G ist das Eingangssig-

nal 6 gekennzeichnet, der Ausgang des UND-Gliedes 58 ist

mit H bezeichnet und das Taktsignal 7 mit I. Zur Zeit t.. wird das Signal G zurück aus dor normalen Phase versetzt und das UND-Glied 58 hat keinen Ausgang, so daß die Frequenzteiler 59 und 60 nicht zurückgesetzt werden und das 25

Taktsignal 7 mit unveränderter Phase verläuft. Während der Zeit zwischen t₂ und t detektiert der Logikkreis 57, daß das unter G gezeigte Signal "0" ist, während der Zeit t~ und t. detektiert der Logikkreis 56, daß das Signal unter G "1" ist und während der Zeit zwischen t. und t_c detek-4 5

tiert der Logikkreis 55, daß das Signal unter G "0" ist. Daher hat das UND-Glied 58 zum Zeitpunkt t,- einen Ausgang, welcher die Frequenzteiler 59 und 60 zurücksetzt, während jedoch das Taktsignal 7 unverändert in der Phase beibehalten wird. Aus diesom Grunde behalten die Frequenzteiler 59 b

und 60 ihre» Froquonztoilumjsakt ivitäton bei, bis zum nächsten Ausgang dos UND-Gliedes 58.

BAD ORIGINAL

- 10--

Mit der Erfindung wird daher erreicht, daß das Taktsignal immer synchron mit dem Eingangssignal verläuft und da die Pulsweite untersucht wird, welche die höchste Frequenz aufweist, kann die Qualität der demodulierten Information auf der Basis des Taktsignals erheblich verbessert werden, so daß das Hauptproblem nach dem Stand der Technik gelöst ist.

Mit dieser Ausführung kann auch dann, wenn der Eingang der Logikkreise 55 und 57 wechselt, welches den Ausgang logisch »"]« produziert, wenn alle Eingänge logisch "0" sindj. und diese Bedingungen mit denen des Logikkreises 56 vertauscht werden, welcher eine logische "1" erzeugt, wenn alle Eingänge logisch "1" sind, eine erhebliche Verbesserung erzielt werden.

Da bei dieser Ausführung Pulse der Pulsweite länger als T, T und langer als T, welche mit der höchsten Frequenz auftreten, geprüft werden, und Pulse der Weite 3 bis 1.1 T in der digitalen Audioplattentechnik benutzt werden und Weiten

von 3T bei der höchsten Frequenz üblicherweise bei der digitalen Datentechnik auftreten, können Weiten größer als 3T, 3T und größer als 3T ebenfalls überprüft werden.

In Fig.8 ist eine weitere Ausführung dieser Erfindung dargestellt. Diese Ausführung zeigt eine Vorrichtung für die Datensynchronisation, um Änderungen in der Zeitbasis der eingangsdigitalen Daten synchronisieren zu können.

In Fig.8 ist das Eingangssignal 6 dargestellt, ein Flanken-30

detektor 62 für die Erzeugung eines Flankensignals 38 des Eingangssignals, ein Musterauszugskreis 63 zum Beschreiben eines speziellen Musters für das Eingangssignal 6 und Erzeugen eines Musterauszugssignals 64, ein ODER-Glied 65

mit einem ODER-Ausgang 68,entsprechend den Eingängen des 35

Musterauszugssignals 64 und dem Ausgang 66 eines UND-Gliedes 71, ein Oszillator 33, der mit dem N-fachen der Frequenz des Eingangssignals oszilliert, ein Ausgang 35 des Oszillators 33 und ein Frequenzteiler 67, der die Fre-

quenz des Ausgangs 35 des Oszillators 33 mit dem Faktor N teilt, welcher durch das ODER-Glied 65 bzw. dessen Ausgang 68 kontrolliert wird,und die Phase eines diskriminierenden Fenstersignals 7 zur Diskriminierung der Daten einstellt.

Mit 69 ist ein Dekoder bezeichnet, der ein Zeittorsignal 70 erzeugt und mit 71 ein UND-Glied, welches mit dem Flankensignal 38 beschaltet wird sowie dem Zeittorsignal 70 und den Ausgang 66 erzeugt.

Die Funktion der Ausführung nach Fig.8 wird im Detail in Bezug auf die Fig.9 erläutert.

In der Fig.9 ist der Devisor N gleich 8, T entspricht der Normalweite zwischen zwei Flanken, ein Muster für die Länge T wird durch den Musterauszugskreis T erzeugt und es wird angenommen, daß die Flanken des Eingangssignals 6 sich verschieben von der mit der gestrichelten Linie angedeuteten Normalposition zu der mit der durchgezogenen Linie bezeichneten Position aufgrund von Geräuschen oder anderen StO-rungen.

Dementsprechend hat das Flankensignal 38 und das Musterauszugssignal 64 Pulsweiten von T/8 entsprechend der Darstellung. Das Zeittorsignal kann im Prinzip bis auf die PuIs-²^ weite der Länge T ausgedehnt werden, sollte aber auf eine Größe reduziert werden, welche derjenigen entspricht, wenn keine schädlichen Effekte auf die Datensighale einwirken. Im Normalfall wird erwartet, daß das Flankensignal 38 in dem Bereich von T/8 liegt und etwa im Schwerpunkt des Zeit-

torsignals 70. Da jedoch Abweichungen des Flankensignals 38 innerhalb von ± T/8 zugelassen sind, wird das Zeittorsignal 70 so ausgelegt, daß es Pulsweiten von 3/8T hat und auf die Eingabe des Flankensignals 38 abgestellt ist. Auf das diskriminierende Fenstersignal 7 wird daher selbst unter diesen Voraussetzungen, bei denen eine Weite zu dem Zeittorsignal 70 zuaddiert wird, nur ein geringer Einfluß ausgeübt.

Synchronisation kann verlorengehen, wenn das Musterauszugssdgnal 64, welches erzeugt wird vom Musterauszugskreis 63, wenn die Änderung der Zeitbasis der Eingangsdaten groß ist, wodurch die Frequenz, mit welcher das Zeittorsignal 70 vom Dekoder 69 produziert wird, reduziert ist. Daraus folgt, daß für den Fall, daß das Zeittorsignal 70 in seiner Weite auf ± T/8 ausgedehnt wird, wobei also nur ein kleiner Einfluß auf das diskriminierende Fenstersignal 7 ausgeübt wird, das Flankensignal 38 des Eingangssignals für die Synchronisation herangezogen werden kann und daher das Auftreten des Ausgangs 7 des ODER-Gliedes in der Frequenz nicht reduziert wird. Daraus folgt, daß selbst dann, wenn die Zeitbasisänderung des Eingangssignals groß ist, keine

Probleme bei deren Bewältigung auftreten. 15

Der Flankendetektor 62 wird detailliert in Bezug auf das Diagramm 1O beschrieben.

Das Eingangssignal 6 wird einem ersten Flig-Flop 28 zuge^u führt, dessen Ausgang 31 einem zweiten Flip-Flop 29 zugeführt wird, welcher seinerseits einen Ausgang 32 erzeugt. Die Ausgänge 31 und 32 werden einem Exklusiv ODER 30 zugeführt, welches das Flankensignal 38 erzeugt. Der Ausgang 35 des Oszillators 33 wird den Takteingängen der Flip-Flops 2 8 und 29 aufgeschaltet.

Der Musterauszugskreis 63 wird anhand der Fig.11 beschrieben. Das Eingangssignal 6 wird einem lOstufigen Schieberegister 72 zugeführt. Der Ausgang der ersten Stufe 73

und der Ausgang 74 der letzten Stufe des Schieberegisters 72 werden durch Inverter 7 5 und 76 invertiert und dann einem UND-Glied 77 aufgeschaltet. Die anderen acht Ausgänge 78 des Schieberegisters 72 werden direkt dem Eingang des UND-Gliedes 77 aufgeschaltet.

Aus Vorstehendem folgt, daß selbst dann, wenn die Zeitbasisänderung der Eingangssignale groß ist, das Flankensignal des Eingangssignals und das Zeittorsignal,in welches

der Ausgang des Frequenzteilers durch den Dekoder dekodiert wird, dem UND-Glied zugeführt werden, wobei der Ausgang einem ODER-Glied zugeführt wird zusammen mit dem Ausgang des Musterauszugskreises, worauf der Ausgang des ODER-Gliedes dem Frequenzteiler zugeführt wird, so daß die Synchronisation erfolgen kann, ohne daß die Erscheinensfrequenz am Synchronisationseingang reduziert wird. Ist die Zeitbasisänderung der Eingangssignale klein, wird das spezielle Muster mit der Präszision T/8 herausgezogen und das Zeittorsignal, einschließend die Extremitäten von ί T/8, hat nur einen kleinen Einfluß auf das diskriminierende Fenstersignal 7.

In Fig.12 ist eine weitere Ausführung der Erfindung dar-¹^ gestellt, in der die Flankenweite begrenzt wird durch einen Zähler und daher eine relativ große Weite der Flanken dargestellt werden kann. Wenn z.B. die Flankenweite 88 Takte beträgt, würde ein 88stufiges Schieberegister zur Feststellung der Musterkoinzidenz vorbereitet werden, ^O dieses kann jedoch durch einen 7-bit-Zähler ersetzt werden. Das Eingangssignal 6 wird einem Flankendetektor 62 zugeführt, welcher die Flankensignale 38 erzeugt. Das Flankensignal 38 wird zum Zurücksetzen eines Zählers 68 benutzt. Der Zähler 68 zählt das Signal 35 des Oszillators 33 außerhalb der Rücksetzperiode. Der Ausgang 7 des Zählers 68 wird durch den Dekoder 69 dekodiert, um das dekodierte Ausgangssignal 70 zu erzeugen, welches geschaltet wird durch einen Ilalteschalter 7 9 bei Vorliegen eines Signals 80. Der Ausgang 81 des Halteschalters 79 und das

Flankensignal 38 werden dem UND-Glied 71 zugeführt, welches bei Koninzidienz den Ausgang 66 erzeugt. Der Ausgang 66 wird einem Synchronisierkreis 82 zusammen mit dem Taktpuls 35 zugeführt, welcher den Abtastimpuls 7 erzeugt.

Die Funktion des Schaltkreises nach Fig.12 wird zusammen 35

mit der Fig.13 näher erläutert. Dort ist gezeigt, wie das Eingangssignal 6 verschoben ist von der normalen Flanke, dargestellt mit einer strichpunktierten Linie zu einer Flanke aufgrund von Geräuschen und ähnlichem, wobei die

Bedingung normalerweise vorherrscht, daß die Flankenweite T des Eingangssignals T/T'/T". In Fig.13 wird gezeigt das Flankensignal 38, welches von der Detektion des Eingangssignals abgeleitet ist, der Ausgang 7, produziert vom Zähler 68', welcher rückgesetzt wird vom Flankensignal 38, den Ausgang 81 des Halteschalters 79, welchem der Ausgang des Dekoders zugeführt wird und der Ausgang 6 6 des UND-Gliedes 71, welches die Koninzidcnz zwischen dem Ausgang des Halteschalters 79 und dem Flankensignal 38 feststellt ο

¹^ Das Signal 66 wird dem Synchronisierkreis 82 zugeführt und sorgt mithin dafür, daß die Synchronisation ungestört von Geräuschen und ähnlichem erfolgt. Im Ausführungsbeispiel soll der dekodierte Wert des Dekoders 69 einen Takt kürzer sein als die normale Flankenweite und der Ausgang 81 des Halteschalters 79 erfolgt in Phase mit dem Flankensignal der normalen Flankcnweite.

Der Flankendetektor 62 ist genauer anhand der Fig.14a und 14b beschrieben. Die Grundschaltung für den Flankendetektor

62 ist in Fig.14b dargestellt. Das Eingangssignal 6 wird durch einen Verzögerungskreis 83 verzögert, so daß ein Verzogerungsausgang 84 hergestellt wird. Der Verzogerungsausgang 84 und das Eingangssignal 6 werden einem Exklusiv ODER 30 zugeführt, so daß der Ausgang als Flankensignal

entsteht. Die Weite des Flankensignals ist bestimmt durch den Betrag der Verzögerung,der von dem Verzögerungskreis bereitgestellt wird. Der Verzögerungskreis 83 kann ein Element sein wie ein normales Verzögerungsglied, ti in Schieberegister oder dergleichen. Der Einsatz eines Schieberegi sters als Verzögerungskreis ist in Fig.14a dargestellt.

Das Eingangssignal 6 wird einem ersten Flip-Flop 28 zugeführt, dessen Ausgang 31 einem zweiten Flip-Flop 29 zugeführt wird, welcher den Ausgang 32 herstellt. Die Ausgänge 35

31 und 32 werden dem Exklusiv ODER 30 zugeführt, welches das Flankensignal 38 produziert. Die Weite des Flankensignals 38 ist gleich dor Periode des Taktpulses 35, der den Flip-Flop-3 28 und 29 zugeführt wird. Wird der Taktpuls

BAD ÖRIGlNAt

Dem Signal 35 gleichgesetzt, welches dem Zähler 68 zugeführt wird und dem Signal 80 zum Halteschalter 79, so sind die Signale 38 und 81 jeweils zueinander synchronisiert durch das UND-Glied 71.
5

In Fig.15 ist eine weitere Ausführung der Erfindung dargestellt, welche für die Beseitigung jeglicher Synchronisationsstörung infolge von Ausfall oder bestimmten Signalübertragungscharakteristiken sorgt und welche die Bedingungen für die Signalunstabilität in Bezug auf eine höhere Qualität des Synchronisierens verbessert.

Gemäß Pig.15 wird das Eingangssignal 6 einem Vorderflanken-Detektierer 85 zugeführt, welcher ein Vorderflankensignal

¹^ 86 erzeugt, welches wiederum den Zähler 68 in Bereitschaft setzt. Der Zähler 68 zählt dieses Signal während der Zeit mit Ausnahme der Zeit, in der der Zähler gelöscht wird. Der Ausgang 7 des Zählers-68 wird dem Dekoder 6 9 zugeführt, der das Ausgangssignal 70 bereitstellt. Das Signal 70 wird

²^ durch den Halteschalter 79 in Bezug zum Signal 80 geschaltet. Der Ausgang 81 des Halteschalters 7 9 und das Vorderflankensignal 86 werden dem UND-Glied 71 zugeführt, welches den Koinzidenzausgang 66 bereitstellt, welcher seinerseits als Synchronisiersignal dem Synchronisierkreis 82 zusammen mit dem Taktpuls 35 zugeführt wird, so daß ein Datenmarkierpuls 16 entsteht.

Die Funktion der Schaltung nach Fig.15 wird im Zusammenhang mit den in Fig.16 dargestellten Signalverläufen be-

schrieben. Hierbei wird unterstellt, daß das Eingangssignal eine Sequenz von Pulsen der Periode T darstellt und ein Flankenwechsel an den Punkten A und B erfolgt.

In Fig.16 sind desweiteren die Endflanken, welche dem Ein-35

gangssignal zugehören, dargestellt, außerdem der Ausgang 70 resultierend aus dem dekodierten Ausgang des Zählers 68, welcher rückgesetzt wird durch die Endflanke 8 6 und der Ausgang 81, welcher durch den Halteschalter 7 9 in Bezug auf

das Signal 70 entsteht. Der Ausgang 81 wird so besetzt, daß er n-T nach der Rücksetzzeit erscheint, wobei η - 1, und η ganzzahlig ist, und hat die Weite T . Der Ausgang 66, wie in Fig.16 dargestellt, tritt auf, wenn Koinzidenz zwi-'sehen dem Ausgang 81 und dem Flankensignal 86 besteht. Darüber hinaus ist das Flankensignal an dem Punkt C, welches als nächstes zu Punkt B folgt, ebenfalls eliminiert.

Die Fig.17 stellt eine weitere Ausführung der Erfindung dar, welche das vorgenannte Eliminieren verhindert.

In der Fig.17 ist die Kombination eines Dekoders 88 mit einem ODER-Glied 90 nach der Fig.15 dargestellt. Der Dekoder 88 dekodiert den Ausgang 87 des Synchronisierkreises 82, um einen dekodierten Ausgang 89 zu erzeugen, wobei das ODER-Glied 90 mit dem dekodierten Signal 70 und 79 versorgt wird und seinerseits den Ausgang 91 bereitstellt. Auf diese Weise wird der Koinzidenzausgang 66, bereitgestellt vom UND-Glied 71, welchem das Flankensignal 86 zugeführt wird, sowie das Ausgangssignal des Halteschalters 7 9 ir Bezug zum Signal 80 erhalten. Die Funktion der Schaltung in Fig.17 wird nun in Bezug auf den Signalverlauf, wie er in Fig.18 dargestellt ist, beschrieben. Das Eingangssignal ist dasselbe nach der Fig.15. Der Ausgang 81 des Halteschalters 79 wird so gesetzt, daß er n-T-fach erscheint, nachdem der Zähler 82 freigeschaltet war und hat die Weite T . Der dekodierte Ausgang 89 wird η·Τ hergestellt, nachdem Koinzidenzausgang 66 mit der Weite T hergestellt worden ist, da dieses ein dekodierter Wert vom Synchronisierkreis 82 ist, dessen Operation phasensynchronisiert ist bei dem Koinzidenzausgang 66.

Die logische Summe der dekodierten Ausgänge 70 und 89 ist der Ausgang 81. Daher wird das Signal an der Hinterflanke

C der abnormen Flanke B folgend als Phasensynchronisiersignal durchgelassen.

Fig.19 zeigt eine weitere Ausführungsform der Erfindung. Diese Schaltung hat den Zusatz eines Auszugskreises zu der Schaltung nach Fig.17. Der Extrahierkreis dient auch zum Extrahieren als Phasensynchronisiersignal der Vorderflanke, welche selbst keinen Beitrag zur Phasensynchronisierung in Bezug auf die normale Hinterflanke leistet. Genauer gesagt wird ein Detektionskreis 92 hinzugefügt, welcher der Detektion der Vorderflanke des Eingangssignals dient und ein Vorderflankensignal 93 erzeugt, ein Halteschalter 94 zum Halten des dekodierten Ausgangs 89 in Bezug auf das Signal 80, wobei ein Halteausgang 95 entsteht, ein UND-Glied 96, welchem der Halteausgang 95 zugeführt wird sowie das Vorderflankensignal 93, · welches einen Koinzidenzausgang 97 bereitstellt, ein ODER-Glied 98, welchem der Koinzidenzausgang 97 und der Koinzidenzausgang 66 zugeführt wird und welches ein Phasensynchronisiersignal· 99 als ODER-Ausgang erzeugt.

Die Funktion der Schaltung nach Fig.19 wird im Zusammenhang mit der Fig.20 näher erläutert. In Fig.20 ist das Vorderflankensignal 93 dargestellt, welches von dem Eingangssignal 6 abgeleitet ist, der Koinzidenzausgang 66, der dekodierte Ausgang 89, der zuvor bereits beschrieben wurde, der Ausgang 95, welcher entsteht durch das Halten ²^ des dekodierten Ausganges 89 vom Halteschalter 94, der Koinzidenzausgang 97, der als logisches Produkt des Halteausgangs 95 und des Vorderflankensignals 93 entsteht, da der Halteausgang 95 n-T nach der Herstellung des Phasensynchronisierungssignals entsteht und die Weite T_ hat.

Die logische Summe des Phasensynchronisiersignals 99 der Koinzidenzausgänge 97 und 66 ist ein Phasensynchronisiersignal.

Das Rückflankensignal 86 der Fig.15 und 17 kann an die Stolle dos Vorderflankensignals gesetzt worden, ebenfalls kann das Rückflankensignal 86 und der Koinzidenzausgang wechselseitig ausgetauscht werden.

ORIGINAL

In einem alle Flanken-Rücksetzsystem, wie zu Anfang ausgeführt, wird der Bereich der Signalunstabilität der Platte bestimmt durch die Länge benachbarter Pegelinversionspunkte, im folgenden wird die Länge zwischen benachbarten Pegelin-Versionspunkten als Musterlänge bezeichnet. Wird die Einheitslänge des Eingangssignals durch T dargestellt und die maximale Muster länge durch NmT, so ist der !Instabilität sbereich M_ gegeben durch die Funktion

(wobei A t der Bereich des Synchronisierkreises ist).

Wenn ein Ausfall des Eingangssignals entsteht, welcher geeignet ist, einen Pegelinversionspunkt zu verschieben, wird der Takt vergrößert oder verkleinert und verursacht Synchronisierfehler, so daß eine Vielzahl von Datenfehlern entsteht.

Im Gegensatz dazu wird der Unstabilitätsbereich im Musterauszugsrücksetzsystem,in dem Rücksetzen nur dann vorgenommen wird, wenn ein spezielles Muster ausgezogen worden ist, wie zuvor beschrieben wurde, durch die maximale Länge der Zeit zwischen einem Rücksetzen und dem nächsten Rücksetzen bestimmt. Wenn die maximale Länge zwischen dem Rücksetzen durch NT dargestellt wird, so ist der Unstabilitätsbereich M_p definiert durch

_{x 100}

unter Idealbedingungen , wobei N bestimmt ist durch die Musteranordnung und die Unstabilität des Eingangssignals. Im Musterauszugsrucksetzsystem für Ausfälle ist selbst dann, wenn ein Fehler in der Synchronisierung der Daten vorliegt, der Grad der Änderung des Taktes kleiner als in einem Allflankensystem, so daß die Wahrscheinlichkeit der Verursachung eines einzelnen Datenfehlers in diesem Fall hoch ist. In einer Kompaktplatte ist Nm konstant 11 und N wird bestimmt aus der Anordnung der Muster im Eingangssignalzug,

BAD ORIGINAL

- ys -

so daß es infinit ist, normalerweise jedoch als M ^> M_p auftritt. Die dazugehörigen Charakteristiken sind in den Fig.21a, 21b dargestellt. Fig.21 zeigt die Synchronisiersignal-Auszugsrate nach der Synchronisation von Daten in k Bezug auf Unstabilität für beides, nämlich das Allflankensystem 1 und das Musterauszugssystem 2, während Fig.21b die Beziehung zwischen der Fehlerrate und Unstabilität beim Fehlen jeglichen Ausfalls für beide Systeme zeigt.

im folgenden wird der Ausfall weiter behandelt. In Fig.21b wird in Punkt 3 der Instabilität, wo die Fehlerrate des Musterauszugs 1OO % ist, die Fehlerrate des Allflankensystems auch dann nicht 100 %, wenn ein vollständiger Ausfall auftritt. Ebenfalls wird am Punkt 4 der Instabilität, wo

die Fehlerrate beider Systeme 0 ist, die Wahrscheinlichkeit des Auftretens einer Taktänderung im Musterauszugssystem auch dann klein gehalten, wenn ein Ausfall vorkommt. Der Unstabilitätsbereich im Auszugssynchronisiersignal nach der Datensynchronisation im Allflankensystem ist durchgehend

hervorragend, so daß das Musterauszugssystem von Ausfällen nicht abhängig ist.

Zusätzlich dazu kann im Format der Kompaktscheibe oder Platte ein einzelner Symbolfehler innerhalb eines Rahmens

korrigiert werden, so daß es möglich ist, einen einzelnen Symbolfehler zu 0 zu bringen. Eine Vielzal von Symbolfehlern innerhalb eines Rahmens kann nicht korrigiert werden und daher werden alle 2 4 Datensymbole innerhalb eines Rahmens

als Fehler behandelt. Daher hängt die Anzahl der Fehler 30

überwiegend davon ab, ob ein Symbol fehler einzeln oder in Mehrheit auftritt.

Es ist daher ein Schaltkreis wünschenswert, in dem das Synchronisiersignal genauestens gewonnen werden kann, unabhängig vom Wechsel des Eingangssignalstatus, so daß letztendlich der Fehler noch mehr reduziert wird.

BAD ORIGINAL

- ρ* J* Fig.22 zeigt eine weitere Ausführung der Erfindung, welche einen digitalen Datensynchronisicrschaltkreis zeigt, welcher Gebrauch macht von den besten Charakteristiken beider Systeme, sowohl des Flankensystems als auch des Musterauszugssystems, so daß das Synchronisiersignal gut extrahiert werden kann und die Datensynchronisation ausgeführt werden kann in immer geringerer Abhängigkeit des Rahmenfehlers, unabhängig vom Wechsel des Eingangssignalstatus.

Aus diesem Grundwird bei der Anordnung nach Fig„22 das Rücksetzsignal für den Synchronisierkreis gewonnen, indem beide Signale, d.h. sowohl das Musterauszugssignal als auch das Pegelinversionssignal herangezogen werden, abhängig vom Status des Eingangssignals.

. . .

Die Funktion des Schaltkreises nach Fig.22 wird nun beschrieben. Der Flankendetektor 62 detektiert den Pegelinversionspunkt des Eingangssignals 6,um das Flankensignal 38 herzustellen. Der Musterauszugskreis 63 wählt ein bestimmtes Muster des Eingangssignals aus, um das Musterauszugssignal 64 herzustellen. Der Datensynchronisierkreis 68 stellt den Takt 7 von konstanter Periode bereit, nachdem der Kreis durch ein Rücksetzsignal 100 zurückgesetzt worden ist und fährt mit der Herstellung dieses Signales

fort, bis er von einem nächsten Rücksetzsignal 1OO beaufschlagt wird. Einem Rahmenfehlerdetektor 101 wird das Eingangssignal 6 und der Takt 7 zur Fehlerdetektion zugeführt und ein Rahmenfehlersignal 102 wird erzeugt. Ein Rahmenfehlerzähler 103 zählt das Rahmenfchlersignal 1Ο2 des Rahmen-

fehlerdetektors 101 z.B. während einer Sekunde und erzeugt eine Summe 104. Ein Diskriminator 105 für die Rahmenfehlerrate erzeugt ein Rahmenfehlerdiskriminatorsignal 106, welches den logischen Pegel "1" einnimmt, wenn der Ausgang

-2 104 des Rahmenfehlerzählers 102 den Wert 10 überschreitet,

bezogen auf alle Rahmen, z.B. für eine Sekunde, und den hohen Pegel "H", wenn dieser Wert kleiner als 10 ist. Ein Synchronisationsdetektor 107 wird mit dem Eingangssignal 6 und dem Takt 7 beaufschlagt und detektiert das

Synchronisationssignal,um ein synchronisiertes Eingangssignal 108 zu erzeugen. Ein Zähler für das synchronisierte Eingangssignal 109 zählt das synchronisierte Eingangssignal 108 für eine Periode von beispielsweise einer Sekünde, um eine Summe zu produzieren bzw. ein Signal 110 für das synchronisierte Eingangssignal zu zählen. Ein Diskriminator 111 für die Synchronisiersignaldetektionsrate erzeugt ein Signal 112 für die Synchronisationssignaldetektionsratendiskriminierung, welches den niedrigen Pegel "L" einnimmt, wenn der Ausgang 110 des Zählers 109 z.B. 0,9 oder niedriger der Anzahl der detektierten Synchronisationssignale für z.B. eine Sekunde ist, und den hohen Level "H", wenn der Wert 0,9 entsprechend überschritten wird. Ein Wähler 113 verarbeitet das Flankensignal 38 zu einem Rücksetzsignal 100, wenn entweder der Ausgang 112 oder 106 oder beide der Ausgänge 112 und 106 den niedrigen Pegel "L" aufweisen und stellt den Eingang 64 als Rücksetzsignal 100 her, wenn beide Ausgänge 106, 112 den hohen

Pegel "H" einnehmen.
20

Fig.23 zeigt ein Beispiel für den Musterauszugskreis 6 3 in Fig.22, und Fig.24 zeigt den zugehörigen Signalverlauf. Das Eingangssignal wird einem Schieberegister zugeführt, welches aus Flip-Flops 113, 114, 115, 116, 117, 118 be-

steht, welchem der Takt 35 zugeführt wird. Wenn daher der Ausgang der Flip-Flops 0, 1, 1, ..., 1, 1, 0 ist, produziert das UND-Glied 58 den Ausgang 64. Das Schieberegister benötigt Nxn+2 Flip-Flops, wenn die Musterlänge, die ausgezogen werden soll, durch NT dargestellt wird, wobei T

die Einheitszeit des Eingangssignals darstellt, und die Stouortaktfrequenz mit n/T angenommen wird, mit N ganzzahlig. In Fig.20 ist dieses Schieberegister vernachlässigt.

Fig.25 zeigt ein Beispiel für den Wähler 113 der Fig.22. b

Nur wenn die Signale 112, 106 beide den "H"-Pegel einnehmen, wird der Eingang 64 als Signal 100 weitergegeben, und zwar am Ausgang des Wählers die UND-Glieder 119, 120, 121 umfassend sowie einen Inverter 122 und ein ODER-Glied 123,

BAD

J/JÜJ Π

wie dargestellt, ist dies nicht der Fall, wird der Eingang 38 ausgewählt, um als Signal 100 zu erscheinen.

Fig.26 zeigt ein Beispiel für den Datensynchronisierkreis 68 in Fig.22 und Fig.27 zeigt den Signalverlauf dazu. Flip-Flops 124, 125, 126 und ein UND-Glied 127 bilden einen Zähler, während ein UND-Glied 128 den Status der Flip-Flops 124, 125, 126 dekodiert, um ein Ausgangssignal 129 herzustellen. Flip-Flops 130, 131 und ein ODER-Glied 132 dienen dazu, die Pulsweite des Ausgangs 129 zu vergrößern. Der Binärzähler wird durch das Signal 100 zurückgesetzt und arbeitet solange als Zähler,bis das nächste Rücksetzsignal eintrifft, so daß der Ausgang 7 mit konstanter Periode während dieser Zeit erzeugt wird. Ist die Frequenz des Haupttaktes 35 n/T, wobei T die Einheitszeit des Eingangssignals darstellt, so handelt es sich bei dem Zähler um einen nstufigen Zähler. Fig.26 zeigt einen Oktal (n=8) Zähler oder auch 3-bit-Binärzähler.

Der Musterauszugskreis 63 der Fig. 23 kann aus eineru Zähler geformt werden, und die Haupttakte, welche in den Fig.23 und 26 angewendet werden, können voneinander unabhängig sein.

Daraus folgt, daß aufgrund der Haupttaktfrequenz von 8/T dor Synchronisationssignaldetektionsbereich zu - 3,4 % der Unstabilität gemacht werden kann, und daß sowohl das Allflankensystem als auch das Musterauszugssystem es gestattet, stabile Datensychronisation, verglichen mit den einfachen

Formen, bereitzustellen.
30

Fig.28 zeigt ein Beispiel für PCM-reproduziertes Signal in einer Kompaktdigitalaudioplatte.

Fig.28a zeigt einen Signalverlauf im Format eines reproduzierten Signalmusters, die Zahlen in der Figur stellen die Anzahl der Bits dar. Fig.28b zeigt oin Bit-Synchronisiersignal, Fig.28c ein Beispiel für ein Rahmenauszugssynchronisiersignal undFig.28d ein Symbolsynchronisierpuls, im

* folgenden als Datasynchronisierpuls bezeichnet.

In Fig.28c ist ein Beispiel für einen Auszug gezeigt, in welchem ein Rahmensynchronisiersignalmuster von den ersten 22 Bits des Rahmensynchronisiersignalmusters von 24 Bits diskriminiert wird. Bei einem anderen System, bei dem ein Rahmensynchronisiersignalmuster von den ersten 11 Bits diskriminiert wird, sowie ein Zeittor vom Ergebnis des Auszugs des Rahmensynchronisiersignalmusters des Rahmens, ^ wird ein Takt des Synchronisiersignalausgangs in das Zentrum dieses Rahmens von 11T gesetzt und ein Nachtragssignal für den Fall, daß das Rahmensynchronisiersignalmuster nicht ausreichend gut ausgezogen wurde, wird ebenfalls in den Rahmen gesetzt, so daß der Rahmenbereich des Nachtragssignals erweitert wird. Unter Benutzung der ersten Flanke eines ausgezogenen Rahmensynchronisierpulses kann der Rahmenbereich, der oben erwähnt wurde, auf - 5,5 T erweitert werden.

Im oben genannten System besteht ein Rahmen aus 5 88 Bits.

Diese 588 Bits eines Rahmens beinhalten 24 Bits für ein Rahmensynchronisiersignal, eine Gesamtzahl von 33 Symbolen einschließlich eines Symbols als Steueranzeigesymbol, 24

Symbole für Datensymbole und 8 Symbole als Paritätssymbole, 25

wobei jedes Symbol aus 14 Bits besteht sowie 34 Überschußbits, jedes bestehend aus drei Bits.

Um jedes Symbol herausziehen zu können, wobei Symbole im

folgenden als Daten bezeichnet werden, wird zunächst ein 30

Bitsynchronisiersignal zum Diskriminieren von "1", "0" eines reproduzierten Signals, im folgenden als EFM-Signal bezeichnet, produziert, und zwar während ein Synchronisiersignal aus dem EFM-Signal gewonnen wird. Nun formen das ausgezogene Synchronisiersignal und das Bitsynchronisiersignal oder das Synchronisiersignal, das Bitsynchronisiersignal und das EFM-Signal einen Datensynchronisierpuls. So erscheint z.B. das Bitsynchronisiersignal als letztes Bit eines jeden Datonwortes als 17. Bit des Bitsignals von

Fig.28b von einem Rahmensynchronisiersignal, wie es in Fig.28c dargestellt ist. Daher kann das Bitsignal als Datensynchronisierpuls benutzt werden. Dieser Datensynchronisierpuls wird mit dem EFM-Signal synchronisiert, welches gewonnen wurde aus der Anwendung des Bitsynchronisierpulses, so daß Daten gewonnen werden können.

Fig. 29 zeigt ein Blockdiagramm einer weiteren Ausführung der Erfindung.

Wenn das Rahmensynchronisierpulsmuster detektiert wird, unter Benutzung des Bitsynchronisierpulses, um Daten zu empfangen wie itn Stand der Technik, kann Unstabilität oder Ausfall vor einem Datensynchronisiersignal das Signalmuster verändern, so daß ein korrektes Muster nicht detektiert werden kann. Die Folge davon ist, wenn einePhasensynchronisierflanke nicht erzielt wird, daß sich das Takten des Bitsynchronisierpulses verschiebt mit dem Ergebnis, daß das Svnchronisiersignalmuster falsch festgestellt wird.

In Fig.29 ist ein Kreis dargestellt, bei dem der Synchronisiersignalmusterauszugskreis und der Datensynchronisierkreis unabhängig voneinander für verschiedene Systeme zur Verbesserung ihrer Auszugsfähigkeiten benutzt worden. 25

In Fig.29 wird das EFM-Signal 6 einem Bitsynchronisier-Pulsgenerator 1 zugeführt, welcher den Bitsynchronisierpuls 7 erzeugt. Dieser Bitsynchronisierpuls 7 diskriminiert "1" und "0" des EFM-Signals 6 und wird einem Schieberegister 3 zugeführt. Die Anzahl der Stellen dieses Schieberegisters ist so gewählt, daß die Anzahl der Bits, welche ein Datenwort beschreiben und die Anzahl der Bits, die für den Auszug des Synchronisiersignals benötigt werden, umfaßt sind. Das EFM-Signal wird ebenfalls einem Synchronisiersignalpulsauszugsgenerator 12 zugeführt, der einen Synchronisiersignalauszugspuls 13 erzeugt. Das EFM-Signal 6 und dieser Puls 13 werden einem Synchronisiersignaldetektor 4 zugeführt, welcher das Synchronisiersignal detektiert, um

236311

* einen Synchronisierungspuls 8 zu erzeugen- Der Synchronisierungspuls 8, der Bitsynchronisierpuls 7 und das EFM-Signal 6 werden einem Datensynchronisierpulsgenerator 2 zugeführt, der daraus einen Datensynchronisierpuls 11 formt *

Ein Datenhalteschalter 5 wird mit den Parallelausgängen 9 des Schieberegisters 3 versorgt sowie mit dem Datensynchronisierpuls 11 und erzeugt einen Ausgang 10. An dieser Stelle werden vom Bitsynchronisierpulsgenerator 1 Wechselpunkte oder Flanken von "Ö" zu "1" oder umgekehrt festgehalten, wodurch die Phasensynchronisation erfolgt, so daß der Bitsynchronisierpuls 7 erzeugt wird. Die Phasensynchronisation kann unter Anwendung eines PLL, eines Synchronisierkreises oder ähnlichem erfolgen. Um fehlerhafte Phasensynchronisation zu verhindern, beispielsweise ausgelöst durch Ausfallgeräusch, Unstabilität oder dergleichen im EFM-Signal 6, wird die korrekte Flanke festgestellt.

In Fig.30 ist detaillierter der Synchronisiersignalpulsauszugsgenerator 12 und der Synchronisierdetektor 4 dargestellt.

Das EFM-Signal 6 wird zwei-Stufen-Schieberegistern 14-1 und

14-2 aufgeschaltet. Der Ausgang 18 des Schieberegisters 14-1 und der Ausgang des Schieberegisters 14-2 werden einem Exklusiv ODER 15 zugeführt, von welchem ein Synchronisiersignalauszugspuls 13 herstellt wird. Im Ausführungsbeispiel werden die Schieberegister 14-1, 14-2 mit einem Schiabotakt 17 eines Oszillators 16 vorsorgt. Daraus folgt, daß die Pulsweite des Pulses 13 mit derjenigen der Periode des Ausgangs 17 übereinstimmt. Im Ausführungsbeispiel wird die Periode des Schiebetaktes 17 des Oszillators z.B. mit „_r 1/8 der Periode des EFM-Signals gewählt, welches gleichbedeutend ist mit 28,9 nsek.

Der Synchronisiersignaldetektor 4 wird mit dem Puls 13 versorgt und entscheidet, ob der Puls als Synchronisierpuls

weiter verwendet wird.

Für diese Entscheidung ist ein Zähler 21, welcher die Intervalle des Pulses 13 zählt, mit dem Puls 13 zurückgesetzt, um ein Flankenintervall 11T auszuziehen, dieses Intervall 11T gehört zum Synchronisiersignalmuster, und zählt einen Taktpuls 20 von einem Oszillator 19. Der Zähler 21 erzeugt mit jeder Stufe einen Ausgang 22, welcher durch einen Dekoder 23 dekodiert wird. Der Dekoder 23 ist so *0 eingerichtet, daß der Dekoderausgang 24 -1 ist für 11T, so daß das Synchronisiersignalmuster 11T detektiert wird. Der Dekodierausgang 2 4 wird einem Synchronisiermusterdetektor 25 in Entsprechung des Pulses 23 zugeführt, so daß der Synchronisiermusterdetektor 25 einen Synchronisierpuls 8 erzeugty wenn zwei sukzessive 11T¹S detektiert werden. Der Datensynchronpulsgenerator 2 wird mit dem Puls 8 beaufschlagt sowie mit dem EFM-Signal 6 und erzeugt einen Datensynchronpuls 11.

Fig.31 zeigt in größerem Detail einen Bitsynchronisierpulsgenerator 1 mit Schieberegister 3 und Datenhalteschalter 5.

Das EFM-Signal 6 wird zwei gestuften Schieberegistern 28,

29 zugeführt, welche Ausgänge 31, 32 herstellen. Die Ausgänge 31, 32 werden einem Flankendetektor 30 zugeführt, der hieraus das Flankensignal 38 formt. Der Flankendetektor 30 wird von einem Exklusiv ODER dargestellt, zu welchem

die Registerausgänge 31, 32 geführt werden. Ein Phasen-30

synchronisierer 34 wird mit dem Flankensignal 38 verbunden

und produziert den Bitsynchronisierpuls 7. Der Synchronisierkreis 3 4 kann ein PLL-Kreis, ein Synchronisierkreis oder ähnliches darstellen. Wenn für den Kreis 34 ein Synchronisierkreis verwendet wird, so extrahiert der Kreis 35

eine korrekte Flanke vom Flankensignal 38, und diese extrahierte Flanke kann für Synchronisation zusammen mit dem Takt 5 des Oszillators 33 bnnutzt werden. Die Schieberegister 28_f 29 werden ebenfalls mit dem Takt 35 versorgt.

Der Bitsynchronisierpuls 7,der auf diese oben geschilderte Weise hergestellt worden ist, wird als Schiebetakt einem Schieberegister 36, zusammen mit dem EFM-Signal 6, zugeführt. Das Schieberegister 36 ist 14stufig, korrespondierend mit der Anzahl der Bits eines Wortes. Die Parallelausgänge 9 des' Schieberegisters 36 werden einem Datenhalteschalter 37 zusammen mit dem Datensynchronisierpuls 11 zugeführt, welcher die seriellen Daten in parallele Daten umsetzt, welche den Ausgang 10 des Datenhalteschalters 37 darstellen. Der Datenhalteschalter 37 ist ebenfalls 14stufig, korrespondierend zur Anzahl der Stufen des Schieberegisters 36.

In Fig.31 wird, obwohl das Schieberegister 3 mit dem EFM-Signal 6 als Eingangssignal zum Schieberegister 3 6 versorgt wird, das EFM-Signal, im aktuellen Takttreiberformat, NRZI-gewandelt und aufgezeichnet (NRZI non returned to 01, Richtungsschreibverfahren) . Daher ist es notwendig, für die Reproduktion des EFM-Signals 6 die NRZI konvergierend umzukehren und es dann zuzuführen. Für diese Umkehrkonversion wird der Schaltkreis, welcher die Schieberegister 14-1, 14-2, das Exklusiv ODER 23, wie in Fig.30 gezeigt, umfassend benutzt, wobei die Schieberegister 14-1, 14-2 mit demselben Takt versorgt werden wie der Takt 7 zum Schieberegister in Fig.31. In diesem Fall, da das Signal um zwei Takte verschoben ist, ist es notwendig, den Datensynchronisierpuls 11 ebenfalls um zwei Takte zu verschieben.

Fig.32 zeigt mehr detailliert den Schaltkreis des Phasen-

Synchronisierkreises 34, ohne den korrekten Musterflankendetoktierkrois. Flip-Flops 44, 39 und 40 werden durch das Flankensignal 38 vorgesetzt und bilden einen 3-Bit-Zähler zum Zählen des Taktpulses 35 zusammen mit einem zwei-Eingänge UND-Glied 42. Der Ausgang dieses 3-Bit-Zählers wird durch ein drei-Eingänge UND-Glied 43 dekodiert, dessen Ausgang durch einen Flip-Flp 41 gehalten wird, so daß der Bitsynchronisierpuls 7 entsteht.

BAD ORIGINAL

Die Funktion der Anordnung nach Fig.32 wird im einzelnen anhand der Signalverläufe in Fig.33 beschrieben. Fig.33a zeigt den Taktpuls 35, Fig.33b das Flankensignal 38, Pig»33c den Q-Ausgang des Flip-Flops 44, Fig.33g den Q-Ausgang des Flip-Flops 39, Fig.33e den Q-Ausgang des Flip-Flops 40, Fig.33f den Ausgang des drei-Eingänge UND-Gliedes 43 und Fig.33g den Q-Ausgang des Flip-Flops 41. Im Beispiel ist das Flankensignal 38 das zehnfache der Periode des Taktsignals 35. Der Ausgang des drei-Eingänge UND-Gliedes 43 nach Fig.33f bzw. der dekodierte Wert ist ein Beispiel dafür, wie der Bitsynchronisierpuls 7 so gesetzt wird, daß or beim vierten Taktpulses 35 an der Signalflanke erscheint. Die gestrichelte Linie der Fig.33b zeigt das korrekte Takten einer Periode der Signalbitrate an.

Fig.34 zeigt detailliert den Zähler 21, den Dekoder 23 und einen Teil des Synchronisiermusterdetektors 25. Flip-Flops 45, 46, 47 werden vorgesetzt durch den Synchronisiersignalauszugspuls 13 und bilden einen Zähler zum Zählen des Taktpulses 20 zusammen mit dem zwei-Eingänge UND-Glied 48. Die Ausgänge des Zählers 21 werden zu einem drei-Eingänge UND-Glied 4 9 zur Erzeugung eines Koinzidenzausganges geführt, welcher gehalten wird durch ein . Flip-Flop 50. Der Dekoder 23, umfassend das UND-Glied 49 und das Flip- ° Flop 50 erzeugt mithin den dekodierten Ausgang 24. Dieser dekodierte Ausgang 24 wird als Torsignal einem UND-Glied 51 zusammen mit dem Synchronisiersignalauszugspuls 13 zugeführt, so daß ein Synchronisiertorsignal 52 entsteht.

Die Funktion der Anordnung wird unter Bezug auf den Signalverlauf der Fig.35 beschrieben. Fig.35a zeigt den Taktpuls 20, Fig.35b den Synchronisiersignalauszugspuls 13, Fig.35c, d, 35e die Ausgänge der Flip-Flops 45, 46, 47, Fig.35f den

Eingang des Flip-Flops 50 bzw. den dekodierten Ausgang 35

138 und Fig.35g den Ausgang 24 des Flip-Flops 50 und Fig.

35h den Ausgang des zwei-Eingänge UND-Gliedes 51. Hat der Synchronisiersignalauszugspuls 13 der Fig.35b eine vorbestimmte Periode, z.B. das achtfache der Periode des Takt-

pulses 20, so koinzidiert der Puls 13 mit dem Ausgang des Flip-Flops 50 respektive mit dem Ausgang 2 4 des Dekoders 23, so daß das zwei-Eingänge UND-Glied 51 den Ausgang 52 bereitstellt. Im Gegensatz dazu, wenn das Intervall des Pulses 13 der Fig.35b kürzer oder langer als die vorbestimmte Periode, wie sie gezeigt ist in Fig.35b durch eine unterbrochene Linie ist, und er nicht ein ganzes Vielfaches der vorbestimmten Periode ist, so produziert das zwei-Eingänge UND-Glied 51 keinen Koinzidenzausgang. 10

Im Ausführungsbeispiel ist der dekodierte Wert mit dem achtfachen der Periode des Taktpulses 20 zur besseren Erläuterung gewählt. Das Rahmensynchronisiersignalmuster des CD-Systems ist geformt aus Mustern von 10T, TOT und 2T der Bitrate T und der dekodierte Wert ist gewählt in der Musterlänge. Da die Flankendistanz 11T ist, wird der Zähler 21 aus einem siebenstufigen Flip-Flop gebildet und der Decoder 22 auf den dekodierten Wert 88 gesetzt. Zusätzlich dazu kann der Synchronisierauszugsbereich ausgedehnt wer-

den bei Einräumung einer Toleranz im dekodierten Wert, welches bisher noch nicht erwähnt wurde. Darüber hinaus kann die Funktion mach Anordnung der Fig.34, wie sie beschrieben wurde unter Bezugnahme auf die Fig.35, auf den Phasensynchronisierkreis 34 für Auszugszwecke angewendet werden, so daß nur die Flanke des korrekten Musters der Signalflanke des Signals 38 des Flankenausgangsdetektors 30 in Fig.31 herangezogen wird.

In Übereinstimmung mit dieser Erfindung, da ein Allflanken-30

signal für den Auszug eines Synchronisiersignalmusters benutzt wird, entstehen keine Probleme, wenn außerhalb der Phasensynchronisation gearbeitet werden muß, wobei Zeit zum Wiedereinrichten für den Bitabtastpuls gebraucht wird, so daß Musterextraktion jedes Eingangssignals mit seiner Flanke möglich wird mit ausgedehntem Auszugsbereich. Zusätzlich hierzu, wenn man den Auszug von Daten betrachtet, wird der korrekt produzierte Bitabtastpuls an korrekten Signalflanken, die Diskrimination von "1" und "0"

-xr-3+.

¹ und somit die Synchronisation der Daten ermöglicht.

BAD QRIG'NAI

Claims

Patentansprüche

20

^\j Datensynchronisierer für die Herstellung eines Taktes zur Reproduzierung digitaler Daten aus einer Kombination vorbestimmter, pluraler Pulsweiten, gekennzeichnet durch einen Logikkreis (54-1 in Fig.3) zum Prüfen von mindestens einer Pulsweite der pluralen PuIsweiten und einen Frequenzteiler (60-1), welcher mit einem Oszillator (33-1) verbunden ist und gesteuert wird durch den Ausgang des Logikkreis (54-1) und ein Taktsignal erzeugt, welches mit dem Ausgang des Logikkreises (54-1) getaktet ist.
2. Datensynchronisierer nach Anspruch 1, dadurch gekennzeichnet, daß der Logikkreis (54-1) geeeignet ist, die Pulsweite drei aufeinanderfolgender Pulse zu prüfen (54 in Fig.6).
3. Datensynchronisierer nach Anspruch 1, dadurch gekennzeichnet, daß der Logikkreis ein Schieberegister ist.
4. Datensynchronisierer nach Anspruch 1, gekennzeichnet durch:

BAD ORIGINAL

a) einen Dekoder 69, welcher mit einem Frequenzteiler (67 in Fig.8) verbunden ist zur Herstellung eines Zeittorfenstersignals, basierend auf dem Ausgang des Frequenzteilers (67),

b) einen Flankendetektor (62), welchem die digitalen Daten zugeführt werden und der einen Flankenpuls bei jeder vorderen und hinteren Flanke des Pulses erzeugt ,

c) ein UND-Glied (71), welchem die Ausgänge des Dekoders (69) und des Flankendetektors (62) zugeführt werden,

d) einen Kreis (65, ODER-Glied), welchem die Ausgänge des Logikkreises (63 in Fig.8) und des UND-Gliedes

(71) zugeführt worden und einen Ausgang (68) erzeugt, welcher dem Frequenzteiler (67) aufgeschaltet wird,
5. Datensynchronisierer, gekennzeichnet durch: 20

a) einen Flankendetektor (62 in Fig. 12) zum Detektieren der Flanken des digitalen Signals,

b) einen ersten Zähler (68 in Fig.12) zum Zählen des ° Intervalls des Flankensignals ,

c) einen Dekoder (69) zum Extrahieren einer speziellen Zählung/

d) einen zweiten Zähler (82 in Fig.12), wobei der Ausgang des Flankendetektors (62) und des Dekoders (69) einem UND-Glied (71) zugeführt werden, dessen Koinzidenzausgang (66) den zweiten Zähler (82) rücksetzt, so daß die Synchronisation infolge der Flanke nur

dann erfolgt, wenn das digitale Signal ein vorbestimmtes Flankenintorvnll aufweist.

ο _
6. Datensynchronisierer nach Anspruch 5, dadurch gekennzeichnet, daß ein Bereich des vom Dekoder (69) dekodierten Wertes zugelassen wird, so daß auch bei Änderungen des Intervalles des Flankensignals das UND-Glied (71) Koinzidenz feststellen kann.
7. Datensynchronisierer nach Anspruch 5, dadurch gekennzeichnet, daß eine Mehrzahl von Zählungen als dekodierter Wert des Dekoders (69) herangezogen werden, so daß der dekodierte Wert mit dem Flankensignal in Koinzidenz gebracht werden kann, wobei das Flankensignal eine Vielzahl verschiedener Flankensignale des digitalen Signals darstellen kann.
8. Datensynchronisierer (15),gekennzeichnet durch:

a) einen Flankendetektierer (85 in Fig.15) für die Detektion der vorderen oder hinteren Flanke des digitalen

Signals,

b) einen ersten Zähler (68) zum Zählen des Intervalls der vorderen oder hinteren Flanke,

c) einen Dekoder (69) zum Herausziehen einer bestimmten Zählung des Ausgangssignals des Zählers,

d) einen zweiten Zähler (82), wobei die dekodierten

Ausgänge (70, 80) und der Ausgang des Flankendetek-

tors (85) über ein UND-Glied (71) einen Koinzidenzausgang (66) bilden, durch welchen der zweite Zähler (82) rückgesetzt wird, so daß die Synchronisation nur durch die vordere Flanke oder hintere Flanke erfolgen kann, wenn das digitale Signal ein vorbestimmtes Intervall von Vorder- oder Hinterflanken hat, wechselnd von logisch "H" zu "L" oder umgekehrt.
9. Datensynchronisierer nach Anspruch 8, gekennzeichnet durch

einen zweiten Dekoder (88),dem ein Ausgang des zweiten Zählers (82) zugeführt wird, so daß eine spezielle Zählung ausgeführt wird und daß ein dekodierter Ausgang (89) des zweiten Dekoders (88) und ein Ausgang des Flankendetektors (85) einen Koinzidenzausgang (86) bilden, von dem der zweite Zähler (82) zurückgesetzt wird.
10. Datensynchronisierer nach Anspruch 8, gekennzeichnet durch einen zweiten Flankendetektor (92 in Fig.19) zum Detektieren der Vorder- oder Hinterflanke des digitalen Signals, wobei ein Ausgang (93) des zweiten Flankendetektionskreises (92) und ein dekodierter Ausgang (95) des zweiten Dekoders (88) einen Koinzidenzausgang bilden, durch welchen der zweite Zähler (82) ebenfalls gesetzt

wird.
11. Datensynchronisierer, gekennzeichnet durch:

a) einen Taktzähler,
20

b) einen Flankendetektor (62 in Fig.22), welcher den Wechsel des Eingangssignals vom Pegel "L" zum Pegel "H" oder umgekehrt detektiert und ein Flankensignal erzeugt,

c) einen Musterauszugskreis (63) zum Extrahieren eines speziellen Musters des digitalen Eingangssignals und zur Erzeugung eines Musterauszugssignals,

d) einen Wahlschalter (113) zum Umschalten zwischen dem

Flankensignal und dem Musterauszugssignal,

wobei das Flankensignal und das Musterauszugssignal für ein Synchronisiersignal zu dem Zähler (68) geschaltet werden.
12. Datensynchronisierer nach Anspruch 11, gekennzeichnet durch:

a) einen Detektor (111) zum Feststellen, ob die Detek-

tionsrate des Synchronisiersignals einen vorgegebenen Wert erreicht,

b) einen Diskriminator (105), der feststellt, ob die Rahmenfehlerrate des digitalen Eingangssignals einen vorbcstLmmten Wert erreicht,

wobei die Ausgänge des Detektors (111) und des Diskriminators (105) zur Steuerung des Wahlschalters (113) dienen.
13. Datensynchronisierer, insbesondere für einen PCM-Signalreproduzierer zum Ausziehen von Datenwörtern aus einem PCM-Signal.,' mit einem Rahmensynchronisiersignal für jede Vielzal von Datenwörtern, wobei der Schaltkreis das Synchronisier-

signal des PCM~Signals herauszieht durch Diskrimination von logisch "1" und "0" des PCM-Signals, und ein Datensynchronisiersignal bildet sowie Datenwörter aus dem empfangenen PCM-Signal auszieht in Abhängigkeit von dem

Datensynchronisiersignal (Fig.29) , gekennzeichnet durch: 25

a) einen ersten Bitsynchronisierpulsgenerator (1 in Fig.29) zum Erzeugen eines Bitsynchronisiersignals

für die Daten durch Diskriminierung von logisch "1" 30

und "0" des Eingangs-PCM-Signals von diesem Eingangs-PCM-Signal und einem Haupttaktsignal,

b) einen zweiten Bitsynchronisierpulsgenerator (12) zum Generieren eines Bitsynchronisiersignals für den Auszug des Rahmensynchronisiersignals vom Eingangs-PCM-Signal und dem Ilaupttaktpuls,

C-) einen Synchronisiersignaldetektor (4) zum Ausziehen des Rahmensynchronisiersignals durch Benutzung des Eingangs-PCM-Signals und des Bitsynchronisiersignals, welches vom zweiten Bitsynchronisierer (12) hergeleitet wird.

d) einen Datensynchronisierpulsgenerator (2) zum Bereitstellen eines Datensynchronisierpulses aus dem PCM-Signal, dem Bitsynchronisiersignal, welches vom ersten Bitsynchronisierpulsgenerator

(1) bereitgestellt wird und dem Rahmensynchronisiersignal ,bereitgestellt vom Synchronisiersignaldetektor (4) ,

¹^ e) und einen Datenwortauszugskreis zum Auszug des Datenwortes unter Benutzung des Eingangs-PCM-Signals, des Bitsynchronisiersignals, Welches vom ersten Bitgenerator bereitgestellt wird

und dem Datensynchronisierpuls. 20
14. Datensynchronisierer nach Anspruch 13, dadurch gekennzeichnet, daß ein Flankensignal eines richtigen Signalmusters de:s Eingangs-PCM-Signals als Phascnsynchronisiersignal für die Bitsynchronisation im ersten Bitsynchronisierkreis benutzt wird und das Allflankensignal des Eingangs-PCM-Signals als Phascnsynchronisiersignal für die Bitsynchronisierung im zweiten Bitsynchronisierkreis herangezogen wird.
15. Datensynchronisierer nach Anspruch 13, dadurch gekennzeichnet, daß der Datenwortauszugskreis durch ein Schieberegister gebildet wird, welches eine Stellenzahl aufweist, die mit mindestens den Bits

eines Datenwortes korrespondiert, wobei dasSchiebe-35

register das Eingangs-PCM-Signal in' Bezug auf das Bitsynchronisiersignal, welches hergestellt wird vom ersten Bjtsynchronisierpulsgenerator, speichert und einen Datenhalteschalter für die Ausgänge der

Stellen des Schieberegisters in Bezug auf den Datensynchronisierpuls und das der Rahmensynchronisiersignalauszugskreis durch einen Zähler gebildet wird, welcher rückgesetzt wird durch das Allflankensignal des Eingangs-PCM-Signals und nach dem Haupttakt zählt, und ein Dekodiersignal zur Detektion des Umstandes, daß der Ausgangswert der entsprechenden Stellen des Zählers gleich ist der Weite des Rahmensynchronisiersignals. 10