DE3420169C3 - - Google Patents

Description

Die Erfindung geht aus von einer Synchronisier- Detektorschaltung in einem digitalen Übertragungssystem gemäß dem Oberbegriff des Anspruchs 1. Insbesondere betrifft die Erfindung eine Synchronisier-Detektorschaltung zur genauen Erfassung eines Synchronsignals aus einem Signal, welches in Form von Informationsblöcken digital und zeitsequentiell übertragen wird, wobei jeder Block ein Synchronsignal, digitale Informationseinheiten und einen Fehlerprüfcode aufweist.

Es sind bereits Systeme zum Aufzeichnen von Informationssignalen auf eine Spiralspur eines Informationssignal- Aufzeichnungsmediums (hier Platte) als Reihen von zeitsequentiellen und intermittierenden Rillen und zum Wiedergeben der aufgezeichneten Informationssignale von einer solchen Platte gebräuchlich. Die aufgezeichneten Informationssignale werden von der Platte als Änderungen der elektrostatischen Kapazität zwischen der Platte und einer Elektrode eines Wiedergabeelementes oder von der Platte durch Änderung der Intensität von der Platte reflektierten oder durch diese übertragenen Lichtes wiedergegeben. Die Informationssignale können aus digitalen Tonsignalen oder aus digitalen Tonsignalen und einem digitalen Videosignal bestehen, welches sich auf ein Standbild oder auf ein sich partiell bewegendes Bild bezieht und den digitalen Tonsignalen als Zusatzinformation hinzugefügt ist. Wie noch in der Beschreibung anhand der Zeichnungen zu erläutern ist, werden die digitalen Signale in Tonformationsblöcken zeitsequentiell übertragen. In einem derartigen Block sind ein 8-Bit- Synchronsignal mit einem festen Bitmuster, die den Anfang eines Blocks anzeigen, vier Kanäle von digitalen Daten (Daten, die sich entweder nur auf die digitalen Tonsignale oder auf die digitalen Tonsignale und das digitale Videosignal beziehen), wobei jeder Kanal 16 Bits umfaßt und sich an das 8-Bit-Synchronsignal anschließt, und ferner zwei Fehlerkorrekturcode mit 16 Bits vorgesehen, ein Fehlerprüfcode mit 23 Bits (CRC-Code zyklische Blockprüfung), ein 1-Bit-Datum, das beispielsweise einem Bit eines Steuersignals mit insgesamt 196 Bits entspricht, und ein 2-Bit-Ersatzdatum, auch als Benutzerbit bezeichnet, zeitsequentiell und aufeinanderfolgend angeordnet.

Ein Block aus digitalen Signalen von den Synchronsignalbits bis hin zum Benutzerbit umfaßt insgesamt 130 Bits. Die digitalen Signale haben eine Wiederholungsfrequenz von 44,1 kHz, welches beispielsweise der Abtastfrequenz entspricht. Die digitalen Signale werden seriell mit einer Bitübertragungsrate von 5,733 Mb/s übertragen, indem sie zeitsequentiell in Form von Blöcken (Rahmen) multiplexiert werden. Das zeitsequentiell multiplexierte Digitalsignal ist ein NRZ-Signal, das heißt, ein Signal ohne Rückkehr zu Null. Dieses NRZ-Signal wird einer selbsttaktenden Digitalmodulation, z. B. einer modifizierten Frequenzmodulation (MFM) oder einer 3-Positionsmodulation (3PM) oder einer Datenverwürflung (data scrambling) durch eine Modulo-2-Addition mit einem maximalen Längensequenzcode (M-Sequenz) unterworfen. Das der Digitalmodulation oder der Datenverwürflung unterworfene NRZ-Signal wird ferner einer Frequenzmodulation oder einfach einer Frequenzmodulation unterzogen, ohne dabei der Digitalmodulation unterzogen zu werden. Das modulierte Digitalsignal wird auf eine Platte in Form von Reihen aus intermittierenden Rillen beispielsweise mittels Lichtstrahls aufgezeichnet.

In einem Wiedergabegerät für die beschriebene Platte wird ein digitales Signal dadurch wiedergewonnen, daß ein von der Platte wiedergegebenes Signal einer Frequenzmodulation unterworfen wird, wobei das wiedergegebene digitale Signal den zuvor beschriebenen Aufbau hat. Ein Hochfrequenztaktsignal (mit einer Frequenz im Bereich von beispielsweise 5,733 MHz), das in Phase mit dem wiedergegebenen digitalen Signal ist, wird aus diesem in einer Taktwiedergabeschaltung gewonnen. Die Feststellung des Synchronsignals im wiedergegebenen Signal und die Dateneingabe in eine Speicherschaltung werden auf der Basis des wiedergegebenen Taktsignals ausgeführt.

Daten eines falschen Synchronsignals mit dem gleichen Bitmuster wie das Synchronsignal liegen manchmal in einer Signaldauer der Digitalsignale vor, die die Signalperiode des Synchronsignals nicht enthält. In einem solchen Fall wurde in Synchronisier-Detektorschaltungen das falsche Synchronsignal irrtümlicherweise als das Synchronsignal identifiziert. Folglich bestand die Schwierigkeit darin, daß es wegen dieser fälschlichen Erfassung des Synchronsignals nicht möglich war, die Daten einwandfrei zu demodulieren.

Eine Abhilfe hierfür schafft auch nicht die aus der DE-AS 28 38 228 bekannte Schaltung, die ein Verfahren zur Synchronisation einer Datenbitfolge angibt, d. h. auch die Feststellung des Synchronsignals betrifft. Sie weist eine Komparatorlogik auf, die n Bits eines n-Bit-Bezugsregisters mit jedem entsprechenden Bit einer Übertragungsbitfolge vergleicht. Ein Schwellwertkomparator, dem die Vergleichsergebnisse zugeleitet werden, gibt nur dann ein das Erreichen der Synchronisation anzeigendes Signal ab, wenn zumindest eine vorgegebene Anzahl von empfangenen Übertragungsbits mit der im Bezugsregister gespeicherten Bitfolge übereinstimmt. Das heißt, daß auch, wenn die empfangene Bitfolge, die nicht vollständig geprüft wird, nicht völlig mit der vorbestimmten Bitfolge übereinstimmt, eine fehlerhafte Anzeige der Synchronisation erfolgen kann.

Ferner werden digitale Informationsdaten mit einer Bitfolge, die die gleiche oder auch eine ähnliche (nicht gleiche) Bitkombination wie das Synchronsignal aufweisen, fälschlicherweise als Synchronsignal identifiziert, da nur die Bitfolge in einem bestimmten, mehr oder weniger willkürlich herausgegriffenen Bereich verglichen wird.

Außerdem wurde eine einen Zähler (sog. Flywheel- counter) benutzende Synchronsignal-Detektorschaltung in Betracht gezogen, um das Synchronsignal mit einer konstanten Periode auch dann zu erfassen, wenn ein Ausfall im Synchronsignal auftrat. Diese denkbare Synchronisier- Detektorschaltung erfaßt jedoch auch ein falsches Synchronsignal und führt zu einer fälschlichen Rücksetzung des Zählers, wenn eine derartige falsche Erfassung vorliegt. Diese Schaltung identifiziert demnach dem Synchronsignal nicht zugeordnete Daten (digitale Informationssignaldaten) fälschlicherweise als das "wahre" Synchronsignal, wenn diese Daten das gleiche Bitmuster (d. h. die gleiche Bit-Kombination) wie das Synchronsignal aufweisen. Das heißt, diese Daten liegen in einer Signalperiode des digitalen Signals vor, welche die Signalperiode des wahren Synchronsignals nicht enthält. Ein Beispiel hierfür ist in der Figuren-Beschreibung angegeben.

Der Erfindung liegt daher die Aufgabe zugrunde, ausgehend von dieser letztgenannten Schaltung, eine Synchronisier- Detektorschaltung für ein digitales Übertragungssystem anzugeben, die eine derartige fälschliche Identifizierung ausschließt und somit eine einwandfreie Demodulation des digital übertragenen Signals gewährleistet.

Diese Aufgabe wird durch den Gegenstand des Anspruchs 1 gelöst.

Dabei ist die erfindungsgemäße Synchronisier-Detektorschaltung nicht auf die Erfassung von Synchronsignalen innerhalb auf Platten digital aufgezeichneter Daten beschränkt, sondern beispielsweise auch auf auf Magnetbändern digital aufgezeichnete Signale anwendbar.

In der erfindungsgemäßen Schaltung wird bei einem "falschen" Synchronsignal der ersten, das Bitmuster prüfenden Detektorschaltung von einer Fehlerprüfschaltung mit Hilfe der in der Extrahiereinrichtung gewonnenen Taktsignale geprüft, ob ein Übertragungsfehler in einem bestimmten digitalen Signalabschnitt vorhanden ist oder nicht. Diese Überprüfung wird unter der Annahme eines korrekt erfaßten Synchronsignals durchgeführt, so daß beispielsweise über eine Polynomdivision, die nur im Fall eines in bekannter Weise korrekt erfaßten Synchronsignals keinen Rest liefert, eine eindeutige Entscheidung getroffen werden kann. Sobald die Detektorschaltung nach Erfassung des wahren oder auch falschen Synchronsignals einen Rücksetzimpuls liefert, beginnt dieser Prüfvorgang und endet bei einem Signalbereich, der vom erfaßten Signalanteil genau um das vorbestimmte Zeitintervall verschoben ist, welches dem korrekten zeitlichen Abstand des Fehlerprüfcodes vom Synchronsignal entspricht.

Mit Hilfe einer zweiten Detektorschaltung wird dem ersten Zähler (der zur Synchronsignalausfallkompensation dient) erst dann das Signal der ersten Detektorschaltung zugeführt, wenn N-mal ein wahres Signal von der Prüfschaltung festgestellt wurde. Somit sind fehlerhafte Synchronsignalerfassungen mit und ohne gleichzeitige Signalausfälle gleichermaßen zuverlässig vermieden.

In der vorteilhaften Weiterbildung im Anspruch 2 wird darüber hinaus berücksichtigt, daß erfahrungsgemäß das falsche Synchronsignal nicht nur einmal, sondern mehrfach (N-fach) erzeugt wird, wobei ein zweiter Zähler das Auftreten von M "falschen" Synchronsignalen feststellt.

Gemäß der erfindungsgemäßen Synchronisier-Detektorschaltung wird die Zähleinrichtung entsprechend einem Ausgangssignal der Fehlerprüfschaltung während einer normalen Wiedergabe zurückgesetzt, in welcher das Synchronsignal normal wiedergegeben wird. Der erste Zähler wird entsprechend dem Ausgangssignal der ersten Detektorschaltung zurückgesetzt. In einer Lage, bei der der gezählte Wert in der Zählereinrichtung Null ist, wird der zweite Zähler entsprechend dem Ausgangssignal der ersten Detektorschaltung nur dann zurückgesetzt, wenn das Ausgangssignal der ersten Detektorschaltung und das Ausgangssignal des ersten Decoders N-fach für jede Periode des Signals eines Blocks zusammenfallen. Selbst wenn die Daten das gleiche Datenmuster wie das Synchronsignal haben, stellt die Fehlerprüfschaltung fest, ob das Synchronsignal fehlerfrei ist und wiederholt die Feststellung, wenn das Synchronsignal nicht fehlerfrei ist, so daß das falsche Synchronsignal nicht als Synchronsignal identifiziert wird.

Wenn die Fehlerprüfschaltung einen Fehler im Synchronsignal in einer vorteilhaften Weiterbildung ständig M- fach bestimmt, wird der erste Zähler vom Ausgangsfeststellsignal der ersten Detektorschaltung nachfolgend auf das Impulssignal zurückgesetzt, welches durch die vorbestimmte Verzögerungszeit verzögert worden ist. Daher wird die Synchronisier-Detektorschaltung einwandfrei daran gehindert, das falsche Synchronsignal zu synchronisieren. Selbst wenn ein falsches Synchronsignal vorliegt, kann das in Phase mit dem wiedergegebenen Synchronsignal befindliche Synchronsignalfeststellsignal vom gezählten Ausgang des zweiten Zählers wiedergegeben werden, der die Impulse im Taktsignal mit einer hohen Genauigkeit zählt. Außerdem arbeitet, selbst wenn ein Ausfall in einem Teil des wiedergegebenen Synchronsignals vorkommt, der zweite Zähler aufgrund des Feststellsignals der ersten Detektorschaltung mit der korrekten Periode vor dem Auftreten des Ausfalls. Es ist folglich möglich, das Synchronsignalfeststellsignal mit der korrekten Periode mittels des Zählausgangs vom zweiten Zähler zu erzeugen und die digitalen Daten konstant und korrekt zu gewinnen.

Im folgenden wird die Erfindung anhand der Zeichnungen näher erläutert. Diese zeigt

Fig. 1 ein Ausführungsbeispiel einer Bitanordnung in Digitalsignalen mit einem Synchronsignal, das in der erfindungsgemäßen Synchronisier-Detektorschaltung zu erfassen ist,

Fig. 2 in einer systematischen Blockdarstellung ein Ausführungsbeispiel der erfindungsgemäßen Synchronisier-Detektorschaltung,

Fig. 3 (A) bis 3 (E) Signalkurvenformen zu jedem Teil des in Fig. 2 gezeigten Blocksystems,

Fig. 4 ein Ausführungsbeispiel einer konkreten Schaltung einer Flankendetektorschaltung gemäß dem Blocksystem in Fig. 2,

Fig. 5 eine Ausführungsform einer konkreten Schaltung einer Fehlerprüfschaltung in dem in Fig. 2 dargestellten Blocksystem und

Fig. 6 eine Ausführungsform einer konkreten Schaltung einer Anstiegs-(Vorderflanken-)Detektorschaltung in dem in Fig. 2 gezeigten Blocksystem.

Ein Beispiel für die Bit-Anordnung in Digitalsignalen, welche in einem digitalen Signalübertragungssystem mit der erfindungsgemäßen Synchronisier- oder Synchronsignal-Detektorschaltung übertragen werden, ist in Fig. 1 gezeigt. Gemäß Fig. 1 ist ein 8-Bit-Synchronsignal, welches ein festes Datenmuster hat und den Anfang eines Blocks (Formates) zeigt, an der Stelle SYNC angeordnet. Vier Kanäle von Digitaldaten (die Daten beziehen sich entweder nur auf die Digitalaudiosignale oder auf Digitalaudiosignale und das Digitalvideosignal), wobei jeder Kanal, wie beschrieben, jeweils 16 Bits hat, sind nach dem Synchronsignal jeweils an den Stellen D₁ bis D₄ angeordnet. Zwei 16-Bit-Fehlerkorrekturcodes sind auf die Digitaldaten der Stelle D₄ folgend jeweils an den Stellen P₁ und P₂ angeordnet, und ferner ist auf den an der Position P₂ vorgesehenen Fehlerkorrekturcodes folgend ein 23-Bit- Fehlerprüfcode (CRC-Code) angeordnet. Ein 1-Bit-Datum oder einfach ein 1-Bit, welches sich beispielsweise auf ein Bit eines Steuersignals mit insgesamt 196 Bits bezieht, ist bei einer Stelle "Adr" nach dem Fehlerprüfcode vorgesehen. 2-Bit-Ersatzdaten oder kurz ein 2-Ersatzbit, auch als Benutzerbit bezeichnet, ist an der Position U nach dem Benutzerbit angeordnet. Das heißt mit anderen Worten, daß die Synchronsignalbits bis zu den Benutzerbits nacheinander und zeitsequentiell an den in Fig. 1 gezeigten Positionen innerhalb eines Blocks angeordnet sind.

Ein Block (Format) der Digitalsignale von den Synchronsignal- bis zu den Benutzerbits umfaßt insgesamt 130 Bits. Die Digitalsignale haben eine Wiederholungsfrequenz von 44,1 kHz, welche beispielsweise der Abtastfrequenz (sampling frequency) entspricht. Die Digitalsignale werden mit einer Übertragungsbitgeschwindigkeit von 5,733 Mb/s seriell übertragen, indem sie zeitsequentiell als Blöcke (Formate) multiplexiert werden. Das zeitsequentiell gebündelte Digitalsignal ist ein NRZ-Signal, das heißt, ein Signal ohne Rückkehr zu Null. Das NRZ-Signal wird einer selbsttaktenden Digitalmodulation, z. B. einer modifizierten Frequenzmodulation (MFM) oder einer 3-Positionsmodulation (3 PM) oder einer Datenverwürflung durch eine Modulo-2-Addition oder -Stufe mit einem maximalen Längensequenzkode (M-Sequenz) unterworfen. Das NRZ-Signal, das der Digitalmodulation oder der Datenverwürflung unterworfen wird, unterliegt ferner einer Frequenzmodulation. Das NRZ-Signal kann auch einfach einer Frequenzmodulation ohne Digitalmodulation unterworfen werden. Das modulierte Digitalsignal ist auf eine Platte als Reihen von intermittierenden Vertiefungen mit Hilfe eines Lichtstrahls oder ähnlichen Mittels aufgezeichnet.

In einem die genannte Platte abspielenden Wiedergabegerät wird ein wiedergegebenes Digitalsignal dadurch erhalten, indem ein von der Platte wiedergegebenes Signal einer Frequenzmodulation unterworfen wird. Das wiedergegebene Digitalsignal hat den zuvor beschriebenen Aufbau. Ein Hochfrequenztaktsignal (mit beispielsweise einer Frequenz im Bereich von 5,733 MHz), welches mit dem wiedergegebenen Digitalsignal in Phase ist, wird vom wiedergegebenen Digitalsignal in einer Taktgeberschaltung wiedergegeben. Die Feststellung des Synchronsignals im wiedergegebenen Digitalsignal und das Eingeben von Daten in eine Speicherschaltung werden auf der Basis des wiedergegebenen Taktsignals ausgeführt.

Die Beschreibung bezieht sich im folgenden auf eine Ausführungsform der erfindungsgemäßen Synchronsignal- Detektorschaltung, wobei auf die Fig. 2 Bezug genommen wird. In Fig. 2 wird ein von der Platte wiedergegebenes frequenzmoduliertes Digitalsignal mit einem Signalformat in Form von Blöcken gemäß Fig. 1 einem Eingangsanschluß 11 zugeführt. Das wiedergegebene Digitalsignal wird einem 8-Bit-Schieberegister 12, welches die gleiche Anzahl von Bits wie das an der Stelle "SYNC" in Fig. 1 angegebene Synchronsignal hat, und ferner einer Flankendetektorschaltung 13 zugeführt. Wie die Fig. 4 zeigt, weist die Flankendetektorschaltung 13 ein Exclusiv-ODER-Gatter 51, einen Widerstand R und einen Kondensator C auf. Ein Eingangsimpulssignal wird direkt dem einen Eingangsanschluß des Exclusiv-ODER-Gatters 51 zugeführt, wobei das Eingangsimpulssignal durch eine vom Widerstand R und dem Kondensator C bestimmte Verzögerungszeit verzögert wird, bevor es dem anderen Eingangsanschluß des Exclusiv-ODER-Gatters 51 zugeleitet wird. Dementsprechend erzeugt das Exclusiv-ODER-Gatter 51 ein Feststellimpulssignal, welches auf die Anstiegs- und Abfallflanken (Vorder- und Hinterflanken) des Eingangsimpulssignals anspricht. Das Ausgangsfeststellimpulssignal der Flankendetektorschaltung 13 wird in einen Oszillatorschwingkreis 14 eingegeben. Der Oszillatorschwingkreis 14 ist dabei so gebaut, daß er auf eine Geschwindigkeit abgestimmt ist, welche ein ganzzahliges Vielfaches der Übertragungsbitgeschwindigkeit ist (das heißt, daß er sich in Resonanz mit einer Frequenz von 5,733 MHz in dem Fall befindet, bei welchem beispielsweise das ganzzahlige Vielfache 1 ist. Der Oszillatorschwingkreis 14 erzeugt daher eine Sinuswelle, die in Phase mit den Anstiegs- und Abfallflanken des wiedergegebenen Digitalsignals ist und beispielsweise eine Frequenz von 5,733 MHz hat, und führt diese Sinuswelle einer Phasenregelschleife (PLL) 15 zu. Wenn eine Zeitbasisabweichung beispielsweise aufgrund einer instabilen Rotation der Platte im wiedergegebenen Digitalsignal besteht, wird diese Zeitbasisabweichung auch in der Sinusausgangswelle des Oszillatorschwingkreises 14 wiedergegeben. Der PLL-Schaltkreis 15 absorbiert die Zeitbasisablenkung in der Sinusausgangswelle des Oszillatorschwingkreises 14 und erzeugt eine Signalausfallkompensation, so daß beispielsweise ein Impulssignal mit einer Frequenz von 5,733 MHz als Taktsignal erzeugt wird.

Das Verschieberegister 12 empfängt aus dem PLL- Schaltkreis 15 das Taktsignal als einen Verriegelungsimpuls (Verschiebeimpuls). Das Verschieberegister 12 speichert einstweilen das wiedergegebene Digitalsignal, welches seriell vom Eingangsanschluß 11 erhalten wird, und führt entsprechend dem Verriegelungsimpuls die gespeicherten 8-Bit-Daten parallel einer Gatterschaltung 16 zu. Die Gatterschaltung 16 erzeugt ein Feststellsignal mit einem logischen Wert "1", wenn der Wert des ankommenden 8-Bits identisch mit dem Wert des 8-Bit-Datenmustes des Synchronsignals ist und erzeugt andernfalls ein Feststellsignal mit einem logischen Wert "0". Dementsprechend wird ein Impuls mit einem logischen Wert "1" und mit einer konstanten Impulsbreite normalerweise von der Gatterschaltung 16 gleichzeitig zu einem Zeitpunkt erhalten, wenn das achte Bit des Synchronsignals in das Verschieberegister 12 eingespeist wird. Der Verschiebevorgang wird im Verschieberegister 12 entsprechend dem Taktsignal vom Oszillatorschwingkreis 14 ausgeführt, wobei der Wert des parallelen 8-Bits für jede Periode des Taktsignals erneuert wird. Die Impulsbreite des Ausgangs der Gatterschaltung 16 ist daher gleich der einen Periode des Taktsignals. Das Ausgangssignal der Gatterschaltung 16 wird den UND- Schaltungen 17 und 18 und einem Rücksetzanschluß eines Flipflop 19 eingegeben, so daß das Flipflop 19 mit einer abfallenden Flanke von diesem Ausgangssignal zurückgesetzt wird.

Wenn das Flipflop 19 zurückgesetzt ist, erzeugt das Flipflop 19 ein Signal mit einem logischen Wert "0" an seinem Q-Ausgangsanschluß davon. Ein erster Zähler 20 wird entsprechend einer Anstiegsflanke dieses Q-Ausgangssignals des Flipflops 19 zurückgesetzt. Der erste Zähler 20 zählt die Impulse im Taktsignal von der PLL-Schaltung 15 und speist einen gezählten Ausgang in die Dekoder 21 und 22 ein. Die Dekoder 21 und 22 erzeugen jeweils ein Impulssignal mit einem logischen Wert "1", wenn der gezählte Wert im ersten Zähler 20 gleich der Impulsanzahl im Taktsignal ist, welches in einer Übertragungsdauer von einem Block übertragen wird, wobei sich diese Dauer auf 130 übertragene Bits bezieht. Der Dekoder 21 erzeugt ein Impulssignal, welches in Phase mit dem letzten Bit (23sten Bit) des Fehlerprüfkode im wiedergegebenen Digitalsignal ist, das aus dem Eingangsanschluß 11 erhalten wird. Der Fehlerprüfkode ist, wie zuvor beschrieben, gemäß Fig. 1 an der CRC-Position angeordnet. Andererseits erzeugt der Dekoder 22 ein Impulssignal, das in Phase mit dem letzten Bit (achtes Bit) des Synchronsignals ist, welches gemäß Fig. 1 an der Stelle SYNC angeordnet ist. Das Ausgangsimpulssignal des Dekoders 21 wird einem Zähler 23 zugeführt, in welchem die Impulsanzahl im Ausgangsimpulssignal des Dekoders 21 gezählt wird. Das Ausgangsimpulssignal des Dekoders 22 wird in die UND- Schaltung 17, eine ODER-Schaltung 24 und in eine Fehlerprüfschaltung 25 eingegeben.

Die Fehlerprüfschaltung 25 empfängt das Ausgangsimpulssignal des Dekoders 22 als einen Rücksetzimpuls. Ferner empfängt die Fehlerprüfschaltung 25 das wiedergegebene Digitalsignal durch das Verschieberegister 12. Die Fehlerprüfschaltung 25 verriegelt insgesamt 119 Bitdaten (das heißt Daten, welche an den Stellen D₁ bis D₄, P₁, P₂ und CRC in Fig. 1 angeordnet und während einer normalen Wiedergabe übertragen werden) unmittelbar nach Empfang des zurückgesetzten Impulses und teilt die verriegelten Daten durch ein vorbestimmtes Serienpolynom, so daß ein Rest erhalten wird. Der bei der CRC-Position angeordnete Fehlerprüfkode ist ein 23-Bit-Rest, der erhalten wird, wenn die bei den Positionen D₁ bis D₄, P₁ und P₂ angeordneten Daten durch ein vorbestimmtes Serienpolynom von

X ²³ + X ⁵ + X ⁴ + X + 1

geteilt werden. Wenn die obigen 119 Bitdaten durch das gleiche Serienpolynom geteilt werden, welches zur Aufzeichnung benutzt wird und bei dem der Rest Null ist, unterscheidet demgemäß die Fehlerprüfschaltung 25, daß kein Fehler in den Daten vorhanden ist. Wenn andererseits ein Rest vorhanden ist, unterscheidet die Fehlerprüfschaltung 25, daß es einen Fehler in den Daten gibt. Wenn es aber einen Fehler in den Daten gibt, handelt es sich meistens um einen solchen im Synchronsignal. Das heißt also, daß es keinen Fehler in den Daten gibt, wenn das Synchronsignal fehlerfrei ist. Wenn daher das Bestehen eines Fehlers in den Daten in der Fehlerprüfschaltung 25 festgestellt ist, wird der Fehler im Synchronsignal zur gleichen Zeit indirekt festgestellt. Wenn aber kein Fehler in den Daten vorliegt, wird unterschieden, daß es einen Fehler im Synchronsignal nicht gibt (das heißt, es wird festgestellt, daß das Synchronsignal korrekt ist), und die Fehlerprüfschaltung 25 erzeugt einen Impuls mit einem logischen Wert "1", welcher mit dem letzten Bit des Fehlerprüfkode in Phase ist. Dieser Ausgangsimpuls der Fehlerprüfschaltung 25 wird in den Zähler 23 eingespeist, so daß der Zähler 23 zurückgesetzt wird. Wenn andererseits ein Fehler in den Daten vorkommt, wird unterschieden, daß es einen Fehler im Synchronsignal gibt, wobei weiterhin die Fehlerprüfschaltung 25 ein Signal mit einem logischen Wert "0" erzeugt. Der Zähler 23 wird daher nicht zurückgesetzt, wenn ein Fehler im Synchronsignal vorhanden ist.

Eine Ausführungsform mit einem konkreten Schaltungsaufbau der Fehlerprüfschaltung 25 ist in Fig. 5 gezeigt. Der in Fig. 5 gezeigte Schaltungsaufbau der Fehlerprüfschaltung 25 ist bereits bekannt, wobei die Fehlerprüfschaltung 25 Exclusiv-ODER-Gatter 63, 65, 67 und 69, Datenverriegelungen 64 und 68 für eine Verzögerung von einem Taktimpuls, eine Datenverriegelung 66 für eine Verzögerung von drei Taktimpulsen, eine Datenverriegelung 70 für eine Verzögerung von achtzehn Taktimpulsen und ein ODER-Gatter 71 aufweist. Wenn ein Eingangssignal mit dem Wert "1" einem Eingangsanschluß 61 zugeführt wird, werden von der Datenverriegelung 64 ein Ausdruck X, von der Datenverriegelung 66 ein Ausdruck X ⁴, von der Datenverriegelung 68 ein Ausdruck X ⁵ und ein Ausdruck X ²³ von der Datenverriegelung 70 erzeugt. Ein Rücksetzimpuls wird vom Dekoder 22 in einen Anschluß 62 eingegeben. Diese Fehlerprüfschaltung 25 unterteilt das Eingangssignal durch ein Polynom

G (X) = X ²³ + X ⁵ + X ⁴ + X + 1 .

Das übertragene Signal wird zu einem Rest addiert, welcher erhalten wird, wenn das Signal durch das Polynom G (X) geteilt worden ist, wenn das Signal übertragen wird. Wenn daher ein Fehler im übertragenen Signal besteht, wird ein sich an einem Ausgangsanschluß 72 ergebenes Feststellergebnis nicht gleich Null sein, so daß der Fehler im Signal festgestellt werden kann. In der vorliegenden Ausführungsform hat die Fehlerprüfschaltung 25 23 Bits, wobei jedoch handelsübliche integrierte Schaltungen (ICs) mit 16 Bits für die Fehlerprüfschaltung 25 benutzt werden können. So kann beispielsweise ein von Signetics hergestellter CRCC-Kode IC-Chip 8X01 oder ein von Fairchild gefertigter CRCC-Kode IC-Chip 9401 für die Fehlerprüfschaltung 25 benutzt werden.

Demgemäß werden während der normalen Wiedergabe, das heißt, wenn 8 aufeinanderfolgende vom Synchronsignal in einem Block verschiedene Bitdaten nicht den gleichen Wert wie das Synchronsignal annehmen, das Ausgangsimpulssignal vom Dekoder 21 und der Rücksetzimpuls von der Fehlerprüfschaltung 25 jeweils dem Zähler 23 mit dem gleichen Zeittakt zugeführt. In diesem Fall ist daher der gezählte Wert im Zähler 23 Null. Ein Signal im niedrigstwertigen Bit (LSB), beispielsweise vom gezählten Ausgang des Zählers 23, wird in einem Inverter 26 ständig in ein Signal mit einem logischen Wert "1" umgewandelt. Das Ausgangssignal des Inverters 26 mit dem logischen Wert "1" wird der UND-Schaltung 17 zugeführt. Außerdem nimmt während der normalen Wiedergabe das gezählte Ausgangssignal b des Zählers 23 ständig einen logischen Wert "0" an, wobei das gezählte Ausgangssignal b einer Flankendetektorschaltung 27 und deren Ausgang c einem Verschieberegister 28 zugeführt wird. Als Folge davon nimmt ein Ausgangssignal d des Verschieberegisters 28 ständig einen logischen Wert "0" an. Das Ausgangssignal d des Verschieberegisters 28 wird zusammen mit dem Ausgangsimpulssignal des Dekoders 22 durch die ODER-Schaltung 24 geführt, wobei das Ausgangssignal der ODER- Schaltung 24 einem Setzanschluß (S) des Flipflops 19 zugeleitet wird. Der Flipflop 19 wird entsprechend einer Anstiegsflanke des Ausgangssignals der ODER-Schaltung 24 gesetzt.

Demgemäß fällt, nachdem die Platte abgespielt ist, der Zeittakt, mit dem die Gatterschaltung 16 ein Ausgangsimpulssignal hervorruft, nicht mit dem Zeittakt zusammen, mit dem der Dekoder 22 ein Ausgangsimpulssignal erzeugt. Nachdem die Gatterschaltung 16 ein Feststellsignal erzeugt, stellen die Gatterschaltung 16 und der Dekoder 22 jedoch während der normalen Wiedergabe gleichzeitig ein Impulssignal her, welches in Phase mit dem letzten Bit des Synchronsignals im wiedergegebenen Digitalsignal ist und eine Periode hat, die der Periode des Signals von einem Block gleich ist und deren Impulsbreite der Übertragungsdauer des einen Bits entspricht. In diesem Zustand nimmt das Ausgangssignal des Verschieberegisters 28 ständig einen logischen Wert "0" an. Nachdem der Flipflop 19 entsprechend der Anstiegsflanke des Ausgangsimpulssignals des Dekoders 22 gesetzt ist, wird der Flipflop 19 nach der Übertragungsdauer von einem Bit entsprechend der Abfallflanke des Ausgangsfeststellsignals der Gatterschaltung 16 zurückgesetzt. Wenn der Flipflop 19 zurückgesetzt ist, wird in gleicher Weise auch der erste Zähler 20 zurückgesetzt. Die den beschriebenen Abläufen ähnlichen Vorgänge werden danach wiederholt.

Die UND-Schaltung 17 empfängt die Ausgangsimpulssignale der Gatterschaltung 16 und des Dekoders 22, wobei das Ausgangssignal des Inverters 26 während der normalen Wiedergabe ständig einen logischen Wert "1" annimmt. Die UND-Schaltung 17 führt eine logische Multiplikation von den drei ihr zugeführten Signalen aus und erzeugt dabei ein Impulssignal mit der gleichen Phase und der gleichen Wellenform wie die Ausgangssignale der Gatterschaltung 16 und des Dekoders 22. Das Ausgangsimpulssignal der UND- Schaltung 17 wird einem Verschieberegister 29 zugeleitet. Das Verschieberegister 29 verschiebt nacheinander das Ausgangsimpulssignal der UND-Schaltung 17 entsprechend einem Verschiebeimpuls vom Eingangsanschluß 30. Der Verschiebeimpuls wird von einem Ausgangssynchronsignal-Feststellsignal durch einen noch zu erläuternden Ausgangsanschluß 34 erzeugt und hat eine Periode, die der Übertragungsdauer von einem Block gleich ist. Ein N-Bit- Parallelausgangssignal des Verschieberegisters 29 wird einer Gatterschaltung 31 zugeführt, wobei N eine ganze Zahl größer oder gleich zwei, beispielsweise gleich 8 oder 16 ist.

Die Gatterschaltung 31 erzeugt ein Feststellsignal mit einem logischen Wert "1" nur dann, wenn alle parallelen N-Bit-Ausgänge vom Verschieberegister 29 einen logischen Wert von "1" annehmen, das heißt also nur dann, wenn die Ausgangsimpulse der Gatterschaltung 16 und des Dekoders 22 ständig N-fach für jede Übertragungsdauer von einem Block zusammenfallen. Dieses Ausgangsfeststellsignal der Gatterschaltung 31 mit dem logischen Wert "1" wird der UND-Schaltung 18 zugeführt. Nachdem die Ausgangsimpulse der Gatterschaltung 16 und des Dekoders 22 ständig N-fach zusammenfallen, wird ein Feststellsignal, welches ständig den logischen Wert "1" annimmt, von der Gatterschaltung 31 mit Ausnahme für den Fall erzeugt, bei dem ein Ausfall im Synchronsignal innerhalb des wiedergegebenen Digitalsignals stattfindet und ohne den Fall, bei dem ein Fehler im Synchronsignal durch die Fehlerprüfschaltung 25 festgestellt wird. Während das Feststellsignal mit dem logischen Wert "1" in die UND-Schaltung 18 eingespeist wird, leitet die UND-Schaltung 18 das Impulssignal von der Gatterschaltung 16 weiter, das in Phase mit dem achten Bit des wiedergegebenen Synchronsignals ist und eine Periode entsprechend der Übertragungsdauer von einem Block hat. Das Ausgangssignal der UND-Schaltung 18 wird einem Rücksetzanschluß eines zweiten Zählers 32 über eine ODER- Schaltung 35 so zugeführt, daß der zweite Zähler zurückgesetzt wird.

Der zweite Zähler 32 zählt die Impulse im Ausgangstaktsignal der PLL-Schaltung 15. Ein gezählter Ausgang des zweiten Zählers 32 wird einem Dekoder 33 zugeleitet. Wie beim Dekoder 22 ist der Dekoder 33 so gebaut, daß er ein Impulssignal mit einem logischen Wert "1" erzeugt, wenn der gezählte Wert im Zähler 32 gleich der Impulsanzahl im Ausgangstaktsignal der PLL-Schaltung 15 ist, welches in einer Dauer übertragen wird, die gleich der Übertragungsdauer von einem Block ist. Während der normalen Wiedergabe, in welcher das Ausgangsfeststellsignal der Gatterschaltung 16 und das Ausgangsimpulssignal des Dekoders 22 ständig N-fach für jede Übertragungsdauer von einem Block zusammenfallen, werden daher der erste und zweite Zähler 20 und 32 ständig vom gleichen Feststellsignal aus der Gatterschaltung 16 zurückgesetzt und sind in Phase miteinander. Wie im Falle des Dekoders 22 erzeugt der Dekoder 33 ein Impulssignal, welches eine Periode hat, die der Übertragungsdauer von einem Block entspricht und in Phase mit dem achten Bit des wiedergegebenen Synchronsignals ist. Das Ausgangsimpulssignal des Dekoders 33 wird vom Ausgangsanschluß 34 als Synchronsignal- Feststellsignal hergestellt. Das erzeugte Synchronsignal- Feststellsignal durch den Anschluß 34 wird als Bezugssignal einer nicht gezeigten Schaltung zugeführt, in welcher die Digitaldaten, der Fehlerprüfkode und die Fehlerkorrekturkoden im wiedergegebenen Digitalsignal gespeichert sind.

Die zuvor beschriebenen Abläufe werden während der normalen Wiedergabe ausgeführt. Nun werden die Vorgänge beschrieben, bei denen der Wert von 8 aufeinanderfolgenden Bitdaten anders als beim Synchronsignal in einem Block der gleiche wie beim Synchronsignal ist. In diesem Fall wird ein falsches Feststellsignal von der Gatterschaltung 16 bei einem Punkt erzeugt, bei welchem die Daten im letzten Bit der 8-Bitdaten wiedergegeben werden. Dieses falsche Feststellsignal von der Gatterschaltung 16 wird in die UND-Schaltungen 17 und 18 eingegeben, und dabei wird das Flipflop 19 zurückgesetzt. Aus diesem Grunde nimmt der Ausgang des Dekoders 22 den logischen Wert "0" unmittelbar dann an, wenn das falsche Feststellsignal von der Gatterschaltung 16 erzeugt worden ist, wobei der Ausgang der UND-Schaltung 17 entsprechend einen logischen Wert "0" annimmt. Unter dem N-Bit-Parallelausgang des Verschieberegisters 29 nimmt ein Bit davon den logischen Wert "0" an, und das Ausgangssignal der Gatterschaltung 31 nimmt einen logischen Wert "0" an, und das Gatter der UND- Schaltung 18 schließt. Die UND-Schaltung 18 blockiert somit die Zufuhr des falschen Feststellsignals von der Gatterschaltung 16 zum Rücksetzanschluß des Zählers 32. Als Folge davon wird der Zähler 32 nicht zurückgesetzt und zählt ständig die Impulse im Taktsignal aus der PLL-Schaltung 15 weiter. Das Ausgangssignal des Dekoders 33 wird dem Rücksetzanschluß R des Zählers 32 durch die ODER-Schaltung 35 zugeführt, um den Zähler 32 zurückzusetzen. Selbst wenn daher ein falsches Feststellsignal vom Dekoder 33 erzeugt wird, wird der Betrieb der Synchronsignal-Detektorschaltung vom falschen Feststellsignal nicht beeinflußt, so daß das Synchronsignal- Feststellsignal mit der Periode, die der Übertragungsdauer von einem Block entspricht, ständig entsprechend der Periode erhalten werden kann, mit welcher ein Ausgang vom Dekoder 33 gewonnen wird.

Wenn ein falsches Ausgangssignal von der Gatterschaltung 16 erzeugt wird, wird der Zähler 20 entsprechend diesem falschen Feststellsignal zurückgesetzt. Nachdem die Übertragungsperiode von einem Block von dem Zeitpunkt an verstrichen ist, bei dem der Zähler 20 entsprechend dem falschen Feststellsignal zurückgesetzt ist, führt der Dekoder 22 ein Impulssignal dem Flipflop 19 zu, so daß das Flipflop 19 gesetzt wird. Das Impulssignal vom Dekoder 22 wird der Fehlerprüfschaltung 25 als Rücksetzimpuls eingegeben. Dementsprechend erhält die Fehlerprüfschaltung 25 insgesamt 119 Bitdaten, unmittelbar nachdem die Daten den gleichen Wert wie das feste Datenmuster des Synchronsignals haben, und führt dabei einen vorbestimmten Divisionsvorgang aus, um den Rest zu erhalten. In diesem Fall sind die 119 Bitdaten an unterschiedlichen Stellen gegenüber den regulären Positionen D₁ bis D₄, P₁, P₂ und CRC in Fig. 1 angeordnet und enthalten dabei das Synchronsignal des folgenden Blocks. Aus diesem Grunde wird ein Rest eingeführt, wenn der vorbestimmte Divisionsvorgang durchgeführt wird, und es wird festgestellt, daß das Synchronsignal fehlerhaft ist. Die Fehlerprüfschaltung 25 führt daher in diesem Fall einen Rücksetzimpuls dem Zähler 23 nicht zu, so daß der Zähler 23 die Ausgangsimpulse des Dekoders 21 ständig weiterzählt. Die Daten mit demselben festen Datenmuster wie dem des Synchronsignals werden nicht häufig erzeugt. Wenn jedoch solche Daten mit demselben festen Datenmuster wie dem des Synchronsignals erzeugt werden, werden diese Daten normalerweise mehrfach in der Übertragungsperiode von einem Block erzeugt. Wird beispielsweise angenommen, daß die Daten mit dem gleichen festen Datenmuster wie das Synchronsignal M-fach erzeugt werden, wobei M eine ganze Zahl beispielsweise 8 ist, zählt der Zähler 23 die Ausgangsimpulse des Dekoders 21 M-fach. Dann erzeugt der Zähler 23 ein in Fig. 3 (B) dargestelltes Signal b, das einen logischen Wert "1" bei einer Zeit t₁ annimmt, wenn der Wert gleich M ist. Das Impulssignal b vom Zähler 23 wird der Anstiegsflanken-Detektorschaltung 27 zugeführt. Wie in Fig. 6 gezeigt ist, umfaßt die Anstiegsflanken- Detektorschaltung 27 eine Datenverriegelung 81 für eine Verzögerung von einem Taktimpuls, ferner einen Inverter 82 und ein UND-Gatter 83. Das UND-Gatter 83 führt eine logische Multiplikation zwischen einem Eingangsimpuls und einem Eingangsimpuls durch, der in der Datenverriegelung 81 durch einen Taktimpuls verzögert und dann im Inverter 82 invertiert worden ist. Ein Impulssignal entsprechend der Anstiegsflanke des Impulssignals wird vom UND-Gatter 83 erzeugt. Ein Anstiegsfeststellsignal c in Fig. 3 (C) wird von der Anstiegsflanken- Detektorschaltung 27 erzeugt und in das Verschieberegister 28 eingespeist. Andererseits führt der Zähler 23 ein Signal mit einem logischen Wert "1" dem Inverter 26 zu, wenn ein Ausgangsimpuls des Dekoders 21 gezählt wird, um so das Gatter der UND-Schaltung 17 durch den Ausgang des Inverters 26 zu schließen.

Das Verschieberegister 28 empfängt das Taktsignal von der PLL-Schaltung 15 als einen Verschiebeimpuls und verzögert das Ausgangsimpulssignal der Anstiegsflanken- Detektorschaltung 27 um eine vorbestimmte Verzögerungszeit, die länger als die Übertragungsdauer des Synchronsignals ist. Das Verschieberegister 28 erzeugt somit ein verzögertes Impulssignal d in Fig. 3 (D) und liefert dieses Impulssignal d in den Setzanschluß des Flipflops 19 über die ODER-Schaltung 24. Das Flipflop 19 wird entsprechend der Anstiegsflanke des Impulssignals d gesetzt. Ein Q-Ausgang e des Flipflops 19 nimmt einen logischen Wert "1" an, wie in Fig. 3 (E) gezeigt ist.

Das Verschieberegister 28 führt, da das falsche Synchronsignal normalerweise in den Daten mehrfach auftritt, die Verzögerung durch die vorbestimmte Verzögerungszeit während der Übertragungsperiode eines Blocks ständig durch. Wenn das Verschieberegister 28 diese Verzögerung durch die vorbestimmte Verzögerungszeit nicht durchführt, kann die Synchronsignal-Detektorschaltung das falsche Synchronsignal synchronisieren. Durch die im Verschieberegister 28 ausgeführte vorbestimmte Verzögerungszeit ist es daher möglich, das Flipflop 19 im zurückgesetzten Zustand selbst dann aufrechtzuerhalten, wenn das Feststellsignal des falschen Synchronsignals von der Gatterschaltung 16 innerhalb der vorbestimmten Verzögerungszeit erzeugt wird, wie es durch eine in Fig. 3 (A) angegebene gestrichelte Linie a₁ gekennzeichnet ist. Es ist daher möglich, den Zähler 20 daran zu hindern, daß er entsprechend dem Feststellsignal des falschen Synchronsignals zurückgesetzt wird und somit auch möglich, die Synchronsignal-Detektorschaltung daran zu hindern, das falsche Synchronsignal zu synchronisieren.

Die beschriebenen Vorgänge werden wiederholt, bis die Fehlerprüfschaltung 25 schließlich die regulären 119 Bitdaten verriegelt und dabei den vorbestimmten Divisionsvorgang ausführt. Wenn die Fehlerprüfschaltung 25 feststellt, daß es keinen Fehler im Synchronsignal bei einer Feststellzeit t₂ gibt, wird der Zähler 23 entsprechend dem Feststellausgang der Fehlerprüfschaltung 25 bei der Feststellzeit t₂ zurückgesetzt. Als Folge davon nimmt das gezählte Ausgangssignal b des Zählers 23 einen logischen Wert "0" zur Zeit t₂ gemäß Fig. 3 (B) an. Ferner wird bei einer Übertragungsdauer des letzten Bits des Synchronsignals im nachfolgenden Block, nachdem eine Übertragungsdauer von 11 Bits von der Zeit t₂ verstrichen ist, ein fehlerfreies Synchronsignal-Feststellsignal von der Gatterschaltung 16, wie durch eine ausgezogene Linie a₂ in Fig. 3 (A) angegeben ist, erzeugt. Das Flipflop 19 wird entsprechend der Abfallflanke des korrekten Synchronsignal-Feststellsignals zurückgesetzt, wobei das Signal e, das einen logischen Wert "0" gemäß Fig. 3 (E) annimmt, vom Q-Ausgangsanschluß des Flipflops 19 erzeugt wird. Der Zähler 20 wird entsprechend der Abfallflanke dieses Q-Ausganges e des Flipflops 19 zurückgesetzt.

Wenn der Zähler 20 erneut zurückgesetzt und das Synchronsignal danach ständig N-fach erzeugt wird, nimmt der Ausgang der Gatterschaltung 31 wieder den logischen Wert "1" an. Als Folge davon wird das Gatter der UND- Schaltung 18 geöffnet, so daß das Ausgangsfeststellsignal der Gatterschaltung 16 durch die UND-Schaltung 18 hindurchgelassen wird. Überdies wird der Zähler 32 entsprechend dem Ausgangsfeststellsignal der Gatterschaltung 16 zurückgesetzt. Von der Zeit t₁ bis zu der Zeit, bei der der Zähler 32 zurückgesetzt wird, ist das vom Decoder 33 erhaltene Synchronsignalfeststellsignal ein Signal, das eine Periode entsprechend der Übertragungsdauer von einem Block hat und erhalten wird, indem die Impulse im Ausgangstaktsignal der PLL-Schaltung 15 auf der Grundlage des Ausgangsfeststellsignals der Gatterschaltung 16 gezählt werden, das unmittelbar vor der Zeit t₁ erhalten wurde. Andererseits ist nach der Zeit, nachdem der Zähler 32 zurückgesetzt ist, das vom Decoder 33 erhaltene Synchronsignalfeststellsignal ein Signal, das in Phase mit dem Ausgangsfeststellsignal der Gatterschaltung 16 während der normalen Wiedergabe ist.

Nun folgt die Beschreibung der Vorgänge für den Fall, bei dem ein Ausfall in dem einen Teil des Synchronsignals innerhalb des Digitalsignals vorkommt. In diesem Fall werden die Impulssignale mit der gleichen Periode wie die Übertragungsperiode von einem Block von den Decodern 21 und 22 in ähnlicher Weise wie in dem Fall erzeugt, bei der es sich um eine normale Wiedergabe handelt. Die Gatterschaltung 16 erzeugt in diesem Fall jedoch kein Feststellsignal. Aus diesem Grunde nimmt das Ausgangssignal der UND-Schaltung 17 einen logischen Wert "0" an, wobei das Ausgangssignal der Gatterschaltung 31 ebenfalls einen logischen Wert "0" erhält. Wie in dem Fall, bei dem das falsche Feststellsignal erzeugt wird, zählt der Zähler 32 die Impulse im Taktsignal weiter und erzeugt ein Synchronsignalfeststellsignal, nachdem die Übertragungsperiode von einem Block von einem Zeitpunkt an gerechnet verstrichen ist, der unmittelbar vor der Feststellung des wahren Synchronsignals im Decoder 33 liegt. Es ist daher möglich, den Signalausfall in einem Teil des Synchronsignals zu kompensieren.

In der zuvor beschriebenen Ausführungsform wird das Digitalsignal auf der Platte erzeugt, wobei die Synchronsignal-Detektorschaltung nach der Erfindung für ein Gerät verwendet wird, welches die Platte abspielt. Die Synchronsignal-Detektorschaltung nach der Erfindung kann auch für den Fall verwendet werden, bei dem das Digitalsignal auf anderen Aufzeichnungsmedien, wie beispielsweise Magnetbändern, aufgezeichnet ist. Außerdem ist das Signalformat der Digitalschaltung nicht auf das in Fig. 1 angegebene Signalformat begrenzt.

Claims (2)

1. Synchronisier-Detektorschaltung in einem digitalen Übertragungssystem, das Informationsblöcke digital und zeitsequentiell überträgt, wobei jeder Block ein Synchronsignal, das durch ein Bitmuster festgelegt und zu Beginn jedes Blocks angeordnet ist, digitale Informationseinheiten und einen Fehlerprüfcode aufweist, welche innerhalb jedes Blocks an Positionen angeordnet sind, die vom Synchronsignal um eine einem vorbestimmten Zeitintervall entsprechende Bitzahl entfernt angeordnet sind, und wobei die Synchronisier- Detektorschaltung eine Extrahiereinrichtung aufweist, die aus diesem Informationsblock ein Taktsignal extrahiert, eine erste Detektorschaltung, der der Informationsblock und das extrahierte Taktsignal zugeführt werden und die einen Signalanteil erfaßt, der das gleiche festgelegte Bitmuster wie das Synchronsignal innerhalb des Informationsblocks aufweist, und die ein erstes Feststellsignal ausgibt, und einen Zähler, dem das erste Feststellsignal und das extrahierte Taktsignal zugeführt werden, der die Impulse des Taktsignals zählt und der ein Synchronsignalfeststellsignal synchron mit dem ersten Feststellsignal als Ausgangssignal der Synchronisier- Detektorschaltung erzeugt, gekennzeichnet durch eine Fehlerprüfschaltung (25), die, auf der Grundlage des ersten Feststellsignals und des extrahierten Taktsignals und unter der Annahme, daß der von der ersten Detektorschaltung (12, 16) erfaßte Signalanteil einem tatsächlichen, wahren Synchronsignal entspricht, prüft, ob ein Übertragungsfehler innerhalb der Informationseinheiten, die mit einem auf diesen Signalanteil folgenden Bereich beginnen und mit einem Signalanteil enden, welcher von diesem Signalanteil um das vorbestimmte Zeitintervall entfernt ist, vorliegt oder nicht und in Abhängigkeit vom Vorhandensein oder Nichtvorhandensein des geprüften Übertragungsfehlers entsprechende "falsche" Signale oder "wahre" Signale ausgibt, und durch eine zweite Detektorschaltung (17, 18, 29, 31), die feststellt, daß N "wahre" Signale aufeinanderfolgend von der Fehlerprüfschaltung (25) ausgegeben worden sind, wobei N ein vorbestimmtes ganzzahliges Vielfaches gleich oder größer als zwei ist, und die nach der Erfassung der aufeinanderfolgenden N "wahren" Signale ermöglicht, daß dem Zähler (32) das erste Detektorsignal zugeführt wird.

2. Synchronisiersignal-Detektorschaltung nach Anspruch 1, gekennzeichnet durch einen weiteren Zähler (23), der von der Fehlerprüfschaltung (25) ausgegebene "falsche" Signale zählt und die zweite Detektorschaltung (17, 18, 29, 31) veranlaßt, zu verhindern, daß dem Zähler (32) das erste Feststellsignal zugeführt wird, wenn aufeinanderfolgende M "falsche" Signale gezählt sind, wobei M ein vorbestimmtes ganzzahliges Vielfaches größer oder gleich zwei ist.