JP2002533975A - ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに符号化し、ｍ−ビットチャネルワードを対応するｎ−ビットソースワードに復号化するための装置 - Google Patents

ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに符号化し、ｍ−ビットチャネルワードを対応するｎ−ビットソースワードに復号化するための装置

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JP2002533975A JP2000590304A JP2000590304A JP2002533975A JP 2002533975 A JP2002533975 A JP 2002533975A JP 2000590304 A JP2000590304 A JP 2000590304A JP 2000590304 A JP2000590304 A JP 2000590304A JP 2002533975 A JP2002533975 A JP 2002533975A
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Abstract

(57)【要約】 バイナリソース信号（Ｓ）のデータビットストリームをバイナリチャネル信号（Ｃ）のデータビットストリームに符号化する装置であって、ｍ及びｎが整数であり、ｍ＞ｎであるとき、前記ソース信号のデータビットストリームは、ｎ−ビットソースワード（ｘ１，ｘ２）で分割され、前記装置は、パリティ保存タイプの変換に従って、前記ｎ−ビットソースワードを対応するｍ−ビットチャネルワード（ｙ１，ｙ２，ｙ３）に変換するように構成される変換手段（ＣＭ）を有する装置が開示されている。前記装置はさらに、ソースからチャネルへの変換において選択の自由を取り入れることにより前記バイナリチャネル信号にＤＣ制御を実行する制御手段を有する。更に、符号化装置によって得られるチャネル信号を復号化するための復号化装置が開示されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイナリソース信号のデータビットストリームをバイナリチャネル
信号のデータビットストリームに符号化するための装置に関し、ｍ及びｎが整数
であり、ｍ＞ｎであるとき、前記ソース信号の前記データビットストリームは、
ｎ−ビットソースワードで分割され、前記装置は、パリティ保存タイプの変換に
従って前記ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに変換
するように構成される変換手段を有する。
【０００２】 本発明は更に、バイナリソース信号のデータビットストリームをバイナリチャ
ネル信号のデータビットストリームに符号化する方法に関し、ｍ及びｎが整数で
あり、ｍ＞ｎであるとき、前記ソース信号の前記データビットストリームは、ｎ
−ビットソースワードで分割され、前記ソースワードは、パリティ保存タイプの
変換に従って対応するｍ−ビットチャネルワードに変換される。
【０００３】 本発明は更に、データビットストリームを含むバイナリソース信号から変換さ
れたデータビットストリームを含むバイナリチャネル信号に関し、ｍ及びｎが整
数であり、ｍ＞ｎであるとき、前記ソース信号の前記データビットストリームは
、ｎ−ビットソースワードを含み、前記チャネル信号は、ｍ−ビットチャネルワ
ードを含み、前記ｍ−ビットチャネルワードのそれぞれが、パリティ保存タイプ
の変換に従って前記ｎ−ビットソースワードのうちの１つに対応する。
【０００４】 本発明は更に、データビットストリームを含むバイナリソース信号から変換さ
れたデータビットストリームを含むバイナリチャネル信号を有する記録担体に関
し、ｍ及びｎが整数であり、ｍ＞ｎであるとき、前記ソース信号の前記データビ
ットストリームは、ｎ−ビットソースワードを含み、前記チャネル信号は、ｍ−
ビットチャネルワードを含み、前記ｍ−ビットチャネルワードのそれぞれが、パ
リティ保存タイプの変換に従って前記ｎ−ビットソースワードのうちの１つに対
応する。
【０００５】 本発明は更に、バイナリチャネル信号のデータビットストリームをバイナリソ
ース信号のデータビットストリームに復号化する装置に関し、ｍ及びｎが整数で
あり、ｍ＞ｎであるとき、前記チャネル信号の前記データビットストリームは、
ｍ−ビットチャネルワードで分割され、前記装置は、パリティ保存タイプの逆変
換に従って前記ｍ−ビットチャネルワードを対応するｎ−ビットソースワードに
逆変換(deconvert、デコンバート)するように構成される逆変換手段を有する。
【０００６】
【従来の技術】
上述の符号化装置及び復号化装置は、米国特許第５，４７７，２２２号（出願
人整理番号ＰＨＮ１４４４８）から知られている。この文書には、バイナリソー
ス信号のデータビットストリームを、（１，７）ランレングス制約（constraint
）を満たすバイナリチャネル信号のデータビットストリームに符号化する装置が
開示されている。これは、チャネル信号のシリアルデータストリームにおいて最
低１個の「ゼロ」及び最高７個の「ゼロ」がチャネル信号内の２つの連続する「
１」の間に存在することを意味する。この装置は更に、繰り返される最小遷移ラ
ンレングスの最小化を実現している。
【０００７】 この点で、通常は、１Ｔプリコーディングのような付加的なプリコーディング
・ステップを（１，７）制約のシーケンスに適用して、最小ランレングス２及び
最大ランレングス８をもつランレングスの制限されたシーケンスを生じさせる。
【０００８】 既知の変換は、パリティ保存（ＰＰ，parity preserving）である。「パリテ
ィ保存」は、変換されるべきｎ−ビットソースワードのパリティが、それらが変
換される対応するｍ−ビットチャネルワードのモジュロ２加算後のパリティに等
しいことを意味する。結果として、請求項に記載されるような符号化装置は、信
号の極性に影響を及ぼさない。
【０００９】 変換はパリティ保存であるので、ソースワードのデータストリームにＤＣ制御
ビットを挿入することによってＤＣ制御を適用することができる。これは、いわ
ゆるマージング・ビット(merging bits)である追加のビットをチャネル・ビット
ストリームに挿入するよりも効率的である。ＤＣ制御は、ゼロ周波数の近傍にお
けるチャネルビットストリームのパワーの低減を意味する。ＤＣにおけるスペク
トルのノッチは、検出された波形からの閾値レベルの取出しを可能にし、これは
ＰＬＬを用いた検出及びタイミング回復にとって極めて重要である。
【００１０】
【発明が解決しようとする課題】
このＰＰチャネルコードには、ゼロ周波数近傍においてチャネルビットストリ
ームのパワーをさらに低減させたり、パリティ保存ＤＣ制御ビットの数を低減す
ることによりＤＣ制御に関するオーバヘッドを減少させるための付加的なＤＣ制
御が存在しない。
【００１１】
【課題を解決するための手段】
本発明の目的は、追加のＤＣ制御を可能とする、ｎ−ビットソースワードを対
応するｍ−ビットチャネルワードに符号化するための改善された装置を提供する
ことである。
【００１２】 本発明による装置は、該装置が更に、ソースからチャネルへの変換において選
択の自由を取り入れることにより前記バイナリチャネル信号に関してＤＣ制御を
実行するための制御手段を有することを特徴とする。
【００１３】 本発明は、ソースからチャネルへのマッピングにおいて適当な選択の自由を取
り入れることによりＤＣ制御が可能になるという認識に基づく。従っていくつか
の特定のソースからチャネルへの変換に対して２つの選択肢が生成される。双方
の選択肢では、ＮＲＺＩ（non-return to zero-inverse）方式のチャネルビット
ストリームにおいて１つの追加の「１」が異なる。すなわち相違は、チャネルビ
ットストリーム内の１つの追加の遷移である。この追加の遷移により、いわゆる
ランニングデジタルサム（ＲＤＳ,running-digital sum）値を特定の境界内に保
つことができる。この種類のＤＣ制御は、確率的（stochastic）ＤＣ制御と呼ば
れる。
【００１４】 米国特許第５，４７７，２２２号において既に記述されているパリティ保存チ
ャネルコードにおいては、ＤＣ制御が更に、ＲＤＳを特定の境界内に制限するこ
とにより実施される。既知のパリティ保存チャネルコードを用いた場合との主な
相違は、このコードが、ＲＤＳ値を制御するためにチャネル符号化演算の前にい
わゆるパリティ保存ビットである追加のビットを必要とすることである。本発明
では、ＲＤＳ値は、２つの選択肢を用いてソースからチャネルへのマッピングに
おける選択の自由を取り入れることにより制御することが可能でもある。より少
ない追加ビットを使用してＤＣ制御の同じ量を維持することができ、従って記録
担体上に記憶される呈示されたコードに従って符号化された信号を有する該記録
担体の容量を一層高めることができる。
【００１５】 さらに本発明による装置は、該装置が更に、ソースからチャネルへの変換にお
いて選択の自由を取り入れることにより前記バイナリチャネル信号上の繰り返さ
れる最小遷移ランレングスを最小にするように構成される制御手段を有すること
を特徴とする。
【００１６】 本発明は、既知の符号化装置に従って符号化する際に最小遷移ランレングスの
みを含む比較的長いシーケンスを生じさせることがあり、それゆえ受取り側での
ビット検出の悪化をもたらし、その後受取り側におけるチャネル信号の伝送及び
復号化が続くという認識に基づく。（１，７）又は（１，８）のような特定のラ
ンレングス制約を満たすチャネル信号において、これは、比較的長いシーケンス
「．．．．．０１０１０１０１０１．．．．．」が生じる結果として、１Ｔプリ
コーディング後のシーケンスにおいて比較的長いシーケンス「．．．．００１１
００１１００１１．．．．．．」が生じてしまうことを意味する。本発明による
装置は、これらのシーケンスの長さを制限するので、受取り側における改善され
たビット検出を実現することができる。このような制約は、繰り返される最小ラ
ンレングス制限（RML,Repeated Minimum Runlength Limitation）として知られ
ている。
【００１７】 本発明による方法は、該方法が更に、ソースからチャネルへの変換において選
択の自由を取り入れることによりバイナリチャネル信号上でＤＣ制御を実行する
ことを特徴とする。
【００１８】 本発明による信号は、前記バイナリチャネル信号にｐ個の連続するｎ−ビット
ソースワードの同じブロックから変換されるｐ個の連続するｍ−ビットチャネル
ワードのブロック対が存在し、前記ブロック対のブロックは、前記ブロック内の
１つのビット位置におけるビット値のみが互いに異なり、ｐは１より大きい整数
であることを特徴とする。
【００１９】 本発明による記録担体は、前記バイナリチャネル信号にｐ個の連続するｎ−ビ
ットソースワードの同じブロックから変換されるｐ個の連続するｍ−ビットチャ
ネルワードのブロック対が存在し、前記ブロック対のブロックは、該ブロック内
の１つのビット位置におけるビット値のみが互いに異なり、ｐは１より大きい整
数であることを特徴とする。
【００２０】 本発明による復号化装置は、前記逆変換手段が更に、ｐ個の連続するｍ−ビッ
トチャネルワードのブロック対を含むチャネルシーケンスをｐ個の連続するｎ−
ビットソースワードの同じブロックに逆変換するように構成されており、ｐ個の
連続するｍ−ビットチャネルワードの前記ブロック対は、該ブロック内の１つの
ビット位置におけるビット値のみが互いに異なり、ｐは１より大きい整数である
ことを特徴とする。
【００２１】 この装置を用いることにより、データビットストリームを含むバイナリデータ
信号をデータビットストリームを含むバイナリソース信号に逆変換することがで
きる。係るバイナリデータ信号は、前記バイナリチャネル信号内にｐ個の連続す
るｎ−ビットソースワードの同じブロックから変換されるｐ個の連続するｍ−ビ
ットチャネルワードのブロック対が存在し、前記ブロック対のブロックは、該ブ
ロック内の１つのビット位置におけるビット値のみが互いに異なり、ｐは１より
大きい整数であることを特徴とする。
【００２２】 本発明は、添付の図面の説明において一層詳しく記述される。
【００２３】
【発明の実施の形態】
図１は、２−ビットソースワードを３−ビットチャネルワードに変換すること
ができる符号化装置を示している。この装置は、バイナリソース信号Ｓのデータ
ビットストリームを受け取るための入力端子１を有する。この端子１は、本実施
例ではソース信号Ｓの連続する８ソースビットを受け取るために８個のセルＸ１ ないしＸ８を有するシフトレジスタ２の入力部に結合されている。シフトレジス
タ２は、シリアル-パラレル変換器として動作する。セルの出力部は、セル内に
存在するソースビットのロジック値（ｘ１，．．．．．，ｘ８）を供給するため
に論理回路ＬＣの対応する入力部ｉ１ないしｉ８にそれぞれ結合されている。論
理回路ＬＣは、変換手段ＣＭの一部を形成している。
【００２４】 この装置は更に、１２個のセルＹ１ないしＹ１２を有する第２のシフトレジス
タ４を有する。論理回路ＬＣは、１２個の出力部ｏ１ないしｏ１２を有する。論
理回路ＬＣのこれらの出力部は、シフトレジスタ４の１２個のセルＹ１ないしＹ １２ の対応する入力部にそれぞれ結合されている。シフトレジスタ４の出力部６
は、出力端子８に結合されている。シフトレジスタ４は、バイナリチャネル信号
Ｃを得るためのパラレル-シリアル変換器として動作する。
【００２５】 さらに、ソース信号Ｓのシリアルデータストリーム内の特定のシーケンスを検
出するために検出ユニット１０が利用できる。このために、シフトレジスタ２の
８個のセルＸ１ないしＸ８の出力部が、検出ユニット１０の対応する入力部１２
に結合されている。本実施例では、検出ユニット１０は、第１、第２及び第３の
制御信号をそれぞれ生成するために３個の出力部Ｏ１、Ｏ２及びＯ３を有する。
これらの出力部は、論理回路ＬＣの対応する制御信号入力部ｃ１、ｃ２及びｃ３ にそれぞれ結合されている。
【００２６】 論理回路ＬＣは、その入力部ｃ１、ｃ２及びｃ３に加えられる制御信号に応じ
て次のように動作する。論理回路ＬＣは、２−ビットソースワードＳＷを３−ビ
ットチャネルワードに変換することができる。一例として、変換手段ＬＣは、以
下のテーブル１に従って２−ビットソースワードＳＷを３−ビットチャネルワー
ドＣＷに変換するように構成される。
【表８】
【００２７】 このテーブルに従ってソースワードを変換することにより、結果的にパリティ
を保存することになることが分かる。変換されるべきｎ−ビットソースワードの
パリティは、それらが変換される対応するｍ−ビットチャネルワードのモジュロ
２加算後のパリティに等しくなるからである。
【００２８】 ここで、ソースワードの最初のビットはシフトレジスタ２に最初に加えられ、
チャネルワードの最初のビットは、シフトレジスタ４の出力部６から最初に供給
されることに注意すべきである。
【００２９】 論理回路ＬＣは、制御信号入力部ｃ１，ｃ２及びｃ３における制御信号の欠如
に応じて、セルＸ１，Ｘ２に記憶されている２−ビットソースワードを３−ビッ
トチャネルワードに変換し、このチャネルワードをシフトレジスタ４のセルＹ１ ，Ｙ２，Ｙ３に記憶することにも注意すべきである。それぞれをこのように変換
した後、シフトレジスタ２において２位置(桁)左へのシフトが行われ、シフトレ
ジスタ４において３位置左へのシフトが行われる。シフトレジスタ２における２
位置のシフトは、次の変換のためにシフトレジスタ２、つまり変換器の準備を整
えるために必要とされる。シフトレジスタ４における３位置のシフトは、生成さ
れた３−ビットチャネルワードを出力するために必要とされる。
【００３０】 図１の装置は、ｄ＝１の制約を満たす（ｄ，ｋ）シーケンス形式のチャネル信
号Ｃを生成するために使用することができる。これは、チャネル信号のシリアル
データストリームにおいて２個の続いて起こる「１」の間に少なくとも１つの「
ゼロ」が存在することを意味する。すなわち、チャネル信号内では２又はそれ以
上の「１」の連続（コンカチネーション）が禁止される。
【００３１】 例えば図１の装置による２個の続いて起こる２−ビットソースワードの組合せ
の変更されていない変換は、ｄ＝１制約を満足しないことがある。これらの組合
せは、変更されていない変換により２個の３−ビットチャネルワード「１０１
１０１」を与える組合せ「００ ００」と、変更されていない変換により２個の
３−ビットチャネルワード「１０１ １００」を与える「００ ０１」と、変更
されていない変換により２個の３−ビットチャネルワード「００１ １０１」を
与える「１０ ００」と、変更されていない変換により２個の３−ビットチャネ
ルワード「００１ １００」を与える「１０ ０１」とである。
【００３２】 このような組合せの出現を検出して、２個の２−ビットソースワードのブロッ
クから２個の３−ビットチャネルワードのブロックへの変更された符号化を行う
ことができるようにするべきである。２−ビットソースワードの３−ビットチャ
ネルワードへの「通常」の符号化に加えて、図１の装置は、上記の識別された組
合せを検出して変更された符号化を実現し、チャネル信号内のｄ＝１制約をなお
満足させるようにすることが可能である。
【００３３】 シフトレジスタ２のセルＸ１ないしＸ４の出力部は検出ユニット１０の対応す
る入力部に結合されているので、この検出ユニット１０は、ビットストリーム内
の単一の２−ビットソースワードから対応する単一の３−ビットチャネルワード
への変更されていない符号化の結果として、チャネル信号Ｃにおけるｄ＝１制約
を満たさないソース信号のシリアルビットストリーム内の位置を検出することが
でき、そのような検出に応じてその出力部Ｏ１に制御信号を供給するよう構成さ
れる。
【００３４】 より具体的に述べると、検出ユニット１０は、セルＸ１ないしＸ４が、テーブ
ル２に与えられている４−ビットシーケンスのうちの１つを含むかどうかを検出
し、その出力部Ｏ１において第１の制御信号を生成する。検出ユニット１０が、
４個のセル位置ｘ１，ｘ２，ｘ３，ｘ４に存在する２個の２−ビットソースワー
ドの組合せがテーブル２の左側の列に与えられている組合せのうちの１つに等し
いことを検出するとすぐに、論理回路ＬＣは、テーブル２に与えられている変更
されたコーディングに従ってその組合せを変換する。
【表９】
【００３５】 このテーブルから分かるように、得られた２個のチャネルワードの間の境界に
２個の「１」が生じるとき、単一の２個の２−ビットソースワードの変更されて
いない変換により、ｄ＝１制約が満たされなくなる。従って論理回路ＬＣは、変
更されたコーディングモードにおいて、上記のテーブルの左列に与えられている
２個の２−ビットソースワードのブロックを、テーブル２の右列に与えられてい
る２個の３−ビットチャネルワードのブロックに変換するように構成される。こ
のように、もはやｄ＝１制約を満たさないということはない。さらに、２個の３
−ビットチャネルワードのうちの１つすなわちコードワード０１０は、テーブル
１の４個のチャネルワードのうちの１つに等しくない。この理由は、受取り側に
おいて、テーブル１の４個の３−ビットチャネルワードの組に属さないこの３−
ビットチャネルワードの検出が可能であり、テーブル２に関して規定されている
ような符号化の反転である対応する復号化を実現することができるからである。
【００３６】 テーブル２による符号化によって得られる２個の３−ビットチャネルワードの
ブロックは、論理回路ＬＣによりその出力部ｏ１ないしｏ６に供給され、そのチ
ャネルワードは、シフトレジスタ４の６個のセルＹ１ないしＹ６に供給される。
【００３７】 さらに、変換ユニットＬＣによって２個の２−ビットソースワードを２個の３
−ビットチャネルワードに変換した後、シフトレジスタ２では４位置左へのシフ
トが行われ、シフトレジスタ４では６位置左へのシフトが行われることが明らか
であろう。シフトレジスタ２における４位置のシフトは、続いて行われる変換の
ためにシフトレジスタ２、つまり変換器の準備を整えるために必要とされる。シ
フトレジスタ４における６位置のシフトは、生成された２個の３−ビットチャネ
ルワードを出力するために必要とされる。
【００３８】 上述したように、ソース信号Ｓのシリアルデータストリーム内の特定のシーケ
ンスを検出するために検出ユニット１０が利用できる。ＤＣ制御を可能にするに
は、ランニングデジタルサム（ＲＤＳ）値をある範囲内で保持しなければならな
い。検出ユニット１０は、セルＸ１ないしＸ６がテーブル３に与えられている６
−ビットシーケンスのうちの１つを含むかどうかを検出し、その出力部Ｏ２にお
いて第２の制御信号を生成する。
【表１０】
【００３９】 検出ユニット１０が、６個のセル位置ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６に
存在する３個の２−ビットソースワードの組合せがテーブル３の左側の列に与え
られている組合せのうちの１つに等しいことを検出するとすぐに、論理回路ＬＣ
は、テーブル３に与えられたコーディングに従ってその組合せを変換する。ここ
で、ｘとマークされたビットは、その時点の信号のＲＤＳ値に依存して値「０」
と「１」との間で選択を行うことができることを示している。
【００４０】 チャネルワードのビットストリームは、ＮＲＺＩ（non-return to zero-inver
se）方式であり、これは、「１」が、チャネル信号を磁気記録担体上に記録する
ために書込み電流に遷移を生じさせることを意味することに注意すべきである。
【００４１】 さらに、テーブル２の１つのエントリ（例えば第４のエントリ）を省き、ソー
スからチャネルへの変換において選択の自由を与え（例えば１０ １１は００１
０ｘ０に変換される）、テーブル３のエントリを用いてテーブル２の１つのエ
ントリの省略によるｄ＝１違反に対処することにより、確率的ＤＣ制御を実施す
ることが可能になることを示すことができる。このようにして、２個の連続する
ｎ−ビットソースワードのブロックが２個の連続するｍ−ビットチャネルワード
のブロックに変換されるときにも確率的ＤＣ制御を実施することが可能である。
【００４２】 より具体的に述べると、検出ユニット１０は、セルＸ１ないしＸ８がテーブル
４に与えられている８ビットシーケンスのうちの１つを含むかどうかを検出し、
その出力部Ｏ３において第３の制御信号を生成する。
【００４３】 検出ユニット１０が、８個のセル位置ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，
ｘ７，ｘ８に存在する４個の２−ビットソースワードの組合せがテーブル４の左
側の列に与えられている組合せのうちの１つに等しいことを検出するとすぐに、
論理回路ＬＣは、テーブル４に与えられているコーディングに従って、その組合
せを該テーブル４の右列に与えられている１２−ビットのビットシーケンスに変
換する。
【表１１】
【００４４】 このテーブル４の使用は、ｋ＝１１のｋ制約を保証する。テーブル４に従う変
換は、再びパリティ保存である。
【００４５】 上述した中で、変更された符号化が必要とされる状況は、検出ユニット１０に
よってソースワードから検出される。しかしながら、生成されたチャネルワード
に関して検出を行うことができることにも注意すべきである。
【００４６】 図２は、２−ビットソースワードを３−ビットチャネルワードに変換すること
ができる第２の符号化装置を示している。この装置の全般的な機能については図
１における装置の記述を参照する。図２に示される符号化装置は、以下で説明す
るように制約ｋ＝１０及びＲＭＬ＝６をもつチャネルコードを生成することがで
きる。
【００４７】 ソース信号を符号化するための更なる要求は、チャネル信号内の繰り返される
最小遷移ランレングスが制限されなければならないということである。繰り返さ
れる最小遷移ランレングスは、「０」と「１」との間の続いて起こる遷移のシー
ケンスの長さとして規定される。すなわち、ｄ制約が１に等しい場合はシーケン
ス「．．．．．０１０１０１０１０１０．．．」となる。一例として、ビットシ
ーケンス「００ ０１ ００ ０１」は、テーブル２を用いて変更された変換を
行った後にはビットシーケンス「１０１ ０１０ １０１ ０１０」となる。同
様に、ビットシーケンス「１０ ０１ ００ ０１」は、テーブル２を用いて変
更された変換を行った後はビットシーケンス「００１ ０１０ １０１ ０１０
」となる。このようなシーケンスは、タイプ１０１０．．．の続いて起こるパタ
ーンと連結されるときには、受取り側におけるビット検出を悪化させてしまう。
このように０１シーケンスの長さの制約は有利である。
【００４８】 シフトレジスタ２６のセルＸ１ないしＸ１０の出力部は、検出ユニット２８の
対応する入力部に結合されているので、この検出ユニット２８は、変更されてい
ない符号化の結果として繰り返される最小遷移ランレングスを制限する要求に反
することになるソース信号のシリアルビットストリーム内の位置を検出すること
ができ、そのような検出に応じてその出力部ｏ３に制御信号を供給するよう構成
される。
【００４９】 出力部Ｏ１、Ｏ２及びＯ３のほかに、検出ユニット２８は、論理回路ＬＣの対
応する制御信号入力部ｃ４に結合される出力部Ｏ４を有する。
【００５０】 より具体的に述べると、検出ユニット２８は、セルＸ１ないしＸ８がテーブル
５に与えられている８ビットシーケンスを含むかどうかを検出し、その出力部Ｏ ３ に第３の制御信号を生成する。
【００５１】 検出ユニット２８が、８個のセル位置ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６，
ｘ７，ｘ８に存在する４個の２−ビットソースワードのこの組合せを検出すると
すぐに、論理回路ＬＣは、テーブル５に与えられているコーディングに従って、
その組合せを該テーブル５の右列に与えられている１２−ビットのビットシーケ
ンスに変換する。
【表１２】 ここで、ｘとマークされたビットは、前記制御手段の影響下において「０」又は
「１」のいずれかになりうる。
【００５２】 テーブル５の使用は、チャネル信号内の繰り返される最小遷移ランレングス（
ＲＭＬ）をＲＭＬ＝６に制限する。
【００５３】 テーブル５を正しく利用することができるようにするために、テーブル４にお
いて第３及び第４のエントリが削除され、テーブル４がテーブル４’に変更され
なければならないことが明らかである。
【表１３】
【００５４】 より具体的に述べると、検出ユニット２８は、セルＸ１ないしＸ１０がテーブ
ル６に与えられている１０−ビットシーケンスのうちの１つを含むかどうかを検
出し、その出力部Ｏ４に第４の制御信号を生成する。
【００５５】 検出ユニット２８が、１０個のセル位置ｘ１，ｘ２，ｘ３，ｘ４，ｘ５，ｘ６ ，ｘ７，ｘ８，ｘ９，ｘ１０に存在する５個の２−ビットソースワードの組合せ
がテーブル６の左列に与えられている組合せのうちの１つに等しいことを検出す
るとすぐに、論理回路ＬＣは、テーブル６に与えられているコーディングに従っ
て、その組合せを該テーブル６の右列に与えられている１５−ビットのビットシ
ーケンスに変換する。
【表１４】 ここで、ｘとマークされたビットは、これがｋ＝１０又はＲＭＬ＝６制約を満た
さなくなるときを除いて前記制御手段の影響下において「０」又は「１」のいず
れかになりうる。このテーブル６の使用は、ｋ制約をｋ＝１０に制限する。
【００５６】 検出ユニット２８が、５個の２−ビットソースワードのこれらの２つの組合せ
を検出すると、論理回路ＬＣは、ｘとマークされたビットについて値「０」又は
「１」を選ぶことにより現在の信号のＲＤＳ値に依存してその組合せを変換する
。
【００５７】 図３は、シリアルチャネル信号をプリコーディングし、プリコーディングされ
た信号を記録担体上に記録するための構成を示している。チャネルビットストリ
ーム３８は、プリコーダ４０に加えられる。プリコーダ４０の出力信号は、記録
担体４４上のトラックに信号を書き込むために書込みユニット４２に供給される
。記録担体４４は、長手方向又はディスク形状の磁気記録担体でありえる。代替
として、記録担体は、光ディスク４４’のような光学記録担体であってもよい。
書込みユニット４２は、磁気記録担体上に信号を記録するときには磁気書込みヘ
ッドであり、光学記録担体上に信号を記録するときには光学書込みヘッドである
書込みヘッド４６を有する。
【００５８】 図４は、バイナリソース信号を得るために、図１の符号化装置によって得られ
たシリアルデータストリームを復号化する復号化装置の一実施例を示している。
復号化装置は、チャネル信号を受け取るための入力端子７２を有しており、この
入力端子７２は、１２個のセルＹ１ないしＹ１２を有するシフトレジスタ７６の
入力部７４に結合されている。シフトレジスタ７６は、４個の３−ビットチャネ
ルワードのブロックが論理回路７８の入力部ｉ１ないしｉ１２に加えられるよう
なシリアル-パラレル変換器として動作する。論理回路７８は、テーブル１、２
、３及び４を含む。論理回路７８の出力部ｏ１ないしｏ８は、出力端子８４に結
合される出力部８２を有するシフトレジスタ８０のセルＸ１ないしＸ８の入力部
に結合されている。検出ユニット８６は、参照数字８８によって概して示されて
おり且つシフトレジスタ７６のセルＹ１ないしＹ１２の出力部にそれぞれ結合さ
れている入力部ｉ１ないしｉ１２と、論理回路７８の制御入力部ｃ１、ｃ２及び
ｃ３にそれぞれ結合されている出力部Ｏ１、Ｏ２及びＯ３とを有して存在する。
【００５９】 制御信号がない場合、論理回路７８は、変換テーブル１に従って、セルＹ１，
Ｙ２及びＹ３に記憶されている３−ビットチャネルワードをその対応する２−ビ
ットソースワードに変換し、その２−ビットソースワードをセルＸ１及びＸ２に
供給する。入力部ｃ１に制御信号が存在する場合、論理回路７８は、変換テーブ
ル２に従って、セルＹ１ないしＹ６に記憶されている２個の３−ビットチャネル
ワードのブロックを２個の２−ビットソースワードのブロックに変換し、その２
個の２−ビットソースワードをセルＸ１ないしＸ４に供給する。入力部ｃ２に制
御信号が存在する場合、論理回路７８は、変換テーブル３に従って、セルＹ１な
いしＹ９に記憶されている３個の３−ビットチャネルワードのブロックを３個の
２−ビットソースワードのブロックに変換し、その３個の２−ビットソースワー
ドをセルＸ１ないしＸ６に供給する。
【００６０】 入力部ｃ３に制御信号が存在する場合、論理回路７８は、変換テーブル４に従
って、セルＹ１ないしＹ１２に記憶されている４個の３−ビットチャネルワード
のブロックを４個の２−ビットソースワードのブロックに変換し、その４個の２
−ビットソースワードをセルＸ１ないしＸ８に供給する。
【００６１】 このようにして、チャネル信号のシリアルデータストリームが、ソース信号の
シリアルデータストリームに変換される。
【００６２】 入力部７２に供給される符号化情報は、磁気記録担体９０又は光学記録担体９
０’のような記録担体から情報を再生することにより取得することができる。こ
のために、図４における装置は、記録担体上のトラックから情報を読み取るため
の読取りユニット９２を有し、このユニット９２は、前記トラックから情報を読
み取るための読取りヘッドを有する。
【００６３】 図５は、バイナリソース信号を得るために図２の符号化装置によって得られる
シリアルデータストリームを復号化するための復号化装置の一実施例を示してい
る。復号化装置は、チャネル信号を受け取るための入力端子１０６を有し、この
入力端子１０６は、１５個のセルＹ１ないしＹ１５を有するシフトレジスタ１１
０の入力部１０８に結合されている。シフトレジスタ１１０は、５個の３−ビッ
トチャネルワードのブロックが論理回路９４の入力部ｉ１ないしｉ１５に加えら
れるようにシリアル-パラレル変換器として動作する。論理回路９４は、テーブ
ル１、２、３、４、５及び６を含む。論理回路９４の出力部ｏ１ないしｏ１０は
、出力端子１００に結合される出力部９８を有するシフトレジスタ９６のセルＸ １ ないしＸ１０の入力部に結合されている。検出ユニット１０２は、参照数字１
１２によって概して示されており且つシフトレジスタ１１０のセルＹ１ないしＹ １５ の出力部にそれぞれ結合される入力部ｉ１ないしｉ１５と、論理回路９４の
制御入力部ｃ１、ｃ２、ｃ３及びｃ４にそれぞれ結合される出力部Ｏ１、Ｏ２、
Ｏ３及びＯ４とを有して存在する。
【００６４】 テーブル１、２、３及び４を用いる検出器については、図４及びこの図の説明
を参照する。検出器は、テーブル４と同様の方法でテーブル５を用いて４個の３
−ビットチャネルワードを４個の２−ビットソースワードに変換する。
【００６５】 入力部ｃ４に制御信号が存在する場合、論理回路９４は、変換テーブル６に従
って、セルＹ１ないしＹ１５に記憶されている５個の３−ビットチャネルワード
のブロックを５個の２−ビットソースワードのブロックに変換し、その５個の２
−ビットソースワードをセルＸ１ないしＸ１０に供給する。
【００６６】 このようにして、チャネル信号のシリアルデータストリームがソース信号のシ
リアルデータストリームに変換される。
【００６７】 入力部１０６に供給される符号化情報は、磁気記録担体１１４又は光学記録担
体１１４’のような記録担体から情報を再生することにより取得することができ
る。このために、図５における装置は、記録担体上のトラックから情報を読み取
るための読取りユニット１０４を有し、このユニット１０４は、前記トラックか
ら情報を読み取るための読取りヘッドを有する。
【００６８】 本発明は、好ましい実施例に関して記述されているが、これらは非限定的な例
示であることに注意すべきである。当業者には、請求項に規定された本発明の範
囲から逸脱することなくさまざまな変形例が明らかであろう。
【００６９】 本発明は、それぞれの新しい特徴又は特徴の組合せにある。
【図面の簡単な説明】
【図１】符号化装置の第１の実施例を示す図。
【図２】符号化装置の第２の実施例を示す図。
【図３】シリアルチャネル信号をプリコーディングし、プリコーディングさ
れた信号を記録担体上に記録するための構成を示す図。
【図４】復号化装置の第１の実施例を示す図。
【図５】復号化装置の第２の実施例を示す図。
【符号の説明】 ２,４,２６,３２ シフトレジスタ １０,２８ 検出ユニット
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ， ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，Ｓ Ｌ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 カールマン ヨセフス エイ エッチ エ ム オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 バイナリソース信号のデータビットストリームをバイナリチ
    ャネル信号のデータビットストリームに符号化する装置であって、ｍ及びｎが整
    数であり、ｍ＞ｎであるとき、前記ソース信号のデータビットストリームは、ｎ
    −ビットソースワードで分割され、前記装置は、パリティ保存タイプの変換に従
    って前記ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに変換す
    るように構成された変換手段を有する装置であって、 前記装置は更に、ソースからチャネルへの変換において選択の自由を取り入れ
    ることにより前記バイナリチャネル信号上でＤＣ制御を実行する制御手段を有す
    ることを特徴とする装置。
  2. 【請求項２】 バイナリソース信号のデータビットストリームをバイナリチ
    ャネル信号のデータビットストリームに符号化する装置であって、ｍ及びｎが整
    数であり、ｍ＞ｎであるとき、前記ソース信号のデータビットストリームは、ｎ
    −ビットソースワードで分割され、前記装置は、パリティ保存タイプの変換に従
    って前記ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに変換す
    るように構成された変換手段を有する装置であって、 前記装置は更に、ソースからチャネルへの変換において選択の自由を取り入れ
    ることにより前記バイナリチャネル信号上の繰り返される最小遷移ランレングス
    を最小にするよう構成された制御手段を有することを特徴とする装置。
  3. 【請求項３】 ｐは１より大きい整数であり、前記変換手段は、ｐ個の連続
    するｎ−ビットソースワードのブロックをｐ個の連続するｍ−ビットチャネルワ
    ードのブロックに変換するように構成され、ｐ個の連続するｍ−ビットチャネル
    ワードの前記ブロック内のビットの少なくとも１つは、前記制御手段の影響下に
    おいて「０」又は「１」のいずれかとなることを特徴とする、請求項１又は請求
    項２に記載の装置。
  4. 【請求項４】 ｐ＝３、ｎ＝２、ｍ＝３の場合、前記変換手段は、以下のテ
    ーブル： 【表１】 に従って、３個の連続する２−ビットソースワードのあらかじめ決められたブロ
    ックを３個の連続する３−ビットチャネルワードのブロックに変換するように構
    成され、ここで、ｘとマークされたビットは、前記制御手段の影響下において「
    ０」又は「１」のいずれかとなることを特徴とする、請求項３に記載の装置。
  5. 【請求項５】 ｐ＝４、ｎ＝２、ｍ＝３の場合、前記変換手段は、以下のテ
    ーブル： 【表２】 に従って、３個の連続する２−ビットソースワードのあらかじめ決められたブロ
    ックを、３個の連続する３−ビットチャネルワードのブロックに変換するように
    構成され、 ｐ＝５、ｎ＝２、ｍ＝３の場合、前記変換手段は、以下のテーブル： 【表３】 に従って、３個の連続する２−ビットソースワードのあらかじめ決められたブロ
    ックを、３個の連続する３−ビットチャネルワードのブロックに変換するように
    構成され、 ここで、ｘとマークされたビットは、前記制御手段の影響下において「０」又
    は「１」のいずれかとなることを特徴とする、請求項３又は請求項４に記載の装
    置。
  6. 【請求項６】 前記装置は更に、プリコーディングされたチャネル信号を得
    るために前記チャネル信号をプリコーディングするプリコーディング手段と、プ
    リコーディングされたチャネル信号を記録担体上に記録する記録手段とを有する
    ことを特徴とする、請求項１ないし請求項５のいずれか１項に記載の装置。
  7. 【請求項７】 前記記録担体が光学記録担体であることを特徴とする、請求
    項６に記載の装置。
  8. 【請求項８】 バイナリソース信号のデータビットストリームをバイナリチ
    ャネル信号のデータビットストリームに符号化する方法であって、ｍ及びｎが整
    数であり、ｍ＞ｎであるとき、前記ソース信号のデータビットストリームは、ｎ
    −ビットソースワードで分割され、前記ソースワードは、パリティ保存タイプの
    変換に従って対応するｍ−ビットチャネルワードに変換される方法であって、 前記方法は更に、ソースからチャネルへの変換において選択の自由を取り入れ
    ることにより前記バイナリチャネル信号上でＤＣ制御を実行することを特徴とす
    る方法。
  9. 【請求項９】 ｐは１より大きい整数であり、ｐ個の連続するｎ−ビットソ
    ースワードのブロックは、ｐ個の連続するｍ−ビットチャネルワードのブロック
    に変換され、ｐ個の連続するｍ−ビットチャネルワードの前記ブロック内のビッ
    トの１つが前記ＤＣ制御の影響下において選択されることを特徴とする、請求項
    ８に記載の方法。
  10. 【請求項１０】 前記方法は更に、プリコーディングされたチャネル信号を
    得るために前記チャネル信号をプリコーディングするステップと、プリコーディ
    ングされたチャネル信号を記録担体上に記録するステップとを含むことを特徴と
    する、請求項８または請求項９に記載の方法。
  11. 【請求項１１】 前記記録担体が光学記録担体であることを特徴とする、請
    求項１０に記載の方法。
  12. 【請求項１２】 データビットストリームを含むバイナリソース信号から変
    換されたデータビットストリームを含むバイナリチャネル信号であって、ｍ及び
    ｎが整数であり、ｍ＞ｎであるとき、前記ソース信号のデータビットストリーム
    はｎ−ビットソースワードを含み、前記チャネル信号はｍ−ビットチャネルワー
    ドを含み、前記ｍ−ビットチャネルワードのそれぞれが、パリティ保存タイプの
    変換に従って前記ｎ−ビットソースワードのうちの１つに対応するバイナリチャ
    ネル信号であって、 ｐは１より大きい整数であり、前記バイナリチャネル信号にはｐ個の連続する
    ｎ−ビットソースワードの１つの同じブロックから変換されたｐ個の連続するｍ
    −ビットチャネルワードのブロック対が存在し、前記ブロック対のこれらのブロ
    ックは、該ブロック内の１つのビット位置におけるビット値のみが互いに異なる
    ことを特徴とする、バイナリチャネル信号。
  13. 【請求項１３】 データビットストリームを含むバイナリソース信号から変
    換されたデータビットストリームを含むバイナリチャネル信号を有する記録担体
    であって、ｍ及びｎが整数であり、ｍ＞ｎであるとき、前記ソース信号のデータ
    ビットストリームはｎ−ビットソースワードを含み、前記チャネル信号はｍ−ビ
    ットチャネルワードを含み、前記ｍ−ビットチャネルワードのそれぞれが、パリ
    ティ保存タイプの変換に従って前記ｎ−ビットソースワードの１つに対応する記
    録担体であって、 ｐは１より大きい整数であり、前記バイナリチャネル信号にはｐ個の連続する
    ｎ−ビットソースワードの１つの同じブロックから変換されたｐ個の連続するｍ
    −ビットチャネルワードのブロック対が存在し、前記ブロック対のこれらのブロ
    ックは、該ブロック内の１つのビット位置におけるビット値のみが互いに異なる
    ことを特徴とする、記録担体。
  14. 【請求項１４】 バイナリチャネル信号のデータビットストリームをバイナ
    リソース信号のデータビットストリームに復号化する装置であって、ｍ及びｎが
    整数であり、ｍ＞ｎであるとき、前記チャネル信号のデータビットストリームは
    、ｍ−ビットチャネルワードで分割され、前記装置が、パリティ保存タイプの逆
    変換に従って前記ｍ−ビットチャネルワードを対応するｎ−ビットソースワード
    に逆変換するように構成された逆変換手段を有する復号化装置であって、 ｐは１より大きい整数であり、前記逆変換手段は、ｐ個の連続するｍ−ビット
    チャネルワードのブロック対を含むチャネルシーケンスを、ｐ個の連続するｎ−
    ビットソースワードの１つの同じブロックに逆変換するように構成されており、
    ｐ個の連続するｍ−ビットチャネルワードの前記ブロック対は、前記ブロック内
    の１つのビット位置におけるビット値のみが互いに異なることを特徴とする復号
    化装置。
  15. 【請求項１５】 ｘとマークされたビットが「１」であるとき、復号化は、
    以下のテーブル： 【表４】 に従って実行され、ｘとマークされたビットが「０」であるとき、復号化は、以
    下の規格の復号化テーブル： 【表５】 に従って実行されることを特徴とする、請求項１４に記載の復号化装置。
  16. 【請求項１６】 ｘとマークされたビットが、「０」又は「１」のいずれか
    であるとき、復号化は、以下のテーブル： 【表６】 に従って実行され、 ｙとマークされたビットが、「０」又は「１」のいずれかであるとき、復号化
    は、以下のテーブル： 【表７】 に従って実行されることを特徴とする、請求項１５に記載の復号化装置。
JP2000590304A 1998-12-21 1999-12-09 ｎ−ビットソースワードを対応するｍ−ビットチャネルワードに符号化し、ｍ−ビットチャネルワードを対応するｎ−ビットソースワードに復号化するための装置 Withdrawn JP2002533975A (ja)

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