SE457493B - Foerfarande foer kodning av en stroem av databitar, anordning foer utfoerande av foerfarandet och anordning foer avkodning av stroemmen av kanalbitar erhaallen enligt foerfarandet - Google Patents

Description

15 20 25 30 35 ä OOR 457 49,5 i QEALITY koden, är användning av ett synkord nödvändigt för uppdelning av kanalbit- strömmen i entydig identifierbara inforlationsblock. Dessa synkord låste 2 ha ett kanalbitlönster sol entydigt kan identifieras i ströllen av kanal- bítar. A andra sidan är det naturligtvis fördelaktigt om detta synkord upptar så litet utrylle sol löjligt av det tillgängliga informations- utryllet oèh dessutol kräver linsta löjliga ytterligare elektronik bade i kodnings- och avkodningskretsarna.

En komplikation vad gäller införandet av ett synkord i ovannalnda kod är det faktul att, på grund av användningen av tillåtna källord av olika längder under kodning av databitarna sol föregår början av ett synkord, låste databitar användas sol samlanfaller ned de första fyra kanalbitarna av synkordet, vilket koller att förklaras närmare nedan. Även under avkodningen av kanalbitarna deltar de första fyra kanalbitarna av synkordet i avkodningen av de tvâ kanalbitarna hos bitströmmen sol föregår början av synkordet. Detta ställer ytterligare krav på mönstret hos synkordet.

Uppfinningen har till ändalàl att àstadkolla ett synkord som upp- fyller dessa krav pâ ett särskilt fördelaktigt sätt. Uppfinningen är där- för kännetecknad av att under denna kodningsoperation ett synkord bildat av 16 kanalbitar alstras, varvid de tva första och de tvâ sista kanal- bitarna av synkordet är en logisk '0' och det lellanliggande lönstret av kanalbitar endast innehåller tvâ logiska 'ettor' åtskilda av nio logiska 'nollor' och att för att erhålla en entydig omvandling av de tvâ käll- signaldatabitarna sol föregår ett synkord, början av ett synkord i _ strömmen av databitar hos källsignalen anges genol införande av átlin- stone en källbit i forl av en logisk '0'.

Det entydiga igenkännandet av synkordet härör från närvaron av en följd på nio 'no1lor', sol inte uppträder i den kodade kanalsignalen.

Användningen av tvâ första kanalbitar och två sista kanalbitar led ett mönster '00' àtstadkoller att kravet vad gäller liniliavstándet mellan tva konsekutiva övergànger i uppteckningssignalen säkert förblir uppfyllt. Införandet av den första databiten led det logiska värdet '0' i källsígnalen vid början av synksignalen för kodning av föregående data- bitar hos källsignalen, säkerställer även att, vid övergången av kodade källord i kanalsignalen till synkordet, maximala antalet konsekutiva 'nollor' (åtta) hos den ordet är entydig kännetecknat och förblir så med en följd på nio normala koden inte överskrids, varigenom synk- 'Ia g u 10 15 20 25 30 35 457 493 UAUTY 3 'nollor'.

Företrädesvis är förfarandet enligt uppfinningen kännetecknad av att för att erhålla en entydig omvandling av tva källsignaldatabitar son föregår ett synkord, början av ett synkord i strömmen av databitar hos källsignalen anges genom införande av en uppsättning källbitar bildade av en logisk '0' följd av en logisk '1'. Införandet av den andra källbiten med det logiska värdet '1' säkerställer att, i överensstämmelse med kodningsreglerna de första tva kanalbitarna av ett synkord motsvarar kanalbitarna såsom dessa bitar i själva verket alstras, vilket är väsent- lig vid avkodningen av kanalbitarna. Slutligen säkerställer valet av de sista två kanalbitarna av synkordet tillsanmans ned kravet vad gäller mönstret av nio konsekutiva '0' bitar i synkordet att synkordet avslutas ned ett entydligt mönster. Valet av '00' för de tva första och de två sista bitarna hos synkordet säkerställer att kraven vad gäller minimi- avstànd mellan konsekutiva övergångar i uppteckningssignalen säkert för- blir uppfyllda.

Ett första utförande av förfarandet enligt uppfinningen är känne- tecknad av att synkordet bildas av mönstret av kanalbitar 0010000000O01000.

Ett andra utförande är kännetecknat av att synkordet utgörs av mönstret av kanalbitar 0OO1000000000100.

Synkordet kan naturligtvis införas direkt i bitströnnen hos en kanalsignal vid det önskade ögonblicket. För att hälla elektroniken son krävs i kodningskretsen så enkelt som möjligt, är ett ytterligare utförande kännetecknat av att synkordet erhålls genom att införa ett fast mönster av åtta databítar i källsignalen och att kort modifiera kod- ningsreglerna under omvandlingen av detta fasta mönster av källsignal- databitar till det önskade mönstret av synkord hos kanalsignalen.

En anordning för utförande av förfarandet enligt uppfinningen. vilken anordning innefattar: ett första skíftregister för uppteckning och skiftning av databitar hos källsignalen med en första klockfrekvens, ett andra skiftregister för uppteckning och skiftning av kanal- bitarna hos kanalsignalen med en andra klockfrekvens lika med den dubbla frekvensen hos den första klockfrekvensen och en logisk krets för olvandlíng av de behöriga källorden till de tillhörande kanalorden, varvid den logiska kretsen är försedd led tre ingångar som är anslutna till tre konsekutiva celler X1, X2, X3 hos det 10 -15 20 25 30 35 457 493 4 första skiftregistret, tva ingångar anslutna till en första och en andra cell Y1, respektive Y2 hos det andra skiftregistret och tvâ utgångar anslutna till tredje respektive fjärde celler Y3, Y4 hos det andra skift- registret, och varvid den logiska kretsen är anordnad att tillföra tvâ logiska värden Y3 respektive Y4 till den tredje respektive den fjärde cellen Y3, Y4 hos det andra skiftregistret enligt algoritnerna Ya _ 'Ä ïzïj :z 'ïa + X1 *få Y4 ïzïä Y1 + få ïz *få- där x1, xz, x3, y1, yg, är de ogiska värdena för data- och kanalbitarna som finns i det tillhörande skiftregistercellerna X1, X2, X3, Y1, Y2, kännetecknad av att anordningen innefattar en generatorkrets för att åtminstone införa en datahit '0' i källsignalen vid starttidpunkten för ett önskat synkord liggande intill den sista databiten son föregår detta synkord och generatororgan för införande av synkordet i kanalsignalen.

Ett föredraget utförande av en sådan anordning är kännetecknar av att generatorkretsen är anordnad att införa ett lönster av databitar 'O1' i källsignalen vid starttidpunkten för ett önskat synkord.

Ett ytterligare föredraget utförande av en sådan anordning är kännetecknar av att generatororganen innefattar. kopplade till det första skiftregistret. en generator för att i källsignaler införa ett fast mönster av databitar avsedda att ástadkolna synkordet och en styrkrets anordnad mellan generatororganen och den logiska kretsen för lodifiering av algoritmen för denna logiska krets under omvandlingen av detta fasta mönster av databitar till kanalbitar av synkordet i kanalsignalen. Pâ detta sätt är det aöjligt att utföra alstring av synkord ned ett linilalt uppbâd av ytterligare elektronik.

En anordning för avkodning av en kanalsignal erhâllen enligt för- farandet enligt uppfinningen är kännetecknad av att anordníngen inne- fattar en synkorddetektor sol är anordnad för att åtminstone detektera en följd av nio kanalbitar ned logisk värde '0' och lata en detektorsignal till svar på detta.

Ett föredraget utförande av en sådan anordning som innefattar ett skiftregister för lagring av konsekutiva kanalbitar led klockfrekvensen för kanalsignalen och en logisk krets ned sex ingångar som är anslutna till sex celler 21 till Z5 hos detta skiftregister för lagring av de _logiska värdena för kanalsignalens sex konsekutiva kanalbitar och en 91”. 10 15 20 25 30 457 493 _ 1 QUAUTY 5 utgång för matning av källsignalen, varvid den logiska kretsen utgörs av ett anordning för matning av ett logiskt värde v på utgången enligt algo- ritmen: W=_1Y4+Y1V4+Ya'ñ« där y1 till y5 är de logiska värdena för kanalbitarna i de relevanta cellerna Z1 till Z5 hos skiftregistret, är kännetecknat av att det logis- ka skiftregistret innefattar åtminstone nio celler för lagring av nio konsekutiva kanalbitar och att synkorddetektorn innefattar en logisk krets med åtminstone nio ingångar kopplade till nio celler hos skift- registret.

Uppfinningen kommer nu att beskrivas närmare medelst exempel under hänvisning till bifogade ritningar där jiggr 1 visar kodregeln, figg; 2 visar omvandlingen av källsignalbitströlmen till kanalsignalens bitström, iiggr 3 visar en kodningsanordning och figg; 4 visar en avkodningsanord- ning, Ligg; 5 visar tvâ möjliga synkord enligt uppfinningen och figur 6 visar sättet att införa dessa synkord, figgrgigg 7 och 8 visar tvâ möj- liga utföringsexempel av kodningsanordningen, figgrerna 9 till 12 visar sättet att alstra synkorden i anordningen visad i figur 8 och iiggr 13 visar ett utföringsexempel av avkodningsanordningen.

Figur 1 visar i tabellform kodningsregeln som används i förfarandet enligt uppfinningen. Enligt denna kodningsregel särskiljs fem behöriga ord w1 till w5 i en binär tillförd källsignal. varvid dessa ord Vs har olika längder, nämligen ord W1 en längd på 3 databitar, ord H3 en längd pa 1 databit och orden V2, V4 och V5 en längd pà 2 databitar. 1:n mellan parenteser i kolumnen Us för orden H2 och V3 anger att de relevanta orden 00 respektive 0 endast accepteras om den efter detta ord följande data- biten har det logiska värdet '1'. Under kodningsoperationen omvandlas varje källord Vs till det därmed förbundna kanalordet WC, varvid varje databit hos källordet Us resulterar, såsom framgår pá tabellen, i tvâ kanalbitar hos kanalordet Hc.

För att illustrera kodningsregeln visar figur 2, på basis av ett exempel på en källsignal S, omvandlingen enligt kodningsregeln till en 10 15 20 25 30 35 457 493 a Poon 6 eQUAlITY kanalsignal C. Källsignalen S uppdelas i konsekutiva ord av de behöriga typerna H1 till H5. Den sou exempel valda hitströlnen resulterar då i följden av ordtyper V1 till V5, vilket är visat i exelplet. Vart och ett av källorden son är särskiljbara i bitströnnen olvandlas till det till-' hörande kanalordet Hc enligt tabellen i figur 1, vilket resulterar i kanalsignalen C enligt figur 2, därefter loduleras kanalsignalen C enligt vad son vanligtvis benämns 'non-return-to-zero'-nodulation (NRZ-module- tion), vilken alstrar signalen R, sol sedan upptecknas på exelpelvis en uppteckningsbärare.

Den uppteckande signalen R har följande egenskaper: 1. Det nininal nellanrunnet nellan tva konsekutiva flanker är 1.5 T, där T är längden av en databit hos kâllsignalen S. 2. Det maximala avståndet mellan tva konsekutiva flanker är 4.5 T, vilket är tillräckligt litet för att säkerställa ett självklockande systen. 3. Avkodningstidsfönstret är 0.5 T, vilket fortfarande är tillräck- ligt långt för att möjliggöra tillförlitlig funktion när en upptecknings- bärare återges.

De stora fördelarna ned detta kodningsförfarande består enellertid i enkelheten hos den krävda elektroniken för kodning och avkodning och felfortplantningen, vilket kommer att visas ned hänvisning till kodnings- anordningen visad i figur 3 och avkodningsanordning visad i figur 4.

Kodningsanordningen visad i figur 3 innefattar ett skiftregister X, vars ingång nottar källsignal S som är förd genom skiftregistret led en klockhastighet fc, som lotsvarar bithastigheten för källsignalen 5. Det är tillräckligt att detta skiftregister innefattar endast tre celler X1 till X3 för lagring av tre konsekutiva databitar av källsignalen S. Dessa tre celler X1, X2, X3 är anslutna till tre ingångar i1, i2, i3 pä en logisk krets LC för tillföring till denna logiska krets av de logiska värdena x1, x2, x3 hos källsignalens S databitar, vilka bitar ingår i dessa celler.

Kodningsanordningen innefattar ett andra skiftregister Y ned 4 celler Y1 till Y4 i vilka den närvarande informationen skiftas led klock- frekvensen 2fc. Denna klocksignal för skiftregistret Y är naturligtvis synkroniserad med klocksignalen för skiftregistret X. Cellerna Y1 och Y2 är anslutna till tvâ ingångar i4 och i5 på den logiska kretsen LC för att därtill tillföra de logiska värdena y1 och yz hos kanalsignalhitarna son finns i dessa celler Y1 och Y2. Dessutom är tvâ utgångar 01 och 02 på den gl» i 7 10 15 20 25 30 35 457 495 logiska kretsen LC anslutna till cellerna Y3 och Y4 pä skiftregistret Y för att i dessa celler lagra de logiska värdena y3 och Y4 alstrade av den logiska kretsen LC för de relevanta bitarna hos kanalsignalen.

Följaktligen härleder den logiska kretsen LC de logiska värdena y3 och y4 (kanalbitarna förbundna ned databiten x1) för bitarna i cellerna Y3 och Y4 ur de logiska värdena x1, xg, x3 hos källsignalens databitar i cellerna X1, X2, X3 hos skiftregistret X och de logiska värdena y1 och yg (de redan alstrade kanalbitarna och förbundna med databiten sol föregår X1) hos kanalsignalens bitar i cellerna Y1 och 22 hos skiftregistret Y, närmare bestämt enligt algoritnen: Y3=ï117§ ï1ï2ñ+1<1 113 94 ïåïflwflfififlhš i Dessa två algoritmer ástadkolner automatiskt den i figur 1 och 2 visade omvandlingen av källsignalen S till kanalsignalen C. Eftersom de logiska värdena y1 yz fortfarande är odefinierade när de första tre databitarna av en källsignal S tillförs, är det nödvändigt att införa ett begynnelse villkor för detta. För detta ändamål är det tillräckligt att använda det logisk värdet '0' i de tvâ cellerna Y1 och Y2 hos skiftregistret.

Kanalsignalen C erhâllen på utgången av skiftregistret Y moduleras på känt sätt i modulatorn M enligt NRZ-förfarandet, vilket resulterar i registreringssignalen R visad i figur 2.

Avkodningsanordningen visad i figur 4 innefattar för det första en NRZ-denodulator D för omvandling av den tillförda registreringssignalen R enligt figur 2 till kanalsignalen C. Kanalsignalen är tillförd skift- register Z. som inte kräver mer än sex celler Z1 till 25 och lagras däri med klockfrekvensen Zfc. Dessa celler Z1 till 25 är anslutna till ingångar på en logisk krets LD för tillföring av de logiska värdena y1 till y5 hos kanalsignalbitarna närvarande i dessa celler till denna krets. Hed en klockfrekvens fc, d.v.s. alltid efter det att bitarna hos kanalsignalen C har skiftats genom tva celler av skiftregistret Z, här- leder den logiska kretsen LD ur dessa logiska värden y1 till y5 det logiska värdet W ur en databit hos källsignalen enligt algoritlenz W=1"'1Y4*Y1§É+Y37š i Som ett resultat av detta erhålls den ursprungliga källsignalen igen vid utgången pá den logiska kretsen LD. I denna avkodningsnod, avkodas inte 10 15 20 25 30 35 8 i QUÅLITY i 457 493 den första databiten av den ursprungliga källsignalen, vilket nornalt knappast nedför nâgra betänkligheter. On det är önskvärt kan detta und- vikas pä ett enkelt sätt genom att till skiftregistret Z, son ett ytterligare villkor framför kanalsignalens bitar, tillföra två bitar led det logiska värdet '0', varigenom ett begynnelsevillkor y1 = yg = 0 införts och avkodningen startar vid den första biten hos kanalsignalen i cellen Z3 hos skiftregistret Z.

Det kan noteras att beteckningssätten '0' och '1' son används för de två logiska värden för de binära signalerna inte skall betraktas sol ett absolut villkor, eftersom invertering av logiken naturligtvis alter- nativt är löjlig.

Av avkodningsanordningen visade i figur 4 är det uppenbart, att endast en följd på 6 kanalbitar hos kanalsignalen används för avkodning.

Detta ilplicerar att en felaktig kanalbit endast resulterar i tre felakl tiga databitar hos den avkodad kanalsignalen S, varigenom felfortplant- ningen för den valda koden endast är mycket liten.

Figur 5 visar två nöjliga utföringsexenpel för synkordet använt enligt uppfinningen. Båda synkorden SW(1) och SV(2) startar ned tvâ kanalbitar som har logiskt värde '0' och slutar ned två kanalbitar ned logiskt värde '0'. Däremellan innehåller var och en av synkorden en följd av nio bitar ned det logiska vardet '0' placerad mellan tvâ logiska 'ettor'. Följaktligen har efter NRZ-nodulering var och en av de tvâ synkorden en signalvariation sásou visat, där två konsekutiva flanker är åtskilda av SI. Efterson denna tidsperiod ST inte son sådan uppträder i kodningssystenet, nedför detta kriterium till ett entydig igenkännande av det möjliga synkordet. y Vid införing av synkordet i kanalbitströlnen, låste det även tas i beräkning att, på grund av det faktun att under kodning behöriga ord av olika längder används, uppdelningen av bitströnnen av källsignalen inte behöver fulländas i början av synkordet. Hed andra ord finns det inget behov att definitiv känna till vilken typ av ord de sista databitarna eller de tvâ sista bitarna hos källsignalen son föregår synkordet fillhöi. _ För att utföra entydig kodning även av dessa bitar, införs en upp- sättning pseudo-databitar '01' son vad gäller tiden notsvarar de första kanalbitarna av synkordet i enlighet ned uppfinningen i källsignalen.

Allt detta är visat genom figur 6.

Databitmönstret antaget i figur Sa är sådant att det sista identi- ,_f 10 15 20 25 30 35 *Föon uuAuïv . /_.-»--- 457 493 fierade behöriga ordet V4 i källsignalen just slutar vid synkordets början. Om för kodningsoperationen används en kodningsanordning för igen- kânning av behöriga ord V1 till H5 och som efter igenkänning av ett behörigt ord direkt alstrar det därmed förbundna kanalordet, så är inget tillägg av pseudo-databitarna '01', såsom visat inringat i synkordet SV(1), nödvändigt. Om emellertid kodningsanordningen enligt figur 3 används, är det uppenbart att, för konvertering av det tvâ databitarna som föregår begynnelsen av synkordet, det krävs tvâ databitar i början av synkordet.

Detta är säkert fallet med mönster av databitar enligt figurerna Gb och c, som är visade som exempel. I figur 6b kan koden för den sista databiten som föregår synkordet endast bestämmas genom att tillägga den första pseudo-databiten och i figur 6c genom att tillägga båda databitar- na. vilket helt enkelt kan inses av det faktum att de sist behöriga kod- orden V4 respektive V2 överlappar synkordet. ' Valet av tvâ pseudo-databitar styrs av de olika kraven som ställs på koden. Valet av en logisk '0' för den första pseudo-databiten åstad- kommer att databitar som föregår synkordet resulterar i kanalbitar som tillsammans med mönstret av kanalbitar hos synkordet fortsätter att upp- fylla kravet att inte mer än átta konsekutiva 'nollor' får uppträda. Med andra ord säkerställs det även att vid kanalbitarnas övergång till synk- signalen kravet vad gäller maximalt tillåtet avstånd mellan konsekutiva övergångar i registreringssignaler fortsätter att vara uppfyllt.

Valet av en logisk '1' för den andra pseudo-databiten åstadkommer att, enligt de använda kodreglerna, de första tvâ kanalbitarna av synk- ordet alltid är '00' och följaktligen motsvarar de första tvâ verkligen använda kanalbitarna hos synkordet, vilket underlättar kodningsopera- tionen, såsom kommer att framgå nedan.

Figur 7 visar ett första utföringsexempel av en kodningsanordníng enligt uppfinningen. Anordningen är i stora drag identisk med anordningen visad i figur 3. En generator G för alstring av synkordet och pseudo- databitarna har tillagts. Generatorn G är ansluten till en omkastarkrets P som under styrning av generatorn G avbryter anslutningen mellan skift- registret X och inklämman och i stället för den ansluter generatorn till skiftregistret X för addering av de tvâ pseudo-databitarna intill den sista databiten av källsignalen S som föregår synkordet.

Efter en fördröjning på tre databitar och därmed efter det att källsignalens sista databit har kodats, gör generatorn G den logiska 10 15 20 *zs 30 35 g4s7 493 » rpíoïr* QUALITY kretsen LC overksam via styringángen Q och samtidigt införs synkord möns- tret i kanalsignalen via en ingång på skiftregistrets Y cell Y3. I denna konstruktion av kodningsanordningen införs synkordet direkt i följd i kanalhitsekvensen.

Det är emellertid alternativ möjligt att åstadkomma detta önskade synkord genom att införa ett betämt mönster på åtta databitar i käll- signalen under mindre modifiering av kodningsreglerna, vilket kommer att visas med hänvisning till figurerna 8 och 9.

Kodningsanordningen enligt figur 8 är till övervägande delen av samma konstruktion som kodningsanordningen enligt figur 7. Generatorn G som skapar ett synkord i kanalsignalen tillför emellertid inte detta ord direkt till skiftregistret Y, utan tillför ett datasynkord till skift- registret X, vilket datasynkord då omvandlas via den logiska kretsen LC till det önskade synkordet för kanalsignalen. Eftersom synkordet inte uppfyller de normala kodningsreglerna, är det nödvändigt att anpassa kod- ningslogiken under omvandlingen av datasynkordet till kanalsynkordet. Det har emellertid visat sig att denna anpassning endast behöver vara mycket begränsad, vilket kommer att visas med hänvisning till figur 9.

Figur 9 visar ett första exempel på ett datasynkord SW(D). Såsom kommer att vara uppenbart motsvarar de första tvâ databitarna av detta ord de tvâ pseudo-databitarna nämnda i det föregående. De första tre databitarna av ordet är entydligt kodade enligt det önskade synkordet SW(1). När de efterföljande databitarna D1 till D3 kodades pá normalt sätt, skulle emellertid ett kanalbitlönster àstadkommits (SW(1)) som inte star i överensstämmelse med det önskade mönstret. Det är emellertid mycket enkelt att bota detta genom att ändra databiten Ü3 till en logisk '1' under kodning av de tvâ kanalbitarna förbundna med databit D1.

Istället för att, under kodning, betrakta databitarna D1 till D3 som ett ord av typen H1, betraktas databitarna D1 och D2 som ord av typen V2 och databiten D3 som ett ord av typen V3 som ett resultat av denna korta ändring av D3. Allt detta resulterar i att det önskade synkordet alstras av den logiska kretsen LC.

Den korta ändringen i databiten D3 under kodningen av databiten D1 kan realiseras på ett mycket enkelt sätt och kan utföras genom att låta generator G tillföra en logisk '1' till ingången y3 pà den logiska kretsen LC under den önskade perioden.

Figur 10 visar ett alternativt datasynkord SW(D). Om normala kodord används, skulle detta resultera i synkordet SW(1). Genom att emellertid ïífflöíli” 457 493 QUALITY H 10 15 20 25 30 35 tillföra en logisk '1' till ingången i4 eller i5 på den logiska kretsen LC under kodningen av databiten D1 (se den streckade linjen i figur 8), ástadkomms det önskade mönstret för synkordet SH(1).

Figurerna 11 och 12 visar två möjligheter att åstadkomma synkordet SW(2) enligt figur 5 ur ett datasynkord. Anpassning av kodningsreglerna vid datasynkordet enligt figur 11 motsvarar fullständigt anpassning av kodningsreglerna beskrivna ned hänvisning till figur 9 och anpassning av kodningsreglerna hos datasynkordet enligt figur 12 motsvarar fullständigt anpassningen av kodningsreglerna beskrivna led hänvisning till figur 10.

Figur 13 visar slutligen en enkel reelisering av detekteringen av synkordet i avkodningsanordningen enligt figur 4. anordningen notsvarar i nycket hög grad anordningen visad i figur 4 ned undantaget att skift- registret är utökat ned tre celler Z7 till 29. Hed hjälp av en detektor- krets SW detekteras om innehållet av alla celler Z1 till 29 utgörs av en logisk '0'. vilket är karakteristisk för ett synkord. Denna detektorkrets tillför då en detektorsignal till behandlingskretsen T, i vilken allmän tidsreglering och liknande saker av signalbehandlingsoperationen utförs.

Det är naturligtvis alternativ möjligt att använda en synkorddetektor son är helt anpassad till synkordet, d.v.s. en detektor ned 16 ingångar anslutna till ett skiftregister ned 16 celler och son alstrar en detektor signal så snart som de logiska värdena hos kanalbitarna i dessa 16 celler * lotsvarar synkordet.

Det är uppenbart att uppfinningen är inte på något sätt begränsat till de visade utföringsexelplen, utan att alternativa kretskonstruk- tioner ligger inom ramen för uppfinningsidén.

Claims (11)

457 493 f 10 15 20 25 30 35 12 Qategtkgav

1. förfarande för omvandling av en ström av databitar hos en binär käll- signal (S) till en ström av kanalbitar hos en binâr kanalsignal (C) i ett transmission system, närmare bestämt ett system för uppteckning och åter- givning av en uppteckningssignal på en uppteckningsbärare, varvid bit- strömnen hos källsignalen uppdelas i en intilliggande följd av fem behö- riga källord (WS) enligt följande tabell, vilka behöriga källord om- vandlas till därmed förbundna kanalord (Hc) enligt tabellen: Källord Kanalord 10 0100 11 1000 0(1) ~ 00 00(1) 0000 000 100100 k ä n n e t e c k n a t av att under kodningsoperationen ett synkord (SW) bildat av 16 kanalbitar alstras, varvid de tvâ första och de två sista kanalbitarna av detta synkord utgörs av en logisk '0' och det mellanlig- gande mönstret av kanalbitar endast innehåller två logiska 'ettor' åt- skilda genom nio 'nollor' och att för att åstadkomma en entydig omvand- ling av de två källsignaldatabitarna som föregår ett synkord, början av ett synkord i strömmen av databitar av källsignalen anges genom införande av åtminstone av en källbit i'form av en logisk '0'.

2. Förfarande enligt patentkravet 1, k ä n n e t e c k n a t av att för att åstadkomma en entydig omvandling av de två källsignaldatabitarna som föregår ett synkord (SW), början av ett synkord i strömmen av databitar av källsignalen anges genom införande av en uppsättning av källbitar i form av en logisk '0' följd av en logisk '1'.

3. Förfarande enligt patentkravet 1 eller 2, k ä n n e t e c k n a t av att synkordet (SW) bildas genom kanalbitsmönstret 00100000O0001000.

4. förfarande enligt patentkravet 1 eller 2, k ä n n e t e c k n a t av att synkordet (SW) bildas genom kanalbitmönstret 0001000000000100.

5. Förfarande enligt något av föregående patentkrav, k ä n n e t e c k - 10 15 20 25 30 35 ' 457 493 13 n a t av att synkordet àstadkomms genom att införa ett fast mönster'av åtta databitar i källsignalen och kort modifiera omvandlingsreglerna under omvandlingen av detta fasta mönster av databitar hos källsignalen till det önskade mönstret av synkord hos datakanalen.

6. Anordningen för utförande av förfarandet enligt patentkravet 1, vill- ken anordningen innefattar: ett första skiftregister (X) för lagring och skiftning av databitar hos källsignalen (S) med en första klockfrekvens (fc) ett andra skiftregister (Y) för lagring och skiftning av kanalbitar hos kanalsígnalen (C) med en andra klockfrekvens lika ned den dubbla första klockfrekvensen, en logisk krets (LC) för omvandling av de behöriga källorden (WS) till de tillhörande kanalorden (WC), varvid den logiska kretsen är försedd med tre ingångar (I1, I2, I3) anslutna till tre konsekutiva celler (X1, X2, X3) I5) anslutna till en första och en andra cell (Y1 respektiv Y2) hos det andra skiftregistret och två utgångar (01, 02) anslutna till en tredje hos det första skiftregistret (X), tvâ ingångar (I4, respektive en fjärde cell (Y3, Y4) hos det andra skiftregistret,och varvid den logiska kretsen är anordnad att tillföra tvâ logiska värden (Y3 respektive Y4) till den tredje respektive den fjärde cellen (Y3, Y4) hos det andra skiftregistret enligt algoritlerna: Il vïfinffiwfnxz] fsíavwnnxd. Y3 och y4 där x1, x2, x3, y1, yz är de logiska värdena för data- respektive kanal- bitarna som finns i den tillhörande skiftregistercellen (X1, X2, X3, Y1, Y2), k ä n n e t e c k n a d av att anordningen innefattar en generator- krets (G, P) för att åtminstone införa en databit '0' i källsignalen (S) vid startmonentet för ett önskat synkord (Sw) intill den sista databi- ten son föregår synkordet och generatororgan för införande av synkordet i kanalsignalen (C).

7. Anordning enligt patentkravet 6, k ä n n e t e c k n a d av att gene- ratorkretsen (G, P) är anordnad för införing av ett mönster av databitar '01' i källsignalen vid startmomentet för ett önskat synkord. 10 15 20 25 30 35 457 493 n ¿ 14

8. Anordning enligt patentkravet 6 eller 7, k ä n n e t e c k n a d av att generatororganen (G, Q, Y3) innefattar en generator (G) kopplad till det andra skiftregistret (Y) för'direkt införing av synkordet i kanalsig- nalen.

9. Anordning enligt patentkravet 6 eller 7. k ä n n e t e c k n a d av att generatororganen (G, P) innefattar en generator (G, P) kopplad till det första skiftregistret (X) för att i källsignalen införa ett fast mönster av databitar avsedda att åstadkomma synkordet och en styrkrets (G) anordnad mellan generatororganen och den logiska kretsen (LC) för att modifiera algoritnen för den logiska kretsen under onvandlingen av detta fasta mönster av databitar till kanalbitar hos synkordet i kanalsigna- len. (Pig 8)

10. Anordning för avkodning av en kanalsignal erhållen enligt förfarandet angivet i något av patentkraven 1 till S) varvid anordningen innefattar en avkodningsenhet (Z) för omvandling av kanalsignalen (C) till källsig- nalen (S), k ä n n'e t e c k n a.d av att anordningen innefattar en synk- ord detektor anordnad för att åtminstone detektera en följd av nio kanal- bitar med det logiska värdet '0' och för att alstra en detektorsignal till svar på detta.

11. Anordning enligt patentkravet 10, varvid avkodningsanordningen (Z) innefattar ett skiftsregister för lagring av sex konsekutiva kanalbitar med kanalsignalens klockfrekvens (2fc) och en logisk krets (LD) med sex ingångar ansluten till sex celler Z1 till Z5 hos skiftrëgistret för lag- ring av logiska värden för sex konsekutiva kanalbitar hos kanalsignalerna och en utgång för matning av källsignalen, varvid den logiska kretsen ut- görs av en anordning för matning av ett logisk värde (H) på utgången en- ligt algoritmen: W=7Y4+Y1YZ+Y3YE där y1 till y5 är de logisk värdena på kanalbitarna i de ifrågavarande cellerna Z1 till 25 hos skiftregistret, k ä n n e t e c k n a d av att skiftregistret innefattar åtminstone nio celler för lagring av nio konse- kutiva kanalbitar (Z1 - Z9) och att synkorddetektorn (SVD) innefattar en logisk krets med åtminstone nio ingångar kopplade till skiftregistrets nio celler (Pig 13).