JPS58500684A - フイルタインタフエ−ス回路に対する容量性ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 フィルタインタフェース回路に対スる 容量性Ｚ）／、４変換器 関連出願に対するクロスリファレンス 関連課題はその各々が本発明−と同一の譲受人に譲渡されている下記の係属中の 出願に見出すことができる。

１、　ロバート・ノープル・オールグツド、ステイーブン・バーロウ・ケリー、 リチャード・ウオルター・ウルマーおよびヘンリー・ウルツバーブによシ本発明 と同時に出願した１複数板能演算増幅器回路”と題する米国出＆第５Ｃ−８１１ ５３号。

２　ロバート・ノープル・オールグツドおよびステイーブン・バーロウ・ケリー によシ本発明と同時に出願した”Ｄ／Ａ変換器”と題する米国出願第５Ｃ−８１ １５４号。

発明の背景 １、発明の分野 本発明は、一般的に云ってインタフェース回路に関するものであシ、更に具体的 に云うとフィルタインタフェース回路に対する容量性Ｄ−Ａ変換器（ＤＡＣ）に 関する。

２先行技術の説明 容量性Ｄ−Ａ変換器（ＤＡＣ）は、音声信号を復号するためパルス符号器ｐ　（ ｐｃｙ）に一般に用いられる。一般的に云つて、そのような復号された音声信号 は、ＩＥＥＥ　Ｊｏμｒｎａｌａｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ ｚ　１９７９年２月号第６５−第７３頁に１オンチツプフイルタを具えたＰＣＭ 音声符号器復号器（ｃｏｔｉｇｃ）　’と題してＪ、Ｔ、ケープス、　Ｃ，Ｈ− チャン、　Ｓ−Ｄ。

ローゼンバウム、　Ｌ、Ｐ、セラーズおよびＪ、Ｂ、テリーによシ発表された論 文の第１０図に示されているように、出力緩衝増幅器を介して補間又は受信フィ ルタに結合される。

出力緩衝増幅器はＤＡＣの出力に生じた電荷をフィルタの入力段の電圧に変換す るために必要であると考えられている。代表的な場合には、緩衝増幅器の入力り 結合コンデンサを介、してＤＡＣの出力に結合される。そのような回路の欠点は 、ＤＡＣおよび結合コンデンサのノード接続に関連した不可避の漂遊（ストレイ ）キャパシタンスが緩衝増幅器に誤シの出力！圧を生じさせることである。上記 に引用したケープスの論文において、ＤＡＣは理論的には直接に出力緩衝増幅器 に結合させることができ、それによってノード接続とそれに伴う誤シをなくすこ とができると一指摘している。しかし、大部分の容量性ＤＡＣは大きな量の出力 キャパシタンスを有するので、演算増幅器の過負荷を防ぐのに必要な帰還コンデ ンサが大きくなシすき′て実際的ではなくなる。電力および集積回路空間を資す ことに加えて、緩衝増幅器の存在社、ＤＡＣの用途をＤ−Ａ変換だけに限定する 。

発明の要約 本発明の目的は、容量性ＤＡＣをフィルタに結合させるためのインタフェース回 路を提供することである。

本発明のもう１つの目的は、ＤＡＣの電荷を直接にフィルタに選択的に結合させ 、それによって中間の緩衝増幅器の必要をなくすフィルタインタフェース回路に 対する新規かつ改良されたＤＡＣを提供することである。

本発明の更にもう１つの目的は、先行技術の同様な回路よシも使用する部品数が 少なく、集積回路ダイ面積も小さいフィルタインタフェース回路に対する容量性 ＤＡＣを提供することである。

本発明の好ましい形においては、電荷をスイッチング手段を介してフィルタの入 力増幅器に選択的に結合させるための出力を有する容量性ＤＡＣが備えられてい る。この容量性ＤＡＣはフィルタ増幅器の入力コンデンサとして利用され、それ によって緩衝増幅器の必要をなくす。

ＤＡＣの電荷の量はデジタル信号を表わす電圧に比例して変化する。好ましい実 施例では、　ＤＡＣの電荷は一列に配置されたコンデンサによって与えられ、そ れらのコンデンサの一部は第１基準に切換えられ、その他のコンデンサは切換え られないままになっている。本発明の上述のおよびその他の目的、特徴および利 点は、添付した図面ならびに下記の詳細な説明から更によく理解される。

図面の簡単な説明 第１図社、本発明の好ましい一実施例を示す概略図である。

第２−は、Ｄ−Ａ変換器の好ましい一実施例を示す概略図である。

第３図は、第１図および第２図に示す概略的実施例に対する図式タイミング図で ある。

好ましい実施例の説明 本発明の好ましい実施例に従って組み立てたフィルタと符号器／復号器（コーデ ックｇ　ｅａｄａｃ）の組合せ回路１０デツク）回路１０社一般的には切換えコ ンデンサ（５ｗ１ｔｃｈｅｄｃａｐａｃｉｔｏｒ）複数機能演算増幅器部分１２ ．はしご形切換え容量性デジタル−アナログ変換器（ｎｉｃ）部分１４．および ＤＡＣ部分との間のインタフェースする受信フィルタ部分１６とからなる。この 回路１０ｔｉ、アナログ信号Ｖ工、を受信し記憶する一方で同時にその信号をろ 波することができる。信号Ｖ、、　ｕ演算増幅器部分１２を比較器として利用す ることによって、ＤＡＣ部分１４へ転送されデジタル出力に変換される。アナロ グ−デジタル（Ａ／Ｄ）変換は何時でも中断され、ＤＡＣ＠９１４は放電されデ ジタル−アナログＣＤ／Ａ”）変換を行うのに利用される。Ｚ）／、４変換が行 われた後に、４’Ｄ変換を再開してもよい。従って回路１０はＰＣＭ音声符号化 および復号化に特に有用である。という訳は、これら２つの機能が非同期“であ ってもよいからである。

この好ましい形においては、演算増幅器部分１８は、その非反転および反転入力 を有する演算増幅器１８をそれぞれスイッチ２０および２２を介して基準電圧、 例えばアナ反転入力に接続され、コンデンサ２４の第２プレート（ｐｌａｔｅ） は、スイッチ２８を介して演算増幅器１８の出力に接続されている。入力コンデ ンサ３２Ｕ、スイッチ２６を介して演算増幅器１８の反転入力に対して入力信号 Ｖ□、のＡＣ結合を与え、演算増幅器部分１２の通過帯域利得にはコンデンサ３ ２および２４の比（ｒａｔｉｏ）にほぼ等しい。

好ま；い実施例においては、すべてのスイッチＬ従来のＣＭＯ５伝送ゲートであ シ、これらのゲートはクロック発生番３０によシその制御入力に印加されるクロ ック信号が高の状態にある場合にはイネーブル（ｅｎａｂｌｅ）され又は閉じら れ、クロック信号が低の状態にある場合にはディスエーブル（ｄｉｓａｂｌｅ　 ）　され又は開かれる。従って、例えばスイッチ２０が信号Ａによってイネーブ ルされ、スイッチ２６および２８が信号Ｂによってイネーブルされ、スイッチ２ ２が信号Ｃによってディスエーブルされると、演算増幅器部分１２ＩＩ′ｉ入力 色号Ｖｘｘ　ｔ−標本化（ｅｇ＋ｍＰｈ）するためスイッチ３４は、帰還コンデ ンサ２４の第１プレート（ｐｌａｔｅ）を切換えコンデンサ（ｓｗｉｔｃｈｅｄ 　ｃａｐａｃｉｔｏｒ）　３６の第１プレートに接続させ、スイッチ３８は、帰 還コンデンサ２４の第２プレートを切換えコンデンサ３６の第１プレートに接続 させる。切換えコンデンサ６６の第２プレートは、基準ＦＡＧに接続されている 。スイッチ３４および３８Ｌ信号ＥおよびＤによってそれぞれ制御され、交互に コンデンサ５６を演算増幅器１８の反転入力から出力へ切換える。コンデンサ３ ６は回路１０の演算増幅器部分１２の高域ボール（ｈｉｇｈ　ｐａｇｅ　！１１ ）の場所を部分的に決定し、入力信号ＶｘＭのろ波を可能にする一方でその人力 信号は帰還コンデンサ２４によシ標本化（ｚａｍＰｌ−）される。

好ましい実施例においては、ＤＡＣ部分１４は、スイッチ４０を介して第１基準 電圧±Ｖ□ｆ　に選択的に結合されている第１入力端子、スイッチ４２および４ ３を介して演算増幅器部分１２の出力又は第２基準電圧ＦＡＧにそれぞれ選択的 に結合されている第２入力端子、およびスイッチ４４゜４５および４６を介して 第２基準電圧’ＡＧｙ演算増幅器１８の非反転入力又は受信フィルタ部分１６の 入力にそれぞれ選択的に結合されている出方端子を有する。一般的に云って、Ｄ ＡＣ部分１４し切換不能コンデンサ（ｕｎｚｗｉｔｃｈａｄＣαｐａｃｉｔｅｒ 　）　４７および切換えコンデンサ４８として表わすことができる。図示した形 においては、コンデンサ４７および４８の第１プレートをＤＡＣスイッチ４９を 介して選択的に結合してＤＡＣ部分１４の有効な第１プレートを形成し、一方そ の第２プレートを結合してＤＡＣ部分１４の第２プレートを形成してもよい。

動作すると、スイッチ４０，４２，４３，４４，４５．４６および４９はそれぞ れ信号Ｈ，Ｆ、Ｆ、Ｇ、Ｃ，ＩおよびＨによって制御される。例えは、第５図に 示すように信号ＦおよびＧが同時に高の状態にありｉ号Ｈが低の状態にあると、 入力標本ｆＦ工）、ｈそれが帰還コンデンサ２４によシ標本化されるのにつれて ＤＡＣ部分１４に転送することができる。従って、演算増幅器部分１２のもう１ つの機能は、アナログ入力信号をデジタル信号に変換する前にＤＡＣ部分１４を 入力標本ＫＶｘＭに充電することである。もしＤＡＣ部分１４がそこに標本（ｚ ａ准ｐ１ｇ　）が置かれてから比較的長い時間がたってから帰還コンデンサ２４ から充電される必要があると、スイッチ２６および２８は、充電されたコンデン サ２４を分離し、寄生的漏洩パスが帰還コンデンサ２４の標本化電荷（ｓａｍｐ ｌｅｄ　ｃｈａｒｔ’ｇ＞　の一部を漏らすのを防ぐために補償スイッチ（ｃｏ ｍｐｅｎｓａｔｅｄ　ｔｗｉｔｃｈｅｓ）とすべきである。更に、演算増幅器１ ８のオフセット電圧は入力信号標本（サンプル）とともにＤＡＣ部分１４に充電 されることを認識すべきである。

スイッチ２２が信号Ｃによってイネーブル（＃ルａｂｌｅ）されると、演算増幅 器１８はＡ／Ｄ変換に使用するための比４５がそれぞれ信号ＦおよびＣを介して イネーブルされ・一方スイッチ４２および４４がそれぞれ信号ＦおよびＧを介し てディス千−プル（ｅＬｉｚａｂｌｇ）されると、演算増幅器部分１２によって ＤＡＣ部分１４に転送された電圧は第２基準電圧’ＡＧに関連して翻訳（変換） される。勿論記憶されたオフセット電圧もまた切換え動作によって翻訳（変換） されるが、それは今度は反対の極性の誤シとして現われる。帰還コンデンサ２４ からの演算増幅器１８の反転入力を第２基準電圧ＶＡ、に切換え、第２基準ＦＡ Ｇからの非反転入力をＤＡＣ部分１４の出力端子に切換えることによって、演算 増幅器１８は比較器として接続され、その入力上の電圧間の差を示す出力を与え る。ＤＡＣ部分１４に記憶されたオフセットを圧り今度は演算増幅器の非反転入 力におけるバイアスとして存在するので、演算増幅器１８のオフセット電圧は自 動的に相殺される点に注目されたい。

ル争変換が完了する前に７）／Ａ変換を行うことを所望する場合には、ＤＡＣ部 分１４を放電してＤ／Ａ変換を行うのに用いることができる。例えは、スイッチ ４２および４４Ｌそれぞれ信号ＦおよびＧによってイネーブルされＤＡＣ１４を 放電させる。その後スイッチ４０および４９は、そ準土Ｖ□ｆの−にまでＤＡＣ 部分１４を充電させる。Ｄ／Ａ変換の完了後、入力標本（サンプル）　ＫＶりｌ 　は上述したように再びＤＡＣ部分１４に充電され、ル争変換はそれが割込まれ た場合再び開始される。

図示した実施例においては、１個の演算増幅器１８が種々の回路機能のために用 いられている。好ましい実施例では、演算増幅器部分１２は、説明した回路機能 の６各を行うために外部部品を必要としないモノリシック集積回路として便利に 組み立てられよう。

第２図には第１図のＤＡＣ部分１４の好ましい形式が示されている。図示した形 式においては、ＤＡＣ部分１４は２つのＤＡＣ部分、即ち容量性又はＣＤＡＣ部 分と、抵抗又はＲＤＡＣ部分５２とからなる。この形式のＤＡＣｉ；ｉ、一般に はスタックしたＤＡＣ５と呼ばれ、８ピット２進符号が他の場合に可能なダイナ ミックレンジよシ広いダイナミックレンジをカバーすることができるようにする 圧伸（圧縮／伸長）を利用するパルス符号変調（ＰＣＭ）においてしはしば応用 されている。２つの国際的に知られている圧伸符号Ｃｃａｗｘｐａ＊ｄａｄ　ｅ ｍｄｇｚ）　＃′１Ｍｇ−２５５圧縮近似則（ｅａｔｎｐ−ｒａｚｚｉｍ＊　ｌ ａｗ）および折れＨＡ−近位側（＃ｓｙｍｇｓｔ−ｄ　Ａ−１ａｗ）である。い ずれの近位側においても、アナログ音声信号の標本（サンプル）ａ、８ピツ）　 ＰＣＭ符号を用いて１６コード（ｃＡｏｒｄＩ）に変換（ｍａｙ）され、その各 コード（ｃＡａｒｄ）は１６の轡間隔（ステップ、　ｐｔｅｐ）からなる。Ｍ纒 −２５５近似則においては、各コード（ｃｈｏｒｄ）のステップ間隔祉そのサイ ズが入力−出力曲線の起点（−ｒすｉｓ）から正確に２倍はなれている。同じこ とはＡ近位側についても云えるが、但しこの場合には起点の各々の側の最初の２ つのコード（ｃｈｏｒｄｚ）は同じステップサイズを有する。両方の近位側は２ ５５の決定レベルによシ制限されている２５６の量子化レベルを含む。８ビット 圧伸ＰＣＭ語の様式祉、第１ビツトが音声信号の符号（＃ｉ！ｉｎ）を示すもの であシ、第２〜第４ビツトは１６のコード（ｃｈｏｒｄｓ　）のうちのどの１つ に信号が入るのかを符号（サイン）ビットとともに示すコート（ｃｈｏｒｄ）ビ ットであシ、第５〜第８ビツトは１６のステップのうちのどの１つが信号に対応 するのかを示すステップ（ｓｔｅｐ）ビットである。

図示された実施例においては、ＣＤＡＣ部分５ｏは１つのユニットコンデンサ５ ４および比Ｃｒａｔｉａ）　２”　（但しｎはコンデンサ５６−７０に対し０− ７に等しい）にょシそれぞれ効果的に２進法で重みが付けられている８ランクに 順序付けられた（ｅｉｇｈｔ　ｒａ％ｋ　ｏｒｄｅｒｅｄ）コンデンサ５６〜７ ｏを含む。コンデンサ５４−７０はその各々がＭｌおよび第２プレー　）　（ｐ ｌａｔｅ）を有し、第２プレートれＤＡＣ部分１４の出力端子に結合されている 。

図示した実施例においては、コンデンサ５４−６２に比べてコンデンサＪ４−７ ｏの物理的大きさを小さくし、不正確になる傾向のある大きな比（ｒａｔｉｏ） に伴う諸問題をなくすために、分割コンデンサ（ｄｉｖｉｄｉｎｇ　ｃａｐａｃ ｉｔｏｒ）　７２が、コンデンサ５４−６２の第２プレートとコンデンサ６４− ７０の第２プレートとの間に置かれている。別の云い方をすれに、分割コンデン サ７２は、コンデンサ６４−７０によってみられるようにコンデンサ５４−６２ の有効値を分割するのに用いられる。従って各コンデンサの重みを付けられた値 は、第２囚に示すようなものであるが、コンデンサ５０−７４の実際のユニット 値は好ましい形ではそれぞれ１，１，２゜４．８，１，２，４および８である。

しかし、コンデンサ５４−６２は分割コンデンサ７２のために僅か１ユニツトだ けの総ユニット値を与える（ｃｏ％ｔｒｉｂｕｔｅ　）にすぎないが、コンデン サ６４−７０は、出力において１５ユニツトの総ユニット値を与える。ここに示 す実施例は１例として示しであるだけであシ、他の値にかえてもよい点に注目す べきである。

コンデンサ７２と゛直列のコンデンサ５４−６２のインピーダンスをＤＡＣ部分 １４の出力端子において１ユニツトに等しくし、コンデンサ５４−６２が合計で １６のユニット重み（ｕｎｉｔｗｅｉｇｈｔｙ’）を有することができるように するために、コンデンサ７２の重み付き値は下記の式を解いてＸをめることによ って見出される。重み付き値祉、’／１．６　＋　１／Ｘ　＝　１ 又は、Ｘ　＝　１６／１５　＝　１．０６７ユニツト容量性ＤＡＣ部分５０ｔｊ ：、またコンデンサ５４−７０の第１プレートを第１基準電圧土’ｒａｆ−第２ 基準電圧’ＡＧ又は共通レール７６上にＲＤＡＣ９分５２によって発生するステ ップを圧へ選択的に結合させるため、ｃＦｉＬご形スイッチング回路網７４　（ ｌａｒｄｅｒ　ｓｗｉｔｃｈｉｎｇ　ｎｅｔｗｏｒｋ）　を含む。好ましい形で は、Ｃはしご形スイッチング回路網７４はＣレールスイッチ７８〜９４を含み、 スイッチ７８は第１基準電圧土’ｒｇｆとコンデンサ５４の第１プレートとの間 に！＆続され、スイッチ９４は第２基準電圧’ＡＧとコンデンサ６８の第１プレ ートとの間に接続されている。スイッチ８０〜９２は、それぞれ連続的に順位何 秒られた対のコンデンサ５６−７０の第１プレート間に接続されている。ｃＢし ご形（ｌａｄｄｅｒ＞スイッチング回路網７４は、更にそれぞれコンデンサ５６ −７０の第１プレートと共通レール７６との間に結合されたＣラング（ｒａｌｖ Ｌｊ）スイッチ９６−１１０を含む。Ｃレールスイッチ７８−９４およびＣラン グ（ｒ＃Ｌｓｙ　）　スイッチ９６−１１０の各々絋、関連したコンデンサ５６ −７０のランク（ｒａｓ＆）に対応スるランク順序を有する。

Ｃ線しご形スイッチング回路網７４はＣ論理回路によって制御され、この回路は 、ＰＣＭ語の対応するコード（ｃｈｏｒｄ）入力符号ビットを受信するデジタル 入力６１，６２およびｂ３と、その各々がＣラングイネーブル信号をランクされ たＣラングスイッチ９．６−１１０のそれぞれの１つに与える８ランクに順序づ けられ九〇ラング出方とを有する１／Ｂ　（ｏ＋５ａｏｆ　ａすｈｔ）ｃ復号器 １１１を含む。例えは、ｏｏｏのコード（ｃＡ。ｒｄ）入力符号に対応するＣラ ング出方はＣラングスイッチ９６に接続される。従って、どれか１つの特定のコ ード（ｃｈｏｒｄ）入力符号にとっては、Ｃラングイネーブル信号のそれぞれの １つが与えられてＣラングスイッチ９６−１１０のうちの関連した１つのスイッ チをイネーブルさせ、その他のすべてのＣラングスイッチ９６−１１０はディス エーブルされる。

Ｃ論理回路は、またランクを順序付けられたゲート１１２〜１２８を含み、これ らのゲートはそれぞれのＣレールスイッチ７８−９４を選択的にディスエーブル させるＣレールディスエーブル信号を与える。図示した形においては、ゲー）　 １１４−１２６は２人カッアゲートであシ、これらのゲートの入力は最低ランク （コード（ｃｈｏｒｄ）入力符号０００および００１）から始まって最高ランク （コード入力符号１１０および１１１）までのそれぞれの隣接する対のＣラング 出力に結合される。ゲート１１２は３人カッアゲートであシ、その第１人力は最 低ランクのＣラング出力（コード入力符号０００）に結合され、その第２人力は コンデンサ５４−７０の第１プレートを第１および第２基準電圧から選択的に減 結合させるため充％　ＤＡＣ又はＣＤディスエーブル信号に結合され、その第６ 人力はＩ）−Ａ変換に備えてＤＡＣコンテンサ５４−７０を選択的に放電させる ためＤ／Ａ放亀又はＤ＃ディスエーブル信号に結合される。ゲー）　１２Ｂは、 その第１人力なりＡＤディスエーブル信号の反転信号に結合させ、その第２人力 をゲート１５０の出力に結合させた２人力ナンド回路である。ゲート１３０はそ の第１人力が最高順位のＣラング出力（コード入力符号１１１）に結合され、そ の第２人力がＣＤディスエーブル信号に結合される２人力オアゲートであること が好ましい。

この集成においては、ゲー）　１１２−１１８からのＣレールディスエーブル出 力は、コンデンサ５６−７０の第１プレートのうちのどれが互に接続され基準電 圧出’ｒｇｆおよびＶＡＧに接続されるかを決定する。ＣＤディスエーブル信号 が高の状−にあるとすると、ゲート１１２は、Ｃレールスイッチ７８をディスエ ーブルさせてコンデンサ５６−７０の第１プレートを第１基準電圧土Ｖ□ｆから 減結合させ、ゲート１２８および１６０は協同してＣレールスイッチ９４をディ スエーブルさせてコンデンサ５６−７０の第１プレート番第２基準電圧”Ａ８か ら減結合させる。第３図に示すようにＣＤディスエーブル信号もまた信号Ｆとし てスィッチ４２０制御信号に結合されると、スイッチ４２は入力信号標本（サン プル）をコンデンサ５６−７０の第１プレートに結合させる。他方ＤＡＤディス エーブル信号が高の状態にあると、ゲート１１２はＣレールスイッチ７８ヲデイ スエープルさせてコンデンサ５６−７０の第１プレートを第１基準電圧土’ｒｅ ｆから減結合１させ、ゲート１２８はＣレールスイッチ９４をイネーブルさせて コンデンサ５６−７０の第１プレートを第２基準亀圧Ｖｍに結合させる。

図示した実施例において社、Ｃ復号器１１１がコンデンサ５４−７０を充電又は 放電させることが必要な場合には、Ｍ＃Ｌｓディスエーブル信号を介して選択的 にディスエーブルされる。好ましい実施例では、Ｃ復号器１１１は、最低のＣラ ング出力のみについてイネーブル信号を与えることによって、高状態のＭｕｓデ ィスエーブル信号に応答スる。同時に、インバータ１３２は、ゲート１１２およ び１１４゜およびスイッチ９６とＣ復号器との間の最低Ｃラング出力中に置かれ たゲート１６４をディスエーブルさせ、イネーブル信号がＣラングスイッチ９６ をイネーブルさせるのを防止する。ゲート１３４は、その第１人力を最低ランク のＣ′：）ング出力に結合させ、第２人力をインバータ１６２の出力に接続させ た２人力アンドゲートであシ、後者の入力は、Ｍｇｘディスエーブル信号を受信 するように結合されることが好ましい。

図示した実施例においては、ＲＤＡＣ部分５２は、第１基準亀圧土’ｒｇｆと第 ２基準亀圧へ。との間のステップ電圧を、ランク付けした複数のステップノード の各々の上に発生させる分圧器を具える。好ましい形式においては、分圧器は、 第１基準電圧土ｒ□ｆと第２基準電圧ＦＡＧとの間に直列に接続された複数の抵 抗１６６〜１７０を含め、抵抗１３６，１６８および１７０は、それぞれ１ユニ ツトの相対値を有し、抵抗１３８〜１６６は、それぞれ２ユニツトの相対値を有 する。この構成において杜、ＶｒａｆとＦＡＧとの間で間隔をおいて絶苅値を有 する所定のステップ電圧Ｌ、抵抗１５６〜１７０の６対の間のステップノードに 発生する。

ＲＤＡＣ部分５２は、またステップノードのうちの選択された１つを共通レール ７６に結合させるためＲはしご形スイッチング回路網を含む。特に複数のランク 付けされたＲラングスイッチ１７２〜２０２はそれぞれのステップノードを共通 レール７６に結合させる。好ましい形においては、スイッチ２０４および２０６ は、それぞれ抵抗１３６および１７０と並列に結合され、下記に明らかになされ る理由のため符号化／復号化又はＥｎ／Ｄｅｃ　信号に応答して抵抗１３６およ び１７０のうちの１つを選択的に短絡させる。

Ｒはしご形スイッチング回路網は、ＰＣＭ語のステップ入力符号ビットに対応す るデジタル人力ｂ４．ｂｌｌ、ｂ６および”Ｉ、およびそれぞれのＲラングスイ ッチ１７２〜２０２に対してイネーブル信号を与える１６のＲラング出力とを有 する’／１６　（ａｓｓ　ａｆ　ｚｉｊｔａｇｓ）　Ｒ復号器２１０によって制 御される。例えば、ステップ入力符号に対応するＲラング出力は、Ｒラングスイ ッチ１７２に接続され、ステップ入力符号１１１１に対応するＲラング出力ｉｄ Ｒラングスイッチ２０２に接続される。従っていずれか１つの特定のステップ人 の１つが与えられてＲラングスイッチ１７２〜２０２のうちの関連した１つをイ ネーブルさせる。Ｒラングイネーブル信号に応答して特定のＲラング信号１７２ 〜２０２はそれぞれのステップノードを共通のレール７６に結合させる。従って 、ＲＤＡＣ部分の両端に発生する各ステップ電圧は、共通レール７６を介して選 択的にＣＤＡＣ部分５ｏに接続されてもよい。

プログラマブルＡ近似則およびＭｕ−２５５近似則能力をうれた第１プレートを 有する符号化コンデンサ５４ヲ利用する。第１符号スイッチ２１４は符号化コン デンサ５４の第１プレートを最低ランクコンデンサ５６の第１プレートに結合さ せる。符号化コンデンサ５４の第２プレートはコンデンサ５６の第２プレートに 接続されている。第２符号スイッチ２１５ｉｌｌ：第２基準亀圧ＶＡＯと符号化 コンデンサ８４の第１プレートとの間に接続されている。Ａ近似側ＰＣＭ変換信 号又はＣＤイネーブル信号が高状態にてその制御入力端子に印加されると、第１ 符号スイッチ２１４絋イネーブルされる。ｋｈｂ近似則ＰＣＭ変換信号およびＣ Ｄイネーブル信号の補数の両方が高状態にてその制御入力端子に印加されると、 第２符号スイッチ２１５はイネーブルされる。

第１符号スイッチ２１４がイネーブルされると、第２符号スイッチ２１５はナイ スエーブルされてＤＪＩｃ部分４８はＡ近似側ＰＣＭ変換を行う。従ってＣＤＡ Ｃ部分５ｏの充電中は符号化コンデンサ５４社常にコンデンサ５６と並列に接続 されている。Ａ近似側変換が所望される場合には、コンデンサ５４Ｆｉコンデン サ５６と並列のｔまになっていることができるので、コンデンサ５４と５６の組 合せ社２ユニットのキャパシタンスを与える。しかじＮｍ−２５５近似則変換が 所望される場合に絋、符号化コンデンサ５４の第１プレートは第２基準電圧’Ａ Ｄに接続されコンデンサ５６の第１プレートから切離される。これｉ　ＣＤＡＣ 部分５゜から１ユニツトのキャパシタンスを取り除いてコード（ｃｈｏｒｄ）　 ０００においてＡ近似側コードサイズの１７２を与える。従って、起点（ａｒｉ ｌｉ％）におけるステップサイズはＭｕ近似則においてはＡ近位側の起点におけ るステップサイズの７２となる。

入力標本（サンプル）ｙよ、の極性は第２基準電圧ＶＡ６よル高いか、又は低い ので、ＤＡＣ部分１４はＣＩ）ＡＣ５０上の標本と、第１基準電圧土Ｖｒｇｆの 正負両方の形式とを比較することが可能でなければならない。好ましい実施例で は、基準電圧発生器（図示されていない）は必要とされる第１基＊を圧＋’ｒａ ｆおよび−Ｖｒ１ｆを発生させる。第２図に示すように、正および負の第１基準 電圧のうちの適当な１つれ、後述するようにスイッチ２１６および２１７を介し てそれぞれＣＤＡＣ５０およびＲＤＡＣ５２に選択的に結合されてもよい。

再び第１図を参照すると、受信フィルタ部分１６の第１段は、演算増幅＠２２０ ．　帰還コンデンサ２１８およヒ切換えコンデンサ２２２を含み、この切換えコ ンデンサ２２２の第１プレート社基準’ＡＧに接続され、第２プレートは制御色 号Ｊおよびその反転Ｊ（ｉ％ｍｌ＃ｒＪＦ＃）に応答して交互にスイッチ２２４ を介して演算増幅器２２０の非反転入力とスイッチ２２６を介して演算増幅器２ ２０の出力に接続されて帰還抵抗をシミュレートする。好ましい実施例では、受 信フィルタ部分１６は、所望するフィルタ板能を行うため適当な帰還パス（図示 されていない）を備えた追加のフィルタ段を含む。ＤＡＣ部分１４の電荷をスイ ッチ４６を介して直接に受信フィルタ１６の入力に選択的に結合させることによ シ、中間緩衝増幅器の必要性は全く除去される。この構成においては、ＤＡＣ部 分１４の出力を受信フィルタ部分１６に結合させるため緩衝増幅器を使用するこ とに通常伴う寄生キャパシタンス誤差はなく表る。という訳は、ＤＡＣ部分１４ の出力端子線、常に第２基準電圧ＶＡＱに固定するからである。緩衝増幅器を除 去すると電力および回路面積を保全することにもなる。

ＰＣＭ音声符号化に対する国際基準サンプリング速度（ｒａｔｅ）は、８ｆｆｚ 又は１２５μＩ−ｃごとに１フレームである。

好ましい実施例においては、各フレームは１６の尋しい変換セグメントに分割さ れ、Ｔａ：　Ｓｙ％Ｃ信号に同期されている。演算増幅器１２とＤＪＣ部分１４ との協力を明らかにするためには、２つのｎ／ｉ変換が１つの４’ｌ）変換の過 程において非同期で行われる１フレームを図示しである第３園を参照されたい。

勿論第３図に示しである例は回路１０が行いうる多くの方法のうちの１つだ轄を 表わすにすき゛ない。

一般的に云って、４７Ｄ変換は、アナログ入力信号ｒ□を標本化し入力標本−Ｋ ＶＸＭを帰還コンデンサ２４に記憶することによって行われる。次に入力標本は 、ＤＡＣ部分１４のコンデンサ５４−７０の第１プレートに転送され、標本を再 反転させるためその第２プレートに移される。次に、移動された標本の極性が第 ２基準電圧’ＡＩに比較して決定される。次に、デジタル符号に収束するため従 来の連続近似レジスタ又はＥＡＲ（図示されていない）を用いて２分探索（ｂｉ ％ａｒｙ　ｚｇａｒｅｈ）が行われ、このデジタル符号はＤＡＣ部分１４を用い て変換されるとコンデンサ５４−７０の第２プレートの標本電荷を効果的に取消 し、ＤＡＣ部分１４の出力端子の電圧を強制的に第２基準電圧ＦＡＧにする。

ＤＡＣ部分１４が入力標本電圧にまで充電されつつある時に、スイッチ２１４が イネーブルされスイッチ２１５がディスエーブルされ、；ンデンサ５４の１ユニ ツトのキャパシタンスをコンデンサ５６−７０の２５５ユニツトのキャパシタン スに加算し、全ＣＤＡＣ５０を２５６ユニツトのキャパシタンスとする。ＲＤＡ Ｃ５２社、　１６のステップ電圧のうちの任意の１つをステップノード７６を介 してコンデンサ５４−７０のうちの任意の１つに印加することができるので、Ｄ ＡＣ部分１４は、第１基準電圧土’ｒｇｆと第２基準電圧”ＡＧとの電圧差を２ ５６（キャパシタンスのユニツ）　）ｔ　１６（ステップ電圧）又ｄ４０９６セ グメントに効果的に分割する。しかし、実１にはＤＡＣ部分は圧伸（ｅａｍｐａ ＊ｄｉ’ｆ＆ｌ）に固有の増加するステップおよびコード（ｅｈａｒｄ）サイズ によシこれらのセグメントのうちの８　（ｃｈｏｒｄ）＊、　１６　（ステップ ）又は１２８だけを発生させることができるにすぎない。

符号化の過程において、アナログ入力標本（サンプル）は、第１基準翫圧１’、 、１／１６の倍数であるステップ電圧を与えるために構成されたＲ　ＤＡＣ５２ を用いてＤＡＣ部分１４が発生可能であるセグメントに対応する１組の決定レベ ルと比較される。好ましい実施例においては、ｘ　ＤＡＣ５２はＥｎ／Ｉ）ａｃ 　信号によってそのように構成されておシ、この信号はスイッチ２０４をイネー ブルさせ、スイッチ２０６をディスエーブルさせる。しかし、この符号化技術は 、０〜−１の範囲において量子化誤差を結果として生じさせることは拘知である 。

第３図に示す例においては、ＤＡＣ部分１４はＭ番−２５５圧伸近似則に従って 動作するものと仮定される。このモードにおいては、コンデンサ５４の第１プレ ートは変換中にスイッチ２１５を介して第２基準翫圧ＶＡＧに結合されもので、 キャパシタンスの２５５ユニツトだけが１６ステツプ電圧の各々に切換えること ができ、合計で４０８０セグメントにすぎない。従ってＤＡＣｆｔ１分１４の有 効範囲は（４０８０／第１セグメントの態量中に、アナログ入力信号ＶＸＭが標 本化され、瞬時値は−ＫＶｘ）Ｉとして帰還コンデンサ２４に記憶される。但し 、−Ｘは演算増幅器１８の利得である。

この説明のために、帰還コンデンサ２４の入力標本−ＫＶ□、が第１基準亀圧＋ ’ｒａｆの−５４０７４０９６の値を有すると仮定する。同時に、入力標本は信 号ＣＤによってイネーブルされるゲート４２を介してＣＤＡＣ回路５０のコンデ ンサ５４−７０の第１プレートへ転送される。入力標本がＣＤＡＣ５０に記憶さ れた後に、その標本Ｌコンデンサ５４−７０の第２プレートを演算増幅器１８の 非反転入力に結合しコンデンサ５４−７０の第１プレートを第２基準翫圧”ＡＧ に結合することによって、第２基準電圧ＦＡＧと比較して翻訳される。

標本の極性は今度は演算増幅器１８を翻訳された標本（サンプル）と第２基準電 圧とを比較するための比較器として構成することによって決定することができる 。ここに示した例の場合には、演算増幅器ＩＥｌ）出力は正であシ、入力標本Ｋ Ｖ工、はそれが標本化された時には正であったことを示す。次に、比較の結果が ５ＩＩＢに正符号ビットとして記憶され、スイッチ２１６をディスエーブルさせ 、スイッチ２１７をイネーブルさせることによって第１基準翫圧土’ｒａｆの負 電圧を選択するのに用いられる。

ト又はｂｌを強制的に１にし、Ｃ復号器１１１に対して中央範［１（ｗｉｄ　− ｒａ％ｙｓ　）のコード（Ｃ轟−ｒｄ）入力符号１００を作シ、Ｒ復号器２１０ に対して低範囲（ｌａｗ−ｒｇｓｙ＊）のスゲツブ入力符号００００を作る。コ ード（ｃＡｏｒｄ）入力符号１００に応答してＣ復号器１１１およびグー）　１ １２−１３０はスイッチ８６および８８をディスエーブルさせ、スイッチ７Ｂ− ８４および　□９０−９４をイネーブルさせ、コンデンサ５６−６２の第１プレ ートを第１基準覧圧−’ｒａｆに結合させて、コンデンサ６６−７０の第１プレ ートを第２基準亀圧ＦＡＧに結合させる。

Ｃ復号器１１１およびグー）　１１２−１３０妹、またスイッチ９６−１０２お よび１０６−１１０をディスエーブルさせスイッチ１０４をイネーブルさせて、 コンデンサ６４の第１プレートをステップノード７６に結合させる。ステップ入 力符号００００に応答してＲ復号器２１０は、スイッチ１７４−２０２をディス エーブルさせ、スイッチ１７２をイネーブルさせて、ステップノード７６を第２ 基準翫圧Ｖ□。に結合させる。この結果、記憶された標本（サンプル）を表わす 電荷がコンデンサ５４−７０の第２プレートに共有され（ｚｋｔｘｒ蓼ｎｊ／） 　＋それはコンデンサ５４−７０の第２プレートに電圧を発生させ、その電圧は まだ比較器撫成のままになっている演算増幅器１８の非反転入力に印加される。

コンデンサ５６−６２の第１プレートの第１基準電圧−’ｒａｆへの切換えによ る電荷は、コンデンサ５４−７０の全部の第２プレート上の標本電荷のすべてを 取シ消すのに十分てはないので、第２プレート上の電圧はまだ第２基準亀圧ＶＡ ０よ、シ高い。従って演算増幅器１８の出力は正となシ、その結果１の符号がＳ ＡＲｆ）　ｂｌの位置に記憶される。

示された仮定の例では、Ｉ’ｓ　５ｙｎｃ悟号が第３セグメントの期間中に受信 され、ル争変換順序（シーケンス）が割込まれてＤ／Ａ変換を行わねけならない ことを示す。従って第４セグメントの期間中にＦｉＤＡＣコンデンサ５４−７０ か先ず放電される。その理由鉱、入力標本−ＫＶよ、はまだ帰還コンデンサ２４ に保持されているからである。例えに、デジタル入力符号００１０１１００を受 信したとしよう。

正負符号ピッ）６０ｔｉＯであるので、所望するアナログ出力信号は負でなけれ ばならない。好ましい実施例におけるように、受信フィルタ部分１６がそこに奇 数の反転段を有する場合には、スイッチ２１６をイネーブルさせスイッチ２１７ をディスエーブルさせることによって、第１基準電圧土Ｖ□ｆのうちの正の電圧 を選択しなけれにならない。

放電後に、Ｃ復号器１１１はスイッチ７０−８０．８６−９４　および１００を イネーブルさせスイッチ８２および８４をディスエーブルさせることによってコ ード（ｃｈｏｒｄ）入力符号０１０に応答する。同様に、Ｒ復号器２１０はスイ ッチ１９６をイネーブルさせスイッチ１７２−１９４および１９８−２０２をデ ィスエーブルさせることによってステップ入力符号１１００に応答する。従って コンデンサ５６および５８の第１プレート祉第１基準翫庄士’ｒｇｆに結合され 、コンデンサ６ｏの第１プレートはステップノード７６に結合され、コンデンサ ６２−７０および５４の第１プレートは第２基準翫圧ＦＡＧに　。

結合される。示された例について云うと、ＲＤＡＣ５２によシステップノード７ ６に発生されたステップ電圧は＊ （２５７３２）　Ｖ□ｆ　となる。コンデンサ５６−６０の第１プレートの選択 的切換えの結果生じるＤＡＣ部分１４の出力端子上の電荷は、制御信号Ｉの制御 をうけてスイッチ４６を介して受信フィルタ部分１６に結合される。この電荷Ｌ ［（９８／４０９６）＊（＋Ｖｒｇｌ）　：ｌに比例し、ＤＡＣ部分１４の出力 端子から判るようにその比例定数はコンデンサ５４−７０配列（アレイ）のテプ ナン等価総キャパシタンスに関連することを電荷再分配原理を用いて証明できる 。

好ましい夫尻例においては、コンデンサ５４−７０は、受信フィルタ部分１６の 第１段の入力キャパシタンスとして樵能し、この段の利得の一部を決定する。受 信フィルタ部分１６の第１段か必要とするオリ得を減少させる一方でフィルタ部 分１６のダイナミックレンジを増大するために、Ｄ／Ａ変換は、十分な量の電荷 を受信フィルタ部分１６に結合させるように連続するセグメントにおいて２回実 行される。この方法によってＤＡＣ部分１４と受信フィルタ部分１６との間のイ ンタフェースをとることから得られる予ルｊしなかった利点は、アナログ信号の ７ラツトトツプ又は零位保持サンプリング（ｚｇｒａ　ｏｒｄｅｒ　ｈｏｌｄ　 ｓａＷＬｐｌｉｎｇ）に通常関連した（　ｔｉｎ　ｘ）／Ｘ歪みが自動的に補正 されることである。この問題の更に詐しい説明については、ステファンＵ、ケリ ーおよびヘンリー・ウルツブルグが１９８０年４月１０日に出願し本発明の譲受 人に譲渡された係楓中の米国出願第１３８，９６９号を診照される。

Ｚ）／Ａ変換中にハーフピット補正を行うことによって、もとのＡｌ１）変換か ら生じる量子化誤差を最小にすることができる。この補正を行うため、ＲＤＡＣ ５２は第２基準電圧ＶＡａ１５２の奇数倍数としてステップ−圧を与えるように 栴成されるべきである。好ましい実施例においては、ＲＤＡＣ５２はスイッチ２ ０６をイネーブルさせ、スイッチ２０４をディスエーブルさせるＥｎ／７）ａ　 ｅ　信号によってそのように栴成される。補正は、Ｄ／Ａ変換において’／２　 ＬＳＥだけＲはしご（ｌａｄｄｅｒ）を効果的に高くし又は上昇させて、４／Ｄ 変換における１／２ＬＳＢのＲはしごの相対的低下又は下降を補償し、その結果 量子化誤差を±１７２　の範囲に変化させる。

第５セグメントの終シまでに、変換されたアナログ信号は受信フィルタに結合さ れ、フィルタ帰還コンデンサ２１８にチャージ（ｃＡｇｒ！Ｉｍ）されてしまっ ている。第６セグメントの開始時に、入力標本−ＫＶｘ、を帰還コンデンサ２４ から戻してＤＡＣコンテンサ５４−７０にチャージ（ｃｈａｒｇｍ）することに よってＶＤ変換はそれが割込まれたところで再開される。第６セグメントの終ジ には、上述したように入力信号標本（゛サンプル）は再びコンデンサ５４−７０ の第２プレートに移行される。

第７セグメントの期間中に、第２セグメントの終シまでに確立された値にとどま っているＳＡＲは、次の最上位のデジタルビット、即ち第２コード（ｃＡｏｒｄ 　）入力ビツトを強制的に１にする。その絽来生じるコード（ｃｈｏｒｄ　）入 力符号１１０に応答してＣ後号ム１１１およびスイッチ１１２−１３０＆１；Ｌ スイッチ９０および９２をディスエーブルさせ、スイッチ７８−８８および９４ をイネーブルさせて、コンデンサ５６−６６の第１プレートを第１基準亀圧に結 合させ、コンデンサ７０の第１プレートを第２基準電圧ＦＡＩ）に結合させる。

Ｃ−復号器１１１およびグー）　１１２−１３０はまたスイッチ９６−１０６お よび１１０をディスエーブルさせ、スイッチ１０８をイネーブルさせて、コンデ ンサ６８の第１プレートをステップノード７６に結合させる。ステップ入力符号 ００００に応答してＲ復号器２１０はスイッチ１７４−２０２をディスエーブル させ、スイッチ１７２および２０４をイネーブルさせ、ステップノード７６を第 ２基準を圧Ｉ’Ａｏに結合させる。この結果、記憶された標本を表わす電荷がコ ンデンサ５４−７０の第２プレートに共有され（ＪＡαｒｉ％！ｉ）、それはコ ンデンサ５４−７０の第２プレートに電圧を発生させ、その電圧はまだ比較器本 成のままになっている演算増幅器１８の非反転入力に印加される。

コンデンサ５６−６６の第１プレートの第１基準覧圧−’ｒａｆへの切換えによ る電荷は今やコンデンサ５４−７０のすべての第２プレート上の標本電荷の全部 を取シ消すのに十分、な量以上になっているので、第２プレート上の電圧は第２ 基準亀圧ＦＡＧ以下となる。従って演算増幅器１８の出力は負となシ、その結果 符号０がＳＡＲのｂ２の位置に記憶される。

第８セグメントの期間中に、ＳＡＲは次の最上位のデジタル人力ビット６３．即 ち第３コード（ｃＡｓｒｄ）入力ビツトを強制的に１にする。その結果生じるコ ード（ｃＡｏｒｄ）入力符号１０１に応答してＣ復号器１１１およびグー）１１ ２−１３０はスイッチ８８および９０をディスエーブルさせ、スイッチ７Ｂ−８ ６および９２−９４をイネーブルさせて、コンデンサ５６−６４の第１プレート を第１基準覧圧−Ｖｒｍｆに結合させ、コンデンサ６８−７０の第１プレートを 第２基準亀圧Ｐ’Ａｅに結合させる。Ｃ復号器１１１およびグー）　１１２−１ ３０はまたスイッチ９６−１０４および１０８−１１０をディスエーブルさせ、 スイッチ１０６をイネーブルさせて、コンデンサ６６の第１プレートをステップ ノード７６に結合される。

ステップノード符号００００に応答してＲ復号器２１０はスイッチ１７４−２０ ２をディスエーブルさせ、スイッチ１７２および２０４をイネーブルさせて、ス テップノード７６を第２基準電圧ＦＡＩに結合させる。この結果、記憶されて標 本を表わす電荷がコンデンサ５４−７０の第２プレートに共有（＃Ａａｒｉｙｙ ）され、それはコンデンサ５４−７０の第２プレートに電圧を発生させ、その電 圧に′ｉ、まだ比較器桐成のままになっている演算増幅器１８の非反転入力に印 加される。

コンデンサ５６−６４の第１プレートの第１基準亀圧−’ｒａｆへの切換えによ る電荷は、まだコンデンサ５４−７０のすべての第２プレート上の標本電荷の全 部を取シ消すのに十分な量以上であるので、第２プレート上の電圧は再び第２基 準覧圧ｒＡ、以下になる。従って演算増幅器１８の出力は負となシ、その結果符 号０がＥＡＲのｂ３の位置に記憶される。このようにして、第８セグメントの終 シまでに社、ＳＡＲのコード（ｃｈｏｒｄ）入力部分は１００を含み、入力信号 標本の振幅がコード（ｃｈｏｒｄ）　４以内にあることを示す。

第９セグメントの期間中に、ＳＡＲは次の最上位のデジタル人力ビット、即ち第 １ステツプ入カビツトを強制的に１にする。コード（ｃｈｕｒｌ　）入力符号１ ００に応答してＣ復号器１１１およびグー）　１１２−１３０はスイッチ８６− ８８をディスエーブルさせ、スイッチ７８−８４および９０−９４をイネーブル させて、コンデンサ５６−６２の第１プレートを第１基準亀圧−’ｒａｆに結合 させ、コンデンサ６６−７０の第１プレートを第２基準亀圧ＦＡＧに結合させる 。Ｃ復号器１１１およびゲート１１２−１！１０はまたスイッチ９６−１０２お よび１０６−１１０　ｔディスエーブルさせ、スイッチ１０４をイネーブルさせ て、コンデンサ６４の第１プレートを不テップ７６に結合させる。ステップ入力 符号１００口に応答してＲ復号器２１０はスイッチ１７２−１８６および１９０ −２０２をディスエーブルさせ、スイッチ１８Ｂをイネーブルさせて、（１”／ ！１２）＊’ｒａｆをステップノード７６を介してコンデンサ６４の第１プレー トに結合させる。この結果、記憶された標本を表わす電荷がコンデンサ５４−７ ０の第２プレートに共有され（ｚｈａｒｉ％！Ｉ）、それはコンデンサ５４−７ ０の第２プレートに電圧を生じさせ、その電圧はまだ比較器框成のままになって いる演算増幅器１８の非反転入力に印加される。

コンデンサ５６−６２の第１プレートの第１基準亀圧−’ｒｇｆへの切換えおよ びコンデンサ６４の第１プレートの（１６／３２）＊’ｒａｆへの切換えによる 電荷ａｔだコンデンサ５４−７０のすべての第２プレート上の標本電荷の全部を 取り消すのに十分な量以上なので、第２プレート上の電圧は再び第２基準翫圧Ｆ ＡＧ以下になる。従って演算増幅器１８の出力は負となシ、その結果符号０がＳ ＡＲのｂ４の位置に記憶される。同様な方法で、残シのステップ入力ビツトに対 応する残シのデジタル入力ビラ）　ｂ５．ｂ６およびｂ７の各各はそれぞれ第１ ０．第１１および第１２セグメントにおいて決定される。従って第１２セグメン トの終シまでには、ＳＡＲのコード（ｃｈｏｒｄ）　入力部分は１００を含み、 ＳＡＲのステップ入力部分ｔｉ　０１１０　を含んで、標本化された場合入力信 号ＦｆＮの振幅社コード（ｃＡａｒｄ）　４のステップ６内にあったことを示す 。

４’Ｄ変換の完了後はいっでもＳＡＲの内容はその後の使用又は伝送のため適当 な保持レジスタ（図示されていない）に転送することができる。好ましい実施例 では、転送は、デジタル符号ビットｂ７の決定後のセグメントの期間中に行われ る。次にＳＡＲは次の４７Ｄ変換サイクルの準備のためすべて零にクリアされる 。

第１３セグメントの期間中に、第２　Ｒｚ　５ｙｎｃ信号か受信される。それに 応答して回路１０は上述したように動作し、必要とされるＤ／Ａ変換を第１４お よび第１５セグメントの期間中に行う。ル争変換、　Ｄ／Ａ変換のいずれもが起 きていないと、回路は第１３および第１６セグメントにおけるようにアイドルモ ードに入る。ＴｉｅおよびＲ，５，％Ｃ信号の相対的タイミングに応じて、各フ レームは０〜４のアイドルモードセグメントを有しうる。

第３図の代表的なタイミング図を用いて回路１ｏの動作を示したが、１つのフレ ームの期間中に２回のＤ／Ａ変換と１回のＶＤ変換を行う回路１Ｄの能力は音声 応用における非同期動作を保証することは明らかである。事実、前の々φ変更が 完了していれはたとえＴａｇ　Ｓｙ％Ｃ信号がセグメント前に起きたとしても、 回路１０は満足に動作することを証明することができる。

本発明を好ましい実施例について説明したが、本発明は多くの方法で変形させる ことができ、上記に具体的に示し説明した例以外の多数の実＆例の形をとシうる ことは画業技術者には明らかであろう。従って、添付した請求範囲によって、本 発明の真の精神および範囲内にある本発明のすべての変形を含むことが意図され ている。

補正書の翻訳文提出％（特許法第１８４条７の第１項）１．特許出願の表示 国際出願番号　ｐｃ　ｒ／ｌｔｓ　８２１００５１、発明の名称 フィルタインタフェース回路に対する容量性Ｚ）／、４変換器＆特許出願人 住　所　アメリカ合衆国イリノイ州６０１９６　、シャンバーブ。

イースト・アルゴンフィン・ロード、　１３０３番名　称　モトローラ・インコ ーホレーテッド代表者　ラウナー、ピンセント　ジエづ国　籍　アメリカ合衆国 ４、代理人 住　所　東京都豊島区南長崎２丁目５番２号請　求　の　範　囲 １、　その入力部分に結合された電圧に比例してその出力部分に電荷を容量的に 結合させるだめの容量性ＤＡＣ手段と。

第１イネーブル伯号に応答して容量性ＤＡＣ手段の入力部分をル１基準電圧に結 合させるための入力切換え手段と。

その入力部分に結合したｔ荷に関連した電圧でその出力部分上に出力信号を与え るだめのフィルタ手段と。

第２イネーブル信号に応答してフィルタ手段の出力部分を結合させ第３イネーブ ル信号に応答して第２基準電圧に結合させるための出力切換え手段と。

放％期間中には第３イネーブル信号を、固定期間中に社第２イネーブル信号を、 標本期間中には第１および第２イネーブル信号を、保持期間中には第１イネーブ ル信号を順次与えるためのクロック発生器手段との組合せから敗るフィルタイン タフェース回路ニ対スる容量性Ｄ／Ａ変換詣。

２　（補正）容量性ＤＡＣ手段は。

入力部分をｔＪｐＪ２基＄’＆圧に結合させ、出力部分を容量性ＤＡＣ手段の出 力部分に結合させた切換不能キャパシタンス手段と。

入力部分を入力切換え手段に結合させ、出力部分を容量性ＤＡＣ手段の出力部分 に結合させた切換えキャパシタンス手段と。

第３イネーブル色号に応答して切換えキャパシタンス手段の入力部分を第２基準 電圧に結合させるＤＡＣ切換え手段と。

を具えることを特徴とする請求の範囲第１項の組合せから成る容量性Ｄ／Ａ変換 器。

五　（補正）フィルタ手段は。

反転および非反転入力と１出力とを有する演算増幅器と。

演算増幅器の反転入力と出力との間に結合された帰還キャパシタンス手段と。

演算増幅器の反転入力と出力との間に結合された帰還抵抗手段と。

を具えることを特徴とする請求の範囲第１項又は第２項の組合せから成る容量性 ｎ／ｉ変換益。

４、（新規）前記符号化された信号をＤ／Ａ変換器のキャパシタンス手段に充電 させ、前記符号化信号に関連した電荷を与える段階と。

前記キャパシタンス手段を入力コンデンサとして用いるフィルタにｍＪ記電荷を 直接に結合させ、それによシ前記符号化信号かろ波される前に前記を荷を電圧に 変換する必要を除去する段階と。

を具えることを特徴とする符号、化信号を復号する方法。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 部分に電荷を容量的に結合させるための容量性ＤＡＣ手力部分を第１基準電圧に 結合させるための入力切換え手段と。 その入力部分に結合した電荷に関連した電圧でその出力部分上に出力信号を与え るためのフィルタ手段と。 第２イネーブル信号に応答してフィルタ手段の出力部分を結合させ第６イネープ ル信竺１．に応答して第２基準亀圧に結合させるための出力切換え手段と。 放％期間中には第５イネーブル信号を、固定期間中には第２イネーブル信号を、 標本期間中には第１および第２イネーブル信号を、保持期間中には第１イネーブ ル色号を順次与えるだめのクロック発生器手段と。 の組合せから成るフィルタインタフェース回路に対する容量性７）／Ａ変換器。 ２　容量性ＤＡＣ手段は。 入力部分を第２基準亀圧に結合させ、出力部分を容量性ＤＡＣ手段の出力部分に 結合させた切換不能キャパシタンス手段と。 入力部分を入力切換え手段に結合させ、出力部分を容量性ＤＡＣ手段の出力部分 に結合させた切換えキャパシタンス手段と。 第３イネーブル信号に応答して切換えキャパシタンス手段の入力部分を第２基準 を圧に結合させるためのＤＡＣ切換え手段と。 を具える請求の範囲第１項の組合せから成る容量性Ｄ／Ａ変換器。 五　フィルタ手段は。 反転および非反転入力および１出力を有する演算増幅器手段と。 演算増幅器の反転入力と出力との間に結合された帰還キャパシタンス手段ト。 演算増幅器の反転入力と出力との間に結合された帰還抵抗手段と。 を具える請求の範＠：ｌ第１項又は第２項の組合せから成る容量性ルク変換器。