JPS6029060A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル・アナログ変換器（以下Ｄ／Ａコン
バータと称す〕に関し、特に電荷再配分方式（７）　ｌ
）／Ａ−ｙンバータに関する。

所定ビット数の２進法のディジタル信号全アナログ信号
とするためのいコンバータの１つとして、いわゆる電荷
再配分方式のコンバータがある。

第１図はこの電荷再配分方式の１）／Ａコンバータの１
例の回路ブロック図であり、互いに直列接続された等容
量の第１及び第２コンデンサＣ１及びＣ２が設けられて
お９、これらコンデンサの充放電等の制御がスィッチ素
子１〜３０オンオフ動作により行われるようになってい
る。

具体的には、コンデンサＣ１及びＣ２への充電制御のた
めのスイッチｌが設けられておジ、コンデンサＣ１の電
荷を放電するためにスイッチ２が設けられている。また
、両コンデンサの電荷配分をなすためにスイッチ３が設
けられており、これら各スイ・ノチ１〜３が、ディジタ
ル入力信号（Ａ）に応じて開面回路５から発生される制
御信号（Ｂｌ〜（Ｄ＋により夫々オンオフ制御されるの
である。１連の所定ビットのディジタル入力信号の最後
における第２コンデンサＣ２の出力がサンプルホールド
回路４においてサンプルホールドされ、このホールド出
力がディジタル人力信号に対応したアナログ信号となる
０ 第２，３図は第１図の回路におけるディジタル信号（Ａ
ｌに対する制御信号（ｓ＋〜（Ｄ）のタイミングを示す
図であり、第２図はディジタル信号（Ａ）の所定ビット
が”ｌ”の場合、第３図は０°゛の場合を夫々示す。

第２図を参照するに、入力信号のビット符号が（Ａ）に
示す如く１”の場合には、先ず制（財）信号（１３）が
所定期間例えば高レベルとなりスイッチｌ全オンとする
。この間両コンデンサＣ１及びＣ２は充電されるが、両
コンデンサの充電電荷が零であった場合には、この充電
動作に起因する電荷Ｑ。は、Ｑｏ−Ｃ１Ｃ２■／（Ｃ１
＋０２）・・・（１）となる。こ＼に、■は充電電圧で
ある。

この充電動作の前に、コンデンサＣ２に既にＱ１０の電
荷が存在していれば、新らしく充電される電荷Ｑ′は、 Ｑ’＝　Ｉ　ＣｌＣ２／　ＣＣＩ＋Ｃ２）　）　（Ｖ−
Ｑ７Ｃ２）・・・（２） となる。従って、コンデンサＣ２の新電荷Ｑ２は、Ｃ２
−Ｑ′２＋Ｑ′ −（０２／　（Ｃｔ＋Ｃ２）　）　（ｃ、ｖ＋　Ｑ’２
　）　・・・（３）となる。しかる後に制御信号（ｑが
高レベルとなりスイッチ２がオンとなり、コンデンサＣ
１ハ放電されリセットされる。

次に第３図全参照するに、入力信号のビット符号がＧＡ
）の如（”Ｏ”の場合には、制御信号（Ｂ）は低レベル
を維持してスイッチ１はオフのま＼であり、コンデンサ
への充電は行われない。次に、制御信号（Ｉ））が所定
期間高レベルとなりスイッチ３がオンとなって、電荷の
配分が行われる。この時のコンデンサＣ２の電荷は、 Ｃ２＝　（Ｃ２／　（Ｃ，十Ｃ２）　）　Ｑ１０　・・
・（４）となる。しかる後に、制御信号（ｑが高レベル
となりスイッチ２がオンとなって、コンデンサＣ１の放
電リセットが行われる。

いま、入力信号（Ａ）かにビット（ｋは自然数〕の場合
、各ビットの内存（１又は０）に対応して、各ビット毎
に第２図又は第３図に示した手順をもって制御回路５か
ら制（財）信号（Ｂｌ〜（Ｄ）が発生され、最終ビット
における制御動作が終了した時点のコンデンサＣ２に蓄
積された電荷Ｑ２がサンプルホールド回路４にてホール
ドされる。このホールド出力がディジタル人力信号に対
応したアナログ信号となるのである。

上記（３＞　、　（４）式を用いて、最終的に得られる
んビットディジタル信号による充電電荷Ｑ２は次式とな
る。

・・・（５） こ＼に、Ｚ６はｔ番目ビットが“′１”°の時ば１．”
Ｏ″゛の時は０であるものと定める。こ＼で、Ｃ１■は
定数であるからこれヲＱ。とじ、またＣ、＝Ｃ２という
理想状態の下では、（５）式は となり、コンデンサＣ２の出力にヨクアナログ信号が得
られるのである。

上記においてはＣ１＝０２とした理想的な場合であるが
、実際にはＣ１と０２との間には誤差が存在することか
ら、Ｃ，−（１＋β）　”ｏ　ｌ　０２＝（ｌ−β）　
Ｃｏ　とおいて考察する。尚、０くβくｌである。（５
）式において、上記Ｃ１及び０２ヲ代人すると、・・・
（６） となる。理想型である（５）式と（６）式とを比較すれ
ば、絶対値において、（ｌ−β２）の定数差は直線性に
は無関係であってこれを無視すると、Σの項におけるい
＋β＞ｋｔの項が、久にて規定されて存在したりしなか
ったジし、またｔビ・ノド目で規定される＜、ｈ−ｉ）
乗により大きさが異なったすして、理想型に対しズレを
生じ歪となって雑音の発生全招来するのである。

こ＼で、標準化されたずれＥ−ｉ考えれば、と表わされ
、を番目のビットが最終のにビット目まで動作した時の
ズレΔＥ２は、 ｋ−ｉ＋１ ΔＥ＝（１／〕　・（Ａβ＋Ｂβ２＋・・・〕２ ・・・（８） となる。こ＼に、β〈ｌならばβ２以上の項は無視可能
であるから、 ｋ−も＋１ Δ町＝（Ｖ）　・Ａβ　・・・（９） となる。（９）式により得られた値を表１に示す。

（表１） 表１において、最大歪はＺ、がすべて“１１１の場合で
あり、これが最小単位を越えないという条件の下にβに
ついて考える。ｋ＝４．８及び１６の各ビット数に対す
る最小単位は、＜、ＩＡ、＞”　＋　（Ｖ２）８及び（
”／）”であるから、この各位を最大歪０．６８８β。

０９６５β及び１・βが夫々越えないものとして、βの
許容度は、夫々０．０９０９　、０．００４及び０．０
０００１５と計算される。

コンデンサＣ１と０２との差は２βであるから、この差
は４ビツトでは１８チまで、８ビツトでは０８係まで夫
々許容される。しかし、１６ビツトでは３．００３チま
でしか許されず、従って、旧チの誤差でコンデンサが製
造できたとしても１０ビット程度のＤ／Ａコンバータし
か実現し得ないことになる。

第４図（Ａ）はコンデンサＣ１及びＣ２の容量値のずれ
に起因するアナログ出力の歪の１例金示す図であり、実
線で示す曲線２０が真のアナログ値であり、点線で示す
曲線２１が歪を伴ったいコンバータのアナログ出力であ
る。尚、Ｔｏ［サンプリング周期に示している。このよ
うに、各サンプリング値に対応したアナログ出力レベル
は真のアナログレベルに対して一方向（図では正方向）
のみにずれ。

そのずれ幅は各サンプリング値組に異なり一定とはなら
ないことが知られており、このずれが出力歪となるわけ
である。

第４図（Ｂ）に各サンプリング値に対するアナログ出力
レベルのずれすなわちエラー成分を示している０ このエラー成分を補正するために、各サンプリング値に
対応するディジタル信号毎に、コンデンサＣ１及びＣ２
の役目全方いに切換えて上述したと同等の動作を行わせ
、同一ディジタル信号毎に２回のアナログ変俟動作全な
し、両アナログ出力全加算する方法が考えられる。この
場合、第２回目の動作においては、第５図（Ａｌ　、　
（Ｂｌに示すように真のアナログ値に対し負方向のみに
ずれ、そのずれ幅は第４図に示した第１回目の動作にお
けるそれと同一となることから、両動作にｊ：り得られ
たアナログ出力を加算することにより、エラー成分が互
、いに打消し合って正確なアナログ信号が得られるので
ある。

しかし、この方法では同一ディジタル信号毎に２回の制
御動作を必要としその制御が煩雑であると共に変換時間
の増大全招来する。

、本発明の目的は、変換時間を増大することなく２つの
コンデンサの容量差による出力歪を減少させた精度の良
いＤ／Ａコンバータを提供すること全目的としている。

本発明によるＤ／Ａコンバータは、互いに直列接続され
た第１及び第２コンデンサと、これら第１及び第２コン
デンサの充放電をディジタル信号に応じて制御する制御
手段と、第１及び第２コンデンサの充電電荷に応じてア
ナログ信号全導出する出力手段とを含むディジタル・ア
ナログ変換器であって、制（財）手段は、ディジタル信
号の重みの大なる第１ビット群とより小なる残余ビット
群とのうち第１ビット群の各ビット毎に、このビット内
容に応じて第１及び第２コンデンサへの充電若しくは両
コンデンサの電荷配分を行ってしかる後に第１コンデン
サを放電制御し、次いで残余ピント群の最上位ビットの
更に上位に零ビツト付加しこの零ビツト付加された第２
ビット群の各ビット毎に第１ビ・ノド群の制御動作と同
一の動作制御をなし、再び第２ビット群の各ビット毎に
、このビ、ト内容に応じて第１及び第２コンデンサへの
充電若しくは両コンデンサの電荷配分を行ってしかる後
に第２コンデンサを放電制御するよう構成されており、
出力手段は、制御手段による第１ビット群の全ビット動
作とそれに絖〈第２ビ・ノド群の全ビット動作によｆ）
得られた第２コンデンサの出力をサンプルホールドし、
また制御手段による２回目の前記第２ビ・ノド群の全ビ
ット動作により得られた第１コンデンサの出力をサンプ
ルホールドし、これら両ホールド出力を加算してアナロ
グ信号としてなることを特徴とする。

以下に図面を用いて本発明につき説明する。

第６図は本発明の実施例の回路ブロック図であり、第１
図と同等部分は同一符号に、Ｊ：！ｌｌ示されている。

本例では、コンデンサＣ１の放電のためにスイッチ７及
び８が夫々用いられるようになっておす、スイッチ６及
び８により両コンデンサの電荷配分がなされるよう構成
されている。そして、コンデンサＣ２の出力がスイッチ
７を介してサンプルホールド回路４へ入力される。また
、コンデンサＣ１のそれが第２のサンプルホールド回１
１３９へ入力され、両ホールド出力が加算器１１によジ
加算されてアナログ信号となる。

これらスイッチ１〜８のオンオン制呻が、ディジタル信
号（Ａｌを人力とする制御回路１０から発生されるディ
ジタル信号に応じた制御信号（８１、（Ｑ　ｉ（Ｃ′）
及び（１））により夫々行われる。また、ホールド回路
４及び９のサンプルパルスも制御回路１０から発生され
る。

こ５で、ｋビットのディジタル入力信号のうち、コンデ
ンサＣ１，Ｃ２の容量差に起因する誤差全相対的に工９
大きく生ずるのは、重みづけの犬なるビット群よりもむ
しろ重みづけの小なるビット群である。そこで、例えば
Ａ＝１６の場合、重みづけの犬なる前半の第１ビット群
ヲ１１ビット目までとし、重みづけの小なる後半の残余
ピント群ｉ１２ビット目以降として、第１ビット群につ
いては従来通りの動作を行ない、残余ビ・ノド群につい
ては、コンデンサＣ１とＣ１との機能全方いに逆として
２回動作させるようにしこれら演算動作に、Ｊ：す得ら
れたコンデンサの充′ａ電荷を加算してアナログ信号と
するものである。

この場合、後半の残余ビットについては２回動作全行う
ために、これらを単純加算すれば、絶対値が２倍となり
、前半の第１ビット群の演算動作に、Ｊ：９得られた値
と加算することはできない。後半の残余ビットについて
の２回に亘る演算結果についてイすればよいが、この号
の演算過程において再び誤差が生じることになる。そこ
で、本発明では、残余ビットの演算動作に際し、この残
余ビットの最上位ビットの更に上位に零（“０゛°）ビ
ット全付加して、各残余ビラトラ匙づつ低位−・、シフ
トせしめ、１２ビツト巳〜１６ビツト目及び付方ｎビッ
トの合計６ビツト全第２ビツト群とし、この第２ビット
群につき２回の演算動作を行うようにするのである。こ
うすれば、第２ビ、）群の各１回の演算動作によＶ得ら
れる絶対値は、付加ビットを加えない上記残余ビ・ソ）
群の各１回の演算動作によＶ得られるべき絶対値のとと
なり、誤差の発生はなくなる。

以下に、第７図〜第１０図を用いて上記動作につ、き説
明する。

先ず、１６ビ・ントのディジタル人力信号（Ａ）の前半
の第１ビット群（第１ビ・ノド目〜第１１ビ・ノド目ま
で）及び後半の残余ビ・ノド群（第１２ビ・ノド目〜第
１６ビノト目まで〕を夫々分割し、残余ビ、ノド群の最
上位ビットの更に上位に“′０”ビ・ソトヲ付加し第２
ビット群とする。この第１ビット群と第２ビット群とｉ
ｌつのディジタル信号として、各ビ・ノド毎にこのビッ
ト内容に応じて第７図及び第８図に示す如き制御信号が
発生されて、第１図の従来例と全く同一動作が行われる
が、以下説明する。

第７図はと・ソト内容が囚に示す如く“１゛の場合であ
り、先ず制御信号（Ｂｌが高レベルとなり、スイッチｌ
をオンとしコンデンサＣ０，Ｃ２への充電が行われる。

そして制御信号（ｑ及び（Ｃ′〕が共に高レベルとなり
、スイッチ６及び７がオンとなり、コンデンサＣ１の放
電がなされる。

第８図（Ａ＋に示す如く、人力信号のビットが°“０°
゛の場合には、制御信号（８１は低レベルのま＼であり
、コンデンサへの充電は行われない。その代りに、制御
信号（Ｃ１、ＣＤ＋が共に高レベルとなりコンデンサの
電荷配分〃・行われる。しかる後に、制御信号（Ｑ　。

（Ｃ′）が高レベルとなりコンデンサＣ７の放電をなす
ようになっている。

以上の動作が、入力信号（５）の第１ビ、ト群とそれに
続く第２ビット群のすべてのビ・ソトにつき行われて終
了した時点で、コンデンサＣ２の充電電荷がホールド回
路４に、Ｊ：りサンプリングされホールドされる。

こＸで、特に図示しないが、開側１回路１０には上記第
２ビット群のビット内容を記憶するメモリが設けられて
おり、上記動作が終了した時点で、このメモリから第２
ビット群の信号が読出されて、この第２ビット群のみに
ついて各ビット毎に、このビット内容に応じて第９図及
び第１０図に示す如き制御信号が発生されることになる
。

第９図は当該第２ビット群のビット内容が（Ａ）の如＜
　＝ｌｌ°°の場合であり、制御信号（Ｂｌは高レベル
となりコンデンサへの充電がなされる。しかる後に制御
信号（Ｃ’）　、　ＣＤ）が高レベルとなってコンデン
サＣ２の放電を行う。

第１Ｏ図はビット内容が０°°の場合であり、制御信号
ＣＢｉ　ｎ低レベルのま＼であってコンデンサへの充電
はなされない。その代りに、制（財）信号ｆｃｌ　、　
（Ｄ）が高レベルとなり電荷配分がなされる。しかる後
に、制御信号（Ｃ’）　、　（Ｄ）が高レベルと彦り、
コンデンサＣ２の放電が行われる。

か＼る動作が第２ビット群のすべてのビットにつき行わ
れた時点におけるコンデンサＣ１の充電電荷がホールド
回路９によりサンプリングされホールドされる。このホ
ールド信号と先の第１ホールド回路４のホールド信号と
が加算されてアナログ信号出力とされるのである。

こうすることに、Ｊ：り、誤差の発生が相対的に犬なる
下位ビット群に関しての２重の演算動作によジ、誤差が
互いに打消し合って消失することから、従来例の如き単
純１回動作に比し、誤差は著しく小となる０また、全ビ
・ソトにつき２重の演算動作を行う必要がないのでＤ／
Ａ変拗変量時間しく学大することにない。

上記の例すなわち１６ビノトの場合についての最終的に
得られる最大誤差”’ｍａ工は、（８）式を参照して次
式となる。

Ｅｍａｘ　＝Σ　（１回動作によるβの項及びβ２の項
）２＝１ ＋Σ　（２電動作によるβ２の項） −１２ ・・（１０） 第２項においてβの項がないのは、２電動作により互い
に打消されるからである。

こＸで、表２に（１０）式のβ及びβ２の項につき算出
して示している。

この表２に基づき（１０）式の値をめると、Ｅよエニ（
０，１８７β＋０．５β２）＋０．６７５β２＝０．１
８７β＋１．１５７β２ となり、従来の１回動作のみにより得られるＥ−□−１
・β＋１・β２のβの項に対し略２０チ改良されている
ことが判る。β２の項に対してはβ〈１であるとすれば
無視可能となる。

斜上の如く、本発明によれば変換時間をあまり増大させ
ることなく、精度の良い１）／Ａコンノ（−タを得るこ
とができるものである。

尚、上記のｋの値や第１ビット群及び残余ビ・ノド群の
ビット数はこれに限定されるものではない。

特に、当該ビット数については、２つのコンデンサのズ
レβと目的とする精度との関係、ｌサンプリングタイム
内で行える演算数とコンバータの演算速度との関係等に
て決定すれば良い。また、制（財）回路（αマイクロプ
ロセツサ等のコンピュータ金剛いてそのプログラムによ
り容易に実現可能である０ ４１ツ１面の憧毘り饅明 第１図は従来の彰伍コンバータの回路ブロック図、第２
図及び第３図は第１図のブロックの動作を説明するタイ
ミングチャート、第４図及び第５図は第１図の回路動作
により得られる出力波形及びエラー波形の態様を示す図
、第６図は本発明の実施例の回路プロ・ツク図、第７図
〜第１Ｏ図は第６図の回路ブロックの動作全説明するタ
イミングチャートである。

主要部分の符号の説明 Ｃ，、Ｃ２・・・コンデンサ １〜３，６〜８・・・スイッチ ４．９・・・ホールド回路 ｌＯ・・・制御回路 １１・・・加算回路 出願人　パイオニア株式会社 代理人　弁理士　籐材元彦 （外１名） 本６図 （Ａ）　−「］−ＣＡ　）　′δ （Ｂ）　−「１−　（５） （Ｃ）　−「］−（Ｃ）　−Ｆ］−−Ｆ］−（ｃ’ジノ
−−１−（ｃ・ノー一−一−−−−−−−−−−−−ヨ
ｒｌ＋（Ｄ］　−「］− （Ｄ） ＃ｑ　凹 １″′ （，４Ｊ」し−ｍ− ＣＢ）」シーーー （Ｃ） （Ｄ）　−Ｆ］− ９７０図 （Ａ）”０” ＬＢ） （Ｃ）　−Ｍ

Claims (1)

【特許請求の範囲】
1. 互いに直列接続された第１及び第２コンデンサと、前記
   第１及び第２コンデンサの充放電全ディジタル信号に応
   じて制御する制御手段と、前記第１及び第２コンデンサ
   の充電電荷に応じてアナログ信号を導出する出力手段と
   を含むディジタル・アナログ変換器であって、前記制御
   手段は、前記ディジタル信号の重みの犬なる第１ビット
   群とより小なる残余ビット群とのうち前記第１ビット群
   の各ビ／）％に、このビット内容に応じて前記第１及び
   第２コンデンサへの充電若しくは両コンデンサの電荷配
   分を行ってしかる後に前記第１コンデンザを放Ｔｉ　１
   ｌｉｌｌ　ｔｅｌ　Ｌ、次いで前記残余ビット群の最上
   位ビットの更に上位に零ビツト付加しこの零ビツト付加
   された第２ビット群の各ビット毎に前記第１ビット群の
   側聞動作と同一の動作別ｒａｌｌ’ｒなし、再び前記第
   ２ビット群の各ビット毎に、このビット内容に応じて前
   記第１及び第２コンデンサへの充電若しくは両コンデン
   サの電荷配分を行ってしかる後に前記第２コンデンサを
   放電制御するよう構成されており、前記出力手段は、前
   記制御手段による前記第１ビット群の全ピント動作とそ
   れに続く前記第２ビット群の全ビット動作にエフ得られ
   た前記第２コンデンサの出力をサンプルホールドし、捷
   た前記制御手段による２回目の前記第２ビット群の全ビ
   ット動作に、ｌ：９得られた前記第１コンデンサの出力
   全サンプルボールドし、これら両ホールド出カを加算し
   てアナログ信号とするようにしてなるディジタル・アナ
   ログ変換器。