JPS6029051A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル・アナログ変換器（以下単にＤ／Ａ
コンバータと略記する）に関し、％に電荷再配分方式の
Ｄ／Ａコンノく一夕に関する。

所定ビット数の２進法のディジタル信号をアナログ信号
とするための成仏１ンノく一夕としては種々の方式のも
のがあるが、構成の簡単なものとしていわゆる電荷再配
分方式のＤ／Ａコンノく一夕がある０第１図はこの電荷
再配分方式の庚伍コンノ＜ータの１例の回路ブロック図
であり、ｌ端が共に所定基準電位点（例えばアース〕に
接続された等容量の第１及び第２コンデンサＣ１及びＣ
２が設けられ、これらコンデンサの充放電等の制（財）
がスイッチ素子１〜３のオンオフ動作により行われるよ
うに々っている。

具体的には、コンデンサＣ５への充電側（財）のための
スイッチｌが設けられており、またこのコンデンサＣ１
の充電電荷全コンデンサＣ２へ再分配制御するためにス
イッチ２が設けられている。そして、コンデンサＣ１の
電荷を放電してリセットするためにスイッチ３が設けら
れており、これら各スイッチ１〜３が、ディジタル人力
信号（５）に応じて制御回路５から発生される制御信号
（８１〜（目により夫々オンオフ制菌される。１連の所
定ビットのディジタル人力信号の最後における第２コン
デンサＣ２の充電電荷がサンプルホールド回路４におい
てサンプルホールドされ、このホールド出力がディジタ
ル入力信号に対応したアナログ信号となるのである０ 第２，３図は第１図の回路におけるディジタル信号（八
に対する制御信号（Ｂｌ〜（Ｄのタイミングを示す図で
ある０第２図はディジタル入力信号（への所定ビットが
１°°の場合のものであり、第３図は“０°。

の略合のものである。

第２図を参照するに、入力信号のビ・ノド符号が図（Ａ
）の如＜パ１″°の場合には、先ず制御信号（Ｂ）が所
定期間例えば高レベルとなってスイッチ１をオンとする
。この間コンデンサＣ１ハ、 Ｑ、　＝＝　ｃ、　、　Ｖ　・、・＝（１）なる電荷を
有するように充電される。尚、■は充電電圧である。し
かる後に、制御信号（ｑが所定期間高レベルとなジスイ
ッチ２をオンとする。この時、既にＱ′２なる電荷がコ
ンデンサＣ２に充電されているとすれば、スイ・ソチ２
のオンによる再分配によりコンデンサＣ２の新電荷Ｑ２
ハ、 Ｑ、＋＝（Ｃ２／（ｃ＋＋０２））−（Ｑ；＋ｃ１ｖ）
・・・・・・（２） となる。しかる後に制御信号（Ｄ）が高レベルとなって
スイッチ３がオンとなり、コンデンサＣ１は放電されて
リセットされる。

次に、第３図を参照するに、人力信号のビット符号が図
（Ａ）の如（”ｏ”の場合には、制御信号（Ｂｌは低レ
ベルを維持するから、スイッチｌはオフのま＼でありコ
ンデンサＣ１への充電は行われない。次に制御信号ｔＱ
が所定期間高レベルと々クスイッチ２をオンとして電荷
の再分配が行われる。この時のコンデンサＣ２の電荷は
、 Ｑ、、−（Ｃ２／ＣＣ１十Ｃ２月・Ｑ′２　・・・・・
・（３）となる。しかる後に、制御信号（口が高し・ベ
ルとなってスイッチ３がオンとなり、コンデンサＣ１は
放電されてリセＩトされる。

いま、入力ディジタル信号（Ａ）かにビットの信号（Ａ
Ｕ自然数つの場合は、各ビット内容（ｌ又はＯを相称す
る〕に対応して、各ビ・ノド毎に第２図又は第３図を用
いて説明した手順をもって制置回路５から各制御信号（
ｈ〜（θが発生されて、最終ビ４にてホールドされる。

このホールド出力がディジタル人力信号に対応したアナ
ログ信号となるのである。

上記（２１，（３１式を用いて、最終的に得られるんビ
ットディジタル信号による充電電荷Ｑ２は次式となるＱ ・・・・・・（４） こ＼に、Ｚよｔ番目のビ・ントがｌｌ　ｌＩＩの時はｌ
、　ｌｌｏＩＩＯ時Ｈｏであるものと規定する。（４）
式の意味するところは、乙着目のビ・ントに、Ｊ：、ｐ
コンデンサＣ２に充′亀されり電荷はその後の１ビ・ノ
ドの動作が行われる毎にＣ２／（Ｃ１＋０２）倍の等比
級数で漸減して行くことである。

いま、Ｑ、はＣ１と■と（てエフ定まる定数であるから
、ＱｏとしまたＣ１＝Ｃ２という理想状態の下では、（
４）式は となる。（５）式において、に−４ビ・ントの場合を考
えると、 −ＺｌＧつ’十Ｚ２＜−＞つ３＋Ｚ３（′ＬＡ）２＋Ｚ
４（１Ａ）・・・・・・（６） となるから、４ビツトのディジタルデータに対するアナ
ログデータは表１の様に表わされることになる。尚＝Ｑ
、は１として正規化している。

（表１９ 上記においては、Ｃ１＝Ｃ２として理想的な場合につい
て考えたが、実際には容量値Ｃ，，Ｃ２には誤差を有す
ることから、Ｃ１＝（ｌ−β）ｃｏ、Ｃ２＝（１＋β）
Ｃ。

とおいて考察する。尚、０くβく１である。（４）式に
おいて、上記Ｃ１及びＣ２を代入すると、・・・・・・
（７） と々る。理想型である（５）式は であるから、（７）及び（８）式を比較すれば、絶対値
において、（１−β２）の定数差は、直線性には無関係
であってこれを無視すると、Σの項におけるに−１ （１＋β）　の項が、Ｚ、にて規定されて存在したりし
なかったりし、ま２ｉビツト目で規定される（ｋ−ｉ）
乗により大きさが異かったりして、理想型に対しズレ金
主じ歪となっそ雑音の発生を招来するのである。

こ＼で、標準化されたずれＥＱ考えれば、・・・・・・
（９） と表わされ、を番目のビットが最終のにビット目まで動
作した時のズレΔＥ２は、 ｋ−ｉ＋ｔ ΔＢ、−（ｙ２）　・（Ａβ十Ｂβ２＋・・・）、・・
・・・（ｌＯ） となる。こ＼に、β〈ｌならばβ２以上の項は無視可能
であるから、 ｋ−ｉ＋１ ΔＥ、−己４）　・Ａβ　°゛川−（１りとなる。（１
１〕式により得られた値を表２に示す。

（表２） 表２において、最大歪はＺ、、がすべて“１”の場合で
あり、これが最小単位を越えないという条件の下にβに
ついて考える。ｋ＝４．８及び１６の各ビット数に対す
る最小単位は、Ｃ％）’　、　（Ｖ２）’及び（３）”
であるから、この各値全最大歪０．６８８β。

０９６５β及び１・βが夫々越えないものとして、βの
許容度は、夫々０．０９０９　、０．００４及び０．０
０００１５と計算される。

コンデンサＣ１と０２との差は２βであるから、この差
は４ビツトで［１８％まで、８ビツトで１４０．８　％
壕で夫々許容されることになる。しかし、１６ビツトで
は０００３％壕でしか許されず、従って、０１％の誤差
でコンデンサＣ，、Ｃ２が製造できたとしても１０ビッ
ト程度の１ν人コンバータしか実現し得ないことになる
。

本発明は２つのコンデンサの容量差による出力歪全太幅
に減少させて精度の良い多ビットのＤ／Ａコンバータを
提供することを目的としている。

本発明によるいコンバータは、１端が所定基準電位点に
共通接続された第１及び第２コンデンサと、これら第１
及び第２コンデンサの充放電を制御する側聞手段と、第
２コンデンサの出力をサンプルホールドする第１ホール
ド手段とを有し、当該側面１手段は、所定ピット数のデ
ィジタル信号の各ビ、）毎に、このビット内容に応じて
第１コンデンサへの充電のオンオフを行ってこの充電電
荷を第２コンデンサへ配分ししかる後に第１コンデンサ
を放電側１ｆｉｌｌするよう構成されており、制量手段
による上記ｆｌｉｌｌ　Ｉｆｌｌｌ動作をすべてのピン
トにつき行った後に第２コンデンサの出力全第１ホール
ド手段によりホールドするようにしたＤ／Ａコンバータ
であって、制御手段は、更に上記制御動作の後に、同一
のディジタル信号の各ビット毎に、このビット内容に応
じて第２コンデンサへの充電のオンオフを行ってこの充
電電荷を第１コンデンサへ配分ししかる後に第２コンデ
ンサを放電制御するよう構成されており、この制−動作
音すべてのビットにつき行った後に第１コンデンサの出
力をサンプルホールドする第２ホールド手段を設け、第
１及び第２ホールド手段の各出力の和を用いてアナログ
信号を得るようにしたことｔｌ−特徴とする。

以下に本発明につき図面を用いて説明する。

第４図は本発明の実施例の回路ブロック図であり、第１
図と同等部分は同一符号により示されている。本例では
、第１図の構成の他に、第２コンデンサＣ２への充電ス
イ・ンチ６と、このコンデンサＣ２の放電スイッチ７と
、更には、第１コンデンサＣ１の電荷をサンプルホール
ドする第２サンプルホールド回路８と全付加し、第１及
び第２サンプルホールド回路４及び８０ホールド出力を
加算器９に加算してアナログ出力として導出するように
している。

本例における側脚回路１０においても、ディジタル入力
信号（Ｎに応じて制御信号（８１〜（Ｄ及び（Ｂ５゜（
１）’）が夫々発生されるようになっており、信号（Ｂ
５及び（Ｄ５にＪ：クスイソチ６及び７が夫々オンオフ
副脚される。また、サンプルホールド回路４及び８のサ
ンプルパルスも制御回路１０にＪ：り発生されるように
なっている。

か＼る構成において、んビ・ソトのディジタル人力信号
（Ａｌの各ビット毎に、このビット内容すなわち°“１
゛°及び“０°′に夫り応じて第５図及び第６図に示す
如きスイッチ制御ｆｌｑｌ信号（８１〜（θが順次発生
されてスイッチ１〜３がそれに応じて動作する。これは
、第１図の従来例と同一動作であり、第２図及び第３図
のタイミング波形と全く同一となっている。すべてのビ
、）について上記動作が終了した時点で、（７）式にて
示す電荷Ｑ２が第２コンデンサＣ２へ充電されているか
ら、これがサンプルホールド回路４においてホールドさ
れることになる。

こメで、側面回路１０には、図示しないかにビットのデ
ィジタル入力信号（Ａ）’ｅ記憶する記憶手段が設けら
れており、上述の動作が終了した時点でこの記憶されて
いるにビ・ソトのディジクル叉力信号（Ａｌが順次読出
されて、上述の動作と同様な動作が繰返えされることに
なる。この場合の動作−について、第７図及び第８図を
用いて説明する。

第７図はディジタル入力信号（Ａｌの所定ビットが“１
”の場合のものであり、第８図に“′０゛の場合のもの
である。第７図を参照するに、入力信号のビット符号が
図（Ａ）の如く“１°゛の場合には、先ず制御信号（Ｂ
′）が所定期間高レベルとなってヌイ・ンチ６をオンと
する。よって、第２コンデンサＣ２は充電される。しか
る後に、制御信号（ｑが所定期間高レベルとなりスイッ
チ２をオンとして、電荷の再分配が行われる。そして、
制御信号（Ｄ′〕が高レベルとなりスイッチ７がオンと
なりコンデンサＣ２ハ放電されてリセットされる。

次に、第８図を参照すると、人力信号のビット符号が図
（Ａｌの如く“Ｏｏｏの場合には、制御信号（Ｂ５は低
レベル全維持するから、スイッチ６はオフでありコンデ
ンサＣ２への充電は行われない。次に、制御信号（ｑが
所定期間高レベルとなりヌインチ２をオンとして電荷の
再分配がなされ、しかる後に、制（財）信号（Ｂ５が高
レベルとなってスイ・ンチ７がオンとなる。よってコン
デンサＣ２は放電リセ・・ノドされる。

か＼る動作がディジタル信号（Ａ）の各ピントにつき順
次行われ、ｋビット目の動作終了時にサンプルホールド
回路８によって第１コンデンサＣ，の充電電荷がホール
ドされる。こうして得られたホールド回路４及び８のホ
ールド出力が加算器９にて加算されアナログ出力となる
のである。

第７，８図を用いて示した一連の動作の後により得られ
るコンデンサＣ１の充電電荷Ｑ１は、（７）式を得たと
同様にして、 ・・・・・・（１２） と凍る。よって、加算器９の出力には、Ｑ＝Ｑ。

＋Ｑ２に比例した信号が得られる。尚、Ｑ＝Ｑ、＋Ｑ２
ば（７）式及び（１２Ｊ式より、 ・・・・・・（１３） となる。

この場合における標準化されたずれＥを考えれば、 ・・・・・・（１４） となり、この式の特徴は（）内を２項定理を用いて展開
したときβの奇数乗項が消え偶数乗項のみが残ることで
ある。従って、ΔＥ、は に−ｉ＋１ ΔＢｉ＝　（１／２）　・（１３β２＋１）β４＋・・
・〕・・・・・・（１５） となる。こ＼で、β４以上の項を無視すれば、ｋ−乙＋
１ ΔＥｉ＝　（１）　・ＢＩ３　・・・・・・（１６）と
なり、この（１６）式によ、り得られた値を表３に示す
０ （表３） 表３において、最大歪ｉＺ、がすべて１”°の場合であ
・す、これが最小単位を越えないという条件の下にβに
つき考える。Ａ＝４．８及び１６の各ビット数に対する
最小単位は、（Ｖ２）４．（ｙ２）８及び（す１６であ
るから、この６値を最大歪０．８７５β２，２β２及び
２２β２が夫々越えないものとして、βの許容度は夫々
０．２６７　、０．０４４及び０．００２６と計算され
る。

Ｃ１と０２との差は２βであるが、本例では同一動作を
２回繰返して行っていることがら（１３）式で示される
Ｑの値は２倍の大きさとなっているので、上記で算出し
たβの許容度は４倍迄許せることになる。勿論、４ビツ
トの場合のβの許容度は、０２６７であるからそのま＼
計算すると４倍で１以上となってしまうが、こればβ（
１という前提から外れるからである。従って、４ピツト
の場合はＣ，、Ｃ，、のバラツキは考慮しなくても良い
といえる。

８ピツトの場合は１９％、１６ビツトの場合でも１係の
差があっても良好に動作することになる。

叙上の如く、本発明によれば、与えられた所定ビットの
ディジタル入力信号を記憶手段により記憶しておき、２
回にわたってＤ／Ａ変換の演算動作を行うことに、ｌ：
す、２個のコンデンサの容量値のバラツキに起因する出
力信号歪の影響を著しく軽減することが可能となる利点
がある。特に、ラダー抵抗網等を用いる捗４・コンバー
タでは、抵抗値の精度を向上させるためにトリミング工
程を必要とし、調整の煩雑さやコストアップの要因とな
っているが、本発明の電荷Ｂ分配方式のシ４．コンバー
タでは、特別な調整ケ要せずローコストの装置が得られ
る。

尚、ｆｌ＋ｌＩ　ｍ１回路は、マイクロプロセッサ等の
コンピュータを用いそのプログラムにより容易に実現可
能である。

【図面の簡単な説明】

第１図は従来の甲情コンバータの回路ブロック図、第２
図及び第３図は第１図のブロックの動作を説明するタイ
ミングチャート、第４図は本発明の実施例の回路ブロッ
ク図、第５図〜第８図に第４図のブロックの動作を説明
するタイミングチャートである。 主要部分の符号の説明 Ｃ１，Ｃ２・・・コンデンサ １〜３．６．７・・・スイッチ素子 ４．８・・・サンプルホールド回路 １０・・・制量回路 出願人　パイオニア株式会社 代理人　弁理士　藤村元彦 （外１名〕

Claims (1)

【特許請求の範囲】
1. ｌ端が所定基準電位点に共通接続された第１及び第２コ
   ンデンサと、前記第１及び第２コンデンサの充放電をｉ
   ＋＋１偶１する制御手段と、前記第２コンデンサの出力
   全サンプルホールドするｉ１ホールド手段とを有し、前
   記制御手段は、所定ビット数のディジタル信号の各ビッ
   ト毎に、このビット内容に応じて前記第１コンデンサへ
   の充電のオンオフを行ってこの充電電荷を前記第２コン
   デンサへ配分ししかる後に前記第１コンデンサを放電制
   量するよう構成されており、前記制御手段による上記制
   御動作−とすべてのピントにつき行った後に前記第２コ
   ンデンサの出力を前記第１ホールド手段によりホールド
   するようにしたディジタル・アナログ変換器であって、
   前記制御１手段は、更に上記制ｒｉ１１動作の後に、前
   記ディジタル信号の各ビット毎に、このビット内容に応
   じて前記第２コンデンサへの充電のオンオフを行ってこ
   の充電電荷を前記第１コンデンサへ配分ししかる後に前
   記第２コンデンサを放電制御するよう構成されており、
   この制御動作をすべてのビ・ノドにつき行った後に前記
   第１コンデンサの出力をサンプルホールド第２ホールド
   手段を設け、前記第１及び第２ホールド手段の各出力の
   和を用いてアナログ信号を得る工うにしたことを特徴と
   するディジタル・アナログ変換器。