JPH08139603A - アナログ・ディジタル変換システム及び同システム内オフセット電圧追跡及び補正方法 - Google Patents

アナログ・ディジタル変換システム及び同システム内オフセット電圧追跡及び補正方法

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JPH08139603A
JPH08139603A JP7028577A JP2857795A JPH08139603A JP H08139603 A JPH08139603 A JP H08139603A JP 7028577 A JP7028577 A JP 7028577A JP 2857795 A JP2857795 A JP 2857795A JP H08139603 A JPH08139603 A JP H08139603A
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Wit Michiel De
ドウィット ミシェル
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Abstract

(57)【要約】 【目的】 電荷再分布アナログ・ディジタル変換器から
のオフセット電圧を各変換中かつ少数クロックサイクル
内に低減させる又は除去する。 【構成】 電荷平衡型アナログ・ディジタル変換器８
は、コンデンサアレイ１２の共通上極板である第１接続
点と第２接続点との間に一連の比較器１８を有し、アレ
イ１２の各コンデンサの下極板に接続された各スイッチ
１４を逐次近似レジスタ論理ユニット１６を使いセット
する。自動オフセット追跡及び補正回路１０は、接続点
１と接続点２との間に接続され、各変換中、接続点２上
のオフセット電圧をラッチ２６を使いセンシングして昇
降計数器２８を計数させ、その現行計数に応じて制御さ
れるディジタル・アナログ変換器３２の出力を減衰コン
デンサ３４に加えて接続点１に電荷を注入及びこれから
電荷を引き出す結果、オフセット電圧を打ち消す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に電子回路の分
野、特に改良自動オフセット追跡及び補正回路及び動作
方法に関する。
【０００２】
【従来の技術】電荷平衡型（ｃｈａｒｇｅ ｒｅｄｉｓ
ｔｒｉｂｕｔｉｏｎ；再分布）アナログ・ディジタル変
換器は、アナログ信号を２進表現に変換するために広く
使用される。これらの変換器は、アナログ電圧信号をサ
ンプリングし、かつアナログ信号をディジタルコードに
変換する。電荷平衡型アナログ・ディジタル変換器は、
一般に、比較器に接続されたコンデンサの２進重み付き
アレイを含む。しばしば、この比較器は、一連の差動型
又はインバータ型増幅器を含む。電荷平衡型アナログ・
ディジタル変換器は、コンデンサアレイ内のコンデンサ
の下極板に接続された三状態スイッチをセットするため
に逐次近似レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒ
ｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ；ＳＡＲ）論理
を利用する。三状態スイッチにとっての３つの状態は、
入力電圧への接続、接地電位への接続、及び基準電圧へ
の接続である。コンデンサアレイ内のコンデンサの上極
板は一括接続されて１つの接続点を形成し、この接続点
はコンデンサアレイの上極板である。
【０００３】
【発明が解決しようとする課題】電荷平衡型アナログ・
ディジタル変換器に共通の問題は、その比較器の出力電
圧に影響する電圧オフセットである。この電圧オフセッ
トは、アナログ信号のディジタルコードへの不正確な変
換の原因になり得る。電荷平衡型アナログ・ディジタル
変換器からこの電圧オフセットを除去するには、比較的
大きな量の時間を消費することがある。或る場合には、
その消費時間は、変換処理中の消費時間ほどになること
がある。
【０００４】電荷平衡型アナログ・ディジタル変換器か
らのオフセット電圧を敏速に低減させる又は除去する電
子回路に対する要求が起こっている。
【０００５】
【課題を解決するための手段】本発明によれば、電荷平
衡型アナログ・ディジタル変換器に対する改良自動オフ
セット追跡及び補正回路が提供され、この回路は電圧オ
フセットを低減し又は除去するための先行技術の回路に
関連した欠点及び問題を実質的に除去する又は低減させ
る。
【０００６】１実施例によれば、サンプリング回路網
と、自動オフセット追跡及び補正回路とを含むアナログ
・ディジタル変換システムが提供される。そのサンプリ
ング回路網は、複数のコンデンサを含み、これらのコン
デンサは各コンデンサの第１接続点を共通接続点に結合
される。自動オフセット追跡及び補正回路は、サンプリ
ング回路網に結合され、及びサンプリング回路網の動作
中共通接続点上に存在するオフセット電圧をセンシング
し、かつオフセット電圧を低減させるためにオフセット
電圧のセンシングに応答して共通接続点へ電荷を注入し
及び共通接続点から電荷を引き出すように動作可能であ
る。
【０００７】更に他の実施例によれば、アナログ・ディ
ジタル変換システム内オフセット電圧を追跡し及び補正
する方法が提供され、この方法は次のステップを含む。
第１ステップは、アナログ・ディジタル変換システム内
の接続点に存在するオフセット電圧をセンシングするこ
とを含む。第２ステップは、この接続点に供給する電荷
符号及び電荷の量をセットすることを含む。第３ステッ
プは、電荷符号が正のときその接点へ電荷のこの量を注
入することによって及びその電荷符号が負のときその接
続点から電荷のこの量を引き出すことによって、オフセ
ット電圧を低減させることを含む。最終ステップは、各
変換の後かつ次の変換の前にセンシングするステップ、
セットするステップ、及び低減させるステップを繰り返
すことを含む。
【０００８】
【実施例】本発明の教示に従って構成された自動オフセ
ット追跡及び補正回路は、零電圧入力をサンプリングす
ることを要せずにアナログ・ディジタル変換システム内
電圧オフセットの高速補正を提供する。それゆえに、本
発明の技術的利点は、オフセット電圧を低減させる又は
除去するに当たってのその速度である。本発明の回路は
各変換の後に少数のクロックサイクルしか追加せず、各
変換中に電圧オフセットがセンシングされ、かつオフセ
ット電圧を低減させる又は除去するために使用される電
荷の量が更新される。少数のクロックサイクル内に電圧
オフセットのこの低減を完遂することが、アナログ・デ
ィジタル変換システムの動作を大いに高速化する。
【０００９】図１は全体的に６で指示されるアナログ・
ディジタル変換システムを図解し、このシステムは本発
明の教示に従って組み立てられた自動オフセット追跡及
び補正回路を使用する。アナログ・ディジタル変換シス
テム６は、電荷平衡型アナログ・ディジタル変換器８、
自動オフセット追跡及び補正回路１０を含む。
【００１０】電荷平衡型アナログ・ディジタル変換器８
は、２進重み付きコンデンサアレイ１２を含む。コンデ
ンサアレイ１２は、電荷再分布アナログ・ディジタル変
換器８の出力として使用される２進数字の数に等しい数
のコンデンサを含む。コンデンサアレイ１２内のコンデ
ンサの各々は、上極板及び下極板を含む。コンデンサア
レイ１２内のこれらコンデンサの上極板は、接続点１に
おいて一括接続される。それゆえに、接続点１は、コン
デンサアレイ１２にとっての上極板を含む。コンデンサ
アレイ１２内の各コンデンサの下極板は、スイッチアレ
イ１４内の分離三状態スイッチに接続される。
【００１１】スイッチアレイ１４内の各三状態スイッチ
は３つの入力を含み、これらの入力に三状態スイッチが
コンデンサアレイ１２内のコシデンサの下極板を接続す
ることができる。スイッチアレイ１４内の各三状態スイ
ッチの１つの入力は、入力電圧ＶＩＮに接続される。ス
イッチアレイ１４内の三状態スイッチの各々への第２入
力は、接地電位ＧＮＤに接続される。スイッチアレイ１
４内の三状態スイッチの各々への第３入力は、基準電圧
ＶＲＥＦに接続される。
【００１２】逐次近似レジスタ（以下、ＳＡＲと称す
る）論理ユニット１６は、制御信号をスイッチアレイ１
４内の三状態スイッチの各々に供給する。ＳＡＲ論理ユ
ニット１６は、各三状態スイッチがコンデンサアレイ１
２内の各コンデンサの下極板をどの入力に接続するかを
制御する。ＳＡＲ論理ユニット１６は、アナログ・ディ
ジタル変換を完遂するようにスイッチアレイ１４内の三
状態スイッチを制御する。ＳＡＲ論理ユニット１６は、
接続点２に接続された入力を含み、これは一連の比較器
１８からの比較器出力である。ＳＡＲ論理ユニット１６
は、リセット信号を接続点３に供給し、及びラッチクロ
ック信号及び計数器クロック信号を自動オフセット及び
補正回路１０に供給する。ＳＡＲ論理ユニット１６は、
また、データ出力信号を供給し、この信号はサンプル入
力電圧のディジタル表現を指示する。ＳＡＲ論理ユニッ
ト１６は、システムクロック信号及び変換開始信号に接
続された２つの更に他の入力を含む。
【００１３】一連の比較器１８は、接続点１に接続され
た入力及び接続点２に接続された出力を含む。一連の比
較器１８は、阻止コンデンサ２２によって分離された或
る数のインバータ型比較器２０を含む。一連の比較器１
８は、接続点１の電圧レベルを接続点２における比較器
出力にとって充分なレベルに増幅するのに充分な数の比
較器を含む。一連の比較器１８内の各比較器２０は、ス
イッチ２４によって橋絡される。スイッチ２４の各々
は、各比較器２０の入力と出力との間に接続される。各
スイッチ２４は、接続点３に接続された制御入力を含
む。接続点３に接続されたリセット信号は、スイッチ２
４の各々を開／閉するように動作する。
【００１４】自動オフセット追跡及び補正回路１０は、
ラッチ２６を含む。ラッチ２６は、接続点２に接続され
た第１入力及びラッチクロック信号に接続された第２入
力を含む。ラッチ２６は、計数器２８の第１入力に接続
された出力を有する。計数器２８は、計数器クロック信
号に接続された第２入力を有する。計数器２８は、ディ
ジタル・アナログ変換器制御ユニット３０の第１入力に
接続された出力を有する。ディジタル・アナログ変換器
制御ユニット３０は、接続点３したがってリセット信号
に接続された第２入力を有する。ディジタル・アナログ
変換器制御ユニット３０は、ディジタル・アナログ変換
器３２の第１入力に接続された出力を有する。本発明の
１実施例においては、ディジタル・アナログ変換器３２
は、電荷平衡型ディシタル・アナログ変換器を含む。デ
ィジタル・アナログ変換器３２は、接地電位ＧＮＤに接
続された第２入力、及び基準電圧ＶＲＥＦに接続された
第３入力を有する。ディジタル・アナログ変換器３２
は、減衰コンデンサ３４の第１接続点に接続された出力
を有する。減衰コンデンサ３４は、接続点１に結合され
た第２接続点を有する。それゆえに、自動オフセット追
跡及び補正回路１０は、接続点１及び接続点２において
電荷平衡型アナログ・ディジタル変換器８に接続し、及
び接続点３に接続されたリセット信号に接続される。
【００１５】動作中、図１のアナログ・ディジタル変換
システムは、アナログ入力信号ＶＩＮをコンデンサアレ
イ１２内のコンデンサの数に等しい数の２進ビットを持
つディジタルコードに変換する。電荷平衡型アナログ・
ディジタル変換器８は、従来の電荷平衡型アナログ・デ
ィジタル変換器の仕方で動作する。ＳＡＲ論理ユニット
１６は、変換開始信号に応答して変換を開始する。シス
テムクロック信号は、同期方形波を含み、かつＳＡＲ論
理ユニット１６に対するクロック信号を供給する。電荷
平衡型アナログ・ディジタル変換器８は、「オン」状態
にあるリセット信号で以て入力信号ＶＩＮをサンプリン
グすることによって動作する。次いで、ＳＡＲ論理ユニ
ット１６は、リセット信号を「オフ」状態にセットし、
スイッチアレイ１４内の三状態スイッチを使用してコン
デンサアレイ１２内のコンデンサの下極板を接地にセッ
トする。次いで、ＳＡＲ論理ユニット１６は、サンプル
入力電圧を表現するディジタルコードを作成するように
スイッチアレイ１４内の三状態スイッチを制御する。Ｓ
ＡＲ論理ユニット１６は、アナログ入力電圧ＶＩＮをサ
ンプリングし、かつ電圧ＶＩＮをディジタルコードに変
換するために適当なような入力電圧ＶＩＮ、接地電位Ｇ
ＮＤ又は規準電圧ＶＲＥＦのいずれかにスイッチアレイ
１４内の三状態スイッチをセットするように動作する。
ＳＡＲ論理ユニット１６は、いかに接続点２における比
較器出力に基づいてスイッチアレイ１４内の三状態スイ
ッチの各々をセットするかを逐次決定する。この逐次比
較を完了した後のこれらのスイッチの各々の状態は、入
力電圧ＶＩＮレベルのディジタル表現を指示する。ＳＡ
Ｒ論理ユニット１６は、データ出力信号としてディジタ
ルコードを供給する。一連の比較器１８は、接続点１の
電圧ＶＩＮレベルを増幅するように動作し、かつ接続点
２に比較器出力を生成する。この比較器出力は、上に説
明されたようにＳＡＲ論理ユニット１６によって使用さ
れる。
【００１６】自動オフセット追跡及び補正回路１０は、
電荷平衡型アナログ・ディジタル変換器８内の電圧オフ
セットを追跡し、かつ接続点１内へ電荷を注入する又は
接続点１から電荷を引き出すことによって電圧オフセッ
トを低減させるように動作する。電荷平衡型アナログ・
ディジタル変換器８がアナログ入力電圧をディジタルコ
ードに変換した後、リセット信号が、一連の比較器１８
内の比較器２０をブリッジするスイッチ２４の全てを閉
じる。各比較器２０は、その入力をその出力に接続され
ることで以て、その入力及び出力上の電圧を比較器２０
の変化点に等しくセットさせられる。各比較器２０をセ
ットするこの処理は１クロックサイクル未満しか要しな
いが、それは接続点１が先行変換によって変化点近くに
置かれたままであるからである。リセット信号が１クロ
ックの間これらのスイッチを閉じた後、リセット信号は
一連の比較器１８の比較器２０をブリッジするスイッチ
２４を開く。スイッチ２４が開かれるとき、電荷平衡型
アナログ・ディジタル変換器８内のどんな電圧オフセッ
トも接続点２において検出可能である。
【００１７】自動オフセット追跡及び補正回路１０は、
電圧オフセットをセンシングしかつ低減させるように動
作する。ラッチ２６は、接続点２における電圧オフセッ
トをセンシングし、かつこの電圧オフセットが正又は負
であるかどうかに従ってこの電圧オフセットをディジタ
ル１又は０として記憶する。リセット信号が接続点２に
オフセットを誘導するためにスイッチ２４を開いた後、
ラッチクロック信号は、接続点２における電圧オフセッ
トをディジタル値として記憶するようにラッチ２６に知
らせる。それゆえに、ラッチ２６は１又は０を保持し、
これは電圧オフセットが正又は負であるかどうかをそれ
ぞれ指示する。
【００１８】計数器２８は、ラッチ２６によって供給さ
れる入力に従ってカウント・アップ又はカウント・ダウ
ンするように動作する。もしラッチ２６が１を記憶し、
かつ計数器２８に１を供給するならば、計数器クロック
信号が計数器２８をクロック駆動するとき計数器２８は
１をカウント・アップすることになる。他方、もしラッ
チ２６が０を記憶し、かつ計数器２８に入力として０を
供給するならば、計数器クロック信号が計数器２８をク
ロック駆動するとき計数器２８は１をカウント・ダウン
することになる。計数器クロック信号は、各変換毎に１
回だけ計数器２８をクロック駆動する。
【００１９】それゆえに、電荷平衡型アナログ・ディジ
タル変換器８による各変換の後、電圧オフセットが接続
点２に誘導され、ラッチクロック信号がラッチ２６を１
回クロック駆動し、及び計数器クロック信号が計数器２
８を１回クロック駆動する。その結果は、計数器２８が
電圧オフセットが正又は負であるかどうかに従って、そ
れぞれ、カウント・アップ又はカウント・ダウンすると
云うことである。計数器２８は、現行計数をディジタル
・アナグロ変換器制御ユニット３０に供給する。計数器
２８内の計数は、電圧オフセットがラッチ２６によって
正であるとセンシングされた回数から電圧オフセットが
負であるとセンシングされた回数を減算した数を表現す
る。計数器２８は、桁上げ又は借りが計数器２８に現行
計数を保持させるように構成される。例えば、もし計数
器２８がオール１の現行計数を有しかつ増分する場合に
は、桁上げは現行計数をオール１のままにさせる。
【００２０】ディジタル・アナログ変換器制御ユニット
３０は、ディジタル・アナログ変換器３２を制御するた
めに計数器２８による現行計数を利用する。リセット信
号は、また、同信号がスイッチ２４を閉じているときデ
ィジタル・アナログ変換器制御ユニット３０の出力がＶ
ＲＥＦ／２であるようにディジタル・アナログ変換器制
御ユニット３０をリセットし、次いでスイッチ２４を開
いて接続点２に電圧オフセットを誘導する。ディジタル
・アナログ変換器制御ユニット３０は、計数器２８によ
る現行計数出力を使用して、ディジタル・アナログ変換
器３２からの電圧出力をセットする。ディジタル・アナ
ログ変換器制御ユニット３０は、符号ビットとして計数
器２８の計数の最上位ビットを使用する。この符号ビッ
トは、ディシタル・アナログ変換器制御ユニット３０
に、ディジタル・アナログ変換器３２の出力がＶＲＥＦ
／２に対して正又は負であるかどうかを通知する。ディ
ジタル・アナログ変換器制御ユニット３０は、計数器２
８の出力の１つ以上の後続ビットを使用して、ディジタ
ル・アナログ変換器３２からの電圧出力の絶対値をセッ
トする。
【００２１】このようにして、ディジタル・アナログ変
換器制御ユニット３０は、ディジタル・アナログ変換器
３２をセットして、ディジタル・アナログ変換器制御ユ
ニット３０が使用したビットによって表現される可能な
数に等しい数の電荷レベルを出力させる。例えば、もし
計数器２８がディジタル・アナログ変換器制御ユニット
３０に３ビット計数を供給することになっているとした
ならば、電荷の８つのレベルがありこれらが正電荷又は
負電荷のどちらであるかを指示する符号ビットを持つ４
つの可能な絶対値を含む。
【００２２】ディジタル・アナログ変換器３２は、減衰
コンデンサ３４に電荷を供給するか又は減衰コンデンサ
３４から電荷を引き出すかどちらかをするように動作す
る。ディジタル・アナログ変換器３２によって注入され
る又は引き出される電荷の量は、上に説明されたように
ディジタル・アナログ変換器制御ユニット３０によって
セットされる。
【００２３】減衰コンデンサ３４の静電容量は、コンデ
ンサアレイ１２の合計静電容量より小さい。減衰コンデ
ンサ３４及びコンデンサアレイ１２はコンデンサ分圧器
を形成し、ディジタル・アナログ変換器３２によって出
力される電圧を分圧する。接続点１に現れる電圧レベル
は、減衰コンデンサとコンデンサアレイ１２との合計に
対する減衰コンデンサの比にディジタル・アナログ変換
器３２の出力電圧を乗じたのに等しい。減衰コンデンサ
３４は充分に小さいので、ディジタル・アナログ変換器
３２によって寄与される電荷の各要素を電荷平衡型アナ
ログ・ディジタル変換器８の最下位ビットに関連した電
圧レベルより低い電圧レベルと等しくさせる。本発明の
１実施例においては、減衰コンデンサ３４は、ディジタ
ル・アナログ変換器３２によって出力される電荷の最小
要素を電荷平衡型アナログ・ディジタル変換器８の最下
位ビットの１６分の１に等しくさせる値にセットされ
る。
【００２４】電荷平衡型アナログ・ディジタル変換器８
は、サンプリング回路網として動作して、入力電圧をサ
ンプリングしかつサンブル入力電圧をディジタル表現に
変換する。自動オフセット追跡及び補正回路１０はディ
ジタル・アナログ変換器３２によって出力される電荷値
を整定するユニットとして動作し、これが電荷平衡型ア
ナログ・ディジタル変換器８内の電圧オフセットをコン
デンサアレイ１２の最下位ビットに関連した電圧より低
く低減させることになる。いったん自動オフセット追跡
及び補正回路１０が平衡に整定されたならば、計数器２
８は、各変換と共にカウント・アップ又はカウント・ダ
ウンする。それゆえに、低減された電圧オフセットは、
接地電位より僅か上と僅か下との間で振動することにな
る。このような仕方で、自動オフセット追跡及び補正回
路は、最少クロックサイクル内で電圧オフセットを低減
又は除去する。
【００２５】自動オフセット追跡及び補正回路１０の設
計は、ディジタル・アナログ変換器３２が注入又は引き
出すことのできる電荷の最大値に関する値について、及
び電圧オフセットの最小の最終バラツキについて決定す
ることを必要とする。電荷の最大値は、ディジタル・ア
ナログ変換器制御ユニット３０によってディジタル・ア
ナログ変換器３２を制御するために使用されるビットの
数に従ってセットされる。最小の最終バラツキは、上に
説明されたように減衰コンデンサ３４のコンデンサアレ
イ３４に対する比に従ってセットされる。
【００２６】図２は、本発明の教示に従って組み立てら
れた自動オフセット追跡及び補正回路の他の実施例を含
むアナログ・ディジタル変換システム３８を図解する。
図２のアナログ・ディジタル変換システム３８は、図１
のアナログ・ディジタル変換システム６に類似の構成を
有し、同様の符号は同様の要素を表現する。システム３
８とシステム６との間の１つの相違は、図２に示された
システム３８が計数器２８を含み、後者が平滑計数器４
０及び絶対値計数器４２を含むと云うことである。
【００２７】ラッチ２６の出力は、平滑計数器４０の第
１入力に接続される。平滑計数器４０の第２入力は、計
数器クロック信号に接続される。平滑計数器４０の第３
入力は、絶対値計数器４２の第１出力に接続される。絶
対値計数器４２は、平滑計数器４０の出力に接続された
第１入力及び絶対値計数器４２の第１出力に結合された
第２入力を含む。絶対値計数器の第２出力は、ディジタ
ル・アナログ変換制御３０の第１入力に接続される。図
２のアナログ・ディジタル変換システム３８の構造及び
動作は、その他の点では、システム６を参照して図１に
おいて図解されたのと同じである。
【００２８】動作中、図２のアナログ・ディジタル変換
システム３８は、計数器２８の動作に対してを除き、図
１のシステム６に関して説明されたように動作する。計
数器２８は、図１に関して説明されたようにディジタル
・アナログ変換器制御ユニット３０に計数を供給する。
しかしながら、図２の計数器２８は、平滑計数器４０及
び絶対値計数器４２を含む。
【００２９】平滑計数器４０は、ラッチ２６の出力に従
ってカウント・アップ又はカウント・ダウンするように
動作する。平滑計数器４０が計数器クロック信号によっ
てクロック駆動されるとき、平滑計数器４０は、もしラ
ッチ２６の出力が１ならば１をカウント・アップし、も
しラッチ２６の出力が０ならば１をカウント・ダウンす
る。平滑計数器４０は、絶対値計数器４２に桁上げビッ
ト及び借りビットを供給する。
【００３０】絶対値計数器４２は、平滑計数器４０によ
って供給される桁上げビット及び借りビットに応答して
カウント・アップ又はカウント・ダウンする。計数器ク
ロック信号によってクロック駆動されるとき、絶対値計
数器４２は、平滑計数器４０からの桁上げビットを使用
して自己の計数を増分し、及び平滑計数器４０からの借
りビットを使用して自己の計数を減分する。それゆえ
に、絶対値計数器４２は、平滑計数器４０がその最高数
に達しかつなお高くなるか又はその最低数に達しかつな
お低くなるときにのみ、値を変更する。平滑計数器４０
にとって桁上げ又は借りビットを供給するのに充分にひ
んぱんにラッチ２６の出力が繰り返した後にはじめて絶
対値計数器４２が増分又は減分するように、平滑計数器
４０はラッチ２６の出力をフィルタする。
【００３１】絶対値計数器４２は、桁上げビット及び借
りビットを絶対値計数器４２及び平滑計数器４０に供給
する。絶対値計数器４２からの桁上げビット及び借りビ
ットは、絶対値計数器４２及び平滑計数器４０に結び付
けられて、それらの計数をオール１又はオール０に保持
する。それゆえに、絶対値計数器４２又は平滑計数器４
０のどちらも、両者がオール０のときにはカウント・ダ
ウンせず又は両者が全１のときカウント・アップしない
で、それらの計数は、オール０又はオール１のままであ
る。
【００３２】絶対値計数器４２は計数をディジタル・ア
ナログ変換器制御ユニット３０に供給し、後者は図１を
参照して説明されたようにこの計数を使用する。絶対値
計数器４２からの計数は、最上位ビット及び複数の下位
ビットを含む。複数のこれら下位ビットは、ディジタル
・アナログ変換器３２内のビット数に数において等し
い。本発明の１実施例においては、ディジタル・アナロ
グ変換器３２は各ビット毎にコンデンサを含み、各コン
デンサは下極板を有し、この極板を接地電位又は規準電
圧ＶＲＥＦに接続することができる。ディジタル・アナ
ログ変換器制御ユニット３０の１実施例は、表１内に示
された論理表に従って絶対値計数器４２の出力を使用す
る。表１内のＳは符号ビットを表現し、これは絶対値計
数器４２からの計数の最上位ビットである。Ｑは、絶対
値計数器４２からの下位ビットの１つを表現する。Ｒは
リセット信号を表現し、ＶＯは絶対値計数器４２のビッ
トＱに対応するディジタル・アナログ変換器３２内のコ
ンデンサの下極板のセッティング電圧を表現する。
【００３３】
【表１】
【００３４】表１を参照すると、Ｑが１に等しくかつＳ
が１に等しいとき、ＶＯはＲが１のときのＶＲＥＦから
Ｒが０のときのＧＮＤへスイッチされる。Ｒはリセット
中は１であり、サンプリング及び変換中は０である。Ｑ
が０のとき、ＶＯはＶＲＥＦに置かれたままであって、
電荷に寄与しない。Ｑが０かつＳが０のとき、ＶＯはＧ
ＮＤからＶＲＥＦへスイッチする。もしＶＯがＧＮＤに
セットされるならば、そのコンデンサは電荷を供給す
る。もしＶＯがＶＲＥＦにセットされるならば、そのコ
ンデンサは電荷を供給しない。コンデンサの下極板がＧ
ＮＤからＶＲＥＦへスイッチされ、かつＲが１から０へ
スイッチされるとき、ディジタル・アナログ変換器出力
は、正電圧レベルにある。もし下極板がＶＲＥＦからＧ
ＮＤへスイッチされるならば、その出力は負電圧レベル
にある。もし下極板がＧＮＤからＧＮＤ又はＶＲＥＦか
らＶＲＥＦへスイッチするならば、その特定コンデンサ
はそのディジタル・アナログ変換器の出力電圧を変化さ
せない。ディジタル・アナログ変換器３２のアナログ出
力は、ディジタル・アナログ変換器３２内のコンデンサ
の出力電圧によって供給される合計電荷である。
【００３５】図３は、本発明の教示に従って組み立てら
れた自動オフセット追跡及び補正回路の他の実施例を含
むアナログ・ディジタル変換システム４８を図解する。
図３に図解されたシステム４８は、図１及び２に図解さ
れたシステム６及びシステム３８と類似の構成を有す
る。違うのは、自動オフセット追跡及び補正回路１０の
素子である。Ｄ形ラッチ５０が、図１及び２のラッチ２
６を置換する。４ビット計数器５２が図２の平滑計数器
４０を置換し、及び７ビット計数器５４が図２の絶対値
計数器４２を置換する。６ビットディジタル・アナログ
制御ユニット５６が、図１及び２のディジタル・アナロ
グ変換器制御ユニット３０を置換する。６ビットディジ
タル・アナログ変換器５８が、図１及び２のディジタル
アナログ変換器３２を置換する。
【００３６】動作中、図３の自動オフセット追跡及び補
正回路１０は、図２の変換システム３８を参照して説明
されたように動作する。Ｄ形ラッチ５０は、接続点２に
おける比較器出力をサンプリングし、４ビット計数器５
２に入力を供給するように動作する。４ビット計数器５
２は、Ｄ形ラッチ５０の出力に従って、カウント・アッ
プ又はカウント・ダウンする。４ビット計数器５２が
「１１１１」に到達するとき、４ビット計数器５２は、
次に試みる増分に対して７ビット計数器５４に桁上げビ
ットを供給する。同様に、４ビット計数器５２が「００
００」に到達しかつ減分を試みるとき、４ビット計数器
５２は、借りビットを７ビット計数器５４に供給する。
７ビット計数器５４は、４ビット計数器５２の出力に従
ってカウント・アップ又はカウント・ダウンする。７ビ
ット計数器５４は、桁上げビット及び借りビットを７ビ
ット計数器５４及び４ビット計数器５２に供給して、そ
れらの計数を保持し、それゆえこれらの計数器は「１１
１１１１１１１１１」以上には増分せず、又は「０００
０００００００００」以下には減分しない。７ビット計
数器５４は、７ビット計数を６ビットディジタル・アナ
ログ制御ユニット５６に供給する。
【００３７】６ビットディジタル・アナログ制御ユニッ
ト５６は、７ビット計数器５４の出力をリセット信号と
共に使用して、６ビット電荷平衡型ディジタル・アナロ
グ変換器５８を制御する。６ビット電荷平衡型ディジタ
ル・アナログ変換器５８は６ビットを含むので、６ビッ
トディジタル・アナログ変換器５８は６４電荷レベルを
出力し、これらのうち３２は正であり、かつ３２は負で
ある。図３の自動オフセット追跡及び補正回路１０は、
電荷レベルを電荷平衡型アナログ・ディジタル変換器８
の電圧オフセットに最も近い電荷レベルに設定するよう
に動作する。自動オフセット追跡及び補正回路１０は、
この電荷レベルを接続点１に供給して、上に説明された
ように電圧オフセットを低減する。
【００３８】図４は、差働型比較器を含み及び本発明の
自動オフセット追跡及び補正回路を含むアナログ・ディ
ジタル変換システム６０を図解する。図４のアナログ・
ディシタル変換システム６０は、一連の比較器１８に対
してを除き、図１に図解された変換システム６に類似し
ている。図４の一連の比較器１８は、一連の差働型比較
器６２を含む。各差働型比較器６２は、第１入力及び第
２入力を含む。各差働型比較器６２の第１入力は、スイ
ッチ６４に接続される。各スイッチ６４は、正電源電圧
ＶＣＭに接続される。各スイッチ６４に対する制御は、
接続点ＮＯＤＥ３に接続される。各比較器６２の第２入
力は、スイッチ６６に接続される。各スイッチ６６は、
電源電圧ＶＣＭ及び各比較器６２の第２入力に接統され
る。各スイッチ６６に対する制御は、接続点３に接続さ
れる。リセット信号は、また、接続点３に結合される。
第１比較器６２の第１入力は、また、コンデンサ６７に
接続され、後者は接地電位ＧＮＤに接続され、第１比較
器６２の第２入力は、また、接続点１に接続される。各
比較器６２は阻止コンデンサ６８に接続された第１出力
及び第２出力を含み、コンデンサは次の比較器６２の第
１又は第２入力に、それぞれ接続される。最終比較器６
２の出力は、接続点２に接続される。
【００３９】一連の比較器１８は、接続点１の電圧レベ
ルを増幅し、かつ増幅電圧を接続点２に供給するように
動作する。電荷平衡型アナログ・ディジタル変換器８に
よる変換の後、リセット信号がスイッチ６６を閉じ、こ
れが比較器６２の両入力を電源電圧ＶＣＭになるように
強制する。次いで、リセット信号がスイッチ６６を開
き、これが電圧オフセットを接続点２に誘導する。アナ
ログ・ディジタル変換システム６０は、その他の点で
は、図１の変換システム６を参照して説明されたように
動作する。自動オフセット追跡及び補正回路は、接続点
２における電圧オフセットをセンシングし、かつこの電
圧オフセットを低減するために接続点１へ電荷を供給す
るか又はこれから電荷を引き出すように動作する。
【００４０】本発明は詳細に説明されたけれども、添付
の特許請求の範囲によって明確にされた本発明の精神及
び範囲に反することなく種々の変更、置換、及び代替を
本発明に対してなし得ることは、云うまでもない。
【００４１】以上の説明に関して更に以下の項を開示す
る。
【００４２】（１） 各コンデンサの第１接続点を共通
接続点に結合された複数のコンデンサを含むサンプリン
グ回路網と、前記サンプリング回路網の前記共通接続点
に結合された自動オフセット追跡及び補正回路であっ
て、前記サンプリング回路網の動作中前記共通接続点上
に存在するオフセット電圧をセンシングし、前記オフセ
ット電圧を低減させるために前記オフセット電圧のセン
シングに応答して前記共通接続点へ電荷を注入し及び前
記共通接続点から電荷を引き出すように動作可能な前記
自動オフセット追跡及び補正回路と、を含むアナログ・
ディジタル変換システム。
【００４３】（２） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が前記オフセット電圧の符号をセンシングし、
前記オフセット電圧に応答して電荷を注入し及び引き出
すように動作可能である、アナログ・ディジタル変換シ
ステム。
【００４４】（３） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記サンプリング回路網がア
ナログ・ディジタル変換器を含む、アナログ・ディジタ
ル変換システム。
【００４５】（４） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記サンプリング回路網が電
荷平衡型アナログ・ディジタル変換器を含む、アナログ
・ディジタル変換システム。
【００４６】（５） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が、前記オフセット電圧の符号をセンシングす
るように動作可能なセンシングデバイスと、前記センシ
ングデバイスに結合され、前記共通接続点に供給する電
荷符号と電荷の量とをセットするように動作可能な電荷
制御デバイスであって、前記オフセット電圧の符号に応
答性の前記電荷制御デバイスと、前記電荷制御デバイス
に結合され、前記電荷符号が正のとき前記共通接続点へ
電荷の前記量を注入し及び前記電荷符号が負のとき前記
共通接続点から電荷の前記量を引き出す電荷発生器と、
を含む、アナログ・ディジタル変換システム。
【００４７】（６） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が、前記共通接続点に結合され、いつ前記オフ
セット電圧が接地電位より上にあるか及びいつ前記オフ
セット電圧が接地電位より下に或るかをセンシングする
ように動作可能なラッチと、前記ラッチに結合され、前
記オフセット電圧が接地電位より上にあるとき増分する
ことによって及び前記オフセット電圧が接地電位より下
にあるとき減分することによって計数を維持するように
動作可能な計数器と、前記計数器に結合され、前記計数
器によって維持された計数を受け取り、かつ制御信号を
供給するように動作可能なディジタル・アナログ変換器
制御ユニットと、前記ディジタル・アナログ変換器制御
ユニットに結合され、前記ディジタル・アナログ変換器
制御ユニットによって供給される制御信号に応答して出
力電圧レベルを供給するように動作可能なディジタル・
アナログ変換器と、を含む、アナログ・ディジタル変換
システム。
【００４８】（７） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が、前記共通接続点に結合され、いつ前記オフ
セット電圧が接地電位より上にあるか及びいつ前記オフ
セット電圧が接地電位より下に或るかをセンシングする
ように動作可能なラッチと、前記ラッチに結合された計
数器であって、前記ラッチに結合され、前記オフセット
電圧が接地電位より上にあるとき増分することによって
及び前記オフセット電圧が接地電位より下にあるとき減
分することによって計数を維持するように動作可能な、
かつ桁上げ及び借りを供給するように動作可能な平滑計
数器と、前記平滑計数器に結合され、前記平滑計数器か
らの前記桁上げ及び前記借りを受け取り、前記桁上げ及
び前記借りに応答して増分し及び減分するように動作可
能な、かつ計数を維持するように動作可能な絶対値計数
器と、を含む前記計数器と、前記計数器に結合され、前
記絶対値計数器によって維持された前記計数を受け取り
かつ制御信号を供給するように動作可能なディジタル・
アナログ変換器制御ユニットと、前記ディジタル・アナ
ログ変換器制御ユニットに結合され、前記ディジタル・
アナログ変換器制御ユニットによって供給される制御信
号に応答して出力電圧レベルを供給するように動作可能
なディジタル・アナログ変換器と、を含む、アナログ・
ディジタル変換システム。
【００４９】（８） 第１項記載のアナログ・ディジタ
ル変換システムであって、集積回路を含むアナログ・デ
ィジタル変換システム。
【００５０】（９） 比較器出力接続点と、コンデンサ
上極板接続点と、オフセット電圧とを含むアナログ・デ
ィジタル変換器と、前記比較器出力接続点に結合され、
いつ前記オフセット電圧が接地電位より上にあるか及び
いつ前記オフセット電圧が接地電位より下にあるかをセ
ンシングするように動作可能なラッチと、前記ラッチに
結合され、前記オフセット電圧が接地電位より上にある
とき増分することによって及び前記オフセット電圧が接
地電位より下にあるとき減分することによって計数を維
持するように動作可能な計数器と、前記計数器に結合さ
れ、前記計数器によって維持された計数を受け取り、制
御信号を供給するように動作可能なディジタル・アナロ
グ変換器制御ユニットと、前記ディジタル・アナログ変
換器制御ユニットに結合され、前記ディジタル・アナロ
グ変換器制御ユニットによって供給される制御信号に応
答して出力電圧レベルを供給するように動作可能なディ
ジタル・アナログ変換器と、を含むアナログ・ディジタ
ル変換システム。
【００５１】（１０） 第７項記載のアナログ・ディジ
タル変換システムであって、前記ディジタル・アナログ
変換器に結合され、前記ディジタル・アナログ変換器に
よって供給される前記出力電圧レベルを減衰させるよう
に動作可能な、かつ前記出力電圧に従って前記共通接続
点へ電荷を注入し及び前記共通接続からの電荷を引き出
すように動作可能な減衰コンデンサを更に含むアナログ
・ディジタル変換システム。
【００５２】（１１） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記アナログ・ディジタル
変換器が電荷平衡型アナログ・ディジタル変換器を含
む、アナログ・ディジタル変換システム。
【００５３】（１２） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記ラッチはＤ形ラッチを
含む、アナログ・ディジタル変換システム。
【００５４】（１３） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記ディジタル・アナログ
変換器は電荷平衡型ディジタル・アナログ変換器を含
む、アナログ・ディジタル変換システム。
【００５５】（１４） 第７項記載のアナログ・ディジ
タル変換システムであって、集積回路を含むアナログ・
ディジタル変換システム。
【００５６】（１５） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記計数器が、前記ラッチ
に結合され、前記オフセット電圧が接地電位より上にあ
るとき増分することによって及び前記オフセット電圧が
接地電位より下にあるとき減分することによって計数を
維持するように動作可能な、かつ桁上げ及び借りを供給
するように動作可能な平滑計数器と、前記平滑計数器に
結合され、前記平滑計数器からの桁上げ及び借りを受け
取り、前記桁上げ及び前記借りに応答して増分し及び減
分するように動作可能な、かつ計数を維持するように動
作可能な絶対値計数器と、を含む、アナログ・ディジタ
ル変換システム。
【００５７】（１６） アナログ・ディジタル変換シス
テム内オフセット電圧追跡及び補正方法であって、アナ
ログ・ディジタル変換システム内の接続点上に存在する
オフセット電圧をセンシングするステップと、前記接続
点に供給する電荷符号及び電荷の量をセットするステッ
プと、前記電荷符号が正であるとき前記接続点へ電荷の
前記量を注入することによって及び前記電荷符号が負の
とき前記接続点から電荷の前記量を引き出すことによっ
て前記オフセット電圧を低減させるステップと、各変換
の後かつ次の変換の前に、前記センシングするステップ
と、前記セットするステップと、前記低減させるステッ
プとを繰り返すステップと、を含む前記方法。
【００５８】（１７） 第１６項記載の方法であって、
前記オフセット電圧を前記センシングするステップが前
記オフセット電圧の符号をセンシングすることを更に含
み、前記セットするステップが前記オフセット電圧の前
記符号に応答性である、前記方法。
【００５９】（１８） 第１６項記載の方法において、
前記オフセット電圧を前記センシングするステップが前
記オフセット電圧の符号をセンシングすることを更に含
み、前記セットするステップが前記オフセット電圧の符
号が正のとき計数器内の計数を増分することによって及
び前記オフセット電圧の符号が負のとき前記計数を減分
することによって前記計数を更新することを更に含み、
前記計数の最上位ビットが前記電荷符号を表現し、かつ
前記計数器の複数の残りのビットが電荷の前記量を表現
する、前記方法。
【００６０】（１９） 第１６項記載の方法であって、
複数のコンデンサを含むサンプリング回路網を提供する
ステップと、共通接続点に各コンデンサの第１接続点を
接続するステップとを更に含み、前記オフセット電圧を
前記センシングするステっプは前記共通接続点上のオフ
セット電圧をセンシングすることを含む、前記方法。
【００６１】（２０） 第１６項記載の方法において、
前記センシングするステップと、前記セットするステッ
プと、前記低減させるステップとは２クロックサイクル
内に完遂される、前記方法。
【００６２】（２１） アナログ・ディジタル変換シス
テム６が提供され、第１接続点と第２接続点とを有する
アナログ・ディジタル変換器８を含む。自動オフセット
追跡及び補正回路１０は、前記第１接続点と前記第２接
続点とに結合される。
【図面の簡単な説明】
【図１】本発明の教示に従って組み立てられた自動オフ
セット追跡及び補正回路の１実施例によるアナログ・デ
ィジタル変換システムの回路図。
【図２】本発明の教示に従って組み立てられた自動オフ
セット追跡及ひ補正回路の第２実施例によるアナログ・
ディジタル変換システムの回路図。
【図３】本発明の教示に従って組み立てられた自動オフ
セット追跡及び補正回路の他の実施例によるアナログ・
ディジタル変換システムの回路図。
【図４】差動型比較器を含みかつ本発明の教示に従って
組み立てられた自動オフセット追跡及び補正回路を含む
アナログ・ディジタル変換システムの回路図。
【符号の説明】
６ アナログ・ディジタル変換システム ８ 電荷平衡型アナログ・ディジタル変換器 １０ 自動オフセット追跡及び補正回路 １２ ２進重み付きコンデンサアレイ １４ スイッチアレイ １６ 逐次近似レジスタ（ＳＡＲ）論理ユニット １８ 一連の比較器 ２０ 比較器 ２２ 阻止コンデンサ ２４ スイッチ ２６ ラッチ ２８ 計数器 ３０ ディジタル・アナログ変換器制御ユニット ３２ ディジタル・アナログ変換器 ３４ 減衰コンデンサ ３８ アナログ・ディジタル変換システム ４８ アナログ・ディジタル変換システム ５０ Ｄ形ラッチ ５６ ６ビットディジタル・アナログ制御ユニット ５８ ６ビットディジタル・アナログ変換器 ６０ アナログ・ディジタル変換システム ６２ 差動型比較器 ６４、６６ スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年４月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 アナログ・ディジタル変換システム及
び同システム内オフセット電圧追跡及び補正方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に電子回路の分
野、特に改良自動オフセット追跡及び補正回路及び動作
方法に関する。
【０００２】
【従来の技術】電荷平衡型（ｃｈａｒｇｅ ｒｅｄｉｓ
ｔｒｉｂｕｔｉｏｎ；再分布）アナログ・ディジタル変
換器は、アナログ信号を２進表現に変換するために広く
使用される。これらの変換器は、アナログ電圧信号をサ
ンプリングし、かつアナログ信号をディジタルコードに
変換する。電荷平衡型アナログ・ディジタル変換器は、
一般に、比較器に接続されたコンデンサの２進重み付き
アレイを含む。しばしば、この比較器は、一連の差動型
又はインバータ型増幅器を含む。電荷平衡型アナログ・
ディジタル変換器は、コンデンサアレイ内のコンデンサ
の下極板に接続された三状態スイッチをセットするため
に逐次近似レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒ
ｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ；ＳＡＲ）論理
を利用する。三状態スイッチにとっての３つの状態は、
入力電圧への接続、接地電位への接続、及び基準電圧へ
の接続である。コンデンサアレイ内のコンデンサの上極
板は一括接続されて１つの接続点を形成し、この接続点
はコンデンサアレイの上極板である。
【０００３】
【発明が解決しようとする課題】電荷平衡型アナログ・
ディジタル変換器に共通の問題は、その比較器の出力電
圧に影響する電圧オフセットである。この電圧オフセッ
トは、アナログ信号のディジタルコードへの不正確な変
換の原因になり得る。電荷平衡型アナログ・ディジタル
変換器からこの電圧オフセットを除去するには、比較的
大きな量の時間を消費することがある。或る場合には、
その消費時間は、変換処理中の消費時間ほどになること
がある。
【０００４】電荷平衡型アナログ・ディジタル変換器か
らのオフセット電圧を敏速に低減させる又は除去する電
子回路に対する要求が起こっている。
【０００５】
【課題を解決するための手段】本発明によれば、電荷平
衡型アナログ・ディジタル変換器に対する改良自動オフ
セット追跡及び補正回路が提供され、この回路は電圧オ
フセットを低減し又は除去するための先行技術の回路に
関連した欠点及び問題を実質的に除去する又は低減させ
る。
【０００６】１実施例によれば、サンプリング回路網
と、自動オフセット追跡及び補正回路とを含むアナログ
・ディジタル変換システムが提供される。そのサンプリ
ング回路網は、複数のコンデンサを含み、これらのコン
デンサは各コンデンサの第１接続点を共通接続点に結合
される。自動オフセット追跡及び補正回路は、サンプリ
ング回路網に結合され、及びサンプリング回路網の動作
中共通接続点上に存在するオフセット電圧をセンシング
し、かつオフセット電圧を低減させるためにオフセット
電圧のセンシングに応答して共通接続点へ電荷を注入し
及び共通接続点から電荷を引き出すように動作可能であ
る。
【０００７】更に他の実施例によれば、アナログ・ディ
ジタル変換システム内オフセット電圧を追跡し及び補正
する方法が提供され、この方法は次のステップを含む。
第１ステップは、アナログ・ディジタル変換システム内
の接続点に存在するオフセット電圧をセンシングするこ
とを含む。第２ステップは、この接続点に供給する電荷
符号及び電荷の量をセットすることを含む。第３ステッ
プは、電荷符号が正のときその接点へ電荷のこの量を注
入することによって及びその電荷符号が負のときその接
続点から電荷のこの量を引き出すことによって、オフセ
ット電圧を低減させることを含む。最終ステップは、各
変換の後かつ次の変換の前にセンシングするステップ、
セットするステップ、及び低減させるステップを繰り返
すことを含む。
【０００８】
【実施例】本発明の教示に従って構成された自動オフセ
ット追跡及び補正回路は、零電圧入力をサンプリングす
ることを要せずにアナログ・ディジタル変換システム内
電圧オフセットの高速補正を提供する。それゆえに、本
発明の技術的利点は、オフセット電圧を低減させる又は
除去するに当たってのその速度である。本発明の回路は
各変換の後に少数のクロックサイクルしか追加せず、各
変換中に電圧オフセットがセンシングされ、かつオフセ
ット電圧を低減させる又は除去するために使用される電
荷の量が更新される。少数のクロックサイクル内に電圧
オフセットのこの低減を完遂することが、アナログ・デ
ィジタル変換システムの動作を大いに高速化する。
【０００９】図１は全体的に６で指示されるアナログ・
ディジタル変換システムを図解し、このシステムは本発
明の教示に従って組み立てられた自動オフセット追跡及
び補正回路を使用する。アナログ・ディジタル変換シス
テム６は、電荷平衡型アナログ・ディジタル変換器８、
自動オフセット追跡及び補正回路１０を含む。
【００１０】電荷平衡型アナログ・ディジタル変換器８
は、２進重み付きコンデンサアレイ１２を含む。コンデ
ンサアレイ１２は、電荷再分布アナログ・ディジタル変
換器８の出力として使用される２進数字の数に等しい数
のコンデンサを含む。コンデンサアレイ１２内のコンデ
ンサの各々は、上極板及び下極板を含む。コンデンサア
レイ１２内のこれらコンデンサの上極板は、接続点１に
おいて一括接続される。それゆえに、接続点１は、コン
デンサアレイ１２にとっての上極板を含む。コンデンサ
アレイ１２内の各コンデンサの下極板は、スイッチアレ
イ１４内の分離三状態スイッチに接続される。
【００１１】スイッチアレイ１４内の各三状態スイッチ
は３つの入力を含み、これらの入力に三状態スイッチが
コンデンサアレイ１２内のコンデンサの下極板を接続す
ることができる。スイッチアレイ１４内の各三状態スイ
ッチの１つの入力は、入力電圧ＶＩＮに接続される。ス
イッチアレイ１４内の三状態スイッチの各々への第２入
力は、接地電位ＧＮＤに接続される。スイッチアレイ１
４内の三状態スイッチの各々への第３入力は、基準電圧
ＶＲＥＦに接続される。
【００１２】逐次近似レジスタ（以下、ＳＡＲと称す
る）論理ユニット１６は、制御信号をスイッチアレイ１
４内の三状態スイッチの各々に供給する。ＳＡＲ論理ユ
ニット１６は、各三状態スイッチがコンデンサアレイ１
２内の各コンデンサの下極板をどの入力に接続するかを
制御する。ＳＡＲ論理ユニット１６は、アナログ・ディ
ジタル変換を完遂するようにスイッチアレイ１４内の三
状態スイッチを制御する。ＳＡＲ論理ユニット１６は、
接続点２に接続された入力を含み、これは一連の比較器
１８からの比較器出力である。ＳＡＲ論理ユニット１６
は、リセット信号を接続点３に供給し、及びラッチクロ
ック信号及び計数器クロック信号を自動オフセット及び
補正回路１０に供給する。ＳＡＲ論理ユニット１６は、
また、データ出力信号を供給し、この信号はサンプル入
力電圧のディジタル表現を指示する。ＳＡＲ論理ユニッ
ト１６は、システムクロック信号及び変換開始信号に接
続された２つの更に他の入力を含む。
【００１３】一連の比較器１８は、接続点１に接続され
た入力及び接続点２に接続された出力を含む。一連の比
較器１８は、阻止コンデンサ２２によって分離された或
る数のインバータ型比較器２０を含む。一連の比較器１
８は、接続点１の電圧レベルを接続点２における比較器
出力にとって充分なレベルに増幅するのに充分な数の比
較器を含む。一連の比較器１８内の各比較器２０は、ス
イッチ２４によって橋絡される。スイッチ２４の各々
は、各比較器２０の入力と出力との間に接続される。各
スイッチ２４は、接続点３に接続された制御入力を含
む。接続点３に接続されたリセット信号は、スイッチ２
４の各々を開／閉するように動作する。
【００１４】自動オフセット追跡及び補正回路１０は、
ラッチ２６を含む。ラッチ２６は、接続点２に接続され
た第１入力及びラッチクロック信号に接続された第２入
力を含む。ラッチ２６は、計数器２８の第１入力に接続
された出力を有する。計数器２８は、計数器クロック信
号に接続された第２入力を有する。計数器２８は、ディ
ジタル・アナログ変換器制御ユニット３０の第１入力に
接続された出力を有する。ディジタル・アナログ変換器
制御ユニット３０は、接続点３したがってリセット信号
に接続された第２入力を有する。ディジタル・アナログ
変換器制御ユニット３０は、ディジタル・アナログ変換
器３２の第１入力に接続された出力を有する。本発明の
１実施例においては、ディジタル・アナログ変換器３２
は、電荷平衡型ディジタル・アナログ変換器を含む。デ
ィジタル・アナログ変換器３２は、接地電位ＧＮＤに接
続された第２入力、及び基準電圧ＶＲＥＦに接続された
第３入力を有する。ディジタル・アナログ変換器３２
は、減衰コンデンサ３４の第１接続点に接続された出力
を有する。減衰コンデンサ３４は、接続点１に結合され
た第２接続点を有する。それゆえに、自動オフセット追
跡及び補正回路１０は、接続点１及び接続点２において
電荷平衡型アナログ・ディジタル変換器８に接続し、及
び接続点３に接続されたリセット信号に接続される。
【００１５】動作中、図１のアナログ・ディジタル変換
システムは、アナログ入力信号ＶＩＮをコンデンサアレ
イ１２内のコンデンサの数に等しい数の２進ビットを持
つディジタルコードに変換する。電荷平衡型アナログ・
ディジタル変換器８は、従来の電荷平衡型アナログ・デ
ィジタル変換器の仕方で動作する。ＳＡＲ論理ユニット
１６は、変換開始信号に応答して変換を開始する。シス
テムクロック信号は、同期方形波を含み、かつＳＡＲ論
理ユニット１６に対するクロック信号を供給する。電荷
平衡型アナログ・ディジタル変換器８は、「オン」状態
にあるリセット信号で以て入力信号ＶＩＮをサンプリン
グすることによって動作する。次いで、ＳＡＲ論理ユニ
ット１６は、リセット信号を「オフ」状態にセットし、
スイッチアレイ１４内の三状態スイッチを使用してコン
デンサアレイ１２内のコンデンサの下極板を接地にセッ
トする。次いで、ＳＡＲ論理ユニット１６は、サンプル
入力電圧を表現するディジタルコードを作成するように
スイッチアレイ１４内の三状態スイッチを制御する。Ｓ
ＡＲ論理ユニット１６は、アナログ入力電圧ＶＩＮをサ
ンプリングし、かつ電圧ＶＩＮをディジタルコードに変
換するために適当なような入力電圧ＶＩＮ、接地電位Ｇ
ＮＤ又は規準電圧ＶＲＥＦいずれかにスイッチアレイ１
４内の三状態スイッチをセットするように動作する。Ｓ
ＡＲ論理ユニット１６は、いかに接続点２における比較
器出力に基づいてスイッチアレイ１４内の三状態スイッ
チの各々をセットするかを逐次決定する。この逐次比較
を完了した後のこれらのスイッチの各々の状態は、入力
電圧ＶＩＮレベルのディジタル表現を指示する。ＳＡＲ
論理ユニット１６は、データ出力信号としてディジタル
コードを供給する。一連の比較器１８は、接続点１の電
圧ＶＩＮレベルを増幅するように動作し、かつ接続点２
に比較器出力を生成する。この比較器出力は、上に説明
されたようにＳＡＲ論理ユニット１６によって使用され
る。
【００１６】自動オフセット追跡及び補正回路１０は、
電荷平衡型アナログ・ディジタル変換器８内の電圧オフ
セットを追跡し、かつ接続点１内へ電荷を注入する又は
接続点１から電荷を引き出すことによって電圧オフセッ
トを低減させるように動作する。電荷平衡型アナログ・
ディジタル変換器８がアナログ入力電圧をディジタルコ
ードに変換した後、リセット信号が、一連の比較器１８
内の比較器２０をブリッジするスイッチ２４の全てを閉
じる。各比較器２０は、その入力をその出力に接続され
ることで以て、その入力及び出力上の電圧を比較器２０
の変化点に等しくセットさせられる。各比較器２０をセ
ットするこの処理は１クロックサイクル未満しか要しな
いが、それは接続点１が先行変換によって変化点近くに
置かれたままであるからである。リセット信号が１クロ
ックの間これらのスイッチを閉じた後、リセット信号は
一連の比較器１８の比較器２０をブリッジするスイッチ
２４を開く。スイッチ２４が開かれるとき、電荷平衡型
アナログ・ディジタル変換器８内のどんな電圧オフセッ
トも接続点２において検出可能である。
【００１７】自動オフセット追跡及び補正回路１０は、
電圧オフセットをセンシングしかつ低減させるように動
作する。ラッチ２６は、接続点２における電圧オフセッ
トをセンシングし、かつこの電圧オフセットが正又は負
であるかどうかに従ってこの電圧オフセットをディジタ
ル１又は０として記憶する。リセット信号が接続点２に
オフセットを誘導するためにスイッチ２４を開いた後、
ラッチクロック信号は、接続点２における電圧オフセッ
トをディジタル値として記憶するようにラッチ２６に知
らせる。それゆえに、ラッチ２６は１又は０を保持し、
これは電圧オフセットが正又は負であるかどうかをそれ
ぞれ指示する。
【００１８】計数器２８は、ラッチ２６によって供給さ
れる入力に従ってカウント・アップ又はカウント・ダウ
ンするように動作する。もしラッチ２６が１を記憶し、
かつ計数器２８に１を供給するならば、計数器クロック
信号が計数器２８をクロック駆動するとき計数器２８は
１をカウント・アップすることになる。他方、もしラッ
チ２６が０を記憶し、かつ計数器２８に入力として０を
供給するならば、計数器クロック信号が計数器２８をク
ロック駆動するとき計数器２８は１をカウント・ダウン
することになる。計数器クロック信号は、各変換毎に１
回だけ計数器２８をクロック駆動する。
【００１９】それゆえに、電荷平衡型アナログ・ディジ
タル変換器８による各変換の後、電圧オフセットが接続
点２に誘導され、ラッチクロック信号がラッチ２６を１
回クロック駆動し、及び計数器クロック信号が計数器２
８を１回クロック駆動する。その結果は、計数器２８が
電圧オフセットが正又は負であるかどうかに従って、そ
れぞれ、カウント・アップ又はカウント・ダウンすると
云うことである。計数器２８は、現行計数をディジタル
・アナグロ変換器制御ユニット３０に供給する。計数器
２８内の計数は、電圧オフセットがラッチ２６によって
正であるとセンシングされた回数から電圧オフセットが
負であるとセンシングされた回数を減算した数を表示す
る。計数器２８は、桁上げ又は借りが計数器２８に現行
計数を保持させるように構成される。例えば、もし計数
器２８がオール１の現行計数を有しかつ増分する場合に
は、桁上げは現行計数をオール１にのままにさせる。
【００２０】ディジタル・アナログ変換器制御ユニット
３０は、ディジタル・アナログ変換器３２を制御するた
めに計数器２８による現行計数を利用する。リセット信
号は、また、同信号がスイッチ２４を閉じているときデ
ィジタル・アナログ変換器制御ユニット３０の出力がＶ
ＲＥＦ／２であるようにディジタル・アナログ変換器制
御ユニット３０をリセットし、次いでスイッチ２４を開
いて接続点２に電圧オフセットを誘導する。ディジタル
・アナログ変換器制御ユニット３０は、計数器２８によ
る現行計数出力を使用して、ディジタル・アナログ変換
器３２からの電圧出力をセットする。ディジタル・アナ
ログ変換器制御ユニット３０は、符号ビットとして計数
器２８の計数の最上位ビットを使用する。この符号ビッ
トは、ディジタル・アナログ変換器制御ユニット３０
に、ディジタル・アナログ変換器３２の出力がＶＲＥＦ
／２に対して正又は負であるかどうかを通知する。ディ
ジタル・アナログ変換器制御ユニット３０は、計数器２
８の出力の１つ以上の後続ビットを使用して、ディジタ
ル・アナログ変換器３２からの電圧出力の絶対値をセッ
トする。
【００２１】このようにして、ディジタル・アナログ変
換器制御ユニット３０は、ディジタル・アナログ変換器
３２をセットして、ディジタル・アナログ変換器制御ユ
ニット３０が使用したビットによって表現される可能な
数に等しい数の電荷レベルを出力させる。例えば、もし
計数器２８がディジタル・アナログ変換器制御ユニット
３０に３ビット計数を供給することになっているとした
ならば、電荷の８つのレベルがありこれらが正電荷又は
負電荷のどちらであるかを指示する符号ビットを持つ４
つの可能な絶対値を含む。
【００２２】ディジタル・アナログ変換器３２は、減衰
コンデンサ３４に電荷を供給するか又は減衰コンデンサ
３４から電荷を引き出すかどちらかをするように動作す
る。ディジタル・アナログ変換器３２によって注入され
る又は引き出される電荷の量は、上に説明されたように
ディジタル・アナログ変換器制御ユニット３０によって
セットされる。
【００２３】減衰コンデンサ３４の静電容量は、コンデ
ンサアレイ１２の合計全静電容量より小さい。減衰コン
デンサ３４及びコンデンサアレイ１２はコンデンサ分圧
器を形成し、ディジタル・アナログ変換器３２によって
出力される電圧を分圧する。接続点１に現れる電圧レベ
ルは、減衰コンデンサとコンデンサアレイ１２との合計
に対する減衰コンデンサの比にディジタル・アナログ変
換器３２の出力電圧を乗じたのに等しい。減衰コンデン
サ３４は充分に小さいので、ディジタル・アナログ変換
器３２によって寄与される電荷の各要素を電荷平衡型ア
ナログ・ディジタル変換器８の最下位ビットに関連した
電圧レベルより低い電圧レベルと等しくさせる。本発明
の１実施例においては、減衰コンデンサ３４は、ディジ
タル・アナログ変換器３２によって出力される電荷の最
小要素を電荷平衡型アナログ・ディジタル変換器８の最
下位ビットの１６分の１に等しくさせる値にセットされ
る。
【００２４】電荷平衡型アナログ・ディジタル変換器８
は、サンプリング回路網として動作して、入力電圧をサ
ンプリングしかつサンプル入力電圧をディジタル表現に
変換する。自動オフセット追跡及び補正回路１０はディ
ジタル・アナログ変換器３２によって出力される電荷値
を整定するユニットとして動作し、これが電荷平衡型ア
ナログ・ディジタル変換器８内の電圧オフセットをコン
デンサアレイ１２の最下位ビットに関連した電圧より低
く低減されることになる。いったん自動オフセット追跡
及び補正回路１０が平衡に整定されたならば、計数器２
８は、各変換と共にカウント・アップ又はカウント・ダ
ウンする。それゆえに、低減された電圧オフセットは、
接地電位より僅か上と僅か下との間で振動することにな
る。このような仕方で、自動オフセット追跡及び補正回
路は、最少クロックサイクル内で電圧オフセットを低減
又は除去する。
【００２５】自動オフセット追跡及び補正回路１０の設
計は、ディジタル・アナログ変換器３２が注入又は引き
出すことのできる電荷の最大値に関する値について、及
び電圧オフセットの最小の最終バラツキについて決定す
ることを必要とする。電荷の最大値は、ディジタル・ア
ナログ変換器制御ユニット３０によってディジタル・ア
ナログ変換器３２を制御するために使用されるビットの
数に従ってセットされる。最小の最終バラツキは、上に
説明されたように減衰コンデンサ３４のコンデンサアレ
イ３４に対する比に従ってセットされる。
【００２６】図２は、本発明の教示に従って組み立てら
れた自動オフセット追跡及び補正回路の他の実施例を含
むアナログ・ディジタル変換システム３８を図解する。
図２のアナログ・ディジタル変換システム３８は、図１
のアナログ・ディジタル変換システム６に類似の構成を
有し、同様の符号は同様の要素を表現する。システム３
８とシステム６との間の１つの相違は、図２に示された
システム３８が計数器２８を含み、後者が平滑計数器４
０及び絶対値計数器４２を含むと云うことである。
【００２７】ラッチ２６の出力は、平滑計数器４０の第
１入力に接続される。平滑計数器４０の第２入力は、計
数器クロック信号に接続される。平滑計数器４０の第３
入力は、絶対値計数器４２の第１出力に接続される。絶
対値計数器４２は、平滑計数器４０の出力に接続された
第１入力及び絶対値計数器４２の第１出力に結合された
第２入力を含む。絶対値計数器の第２出力は、ディジタ
ル・アナログ変換制御３０の第１入力に接続される。図
２のアナログ・ディジタル変換システム３８の構造及び
動作は、その他の点では、システム６を参照して図１に
おいて図解されたのと同じである。
【００２８】動作中、図２のアナログ・ディジタル変換
システム３８は、計数器２８の動作に対してを除き、図
１のシステム６に関して説明されたように動作する。計
数器２８は、図１に関して説明されたようにディジタル
・アナログ変換器制御ユニット３０に計数を供給する。
しかしながら、図２の計数器２８は、平滑計数器４０及
び絶対値計数器４２を含む。
【００２９】平滑計数器４０は、ラッチ２６の出力に従
ってカウント・アップ又はカウント・ダウンするように
動作する。平滑計数器４０が計数器クロック信号によっ
てクロック駆動されるとき、平滑計数器４０は、もしラ
ッチ２６の出力が１ならば１をカウント・アップし、も
しラッチ２６の出力が０ならば１をカウント・ダウンす
る。平滑計数器４０は、絶対値計数器４２に桁上げビッ
ト及び借りビットを供給する。
【００３０】絶対値計数器４２は、平滑計数器４０によ
って供給される桁上げビット及び借りビットに応答して
カウント・アップ又はカウント・ダウンする。計数器ク
ロック信号によってクロック駆動されるとき、絶対値計
数器４２は、平滑計数器４０からの桁上げビットを使用
して自己の計数を増分し、及び平滑計数器４０からの借
りビットを使用して自己の計数を減分する。それゆえ
に、絶対値計数器４２は、平滑計数器４０がその最高数
に達しかつなお高くなるか又はその最低数に達しかつな
お低くなるときにのみ、値を変更する。平滑計数器４０
にとって桁上げ又は借りビットを供給するのに充分にひ
んぱんにラッチ２６の出力が繰り返した後にはじめて絶
対値計数器４２が増分又は減分するように、平滑計数器
４０はラッチ２６の出力をフィルタする。
【００３１】絶対値計数器４２は、桁上げビット及び借
りビットを絶対値計数器４２及び平滑計数器４０に供給
する。絶対値計数器４２からの桁上げビット及び借りビ
ットは、絶対値計数器４２及び平滑計数器４０に結び付
けられて、それらの計数をオール１又はオール０に保持
する。それゆえに、絶対値計数器４２又は平滑計数器４
０のどちらも、両者がオール０のときにはカウント・ダ
ウンせず又は両者が全１のときカウント・アップしない
で、それらの計数はオール０又はオール１のままであ
る。
【００３２】絶対値計数器４２は計数をディジタル・ア
ナログ変換器制御ユニット３０に供給し、後者は図１を
参照して説明されたようにこの計数を使用する。絶対値
計数器４２からの計数は、最上位ビット及び複数の下位
ビットを含む。複数のこれら下位ビットは、ディジタル
・アナログ変換器３２内のビット数に数において等し
い。本発明の１実施例においては、ディジタル・アナロ
グ変換器３２は各ビット毎にコンデンサを含み、各コン
デンサは下極板を有し、この極板を接地電位又は規準電
圧ＶＲＥＦに接続することができる。ディジタル・アナ
ログ変換器制御ユニット３０の１実施例は、表１内に示
された論理表に従って絶対値計数器４２の出力を使用す
る。表１内のＳは符号ビットを表現し、これは絶対値計
数器４２からの計数の最上位ビットである。Ｑは、絶対
値計数器４２からの下位ビットの１つを表現する。Ｒは
リセット信号を表現し、Ｖ０は絶対値計数器４２のビッ
トＱに対応するディジタル・アナログ変換器３２内のコ
ンデンサの下極板のセッティング電圧を表現する。
【００３３】
【表１】
【００３４】表１を参照すると、Ｑが１に等しくかつＳ
が１に等しいとき、Ｖ０はＲが１のときのＶＲＥＦから
Ｒが０のときのＧＮＤへスイッチされる。Ｒはリセット
中は１であり、サンプリング及び変換中は０である。Ｑ
が０のとき、Ｖ０はＶＲＥＦに置かれたままであって、
電荷に寄与しない。Ｑが０かつＳが０のとき、Ｖ０はＧ
ＮＤからＶＲＥＦへスイッチする。もしＶ０がＧＮＤに
セットされるならば、そのコンデンサは電荷を供給す
る。もしＶ０がＶＲＥＦにセットされるならば、そのコ
ンデンサは電荷を供給しない。コンデンサの下極板がＧ
ＮＤからＶＲＥＦへスイッチされ、かつＲが１から０へ
スイッチされるとき、ディジタル・アナログ変換器出力
は、正電圧レベルにある。もし下極板がＶＲＥＦからＧ
ＮＤへスイッチされるならば、その出力は負電圧レベル
にある。もし下極板がＧＮＤからＧＮＤ又はＶＲＥＦか
らＶＲＥＦへスイッチするならば、その特定コンデンサ
はそのディジタル・アナログ変換器の出力電圧を変化さ
せない。ディジタル・アナログ変換器３２のアナログ出
力は、ディジタル・アナログ変換器３２内のコンデンサ
の出力電圧によって供給される合計電荷である。
【００３５】図３は、本発明の教示に従って組み立てら
れた自動オフセット追跡及び補正回路の他の実施例を含
むアナログ・ディジタル変換システム４８を図解する。
図３に図解されたシステム４８は、図１及び２に図解さ
れたシステム６及びシステム３８と類似の構成を有す
る。違うのは、自動オフセット追跡及び補正回路１０の
素子である。Ｄ形ラッチ５０が、図１及び２のラッチ２
６を置換する。４ビット計数器５２が図２の平滑計数器
４０を置換し、及び７ビット計数器５４が図２の絶対値
計数器４２を置換する。６ビットディジタル・アナログ
制御ユニット５６が、図１及び２のディジタル・アナロ
グ変換器制御ユニット３０を置換する。６ビットディジ
タル・アナログ変換器５８が、図１及び２のディジタル
アナログ変換器３２を置換する。
【００３６】動作中、図３の自動オフセット追跡及び補
正回路１０は、図２の変換システム３８を参照して説明
されたように動作する。Ｄ形ラッチ５０は、接続点２に
おける比較器出力をサンプリングし、４ビット計数器５
２に入力を供給するように動作する。４ビット計数器５
２は、Ｄ形ラッチ５０の出力に従って、カウント・アッ
プ又はカウント・ダウンする。４ビット計数器５２が
「１１１１」に到達するとき、４ビット計数器５２は、
次に試みる増分に対して７ビット計数器５４に桁上げビ
ットを供給する。同様に、４ビット計数器５２が「００
００」に到達しかつ減分を試みるとき、４ビット計数器
５２は、借りビットを７ビット計数器５４に供給する。
７ビット計数器５４は、４ビット計数器５２の出力に従
ってカウント・アップ又はカウント・ダウンする。７ビ
ット計数器５４は、桁上げビット及び借りビットを７ビ
ット計数器５４及び４ビット計数器５２に供給して、そ
れらの計数を保持し、それゆえこれらの計数器は「１１
１１１１１１１１１」以上には増分せず、又は「０００
０００００００００」以下には減分しない。７ビット計
数器５４は、７ビット計数を６ビットディジタル・アナ
ログ制御ユニット５６に供給する。
【００３７】６ビットディジタル・アナログ制御ユニッ
ト５６は、７ビット計数器５４の出力をリセット信号と
共に使用して、６ビット電荷平衡型ディジタル・アナロ
グ変換器５８を制御する。６ビット電荷平衡型ディジタ
ル・アナログ変換器５８は６ビットを含むので、６ビッ
トディジタル・アナログ変換器５８は６４電荷レベルを
出力し、これらのうち３２は正であり、かつ３２は負で
ある。図３の自動オフセット追跡及び補正回路１０は、
電荷レベルを電荷平衡型アナログ・ディジタル変換器８
の電圧オフセットに最も近い電荷レベルに設定するよう
に動作する。自動オフセット追跡及び補正回路１０は、
この電荷レベルを接続点１に供給して、上に説明された
ように電圧オフセットを低減する。
【００３８】図４は、差働型比較器を含み及び本発明の
自動オフセット追跡及び補正回路を含むアナログ・ディ
ジタル変換システム６０を図解する。図４のアナログ・
ディジタル変換システム６０は、一連の比較器１８に対
してを除き、図１に図解された変換システム６に類似し
ている。図４の一連の比較器１８は、一連の差働型比較
器６２を含む。各差働型比較器６２は、第１入力及び第
２入力を含む。各差働型比較器６２の第１入力は、スイ
ッチ６４に接続される。各スイッチ６４は、正電源電圧
ＶＣＭに接続される。各スイッチ６４に対する制御は、
接続点ＮＯＤＥ３に接続される。各比較器６２の第２入
力は、スイッチ６６に接続される。各スイッチ６６は、
電源電圧ＶＣＭ及び各比較器６２の第２入力に接続され
る。各スイッチ６６に対する制御は、接続点３に接続さ
れる。リセット信号は、また、接続点３に結合される。
第１比較器６２の第１入力は、また、コンデンサ６７に
接続され、後者は接地電位ＧＮＤに接続され、第１比較
器６２の第２入力は、また、接続点１に接続される。各
比較器６２は阻止コンデンサ６８に接続された第１出力
及び第２出力を含み、コンデンサは次の比較器６２の第
１又は第２入力に、それぞれ接続される。最終比較器６
２の出力は、接続点２に接続される。
【００３９】一連の比較器１８は、接続点１の電圧レベ
ルを増幅し、かつ増幅電圧を接続点２に供給するように
動作する。電荷平衡型アナログ・ディジタル変換器８に
よる変換の後、リセット信号がスイッチ６６を閉じ、こ
れが比較器６２の両入力を電源電圧ＶＣＭになるように
強制する。次いで、リセット信号がスイッチ６６を開
き、これが電圧オフセットを接続点２に誘導する。アナ
ログ・ディジタル変換システム６０は、その他の点で
は、図１の変換システム６を参照して説明されたように
動作する。自動オフセット追跡及び補正回路は、接続点
２における電圧オフセットをセンシングし、かつこの電
圧オフセットを低減するために接続点１へ電荷を供給す
るか又はこれから電荷を引き出すように動作する。
【００４０】本発明は詳細に説明されたけれども、添付
の特許請求の範囲によって明確にされた本発明の精神及
び範囲に反することなく種々の変更、置換、及び代替を
本発明に対してなし得ることは、云うまでもない。
【００４１】以上の説明に関して更に以下の項を開示す
る。
【００４２】（１） 各コンデンサの第１接続点を共通
接続点に結合された複数のコンデンサを含むサンプリン
グ回路網と、前記サンプリング回路網の前記共通接続点
に結合された自動オフセット追跡及び補正回路であっ
て、前記サンプリング回路網の動作中前記共通接続点上
に存在するオフセット電圧をセンシングし、前記オフセ
ット電圧を低減させるために前記オフセット電圧のセン
シングに応答して前記共通接続点へ電荷を注入し及び前
記共通接続点から電荷を引き出すように動作可能な前記
自動オフセット追跡及び補正回路と、を含むアナログ・
ディジタル変換システム。
【００４３】（２） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が前記オフセット電圧の符号をセンシングし、
前記オフセット電圧に応答して電荷を注入し及び引き出
すように動作可能である、アナログ・ディジタル変換シ
ステム。
【００４４】（３） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記サンプリング回路網がア
ナログ・ディジタル変換器を含む、アナログ・ディジタ
ル変換システム。
【００４５】（４） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記サンプリング回路網が電
荷平衡型アナログ・ディジタル変換器を含む、アナログ
・ディジタル変換システム。
【００４６】（５） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が、前記オフセット電圧の符号をセンシングす
るように動作可能なセンシングデバイスと、前記センシ
ングデバイスに結合され、前記共通接続点に供給する電
荷符号と電荷の量とをセットするように動作可能な電荷
制御デバイスであって、前記オフセット電圧の符号に応
答性の前記電荷制御デバイスと、前記電荷制御デバイス
に結合され、前記電荷符号が正のとき前記共通接続点へ
電荷の前記量を注入し及び前記電荷符号が負のとき前記
共通接続点から電荷の前記量を引き出す電荷発生器と、
を含む、アナログ・ディジタル変換システム。
【００４７】（６） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が、前記共通接続点に結合され、いつ前記オフ
セット電圧が接地電位より上にあるか及びいつ前記オフ
セット電圧が接地電位より下に或るかをセンシングする
ように動作可能なラッチと、前記ラッチに結合され、前
記オフセット電圧が接地電位より上にあるとき増分する
ことによって及び前記オフセット電圧が接地電位より下
にあるとき減分することによって計数を維持するように
動作可能な計数器と、前記計数器に結合され、前記計数
器によって維持された計数を受け取り、かつ制御信号を
供給するように動作可能なディジタル・アナログ変換器
制御ユニットと、前記ディジタル・アナログ変換器制御
ユニットに結合され、前記ディジタル・アナログ変換器
制御ユニットによって供給される制御信号に応答して出
力電圧レベルを供給するように動作可能なディジタル・
アナログ変換器と、を含む、アナログ・ディジタル変換
システム。
【００４８】（７） 第１項記載のアナログ・ディジタ
ル変換システムにおいて、前記自動オフセット追跡及び
補正回路が、前記共通接続点に結合され、いつ前記オフ
セット電圧が接地電位より上にあるか及びいつ前記オフ
セット電圧が接地電位より下に或るかをセンシングする
ように動作可能なラッチと、前記ラッチに結合された計
数器であって、前記ラッチに結合され、前記オフセット
電圧が接地電位より上にあるとき増分することによって
及び前記オフセット電圧が接地電位より下にあるとき減
分することによって計数を維持するように動作可能な、
かつ桁上げ及び借りを供給するように動作可能な平滑計
数器と、前記平滑計数器に結合され、前記平滑計数器か
らの前記桁上げ及び前記借りを受け取り、前記桁上げ及
び前記借りに応答して増分し及び減分するように動作可
能な、かつ計数を維持するように動作可能な絶対値計数
器と、を含む前記計数器と、前記計数器に結合され、前
記絶対値計数器によって維持された前記計数を受け取り
かつ制御信号を供給するように動作可能なディジタル・
アナログ変換器制御ユニットと、前記ディジタル・アナ
ログ変換器制御ユニットに結合され、前記ディジタル・
アナログ変換器制御ユニットによって供給される制御信
号に応答して出力電圧レベルを供給するように動作可能
なディジタル・アナログ変換器と、を含む、アナログ・
ディジタル変換システム。
【００４９】（８） 第１項記載のアナログ・ディジタ
ル変換システムであって、集積回路を含むアナログ・デ
ィジタル変換システム。
【００５０】（９） 比較器出力接続点と、コンデンサ
上極板接続点と、オフセット電圧とを含むアナログ・デ
ィジタル変換器と、前記比較器出力接続点に結合され、
いつ前記オフセット電圧が接地電位より上にあるか及び
いつ前記オフセット電圧が接地電位より下にあるかをセ
ンシングするように動作可能なラッチと、前記ラッチに
結合され、前記オフセット電圧が接地電位より上にある
とき増分することによって及び前記オフセット電圧が接
地電位より下にあるとき減分することによって計数を維
持するように動作可能な計数器と、前記計数器に結合さ
れ、前記計数器によって維持された計数を受け取り、制
御信号を供給するように動作可能なディジタル・アナロ
グ変換器制御ユニットと、前記ディジタル・アナログ変
換器制御ユニットに結合され、前記ディジタル・アナロ
グ変換器制御ユニットによって供給される制御信号に応
答して出力電圧レベルを供給するように動作可能なディ
ジタル・アナログ変換器と、を含むアナログ・ディジタ
ル変換システム。
【００５１】（１０） 第７項記載のアナログ・ディジ
タル変換システムであって、前記ディジタル・アナログ
変換器に結合され、前記ディジタル・アナログ変換器に
よって供給される前記出力電圧レベルを減衰させるよう
に動作可能な、かつ前記出力電圧に従って前記共通接続
点へ電荷を注入し及び前記共通接続からの電荷を引き出
すように動作可能な減衰コンデンサを更に含むアナログ
・ディジタル変換システム。
【００５２】（１１） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記アナログ・ディジタル
変換器が電荷平衡型アナログ・ディジタル変換器を含
む、アナログ・ディジタル変換システム。
【００５３】（１２） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記ラッチはＤ形ラッチを
含む、アナログ・ディジタル変換システム。
【００５４】（１３） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記ディジタル・アナログ
変換器は電荷平衡型ディジタル・アナログ変換器を含
む、アナログ・ディジタル変換システム。
【００５５】（１４） 第７項記載のアナログ・ディジ
タル変換システムであって、集積回路を含むアナログ・
ディジタル変換システム。
【００５６】（１５） 第７項記載のアナログ・ディジ
タル変換システムにおいて、前記計数器が、前記ラッチ
に結合され、前記オフセット電圧が接地電位より上にあ
るとき増分することによって及び前記オフセット電圧が
接地電位より下にあるとき減分することによって計数を
維持するように動作可能な、かつ桁上げ及び借りを供給
するように動作可能な平滑計数器と、前記平滑計数器に
結合され、前記平滑計数器からの桁上げ及び借りを受け
取り、前記桁上げ及び前記借りに応答して増分し及び減
分するように動作可能な、かつ計数を維持するように動
作可能な絶対値計数器と、を含む、アナログ・ディジタ
ル変換システム。
【００５７】（１６） アナログ・ディジタル変換シス
テム内オフセット電圧追跡及び補正方法であって、アナ
ログ・ディジタル変換システム内の接続点上に存在する
オフセット電圧をセンシングするステップと、前記接続
点に供給する電荷符号及び電荷の量をセットするステッ
プと、前記電荷符号が正であるとき前記接続点へ電荷の
前記量を注入することによって及び前記電荷符号が負の
とき前記接続点から電荷の前記量を引き出すことによっ
て前記オフセット電圧を低減させるステップと、各変換
の後かつ次の変換の前に、前記センシングするステップ
と、前記セットするステップと、前記低減させるステッ
プとを繰り返すステップと、を含む前記方法。
【００５８】（１７） 第１６項記載の方法であって、
前記オフセット電圧を前記センシングするステップが前
記オフセット電圧の符号をセンシングすることを更に含
み、前記セットするステップが前記オフセット電圧の前
記符号に応答性である、前記方法。
【００５９】（１８） 第１６項記載の方法において、
前記オフセット電圧を前記センシングするステップが前
記オフセット電圧の符号をセンシングすることを更に含
み、前記セットするステップが前記オフセット電圧の符
号が正のとき計数器内の計数を増分することによって及
び前記オフセット電圧の符号が負のとき前記計数を減分
することによって前記計数を更新することを更に含み、
前記計数の最上位ビットが前記電荷符号を表現し、かつ
前記計数器の複数の残りのビットが電荷の前記量を表現
する、前記方法。
【００６０】（１９） 第１６項記載の方法であって、
複数のコンデンサを含むサンプリング回路網を提供する
ステップと、共通接続点に各コンデンサの第１接続点を
接続するステップとを更に含み、前記オフセット電圧を
前記センシングするステップば前記共通接続点上のオフ
セット電圧をセンシングすることを含む、前記方法。
【００６１】（２０） 第１６項記載の方法において、
前記センシングするステップと、前記セットするステッ
プと、前記低減させるステップとは２クロックサイクル
内に完遂される、前記方法。
【００６２】（２１） アナログ・ディジタル変換シス
テム６が提供され、第１接続点と第２接続点とを有する
アナログ・ディジタル変換器８を含む。自動オフセット
追跡及び補正回路１０は、前記第１接続点と前記第２接
続点とに結合される。
【図面の簡単な説明】
【図１】本発明の教示に従って組み立てられた自動オフ
セット追跡及び補正回路の１実施例によるアナログ・デ
ィジタル変換システムの回路図。
【図２】本発明の教示に従って組み立てられた自動オフ
セット追跡及び補正回路の第２実施例によるアナログ・
ディジタル変換システムの回路図。
【図３】本発明の教示に従って組み立てられた自動オフ
セット追跡及び補正回路の他の実施例によるアナログ・
ディジタル変換システムの回路図。
【図４】差動型比較器を含みかつ本発明の教示に従って
組み立てられた自動オフセット追跡及び補正回路を含む
アナログ・ディジタル変換システムの回路図。
【符号の説明】 ６ アナログ・ディジタル変換システム ８ 電荷平衡型アナログ・ディジタル変換器 １０ 自動オフセット追跡及び補正回路 １２ ２進重み付きコンデンサアレイ １４ スイッチアレイ １６ 逐次近似レジスタ（ＳＡＲ）論理ユニット １８ 一連の比較器 ２０ 比較器 ２２ 阻止コンデンサ ２４ スイッチ ２６ ラッチ ２８ 計数器 ３０ ディジタル・アナログ変換器制御ユニット ３２ ディジタル・アナログ変換器 ３４ 減衰コンデンサ ３８ アナログ・ディジタル変換システム ４８ アナログ・ディジタル変換システム ５０ Ｄ形ラッチ ５６ ６ビットディジタル・アナログ制御ユニット ５８ ６ビットディジタル・アナログ変換器 ６０ アナログ・ディジタル変換システム ６２ 差動型比較器 ６４，６６ スイッチ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 各コンデンサの第１接続点を共通接続点
    に結合された複数のコンデンサを含むサンプリング回路
    網と、 前記サンプリング回路網の前記共通接続点に結合された
    自動オフセット追跡及び補正回路であって、前記サンプ
    リング回路網の動作中前記共通接続点上に存在するオフ
    セット電圧をセンシングし、前記オフセット電圧を低減
    させるために前記オフセット電圧のセンシングに応答し
    て前記共通接続点へ電荷を注入し及び前記共通接続点か
    ら電荷を引き出すように動作可能な前記自動オフセット
    追跡及び補正回路と、を含むアナログ・ディジタル変換
    システム。
  2. 【請求項２】 アナログ・ディジタル変換システム内オ
    フセット電圧追跡及び補正方法であって、 アナログ・ディジタル変換システム内の接続点上に存在
    するオフセット電圧をセンシングするステップと、 前記接続点に供給する電荷符号及び電荷の量をセットす
    るステップと、 前記電荷符号が正であるとき前記接続点へ電荷の前記量
    を注入することによって、及び前記電荷符号が負のとき
    前記接続点から電荷の前記量を引き出すことによって、
    前記オフセット電圧を低減させるステップと、 各変換の後かつ次の変換の前に、前記センシングするス
    テップと前記セットするステップと前記低減させるステ
    ップとを繰り返すステップと、を含む前記方法。
JP7028577A 1994-01-05 1995-01-05 アナログ・ディジタル変換システム及び同システム内オフセット電圧追跡及び補正方法 Pending JPH08139603A (ja)

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US17783094A 1994-01-05 1994-01-05
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JP7028577A Pending JPH08139603A (ja) 1994-01-05 1995-01-05 アナログ・ディジタル変換システム及び同システム内オフセット電圧追跡及び補正方法

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