JPS6011493B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS6011493B2 JPS6011493B2 JP13975477A JP13975477A JPS6011493B2 JP S6011493 B2 JPS6011493 B2 JP S6011493B2 JP 13975477 A JP13975477 A JP 13975477A JP 13975477 A JP13975477 A JP 13975477A JP S6011493 B2 JPS6011493 B2 JP S6011493B2
- Authority
- JP
- Japan
- Prior art keywords
- mode
- voltage
- operational amplifier
- output
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は高速度で分解能の高いアナログ・デジタル変換
器に関する。
器に関する。
従来、逐次比較形のアナログ・デジタル変換器では、高
速素子を使用することにより、変換処理時間が１００舷
Ｓ以下で分解館が１４ビット以上のものも設計されてい
るが、価格が極めて高価である。
速素子を使用することにより、変換処理時間が１００舷
Ｓ以下で分解館が１４ビット以上のものも設計されてい
るが、価格が極めて高価である。
一方、近年マイクロ・コンピュータが発達し、相当高度
の処理を行なう制御回路が小型かつ安価に得られるよう
になった。本発明は、高速度でかつ高分解能のアナログ
・デジタル変換器を安価に提供することを目的とする。
の処理を行なう制御回路が小型かつ安価に得られるよう
になった。本発明は、高速度でかつ高分解能のアナログ
・デジタル変換器を安価に提供することを目的とする。
すなわち、本発明はアナログ・デジタル変換器の制御に
、上述のようなマイクロ・コンピュータによる制御回路
または相当の論理回路を利用しても、従来品より安価に
高度のアナログ・デジタル変換器が得られることに着目
したものである。
、上述のようなマイクロ・コンピュータによる制御回路
または相当の論理回路を利用しても、従来品より安価に
高度のアナログ・デジタル変換器が得られることに着目
したものである。
本発明は、演算増幅器に対し、入力信号、基準電圧およ
びコンデンサ、抵抗器等の回路素子をスイッチにより切
り換えて接続し、標本化、比較、２倍電圧発生等のモー
ドを作り、アナログ信号をデジタル信号に変換すること
を特徴とする。実施例図面によりさらに詳しく説明する
。第１図は本発明実施例の回路図である。
びコンデンサ、抵抗器等の回路素子をスイッチにより切
り換えて接続し、標本化、比較、２倍電圧発生等のモー
ドを作り、アナログ信号をデジタル信号に変換すること
を特徴とする。実施例図面によりさらに詳しく説明する
。第１図は本発明実施例の回路図である。
端子Ｅｘはアナログ信号入力、端子０ｄはデジタル信号
出力である。差動演算増幅器Ｕ，の非反転入力には、ス
イッチＳ。を介して入力端子Ｅｘが接続され、また共通
電位点との間にコンデンサＣ，およびスイッチＳ５が並
列に接続されている。増幅器Ｕ，の反転入力にはその出
力電圧が帰還され、その出力はスイッチＳ２を介して差
動演算増幅器Ｕ２の非反転入力に結合されている。その
非反転入力にはコンデンサＣ２の一端が接続され、その
他端はスイッチＳ３を介して基準電圧ＥｓにスイッチＳ
４を介して共通電位点にそれぞれ接続されている。増幅
器Ｕ２の出力は、接地電位点との間に、値の等しい２個
の抵抗器Ｒ，およびＲ２の直列回路が接続され、その抵
抗器の接続点が増幅器Ｕ２の反転入力と結合されている
。増幅器Ｕ２の出力はスイッチＳ，を介して、増幅器Ｕ
，の非反転入力に帰還されている。増幅器Ｕ，の出力は
分岐され、差敷演算増幅器Ｕ３の非反転入力に結合され
、その出力はデジタル出力端子○ｄに接続されている。
出力である。差動演算増幅器Ｕ，の非反転入力には、ス
イッチＳ。を介して入力端子Ｅｘが接続され、また共通
電位点との間にコンデンサＣ，およびスイッチＳ５が並
列に接続されている。増幅器Ｕ，の反転入力にはその出
力電圧が帰還され、その出力はスイッチＳ２を介して差
動演算増幅器Ｕ２の非反転入力に結合されている。その
非反転入力にはコンデンサＣ２の一端が接続され、その
他端はスイッチＳ３を介して基準電圧ＥｓにスイッチＳ
４を介して共通電位点にそれぞれ接続されている。増幅
器Ｕ２の出力は、接地電位点との間に、値の等しい２個
の抵抗器Ｒ，およびＲ２の直列回路が接続され、その抵
抗器の接続点が増幅器Ｕ２の反転入力と結合されている
。増幅器Ｕ２の出力はスイッチＳ，を介して、増幅器Ｕ
，の非反転入力に帰還されている。増幅器Ｕ，の出力は
分岐され、差敷演算増幅器Ｕ３の非反転入力に結合され
、その出力はデジタル出力端子○ｄに接続されている。
この増幅器Ｕ３の反転入力は共通電位点に接続され、出
力端子○ｄの電位は制御回路ＣＯＮＴに導かれている。
この制御回路ＣＯＮＴは上述のスイッチＳｏ〜Ｓ５の開
閉を制御するためのもので、好ましくはマイクロ・コン
ピュータにより構成されている。なお、スイッチＳｏ〜
Ｓ５は半導体スイッチにより構成されている。このよう
に構成された回路の動作を説明する。
力端子○ｄの電位は制御回路ＣＯＮＴに導かれている。
この制御回路ＣＯＮＴは上述のスイッチＳｏ〜Ｓ５の開
閉を制御するためのもので、好ましくはマイクロ・コン
ピュータにより構成されている。なお、スイッチＳｏ〜
Ｓ５は半導体スイッチにより構成されている。このよう
に構成された回路の動作を説明する。
第２図は制御回路ＣＯＮＴの制御流れ図である。第２図
で■〜■はそれぞれ第一〜第五のモードを示し、各モー
ド‘こおけるスイッチＳｏ〜Ｓ５の状態は第１表のとお
りである。第１モードの等価回路は第３図のようになる
。
で■〜■はそれぞれ第一〜第五のモードを示し、各モー
ド‘こおけるスイッチＳｏ〜Ｓ５の状態は第１表のとお
りである。第１モードの等価回路は第３図のようになる
。
第１表この状態で、アナログ入力電圧Ｅｘがコンデンサ
Ｃ，に標本化されるとともに、この電圧Ｅｘはバッファ
増幅器として動作する増幅器Ｕ，の出力Ｖ，に現われ、
比較器として動作する増幅器Ｕ３により、その正負が判
別される。
Ｃ，に標本化されるとともに、この電圧Ｅｘはバッファ
増幅器として動作する増幅器Ｕ，の出力Ｖ，に現われ、
比較器として動作する増幅器Ｕ３により、その正負が判
別される。
この出力はデジタル出力端子○ｄに送出される。同時に
この出力端子０ｄの電圧は、制御回路ＣＯＮＴに送られ
、第２図に示す制御流れ図に従って、Ｖ。，が正ならば
第二モードへ、負ならば第三モードへ移行する。第二モ
ードの等価回路を第４図に示す。この状態では、コンデ
ンサＣ２に電圧Ｖ．−ＥＳ が充電される。
この出力端子０ｄの電圧は、制御回路ＣＯＮＴに送られ
、第２図に示す制御流れ図に従って、Ｖ。，が正ならば
第二モードへ、負ならば第三モードへ移行する。第二モ
ードの等価回路を第４図に示す。この状態では、コンデ
ンサＣ２に電圧Ｖ．−ＥＳ が充電される。
第三モードの等価回路は第５図のとおりである。
この状態では、コンデンサＣ２に電圧Ｖ，が充電される
。第２図に示す流れ図に従い、第二モードの次には第四
モードが、第三モードの次には第五モードが続く。
。第２図に示す流れ図に従い、第二モードの次には第四
モードが、第三モードの次には第五モードが続く。
第四モードの等価回路を第６図に示す。
この状態では、コンデンサＣ２に充電された電圧が、増
幅器Ｕ２によりちようど２倍に増幅されて、２（Ｖ，一
ＥＳ）として増幅器Ｕ２の出力に現われるとともに、ス
イッチＳ，からコンデンサＣ，に与えられる。
幅器Ｕ２によりちようど２倍に増幅されて、２（Ｖ，一
ＥＳ）として増幅器Ｕ２の出力に現われるとともに、ス
イッチＳ，からコンデンサＣ，に与えられる。
この電圧は増幅器いでその正負が判定される。第五モー
ドの等価回路図は第７図のとおりである。
ドの等価回路図は第７図のとおりである。
この状態では、コンデンサＣ２に充電された電圧Ｖ，は
、基準電圧Ｅｓに加算されて、増幅器Ｕ２により２倍に
増幅され２（Ｖ，十Ｅｓ） として増幅器Ｕ２の出力に現われる。
、基準電圧Ｅｓに加算されて、増幅器Ｕ２により２倍に
増幅され２（Ｖ，十Ｅｓ） として増幅器Ｕ２の出力に現われる。
同時にこの電圧はスイッチＳ，を介して、コンデンサＣ
，に与えられ、増幅器Ｕ３によりその正負が判定される
。第四モードおよび第五モードにおいては、増幅器仏の
出力がデジタル出力端子○ｄに与えられるとともに、制
御回路ＣＯＮＴに送られ、第２図の流れ図に示すように
再びその正負によって、第二モードまたは第三モードに
循環する。
，に与えられ、増幅器Ｕ３によりその正負が判定される
。第四モードおよび第五モードにおいては、増幅器仏の
出力がデジタル出力端子○ｄに与えられるとともに、制
御回路ＣＯＮＴに送られ、第２図の流れ図に示すように
再びその正負によって、第二モードまたは第三モードに
循環する。
このように各モードを循環するとき、デジタル出力端子
○ｄに現われる信号は、アナログ入力端子に与えられた
電圧Ｂｘのシリアル・オフセット・バィナリを示す。次
にこの端子○ｄの電圧が入力電圧Ｅｘのシリアル・オフ
セット・バイナリになる理由を示す。
○ｄに現われる信号は、アナログ入力端子に与えられた
電圧Ｂｘのシリアル・オフセット・バィナリを示す。次
にこの端子○ｄの電圧が入力電圧Ｅｘのシリアル・オフ
セット・バイナリになる理由を示す。
いま一般的に、第ｉ回目の循環において、増幅器Ｕ，の
出力に現われる電圧をＶ‘とすると、次回の電圧ＶＩ十
・はＶ…＝２（Ｖ「ａｉＥＳ＋ａＥｓ）・・・・・・・
・・（１１となる。
出力に現われる電圧をＶ‘とすると、次回の電圧ＶＩ十
・はＶ…＝２（Ｖ「ａｉＥＳ＋ａＥｓ）・・・・・・・
・・（１１となる。
ここにａ‘は端子○ｄの出力が正のとき１、負のとき０
を現わし、ａ，＝１一ａｌ である。
を現わし、ａ，＝１一ａｌ である。
【１１式は整理するとＶ…＝２（Ｖｉ−松Ｅｓ十Ｅｓ）
・…・・…【２ーとなる。
・…・・…【２ーとなる。
ここで、‘２１式を変形して
ＶＦをｉＥＳ−ＥＳ＋事Ｖ…………‘３，として、ｉ＝
０、１、２、・・・・・・・・…・・・・、ｎを順次代
入すると、Ｖ。
０、１、２、・・・・・・・・…・・・・、ｎを順次代
入すると、Ｖ。
＝雄Ｓ−ＥＳ＋か，予ｖ，Ｖ・！松・ＥＳ−ＥＳ十事Ｖ
２ Ｖ２：汝ギＳ−ＥＳ＋享Ｖ３ ≦ Ｖｎ＝をｐＳ・ＥＳ十裏Ｖｎ十１ となる。
２ Ｖ２：汝ギＳ−ＥＳ＋享Ｖ３ ≦ Ｖｎ＝をｐＳ・ＥＳ十裏Ｖｎ十１ となる。
従ってこれを順に代入して整理すると、Ｖ。ははじめの
アナログ入力Ｅｘに等しいからＥＸ千ＶＩ＝季（被・Ｅ
Ｓ−ＥＳ＋きＶ２） ＝ａ．ＥＳ−芸８Ｓ＋を２ ＝ａ．ＥＳ−芸ＥＳ十芸〈群２ＥＳ−ＥＳ＋芸Ｖ３）：
ａ．ＥＳ＋裏もＥＳ−季ＥＳ−菱ＥＳ＋夢Ｖ３言＝ａ．
ＥＳ＋参ＥＳ＋・・・十；ａｎＥＳ−（享ＥＳ＋裏ＥＳ
＋・・・十；ＥＳ）＋；ｖ岬ＥＳ卓，貴‐Ｅ＄（卓，麦
）となる。
アナログ入力Ｅｘに等しいからＥＸ千ＶＩ＝季（被・Ｅ
Ｓ−ＥＳ＋きＶ２） ＝ａ．ＥＳ−芸８Ｓ＋を２ ＝ａ．ＥＳ−芸ＥＳ十芸〈群２ＥＳ−ＥＳ＋芸Ｖ３）：
ａ．ＥＳ＋裏もＥＳ−季ＥＳ−菱ＥＳ＋夢Ｖ３言＝ａ．
ＥＳ＋参ＥＳ＋・・・十；ａｎＥＳ−（享ＥＳ＋裏ＥＳ
＋・・・十；ＥＳ）＋；ｖ岬ＥＳ卓，貴‐Ｅ＄（卓，麦
）となる。
ここで葦．豪＝・
であるから、
ＥＸ＝ＥＳ（卓，詩‐１）・・・・．・…‘４）と得る
。
。
この｛４１式はシリアル・オフセット・バィナリに他な
らない。最初の桁（ＭＳＢ）は入力Ｅｘの正負を表わす
ことになる。次に、第１図の実施例回路においてスイッ
チＳ５について述べる。
らない。最初の桁（ＭＳＢ）は入力Ｅｘの正負を表わす
ことになる。次に、第１図の実施例回路においてスイッ
チＳ５について述べる。
これはコンデンサＣ，のＩＪセット用であって、はじめ
電圧ＥｘがコンデンサＣ，に充電される直前に一度閉じ
られ、直ちに開かれる。スイッチＳ５は前述の動作原理
を説明した各モードでは、開かれたままで不要であった
が、実用的な回路を得るために極めて重要である。すな
わち、はじめアナログ入力端子の電圧Ｅｘを標本化する
際、コンデンサＣ，の残留電荷を完全に放電しておく必
要がある。このスイッチ蚤によりはじめてこの種の高精
度アナログ・デジタル変換器を実用化することができる
。以上述べたように、本発明によればスイッチ制御によ
る簡単な回路構成のアナログ・デジタル変換器が得られ
る。
電圧ＥｘがコンデンサＣ，に充電される直前に一度閉じ
られ、直ちに開かれる。スイッチＳ５は前述の動作原理
を説明した各モードでは、開かれたままで不要であった
が、実用的な回路を得るために極めて重要である。すな
わち、はじめアナログ入力端子の電圧Ｅｘを標本化する
際、コンデンサＣ，の残留電荷を完全に放電しておく必
要がある。このスイッチ蚤によりはじめてこの種の高精
度アナログ・デジタル変換器を実用化することができる
。以上述べたように、本発明によればスイッチ制御によ
る簡単な回路構成のアナログ・デジタル変換器が得られ
る。
近年マイクロ・コンピュータによる制御回路がかなり安
価に得られるので、本発明の回路は従来品に比べて十分
な経済性がある。本発明によれば、出力デジタル信号の
極性とデータが１個の信号線で伝送でき、基準電圧は１
種のみでよい。また、同じステップの繰り返しを行なう
ので分解館は原理的に無限大となる優れた特長がある。
なお、上記説明では制御回路をこのアナログ・デジタル
変換器に独自に備えるよう述べたが、必ずしもこの制御
回路はこのアナログ・デジタル変換器に専用されるので
なく、制御能力に余裕があれば、その他の周辺回路をも
同時に制御するよう構成することもできる。
価に得られるので、本発明の回路は従来品に比べて十分
な経済性がある。本発明によれば、出力デジタル信号の
極性とデータが１個の信号線で伝送でき、基準電圧は１
種のみでよい。また、同じステップの繰り返しを行なう
ので分解館は原理的に無限大となる優れた特長がある。
なお、上記説明では制御回路をこのアナログ・デジタル
変換器に独自に備えるよう述べたが、必ずしもこの制御
回路はこのアナログ・デジタル変換器に専用されるので
なく、制御能力に余裕があれば、その他の周辺回路をも
同時に制御するよう構成することもできる。
この場合他の制御回路により、このアナログ・デジタル
変換器が併せて制御されると考えても同機である。
変換器が併せて制御されると考えても同機である。
第１図は本発明実施例の回路図。
第２図は制御回路の制御流れ図。第３図は第一モードの
等価回路図。第４図は第二モードの等価回路図。第５図
は第三モードの等価回路図。第６図は第四モードの等価
回路図。第７図は第五モードの等価回路図。兼１図 第２図 第３図 第４図 第５図 兼５図 籍７回
等価回路図。第４図は第二モードの等価回路図。第５図
は第三モードの等価回路図。第６図は第四モードの等価
回路図。第７図は第五モードの等価回路図。兼１図 第２図 第３図 第４図 第５図 兼５図 籍７回
Claims (1)
- １ バツフア増幅器として動作する第１の演算増幅器Ｕ
＿１と、入力の２倍の電圧を出力に発生する第２の演算
増幅器Ｕ＿２と、上記第１の演算増幅器Ｕ＿１の出力電
圧Ｖ＿ｉの正負を判別するための比較回路として動作す
る第３の演算増幅器Ｕ＿３と、上記第１の演算増幅器Ｕ
＿１の入力に接続された第１のコンデンサＣ＿１と、上
記第２の演算増幅器Ｕ＿２の入力に接続された第２のコ
ンデンサＣ＿２とを備え、上記第１のコンデンサＣ＿１
の両端を一度短絡した後、そのコンデンサにアナログ入
力電圧Ｅ＿ｘを与えるとともに上記第３の演算増幅器で
上記出力電圧Ｖ＿ｉの正負を判別する第一モードと、上
記第２のコンデンサＣ＿２に上記出力電圧Ｖ＿ｉと基準
電圧Ｅ＿ｓとの差を充電する第二モードと、上記第２の
コンデンサＣ＿２に上記出力電圧Ｖ＿ｉを充電する第三
モードと、上記第２の差動演算増幅器Ｕ＿２の出力に上
記出力電圧Ｖ＿ｉと基準電圧Ｅ＿ｓとの差の２倍の電圧
を得てこの電圧を上記第１のコンデンサＣ＿１に与える
とともに新たな上記第１の差動演算増幅器Ｕ＿１の出力
電圧Ｖ＿ｉ＿＋＿１の正負を上記第３の差動増幅器Ｕ＿
３により判別する第四モード、上記第２の差動演算増幅
器Ｕ＿２の出力に上記出力電圧Ｖ＿ｉと基準電圧Ｅ＿ｓ
との和の２倍の電圧を得てこの電圧を上記第１のコンデ
ンサに与えるとともに新たな上記第１の差動演算増幅器
Ｕ＿１の出力電圧Ｖ＿ｉ＿＋＿１の正負を上記第３の差
動増幅器Ｕ＿３により判別する第五モードとをスイツチ
の切り換えにより設定できるよう構成され、第一モード
の次に出力電圧Ｖ＿ｉが正ならば第二モードおよび第四
モード、負ならば第三モードおよび第五モード、この第
四モードまたは第五モードに続いて新たな出力電圧Ｖ＿
ｉ＿＋＿１を判定して第二モードまたは第三モードを選
択するように制御し、上記第三の差動演算増幅器Ｕ＿３
の出力をデジタル出力とするアナログ・デジタル変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13975477A JPS6011493B2 (ja) | 1977-11-21 | 1977-11-21 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13975477A JPS6011493B2 (ja) | 1977-11-21 | 1977-11-21 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5472661A JPS5472661A (en) | 1979-06-11 |
| JPS6011493B2 true JPS6011493B2 (ja) | 1985-03-26 |
Family
ID=15252601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13975477A Expired JPS6011493B2 (ja) | 1977-11-21 | 1977-11-21 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011493B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127688U (ja) * | 1991-05-15 | 1992-11-20 | 日本電気株式会社 | 光通信モジユール |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6618701B2 (ja) * | 2014-04-08 | 2019-12-11 | アナログ ディヴァイスィズ インク | 高分解能アナログ・デジタル変換器 |
-
1977
- 1977-11-21 JP JP13975477A patent/JPS6011493B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127688U (ja) * | 1991-05-15 | 1992-11-20 | 日本電気株式会社 | 光通信モジユール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5472661A (en) | 1979-06-11 |
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