JPH03173223A - 指数型アナログーディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、アナログ−ディジタル変換器（以下ＡＤ変換
器と言う）に関し、特に指数型非線形ＡＤ変換器に関す
る。

（従来の技術） アナログ信号は、多数の２進数からなるディジタル語に
変換されそれによって表示されることが可能である。デ
ータ処理システムは、一般的にアナログ信号を２進数あ
るいはディジタル表示に変換するためにＡＤ変換器を備
えている。入力電圧値はＩＳとＯ５の特性化された２進
出力を作り出す。変換過程において、ＡＤ変攪器は周期
的にアナログ信号をサンプルし、アナログ信号に対応す
るディジタル出力を生成する。サンプリング周波数はア
ナログ信号の周波数よりずっと太き（そしてサンプリン
グ時間は十分小さく従って多くのサンプルがアナログ信
号の各サイクルに対して得られる。

例えば、アップダウンカウント機能を有するカウンタ型
、高速変換用の逐次近似型、長期間の精度を有するデュ
アルスロープ型といった多くのＡＤ変換器手段がある。

（発明が解決しようとする課ｍ＞ ところで、上記した線形のＡＤ変換器においては、処理
できるアナログ入力電圧の範囲が限られ、広い範囲のア
ナログ電圧を処理しようとする場合には、多数ビットの
ＡＤ変換器を必要とするという問題がある。

本発明の目的は、広い範囲のアナログ入力電圧に少数の
出力ディジタルピットを与えることであり、ＡＤ変換器
は指数型の入力／出力特性を採用することである。

＜ｙ、題を解決するための手段） 上記目的を達成するために、本発明の構成上の特徴は、
指数型アナログ−ディジタル変換器を次の（１）から（
１３）のように構成したことにある。

（１）アナログ入力信号を供給する手段と、前記アナロ
グ入力信号供給手段に結合され、前記入力信号をサンプ
リングするための手段を含み、アナログ出力信号を供給
するため一連のステップにおいてサンプルされた信号の
利得を増加させる手段を与える第１と第２の利得段と、
アナログ出力信号の大きさを示す論理信号を作り出すた
めの論理回路を含み、各利得の増加に対しアナログ出力
信号を比較するため前記利得段に結合される電圧比較手
段と、サンプルされたアナログ信号を表示した２進語を
記録するために前記論理回路に結合された制御及び出力
カウンタとにより指数型アナログ−ディジタル変換器を
構成した。

（２）前記（１）の指数型アナログ−ディジタル変換器
において、前記第１及び第２利得段が２進重み付け（ｂ
ｉｎａｒｙ−ｗｅｉｇｈｔｅｄ）された牛ヤパ／りを含
む第１及び第２のキャパシタアレーからなるように構成
される。

（３）前記く２〉の指数型アナログ−ディジタル変換器
において、前記アナログ入力信号供給手段と前記キャパ
シタ間に結合されたサンプリングスイッチを含むように
構成される。

（４）ｉｔｌ記（２）の舟歌型アナログーディジタル変
換器において、アナログ入力電圧をサンプリングするた
め順次２進重み付けされたキャパシタをスイッチングす
る手段を含むように構成される。

（５）前記（２）の指数型アナログーデイノタル変換器
において、前記第１及び第２利得段が第１及び第２の演
算増幅器を含み各演算増幅器がそのキャパシタアレーに
結合される反転入力を備えているように構成される。

（６）前記（４）に記載の指数型アナログ−ディジタル
変換器において、前記利得段が前記演算増幅器の出力と
前記キャパシタの間に結合されたフィードバックスイッ
チを含むように構成される。

（７）前記（２）の指数型アナログ−ディジタル変換器
において、前記第１及び第２利得段を結合するためのス
イッチ手段を含むように構成される。

（８）前記（１）に記載の指数型アナログ−ディジタル
変換器において、基準電圧範囲を規定する正及び負の基
準電圧を供給するため前記第２の利得段と前記電圧比較
器手段間に結合された手段を含むように構成される。

（９）前記（１）の指数型アナログ−ディジタル変換器
において、前記電圧比較手段が、前記基！１ａ電圧供給
手段と前記論理回路の間に結合された１対の演算増幅器
と、前記１対の演算増幅器の反転入力側に結合されたキ
ャパシティ手段と、前記第２段と基！′＠電圧をサンプ
リングするための前記キャパシティ手段の間に結合され
たスイッチ手段とからなるように構成される。

（１０）前記（１）の指数型アナログ−ディジタルＲ換
藩において、前記カウンタがダウンカウンタであり値目
１である初期３ビットディジタル語からカウントダウン
するように構成される。

（１１）前記（１）の指数型アナログ−ディジタル変換
器において、前記比較器手段がオフセ、トキャンセル比
較器（ｏｆｆｓｅｔ−ｅａｎｅｅｌｌｅｄ　ｃｏｍｐａ
ｒａｔｏｒ）回路からなるように構成される。

（１２）前記（１）のｔ胃散型アナログ−ディジタル変
換器において、前記カウンタが前記変換器のスイッチン
グ機能を制御するため前記変換器にタイミング信号を供
給する手段からなるように構成される。

（１３）前記（１）の指数型アナログ−ディジタル変換
器において、前記利得段が変換停止後に前記キャパシタ
アレーをリセフトするためのリセットスイッチを含むよ
うにして構成される。

く作用及び効果） 本発明によれば、逐次近似型ＡＤ変換器の改良型は、各
段が２進に重み付けされたキャパシターアレーを含む２
つの利得段を備えた指数型利得制御からなる。各アレー
はそれぞれの演算増幅器（以下オペアンプという）の出
力側と反転入力側の間に結合されている。差動増幅器か
らなる電圧比較回路は第２利得段の出力側に接続され、
第２利得段の出力電圧を受けて正及び負の基準電圧と比
較する。比較器出力に応答する論理回路は、論理信号を
アナログ入力電圧の連続サンプルを表す３ビツト語を蓄
えることができるディジタル出力カウンタに供給する。

この回路はまた、クロック信号を供給しサンプリング期
間を確立しＡＤ変換器の動作モードの順序を制御する。

ＡＤ変換器の動作期間中は、出力カウンタは全ての２進
信号を負わされている。両利得段はユニティ利得（ｕｎ
ｉｔｙ　ｇａｉｎ）にて結合され、第１キヤパノタアレ
ーはアナログ入力電圧をサンプルし第２キヤパ／タアレ
ーはグランド（ｇｒｏｕｎｄ）をサンプルする。電圧比
較回路は第２利得段の出力を正及び負の基準電圧と比較
する。

第２利得段の出力電圧が負基阜電圧より小さいかあるい
は正基準電圧より大きいならば、変換処理は止まりその
時のアナログ信号サンプルの３ビツト２進語表示が定め
られる。ＡＤ変換器はそのときアナログ入力電圧の次の
サンプルを処理するためリセットされる。一方、第２利
得段の出力電圧が正負基準電圧間の範囲にあるならば、
第１キヤパシタアレーの最大のキャパシタが第１のオペ
アンプの反転入力とグランド間に結合され、このため入
力電圧を２倍に増加させる。出力カウンタは１だけカウ
ントダウンして１１０とし、電圧比較回路は第２利得段
の出力電圧を正及び負の基準電圧と比較する。変換過程
は、２進重み付けの位の減少において第１アレーのフィ
ードバックキャパシタをグランドに順次接続することに
より続けられ、それにより第１利得段の出力電圧も２倍
に増加させられる。第２段の増加した出力電圧は比較回
路の正負の基準電圧と比較され、出力電圧が基準電圧間
の範囲にあるときには出力カウンタはｌだけカウントダ
ウンする。第１アレーのキャパシタはグランドに順次接
続され、比較される出力電圧が基準電圧によって定めら
れる電圧範囲内にあるならば、オペアンプの帰還路に結
合された第２キヤパシタアレーのキャパシタはグランド
に連続して接続される。第２利得段の出力電圧が正及び
負の基準電圧間の範囲を越え、アナログ入力信号のサン
プルやスライスを表示する３ビツト２進語がつくられる
ときあるいは出力カウンタの内容がすべて２進のゼロに
なるときに変換は停止する。アナログディジタル変換過
程は、カウンタをリセットすることにより及びＡＤ変換
器回路を準備するることにより続けられ、アナログ入力
信号の十分なサンプルを処理する。

（実施例） 第１図を参照すると、指数型ＡＤ変換器はキャパシタア
レー１０を含む第１利得段と、スイッチ２０及びキャパ
シタ１８を通して第１キヤパシタアレーの出力側に結合
されるキャパシタアレー１２を含む第２利得段からなる
。各利得段は反転入力端子を有するオペアンプ１４及び
１６を備えており、帰還路にそれぞれのキャパシタアレ
ーを配置している。リセットスイッチ２２及び２４は、
アレー１０及び１２に結合されており、またサンプリン
グスイッチ１１及び１３はキャパシタアレー１０及び１
２によりアナログ入力電圧及びグランドポテンシャルを
サンプリングするために与えられる。

電圧比較回路は、第２段の出力側に結合され、接点月に
現れサンプルされたアナログ入力信号を表すアナログ出
力電圧ＶＯ２を受取る。比較器回路は、それぞれスイッ
チ２７．２９及びキャパシタ２６．２８を介して接点Ｊ
１に結合された反転入力を備えた差動増幅器３０．３２
からなるオフセットキャンセル比較器である。スイッチ
３４．３６は、反転入力側とそれぞれの増幅器３０．３
２の出力側の間に結合されている。ＡＮＤゲート４０は
増幅器３０の出力側に結合されており又インバータ３８
を介して増幅器３２の出力側に結合されている。ゲート
４０のＡＮＤされた出力信号は、サンプルされたアナロ
グ入力電圧を表す３ビットディジタル語を蓄えるために
制御及び出力カウンタ４２に供給される。ディジタル語
は第２利得段からの出力電圧が基準電圧によって定めら
れた範囲を越えるときはいつでも各サンプルにたいし記
録される。しかし、２つの利得段によって順次増加させ
られサンプルされた出力電圧が基準電圧の範囲を越えた
ときは、カウンタ４２はカウンタがディジタル語０００
を記録するまでアナログ電圧の各比較に対し１づつカウ
ントダウンする。各アナログ電圧サンプルを３ビットデ
ィジタル語に変換した後、を指数型ＡＤ変換器はリセッ
トされ、カウンタ４２からのタイミング信号の制御下に
て周期的に供給される連続したアナログ電圧サンプルに
たいし変換プロセスの次の巡回を開始する。

アナログ入力電圧がサンプルされる間、指数型ＡＤ変換
器の動作の開始において、キャパシタアレーｌＯ及び１
２に交差して結合されたリセットスイッチ２２．２４は
閉じられている。スイッチ１１はアナログ入力電圧信号
源に結合されており、スイッチ１３はグランドに結合さ
れている。スイッチ２０はＧＮＤ　（グランド）に結合
されており、スイッチ２９及び２７はそれぞれ正の基Ｔ
＄雷電圧＋Ｖｒｅｆ）及び負の基準電源（−Ｖ　ｒｅｆ
）に結合されている。スイッチ３４と３６はサンプリン
グモードに閉じられている。

アナログ入力電圧は第１キヤパシタアレーを越えてサン
プルされ第２キヤパシタアレーはグランドをサンプルす
る。次にスイッチ３４と３６は開となり、スイッチ２７
と２９はＪｌに接続される。

第２段の出力側の接点Ｈに現れる電圧がいずれかの基準
電圧よりも大きいならば即ち基準電圧によって定められ
る範囲外にあるならば、ＡＮＤゲート４０の出力は偽（
ｆａｌｓｅ）あるいはローである。

このような場合フントロールカウンタ４２は反転操作を
やめ、カウンタは３個のフリツプフロツプからなるカウ
ンタレジスタ内にある３ビツト語を蓄積する。しかし、
接点Ｊ１での電圧が基準電圧間の範囲内にあれば、ＡＮ
Ｄゲートの出力は真（ｔｒｕｅ）あるいはハイである。

この場合に、カウンタ４２旧づつカウントダウンする。

カウンタ４２は最初１１１にセ・、トされ、ＡＮＤゲー
トの出力が偽かあるいはカウンタ４２がＯＯＯになるま
で連続してカウントダウンする。

差動増幅器３０と３２からなる電圧比較回路は、接点層
における第２利得段からの出力電圧ＶＯ２を正及び負の
基準電圧と比較する。第２段の出力電圧が負の基準電圧
より更に負かあるいは正の基準電圧よりも更に正である
ならば変換が停止される。

他方、出力電圧ＶＯ２が基準電圧間の範囲にあるならば
第２図に示すようにアレー１０の第１キヤパンタＣ４は
グランドと第１オペアンプ１４の反転入力間に結合され
入力電圧を２倍にする。カウンタ４２は１づつカウント
ダウンし、電圧比較回路は接点層で増加したアナログ出
力を基準電圧と比較する。接点層で増加されたアナログ
電圧が基準電圧によって定められた範囲を越えないなら
ば次に最大のキャパシタＣ５はグランドとオペアンプの
反転入力との間に結合され、カウンタ４２は１づつカウ
ントダウンする。ＡＮＤゲート４０からの出力信号が真
の場合には、カウンタ４２は１づつカウントダウンする
。このような場合に、第１アレーｌＯのキャパシタＣ６
とＣ７はゲート４０の出力が真ならばグランドとオペア
ンプ１４の反転入力の間に順次結合される。しかし、キ
ャパシタＣ８はフィードバックがオペアンプ１４の出力
側と反転入力側の間に与えられることを確実にするため
にグランドに接続されなし、。

アナログ出力信号が基阜信号間の範囲内にあるならば、
比較回路の出力はＡＮＤゲート４０に供給され、ＡＮＤ
された信号は各比較に対し１づつカウントダウンする出
力カウンタ４２に与えられる。出力電圧が基準電圧範囲
外にある場合には、ダウンカウンタ４２は変化せずサン
プルされたアナログ電圧を表す３ビット語を蓄積する。

カウンタ４２がカウントダウンすると、３ビツト出力デ
ィジタル語は初期設定の２進数１１１から第１利得段に
よって供給される利得２に対しては１１０に、利得４に
対しては１０１に、利得８に対しては１００に利得１６
に対しては０１１に変化する。第１利得段においては、
キャパシタＣ４は８の２進重み（ｂｉｎａｒｙ　ｖｅｉ
ｌ（ｈｔ）を、Ｃ５は４の２進重みを、Ｃ６は２の２進
重みを、Ｃ７と０８は各／ｚ１つの２進重みを持つ。

第１段のキャパシタにより与えられる全利得は、基準電
圧範囲を越えたアナログ出力電圧を生じない場合には、
第２利得段のキャパシタＣＩＯ，ＣＩ、　　Ｃ２、Ｃ３
はグランドとオペアンプ１６の反転入力側の間に順次接
続される。カウンタ４２は第２利得段の動作中はカウン
トダウンするので、３ビツト出力デイジタル語は第２利
得段のキャパシタＣＩＯ，ＣＩ、　Ｃ２，Ｃ３によって
供給される３２の利得に対しては０１０に、６４の利得
に対しては００１に、　１２８の利得に対しては０００
のように順次変化する。第２利得段において、ＣＩＯは
８の２進重みを備え、ＣＩは４の２進重みを備え、Ｃ２
は２の２進重みを、Ｃ３とＣ９は各々１の２進重みを備
えている。

本発明の指数型ＡＤ変換器は３つのモードで動作し、第
１はサンプリングモード（ｓａ■ｐＨｎｇ　ｍｏｄｅ）
で第２はユニティゲインフィードバックモード（ｕｎｉ
ｔｙ　ｇａｉｎ　ｆｅｅｄｂａｃｋ　ｍｏｄｅ）であり
、第３にゲインレンジングモード（ｇａｉｎ　ｒａｎｇ
ｉｎｇ　ｍｏｄｅ）である。これらのモードは、ディジ
タル形に変換すべくアナログ電圧の各サンプルの処理を
行う間に順番に起きる。次の表は、これらの動作モード
にたいするトラノノスタスイノチの状態を表している。

３１イーズ−ＬＬ乙り二１ｊＪ−二　ｌニー　ケ゛　ン
フィー　゛へ゛テ　　　り−二−イニ７＆ｌニー２に−
Ｒ閉　　　　　　　　　開　　　　　　　　　　　　　
聞Ｇ　　　　開　　　　　　　　　開　　　　　　　　
　　　　開／閉Ｃ開　　　　　　　　開　　　　　　　
　　　　　　閉Ｆ　　　　開　　　　　　　　　閉　　
　　　　　　　　　　閉／開Ｓ　　　　閉　　　　　　
　　開　　　　　　　　　　　　　開ここで、Ｒはリセ
ットスイッチＭ１とＭ２Ｓを表し、Ｇはグランドスイッ
チＭ１３．　　ＭＩＳ、　　Ｍ１９．　　Ｍ２２．　　
Ｍ４゜Ｍ７及びＭＩＯを表し、Ｃはカップリングスイッ
チＭ３０であり、ＦはフィードバックスイッチＭｌｌ、
　　Ｍ１４゜Ｍｌ？、　　Ｍ２Ｏ，Ｍ２Ｓ、　　Ｍ２１
１．　　Ｍ２．　　ＭＳ、　　ＭＳ、　　Ｍ２Ｓを表し
、　そしてＳはサンプリングスイッチＭ　１２．　　Ｍ
　ｉｓ、　　Ｍ　１ｇ、　　Ｍ２１、　　Ｍ２４．　　
Ｍ２９．　　Ｍ３．　　ＭＳ、　　Ｍ９．　　Ｍ２７を
表す。

スタート時点で、リセットスイッチは閉、サンプリング
スイッチは閑、フィードバックスイッチは開である。第
１モード即ちサンプリングモードで作動中には入力アナ
ログ電圧Ｖｉｎは第１キヤパシタアレーｌＯによってサ
ンプルされ一方策２キャパシタアレー１２はグランドを
サンプルする。

第１アレー１０のリセットトランジスタＭ２５及び第２
アレーのリセットトランジスタＭｌは閑となるようにス
イッチされる。第１アレー１０の接地されたスイッチト
ランジスタＭ１３．　　ＭＩＳ、　　Ｍ１９．　　Ｍ２
２および第１アレー１２の接地されたスイッチトランジ
スタＭ４．　　ＭＶ、　　旧０．　　Ｍ２Ｏは開である
。第１キヤパシタアレーのフィードバックトランジスタ
Ｍ　１１．　　Ｍ　１４゜ＭＩ７．　　Ｍ２Ｏ，Ｍ２Ｓ
及び第２キヤパ／タアレーのフィードバックトランジス
タＭ　２８．　　Ｍ２．　　ＭＳ、　　Ｍｌｌ、　　Ｍ
　２６は開でかつ非伝導である。入力電圧は第１キヤパ
シタアレーのトランジスタＭＩ２．　　ＭＩＳ、　　Ｍ
ＩＳ、　　Ｍａｌ、　　Ｍ２４によってサンプルされる
。

電圧比較器回路は、スイッチ２９と２７及びキャパシタ
２８と２６を通して接点用で第２利得段の出力側に結合
される。スイッチ２９及び２７が正及び負の基準電圧を
受けるために操作されると、オペアンプ３０′に３よび
３２はアナログ電圧を基準電圧と比較しアナログ電圧の
振幅に依存するハイまたはロー信号を作り出す。オペア
ンプ３２からの電圧信号はインバータ３８において反転
されオペアンプ３０からの信号と結合してＡＮＤ論理ゲ
ート４０に導かれる。ＡＮＤゲートへの両人力がハイの
場合、真の出力パルスはダウンカウンタ４２に供給され
る。アナログ電圧が基準電圧間の範囲にあるならばＡＮ
Ｄゲート４０からのパルスはカウンタを１だけカウント
ダウンさせ従ってカウンタの内容は１１０になる。この
とき、Ｍ１１フィードバックトランジスタを通してフィ
ードバック回路に接続された第１利得段の最大キャパシ
タＣ４は閉じられた接地スイッチトランジスタＭ１３を
通してグランドにつながっており、第１利得段は利得２
の増幅器になる。入力アナログ電圧は２倍にされ、また
接点」ｌでのアナログ電圧サンプルも２倍にされる。も
し増幅された電圧が正基準電圧と負基準電圧間の範囲を
越えるならば、変換プロセスは止められ、カウンタ内の
デジタル表示はサンプルされたアナログ電圧を表す１１
Ｇになる。しかし、２倍にされた電圧が前記範囲外にな
く２つの基準電圧間にあれば、再びスイッチＭ１４を開
にしスイッチＭ！６を通して接地される２進化重み４を
もつキャパシタＣ５に接続することにより利得はふたた
び２倍にされる。もし、このときサンプルされた電圧が
まだ基準電圧間にあるならば、第１利得段の次に最大の
キャパシタＣ６が利得を２倍にするために接地される。

変換プロセスは第１アレーにおける２進巾みの等級を下
げるようにフィードバックキャパシタを連続的にグラン
ドに接続することによって続けられ、このため第２利得
段の前記アナログ出力電圧を２倍にさせる。第２利得段
の増加した出力電圧は電圧比較回路の基ｌ１ｌｌｉ電圧
と比較される。出力カウンタ４２は、増加したアナログ
電圧サンプルが基準電圧節回外にでないときは常に各逐
次近似サイクルの間に１づつカウントダウンする。アナ
ログ入力電圧の各サンプルされた値は、１ｓとＯ５の特
性３とブト２進出力を作り出す。

ここに明らかにされた指数型ＡＤ変換器は先行技術であ
る線形ＡＤ変換器より広い範囲のアナログ入力電圧を処
理することができる。３ビ、ト指数型ＡＤ変換器は１２
８：１の範囲を備えたアナログ電圧を処理することがで
きる。同じ範囲のアナログ入力電圧にたいし線形ＡＤ変
換器は７ビ。

トのＡＤ変換器を必要とするであろう。

【図面の簡単な説明】

本発明は、以下に示す図面を参照して説明される。 第１図は、本発明の指数型乎’１　？’４　Ａ　Ｄ変換
器の概略図及びブロック図であり、第２図は、第１図の
実行に用いられる２つのキャパシタアレーを示した回路
図である。 符　　号　　の　　説　　明 １０・・・第１のキャパシタアレー　１２・・第２のキ
ャパシタアレー　Ｍｌ２．Ｍｌ５．Ｍｌｌｌ、Ｍ２１．
Ｍ２４、Ｍ２９．Ｍ３．ＭＳ、　Ｍ９、Ｍ２７・・・サ
ンプリングスイッチ、Ｍｌｌ　Ｍｌ４．Ｍｌ７．Ｍ２Ｏ
，Ｍ２３．Ｍ２１１．Ｍ２．ＭＳ　ＭＳ　Ｍ２Ｓ・・フ
ィードバタクスイ・ノチ、Ｍｌ、Ｍ２Ｓ・・・リセット
スイ　ッ　チ。

Claims (13)

【特許請求の範囲】
1. （１）アナログ入力信号を供給する手段と、前記アナロ
   グ入力信号供給手段に結合され、前記入力信号をサンプ
   リングするための手段を含み、アナログ出力信号を供給
   するため一連のステップにおいてサンプルされた信号の
   利得を増加させる手段を与える第１と第２の利得段と、 アナログ出力信号の大きさを示す論理信号を作り出すた
   めの論理回路を含み、各利得の増加に対しアナログ出力
   信号を比較するため前記利得段に結合される電圧比較手
   段と、 サンプルされたアナログ信号を表示した２進語を記録す
   るために前記論理回路に結合された制御及び出力カウン
   タと からなる指数型アナログ−ディジタル変換器。
2. （２）前記第１及び第２利得段が２進重み付け（ｂｉｎ
   ａｒｙ−ｗｅｉｇｈｔｅｄ）されたキャパシタを含む第
   １及び第２のキャパシタアレーからなる請求項１に記載
   の指数型アナログ−ディジタル変換器。
3. （３）前記アナログ入力信号供給手段と前記キャパシタ
   間に結合されたサンプリングスイッチを含む請求項２に
   記載の指数型アナログ−ディジタル変換器。
4. （４）アナログ入力電圧をサンプリングするため順次２
   進重み付けされたキャパシタをスイッチングする手段を
   含む請求項２に記載の指数型アナログ−ディジタル変換
   器。
5. （５）前記第１及び第２利得段が第１及び第２の演算増
   幅器を含み各演算増幅器がそのキャパシタアレーに結合
   される反転入力を備えている請求項２に記載の指数型ア
   ナログ−ディジタル変換器。
6. （６）前記利得段が前記演算増幅器の出力と前記キャパ
   シタの間に結合されたフィードバックスイッチを含む請
   求項４に記載の指数型アナログ−ディジタル変換器。
7. （７）前記第１及び第２利得段を結合するためのスイッ
   チ手段を含む請求項２に記載の指数型アナログ−ディジ
   タル変換器。
8. （８）基準電圧範囲を規定する正及び負の基準電圧を供
   給するため前記第２の利得段と前記電圧比較器手段間に
   結合された手段を含む請求項１に記載の指数型アナログ
   −ディジタル変換器。
9. （９）前記電圧比較手段が、前記基準電圧供給手段と前
   記論理回路の間に結合された１対の演算増幅器と、前記
   １対の演算増幅器の反転入力側に結合されたキャパシテ
   ィ手段と、前記第２段と基準電圧をサンプリングするた
   めの前記キャパシティ手段の間に結合されたスイッチ手
   段とからなる請求項１に記載の指数型アナログ−デイジ
   タル変換器。
10. （１０）前記カウンタがダウンカウンタであり値１１１
    である初期３ビットディジタル語からカウントダウンす
    る請求項１に記載の指数型アナログ−ディジタル変換器
    。
11. （１１）前記比較器手段がオフセットキャンセル比較器
    （ｏｆｆｓｅｔ−ｃａｎｃｅｌｌｅｄ　ｃｏｍｐａｒａ
    ｔｏｒ）回路からなる請求項１に記載の指数型アナログ
    −ディジタル変換器。
12. （１２）前記カウンタが前記変換器のスイッチング機能
    を制御するため前記変換器にタイミング信号を供給する
    手段からなる請求項１に記載の指数型アナログ−ディジ
    タル変換器。
13. （１３）前記利得段が変換停止後に前記キャパシタアレ
    ーをリセットするためのリセットスイッチを含むように
    した請求項１に記載の指数型アナログ−ディジタル変換
    器。