JPS646573B2 - - Google Patents

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JPS646573B2
JPS646573B2 JP60050677A JP5067785A JPS646573B2 JP S646573 B2 JPS646573 B2 JP S646573B2 JP 60050677 A JP60050677 A JP 60050677A JP 5067785 A JP5067785 A JP 5067785A JP S646573 B2 JPS646573 B2 JP S646573B2
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Haaman Ratogaadeisu Kooneriusu Rabee Daaku
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Alcatel Lucent NV
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Alcatel NV
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Publication date
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Publication of JPS646573B2 publication Critical patent/JPS646573B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
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    • H—ELECTRICITY
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    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)
  • Networks Using Active Elements (AREA)
  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
  • Electrotherapy Devices (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、スイツチドキヤパシタンス信号入
力手段および信号処理手段の縦続接続を具備し、
前記入力手段はタイミング信号を出力するタイミ
ング手段と、キヤパシタ手段と、前記タイミング
信号によつて制御されるスイツチング手段とを備
え、前記入力手段は、アナログ入力信号および前
記処理手段によつて与えられたアナログフイード
バツク信号をサンプリングし、代数的に加算する
ことができるスイツチドキヤパシタンスフイード
バツク制御回路に関するものである。
［発明の技術的背景］ そのような制御回路はベルギー特許第895656号
明細書に記載されている。それにおいてはキヤパ
シタンス手段は２個のキヤパシタを備え、それら
は入力およびフイードバツク信号をそれぞれサン
プリングする入力手段中で使用されており、それ
故制御回路の正確な動作を行なうためにはこれら
のキヤパシタンスは正確に同じ値を有していなけ
ればならない。しかしながら、これを実現するこ
とは非常に困難である。
［発明の概要］ この発明の目的は、上述の形式のものである
が、より正確な特性を有するフイードバツク制御
回路を提供することである。
この発明によれば、これは前記のキヤパシタン
ス手段が単一のキヤパシタンスを有することによ
つて達成される。
すなわち、入力およびフイードバツク信号は同
じキヤパシタンスを使用して処理され、そのため
キヤパシタンス整合の問題は存在しない。
この発明はまたアナログ入力信号をデジタル的
に符号化するためのシグマ―デルタ変調装置に関
する。この変調装置は前記スイツチドキヤパシタ
ンスフイードバツク制御回路を具備することを特
徴としている。
この発明のシグマ―デルタ変調装置において
は、前記処理手段は、前記サンプリングされ、加
算された入力信号およびフイードバツク信号を積
分し、アナログ出力信号を出力することのできる
積分手段と、前記アナログ出力信号に応じたデジ
タル出力信号を与えるアナログ―デジタル変換器
と、前記アナログ出力信号に応じたフイードバツ
ク信号を与えるデジタル―アナログ変換器とを具
備し、前記入力信号はサンプリングされ、同時
に、前記両変換器は前記タイミング信号の第１の
もの中それによつて動作され、一方前記タイミン
グ信号の第２のもの中それによつて前記フイード
バツク信号がサンプリングされ、前記入力信号お
よびフイードバツク信号は加算され、積分され、
前記タイミング信号は重ならず、サンプリング期
間を定めている。
したがつて、サンプリング期間が比較的短い場
合にも、入力およびフイードバツク信号のサンプ
リングおよび変換器の動作のために比較的長い時
間を利用することができる。
前述のベルギー特許明細書には、冒頭に記載し
たようなスイツチドキヤパシタンスフイードバツ
ク制御回路を具備するシグマ―デルタ変調装置が
記載されており、その処理手段はサンプリングさ
れ、加算された入力信号およびフイードバツク信
号を積分してアナログ出力を出力することのでき
る積分手段と、前記アナログ出力信号に応じてデ
ジタル出力信号を出力する１ビツトアナログ―デ
ジタル変換器と、前記出力信号に応じて前記フイ
ードバツク信号を出力する１ビツトデジタル―ア
ナログ変換器とを備えている。
この従来の変調装置においては、アナログ―デ
ジタル（AD）変換器はＤ型フリツプフロツプが
後続するアナログ比較器によつて構成され、また
デジタル―アナログ（DA）変換器はゲート手段
によつて構成されている。比較器、Ｄ型フリツプ
フロツプおよびDA変換器はサンプリング期間の
第１の期間の別々の第１、第２および第３の期間
（充電時間）中に動作し、サンプリング期間はさ
らに第２の期間（放電期間）を有している。第３
の期間中も入力およびフイードバツク信号はサン
プリングされ前記２個のキヤパシタンス中に蓄積
され、第２の期間中に入力およびフイードバツク
信号は加算され、積分される。比較器とＤ型フリ
ツプフロツプは連続する別々の期間に動作される
ため、サンプリング周波数が例えば1MHzのよう
な比較的高い場合にはこれらの期間の一方或いは
両方が短すぎることがあり、そのため比較器の出
力信号はそれがフリツプフロツプ中に登録される
瞬間にはまだ充分に安定されないことがあり或い
は、およびこのフリツプフロツプの出力信号がゲ
ート手段に供給される瞬間にはまだ充分に安定さ
れないことがある。このような場合には明らかに
変調装置の正確度は不利な影響を受ける。
上述のおよびその他のこの発明の目的および特
徴は添附図面を参照した以下の実施例の説明によ
つて最もよく理解されるであろう。
［発明の実施例］ 図示のスイツチドキヤパシタフイードバツク制
御回路は前記ベルギー特許第895656号明細書に記
載されたような形成のシグマ―デルタ回路であ
る。この変調装置はタイミング回路で発生される
第２図に示されるようなタイミングパルス波形Ｏ
１Ｎ，Ｏ２Ｐ，Ｏ２Ｎ，Ｏ２Ｐによつて制御され
る。Ｏ１ＮとＯ１ＰならびにＯ２ＮとＯ２Ｐはそ
れぞれ相補型の波形であり、Ｏ１Ｎ，Ｏ１ＰはＯ
２Ｎ，Ｏ２Ｐと重ならない。これらの各パルス波
形は1MHzの周波数すなわち１マイクロ秒のサン
プリング周期Ｔを持ち、タイミングパルスＰ１，
Ｐ１，Ｐ２，２は3/8．Ｔに等しい継続時間を
有する。
フイードバツク制御回路の順方向通路は信号入
力Ｕおよび信号出力Ｚを備え、入力Ｕ、フイード
バツク信号入力Ｂおよび出力Ｄを有する第１の入
力手段IM１、入力Ｄおよび出力Ｘを有する第１
の積分手段IM２、入力Ｘ、フイードバツク入力
Ｂおよび出力Ｅを有する第２の入力手段IM３、
入力Ｅ、出力Ｗを有する第２の積分手段IM４お
よび入力Ｗおよび出力Ｚを有する１ビツトアナロ
グ―デジタル変換器ADCの縦属接続を備えてい
る。この制御回路のフイードバツク路は前記最後
に挙げた出力Ｚと第１および第２の入力手段IM
１およびIM３の両者のフイードバツク入力Ｂと
の間に結合された１ビツトデジタル―アナログ変
換器DACによつて構成されている。
第１の入力手段IM１はサンプリングキヤパシ
タＣ１および関連する電子スイツチＳ１１，Ｓ１
２およびＳ２１，Ｓ２２を備え、第１の積分手段
IM２は演算増幅器OA１およびキヤパシタＣ２を
備えている。これらの各スイツチはソースとドレ
イン電極が互いに接続され、ゲート電極が前記相
補パルス波形Ｏ１Ｎ，Ｏ１ＰまたはＯ２Ｎ，Ｏ２
Ｐにより制御されるPMOSトランジスタおよび
NMOSトランジスタによつて構成されている。
例えばスイツチＳ１１はソース電極とドレイン電
極が互いに接続され、ゲート電極がそれぞれパル
ス波形Ｏ１ＰおよびＯ１Ｎにより制御される。
PMOSトランジスタＰ１およびNMOSトランジ
スタＮ１によつて構成されている。入力Ｕおよび
ＢはそれぞれスイツチＳ１１およびＳ２１を介し
てキヤパシタＣ１の一方の電極に接続され、その
他方の電極は基準電圧、例えばもつと詳しく説明
すればスイツチＳ１２を通つて接地電位点に接続
されると共にスイツチＳ２１を通つて演算増幅器
OA１の反転入力Ｄに接続されている。演算増幅
器OA１の非反転入力は同じ基準電位、すなわち
Ｓ１２と同じ接地電位に接続されている。積分キ
ヤパシタＣ２は作動増幅器OA１の反転入力と出
力Ｘとの間に接続されている。
第２の入力手段IM３は前記第１の入力手段IM
１と同一であり、サンプリングキヤパシタＣ３お
よび関連する電子スイツチＳ１３，Ｓ１４および
Ｓ２３，Ｓ２４を備え、第２の積分手段IM４は
演算増幅器OA２およびキヤパシタＣ４を備えて
いる。
１ビツトアナログ―デジタル変換器ADCは比
較器COを備え、それはベルギー特許第897771号
明細書に記載されたのと同じ形式のものである。
この比較器COは第１の信号入力Ｗと、接地され
た第２の信号入力INとを有し、それぞれトラン
ジスタＰ２，Ｎ２およびＰ３，Ｎ３で構成された
２個の同一のインバータINV１およびINV２を
備えている。トランジスタＰ２，Ｎ２のゲート電
極およびトランジスタＰ３，Ｎ３のゲート電極は
それぞれ共通に接続されインバータの入力Ｉ１，
Ｉ２を構成する。また、これらのトランジスタ対
のドレイン電極は互いに接続されそれぞれインバ
ータ出力Ｏ１，Ｏ２を構成する。インバータ出力
Ｏ１はインバータ入力Ｉ２に接続され、インバー
タ出力Ｏ２は同様にインバータ入力Ｉ１に接続さ
れる。電源VDD＝５ボルトはパルス波形Ｏ１Ｐ
によつて制御されるトランジスタＰ４のソース・
ドレイン路を通つてトランジスタＰ２とＰ３の共
通接続されたソース電極に接続されている。トラ
ンジスタＮ２とＮ３の共通接続されたソース電極
はパルス波形Ｏ１Ｎによつて制御されるトランジ
スタＮ４のドレイン・ソース路を通つて電源
VSS＝−５ボルトに接続されている。比較器CO
の信号入力ＷはトランジスタＮ５のドレイン・ソ
ース路を通つてインバータ入力Ｉ１に接続され、
一方比較器COの入力INは接地されると共に他方
のインバータ入力Ｉ２にトランジスタＮ６のドレ
イン・ソース路を通つて接続されている。両トラ
ンジスタＮ５およびＮ６はパルス波形02Nにより
制御される。インバータ出力Ｏ１およびＯ２は比
較器の出力を構成する。比較器出力Ｏ１はノアゲ
ートＧ１の第１の反転入力に接続され、そのノア
ゲートＧ１の第２の反転入力はパルス波形02Nに
より制御される。一方、比較器出力Ｏ２はノアゲ
ートＧ２の第１の反転入力に接続され、そのノア
ゲートＧ２の第２の反転入力もパルス波形02Nに
より制御される。ノアゲートＧ１，Ｇ２は同一構
造であり、出力Ｏ１とＯ２のそれぞれには同じ負
荷が接続されるべきであるためにゲートＧ２はダ
ミーとして使用される。ゲートＧ１は出力Ｚを有
している。
前述の１ビツトデジタル―アナログ変換器
DACは入力Ｚおよび出力Ｂを具備し、前述のも
のと類似したスイツチＳ１５，Ｓ３およびＳ４な
らびにインバータINV３およびINV４をそなえ
ている。入力Ｚは、直列に接続されたＳ１５およ
びINV３を通つてスイツチＳ３およびＳ４の第
１の制御入力に接続されると共に直列に接続され
たＳ１５，INV３，INV４を通つてこれらのス
イツチＳ３およびＳ４の第２の制御入力に接続さ
れ、これらのスイツチは全て反対に制御される。
スイツチＳ３およびＳ４は出力Ｂにそれぞれ基準
電圧ｂ＝Ｖまたはｂ＝−Ｖを供給することができ
る。Ｖおよび−Ｖはそれぞれ2.5ボルトおよび−
2.5ボルトである。
変調装置の動作を説明する前に、以下変換器
ADCの機能について検討する。
Ｏ２ＮのＰ２およびＯ２Ｐの２の各パルス
中、両トランジスタＮ５とＮ６は導電性になる。
トランジスタＮ５が導電性であるため、OA２の
出力Ｗにおける信号ｗ（ｔ）がそのときサンプリ
ングされ、比較器COのインバータ入力Ｉ１にあ
る寄生キヤパシタ（図示せず）中に蓄積される。
同様に、トランジスタＮ６が導電性であるため、
接地電位がサンプリングされ、比較器COのイン
バータ入力Ｉ２にある寄生キヤパシタ（図示せ
ず）中に蓄積される。
Ｏ１ＮのＰ１およびＯ１Ｐの１の各タイミン
グパルス中、両トランジスタＮ４とＰ４は導電性
になり、その結果比較器COの両インバータは動
作され、そのため比較器COは蓄積された入力信
号サンプルとＯ（接地）との比較を開始する。ル
ープに結合されているインバータINV１および
INV２の増幅作用により、およびサンプリング
された出力信号が０より小さいか、大きいかによ
つて電圧信号VDD（論理１）またはVSS（論理０）
が比較の出力Ｏ１に現われる。この２進出力信号
はパルス波形Ｏ２Ｎと共にノアゲートＧ１でゲー
トされ、それ故、タイミングパルスＰ２の期間中
この最後に挙げた出力信号だけがこのゲートＧ１
の出力Ｚに出力信号ｚとして現われる。その他の
場合にはこの出力は０である。
概説すると、比較器COおよび関連するゲート
Ｇ１は１ビツトアナログ―デジタル変換器ADC
としてアナログ信号ｗ（ｔ）の瞬時値を２進出力
信号ｚに変換し、その２進出力信号ｚはｗ（ｔ）
のサンプリングされた値がそれぞれ０より大きい
か小さいかによつて１または０である。
入力信号ｕ（ｔ）が時間nTにおいて入力Ｕに供
給され、この入力信号が全サンプリング期間Ｔ
（第２図）中一定値ｕ（nT）を有するとすると前
記変調器の詳細な動作は次のとおりである。また
演算増幅器OA１の出力Ｘおよび演算増幅器OA
２の出力Ｗにおける信号ｘ（ｔ）およびｗ（ｔ）は
そのときそれぞれ値ｘ（nT）およびｗ（nT）を有
するものと考える。
Ｏ１Ｎのパルス時間Ｐ１およびＯ１Ｐのパルス
時間１中、スイツチＳ１１およびＳ１２は閉じ
られ、トランジスタＮ４およびＰ４は導通であ
る。
Γ Ｓ１１とＳ１２は閉じているから、入力信号
Ｕ（nT）はサンプリングされ、キヤパシタＣ１
はＳ１１，Ｃ１およびＳ１２の直列接続よりな
る回路中でｕ（nT）と接地電位との間で充電さ
れる。
Γ 同様に、Ｓ１３とＳ１４は閉じているから、
入力信号ｘ（nT）はサンプリングされ、キヤパ
シタＣ３はＳ１３，Ｃ３およびＳ１４の直列接
続よりなる回路中でｘ（nT）と接地電位との間
で充電される。
Γ Ｐ４およびＮ４が導通しているため、比較器
COは動作し、それ故、前にＮ５によつてサン
プリングされた値、すなわちｗ（nT）は２進値
ｚに変換されてＧ１の出力Ｚに現われる。Ｓ１
５は閉じているから、この値ｚは変換器DAC
のに供給され、その変換器DACはその出力に
ｚが１であるか０であるかに応じてフイードバ
ツク値ｂ＝Ｖまたはｂ＝−Ｖを出力する。実際
にｚ＝１のとき、スイツチＳ３は閉じられ、一
方スイツチＳ４はｚ＝０のとき閉じられる。
次のパルス時間Ｏ２ＮのＰ２およびＯ２Ｐの
Ｐ２中、スイツチＳ２１ないしＳ２４は閉じら
れ、トランジスタＮ５およびＮ６は導通であ
る。
Γ Ｓ２１とＳ２２は閉じているから、Ｖまたは
−Ｖに等しいフイードバツク信号ｂは予め値ｕ
（nT）に充電されているキヤパシタＣ１を通つ
て積分演算増幅器OA１の反転入力に供給され
る。時間（ｎ＋１）Ｔにおいてその出力Ｘにお
ける信号ｘ（ｔ）はそれ故次の値を持つ。
ｘ［（ｎ＋１）Ｔ］ ＝ｘ（nT）＋Ｃ１／Ｃ２ｕ（nT） −Ｃ１／Ｃ２ｂ Γ 同様に、Ｓ２３とＳ２４は閉じているから、
フイードバツク信号ｂは予め値ｘ（nT）に充電
されているキヤパシタＣ３を通つて積分演算増
幅器OA２の反転入力に供給される。時間（ｎ
＋１）Ｔにおいてその出力Ｗにおける信号ｗ
（ｔ）はそれ故次の値を持つ。
ｗ［（ｎ＋１）Ｔ］ ＝ｗ（nT）＋Ｃ３／Ｃ４ｘ（nT） −Ｃ３／Ｃ４ｂ 以上のことからIM１，IM２およびIM３，
IM４は入力信号ｕ（ｔ），ｘ（ｔ）に対して非反
転積分器として動作し、フイードバツク信号ｂ
に対しては反転積分器として動作することが分
る。結論として入力手段IM１およびIM３は同
一であつてよい。これは前述の従来知られてい
る変調器と異なるものである。また完全な期間
Ｐ２がフイードバツク信号ｂのサンプリングの
ためおよび入力信号［ｕ（ｔ），ｘ（ｔ）］および
フイードバツク信号の加算および積分のために
使用される。
次の特徴は変調器の正確度を支配する。
Γ 入力手段IM１およびIM２はＣ１，Ｃ３の左
側の電極板がOA１，OA２の反転入力におい
て実効的接地と真の接地との間で切替えられる
からストレー容量に無関係である。
Γ 信号ｕ（ｔ）およびフイードバツク信号ｂは
同じ係数Ｃ１／Ｃ３によりIM１，IM２中で増
幅され、同じことは信号ｘ（ｔ）についても言
えることで、それは同じ係数Ｃ３／Ｃ４により
IM３，IM４で増幅される。
Γ 全体の期間Ｐ１は変換器ADCおよびDACの
動作のために使用され、それ故DACの出力信
号ｂは、すぐ後に続く期間Ｐ２中にIM１およ
びIM３に供給される前に充分に安定化される。
同じことはサンプリングされた信号ｕ（ｔ）お
よびｘ（ｔ）についても言える。
以上、この発明の原理を特定の装置に関連して
説明してきた。しかしながらこれは単なる例示に
過ぎないものであつて、特許請求の範囲に記載さ
れた発明の技術的範囲を制限するものではないこ
とを充分に理解すべきである。
【図面の簡単な説明】
第１図は、この発明のスイツチドキヤパシタン
スフイードバツク制御回路の１実施例の概略図で
あり、第２図は、第１図におけるタイミング回路
により発生されるタイミングパルスの波形を示し
ている。 IM１，IM３…入力手段、IM２，IM４…積分
手段、DAC…デジタル―アナログ変換器、ADC
…アナログ―デジタル変換器、INV１〜４…イ
ンバータ、Ｇ１，Ｇ２…ノアゲート、TC…タイ
ミング回路。

Claims (1)

  1. 【特許請求の範囲】 １ オーバーラツプしない第１と第２のタイミン
    グ信号を出力し、サンプリング期間を定めるタイ
    ミング手段と、サンプリングし、アナログ入力信
    号とアナログフイードバツク信号とを代数的に加
    算するスイツチドキヤパシタンス信号入力手段
    と、前記サンプリングされ、加算された入力信号
    およびフイードバツク信号を積分してアナログ出
    力信号を出力することのできる積分手段と、前記
    アナログ出力信号に応じたデジタル出力信号を与
    える１ビツトアナログ・デジタル変換装置と、前
    記アナログ出力信号に応じたフイードバツク信号
    を与える１ビツトデジタル・アナログ変換装置と
    を具備しているシグマ・デルタ変調装置におい
    て、 前記第１のタイミング信号Ｐ１，１によつて
    その期間中前記入力信号がサンプリングされると
    共に前記両変換装置が動作され、 一方前記第２のタイミング信号Ｐ２，２によ
    つてその期間中前記フイードバツク信号がサンプ
    リングされると共に前記入力信号およびフイード
    バツク信号が加算され、積分され、 前記スイツチドキヤパシタンス信号入力手段は
    単一のキヤパシタンスによつて構成されているこ
    とを特徴とするシグマ・デルタ変調装置。 ２ 前記積分手段は、フイードバツク用の第２の
    キヤパシタンスを有し、非反転入力が基準電位点
    に接続された演算増幅器を備え、前記入力信号お
    よびフイードバツク信号をそれぞれ前記単一のス
    イツチドキヤパシタンスの一方の電極板に結合す
    ることができる第１および第２のスイツチおよび
    前記基準電位および前記演算増幅器の反転入力を
    前記キヤパシタンスの他方の電極板にそれぞれ接
    続することができる第３および第４のスイツチと
    を具備するスイツチング手段が設けられ、前記第
    １および第３のスイツチは前記第１のタイミング
    信号により動作され、一方前記第２および第４の
    スイツチは前記第２のタイミング信号により動作
    される特許請求の範囲第１項記載のシグマ・デル
    タ変調装置。 ３ 前記１ビツトアナログ・デジタル変換器は、
    前記第２のタイミング信号によつてその期間中動
    作されて前記出力信号および基準信号をサンプリ
    ングすることができるサンプリング回路と、前記
    第１のタイミング信号によつてその期間中動作さ
    れて前記サンプリングれた出力信号および基準信
    号を比較し前記デジタル出力信号を出力すること
    ができる比較回路とを具備している特許請求の範
    囲第１項記載のシグマ・デルタ変調装置。 ４ 前記デジタル・アナログ変換器は、前記フイ
    ードバツク信号をその出力に発生させるゲート回
    路により構成され、そのフイードバツク信号は前
    記デジタル信号が１であるか０であるかによつて
    それぞれ第２の基準信号Ｖまたはその反転信号−
    Ｖに等しい特許請求の範囲第１項記載のシグマ・
    デルタ変調装置。 ５ 前記第１および第２のタイミング信号はそれ
    ぞれサンプリング期間Ｔの3/8に等しい期間を有
    している特許請求の範囲第１項記載のシグマ・デ
    ルタ変調装置。 ６ 前記入力手段および積分手段はそれぞれ、第
    １の入力手段および第１の積分手段とそれぞれ同
    一であり第２の入力信号および前記フイードバツ
    ク信号をサンプリングし、加算し、積分して前記
    アナログ出力信号を出力する第２の入力手段およ
    び第２の積分手段を具備している特許請求の範囲
    第１項記載のシグマ・デルタ変調装置。
JP60050677A 1984-03-16 1985-03-15 スイッチドキャパシタンスを使用するシグマ・デルタ変調器 Granted JPS60218923A (ja)

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EP (1) EP0155061B1 (ja)
JP (1) JPS60218923A (ja)
KR (1) KR850007167A (ja)
AT (1) ATE53726T1 (ja)
AU (1) AU571944B2 (ja)
BE (1) BE899174A (ja)
BR (1) BR8501066A (ja)
CA (1) CA1258131A (ja)
DD (1) DD237745A5 (ja)
DE (1) DE3578287D1 (ja)
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FI (1) FI851041L (ja)
GR (1) GR850667B (ja)
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MX (1) MX157110A (ja)
PH (1) PH21752A (ja)
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HUT38481A (en) 1986-05-28
HU198588B (en) 1989-10-30
ZA851979B (en) 1985-11-27
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AU571944B2 (en) 1988-04-28
ATE53726T1 (de) 1990-06-15
TR23199A (tr) 1989-06-14
GR850667B (ja) 1985-07-16
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DD237745A5 (de) 1986-07-23
PH21752A (en) 1988-02-18
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MX157110A (es) 1988-10-27
EG16388A (en) 1987-10-30
JPS60218923A (ja) 1985-11-01
BE899174A (nl) 1984-09-17
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