JP2008160843A

JP2008160843A - オフセットエラー修正およびそれに同一のものを使用するシステムを用いるサンプル＆ホールド回路および方法

Info

Publication number: JP2008160843A
Application number: JP2007328033A
Authority: JP
Inventors: Ammisetti V Prasad; ブイ．プラサードアミセッティ; Karl Thompson; トムスンカール; John Laurence Melanson; ローレンスメランソンジョン; Shyam Somayajula; ソマヤジュラシャム
Original assignee: Cirrus Logic Inc
Current assignee: Cirrus Logic Inc
Priority date: 2003-04-16
Filing date: 2007-12-19
Publication date: 2008-07-10
Also published as: US7088147B2; JP4074650B2; JP2006523912A; EP1614149B1; WO2004095512A2; WO2004095512A3; US20040210801A1; EP1614149A4; EP1614149A2

Abstract

【課題】混合信号処理に好適なサンプル＆ホールド回路を提供すること。
【解決手段】サンプル＆ホールド回路は、入力信号のサンプルを格納するサンプリングコンデンサと、サンプリングコンデンサに格納されるサンプルを出力する出力ステージと、入力信号をサンプリングし、サンプリングコンデンサにサンプルを格納する入力回路を含む。入力回路は、第１の動作段階中に入力信号を選択的にサンプリングし、第２の動作段階中に入力信号のサンプルをホールドする自動ゼロ化入力バッファを含む。自動ゼロ化入力バッファは任意のオフセットエラーをキャンセルする。入力回路はまた、第２の動作段階中に、サンプリングコンデンサをサンプル＆ホールド回路の入力と選択的に結合するため、また、第１の動作段階中にサンプリングコンデンサを自動ゼロ化入力バッファの出力と選択的に結合するためのスイッチング回路を含む。
【選択図】図３

Description

本発明は一般的には混合信号処理に関連し、特には、オフセットエラー修正およびそれに同一のものを使用するシステムを用いるサンプル＆ホールド回路および方法に関する。

アナログ−デジタル変換器（ＡＤＣ）のようなデータ取得システムは通常、入力信号をキャプチャするために、フロントエンドサンプル＆ホールドステージを含む。典型的に、このサンプル＆ホールドステージは、スイッチコンデンサ回路を用いて実行される。このコンデンサにおいて、サンプリングコンデンサは、サンプリングモードと積分モードの間で切り換えられる。一般的に、サンプリングモードの間、入力信号はサンプリングコンデンサにサンプリングされ、積分段階の間、サンプリングコンデンサへのチャージは積分コンデンサに移行される。

高いダイナミックレンジを維持するために、サンプル＆ホールドステージのようなスイッチコンデンサ回路は、ＫＴ／Ｃノイズを最小にするために大きくなければならない。それゆえ、高いダイナミックレンジのサンプル＆ホールド回路は、大きなサンプリングコンデンサを迅速にチャージするために、入力信号源が比較的大きな電流を伝達する性能を必要とする。デルタシグマＡＤＣのような高いサンプリングレート適用において、サンプリングコンデンサをチャージするそれぞれのサンプリング事象の間に利用可能な時間が比較的わずかであるために、この電流要求はより一層厳しくなる。さらに、サンプリングコンデンサのチャージを制御するスイッチング回路によって引き起こされる電荷注入および非線形性入力インピーダンスのために、サンプリング電流はしばしば非線形性であり、入力信号源において線形性の必要性を厳しく要求する。最後に、入力信号のサンプルが連続して取られるので、サンプリング電流は歪みを避けるために即急に安定されなければならない。

要約すると、高いダイナミックレンジデータ取得システムにおいて使用するために、新しい技術が必要とされる。これらの技術は、特に高いサンプリングレートでの大きなサンプリングコンデンサの使用に関する課題に対処すべきである。

本発明の原理は、自動オフセット補償性能を含む、入力バッファを利用するサンプル＆ホールド回路において具体化されている。これらの原理の一つの特定の実施形態にしたがうと、入力信号のサンプルを格納するサンプリングコンデンサと、サンプリングコンデンサに格納されるサンプルを出力する出力ステージと、入力信号をサンプリングし、サンプリングコンデンサにサンプルを格納する入力回路を含むサンプル＆ホールド回路が開示される。入力回路は、第１の動作段階（ｏｐｅｒａｔｉｎｇｐｈａｓｅ）中に入力信号を選択的にサンプリングし、第２の動作段階中に入力信号のサンプルをホールドする自動ゼロ化入力バッファを含む。自動ゼロ化入力バッファは任意のオフセットエラーをキャンセルする。入力回路はまた、第１の動作段階中に、サンプリングコンデンサをサンプル＆ホールド回路の入力と選択的に結合するための、また、第２の動作段階中にサンプリングコンデンサを自動ゼロ化入力バッファの出力と選択的に結合するためのスイッチング回路を含む。

本発明の原理は、特に、比較的高いオーバーサンプリングレートで動作するサンプル＆
ホールドステージおよび同様の回路で具体化される場合に、従来技術に対する実質的な利点を実現する。これらの原理によって、具体化する回路またはシステムの入力インピーダンスを高めることにより、入力信号源における実質的な負荷を低減することが可能となる。さらに、信号源から引き寄せられる非線形性チャージが実質的に減少する結果、回路システムの線形性は改善される。

本発明および本発明の利点がより完全に理解されるために、添付の図面が参照される。

本発明の原理および利点は、図面１〜５に描かれる図解された実施形態に参照することで最も良く理解される。図面において、同一の数字は同一部分を示す。

図１は、本発明の原理を実施するのに適した、単一チップオーディオアナログ−デジタル変換器（ＡＤＣ）１００の高レベルブロック図である。例示目的のために、ＡＤＣ１００はデルタ−シグマＡＤＣであるが、本発明の原理は、他のＡＤＣタイプならびにデジタル‐アナログ変換器（ＤＡＣ）およびコデックに適応可能である。

ＡＤＣ１００は、参照のために示される２つのパス１０１ａおよび１０１ＮのＮ変換パス１０１ａ、ｂ、．．．Ｎを含む。これは、アナログ差動入力ＡＩＮＮ＋／−でそれぞれ受信される差動アナログオーディオデータのＮチャンネルを変換するためで、この場合、Ｎは１つ（１）以上の整数である。それぞれのチャンネルに対するアナログ入力ＡＩＮＮ＋／−は入力サンプル＆ホールド１１０をパスし、それから、サンプリングされた入力ストリームでノイズシェーピングを実行するデルタ‐シグマ変調器１０２で保持される。

それぞれのデルタ‐シグマ変調器１０２は図１に示され、デルタ‐シグマフィードバックループにおいて、加算器１０３、ローパスフィルタ１０４、コンパレータ（量子化器）１０５、ＤＡＣ１０６が示される。デルタ‐シグマ変調器１０２からの出力はそれぞれ、サンプルレートを低下させるデジタル間引き（ｄｅｃｉｍａｔｉｏｎ）フィルタ１０７、また、ローパスフィルタ１０８をパスする。デルタシグマ変調器１０２は、オーバーサンプリングレートでの対応するアナログ入力信号および、量子化によって決まるシングルビットまたはマルチビット形式のいずれかにおけるオーバーサンプリングレートでの出力デジタルデータをサンプリングする。その結果の量子化ノイズはシェープされ、一般的に、オーディオ帯域より上の周波数にシフトされる。

その結果のデジタルオーディオデータは、シリアル出力インタフェース／クロック生成回路１０９の単一シリアルデータポートＳＤＡＴＡを介して出力され、シリアルクロック（ＳＣＬＫ）信号および左右クロック（サンプル）信号（ＬＲＣＬＫ）と合わせて時期が選ばれる。スレーブモードにおいて、ＳＣＬＫおよびＬＲＣＬＫ信号は外部に生成され、外部クロック源１１２によって生成されるマスタークロック（ＭＣＬＫ）信号とともにＡＤＣ１００に入力される。マスターモードにおいて、マスタークロック（ＭＣＬＫ）信号は外部水晶１１１から生成され、その後オンチップで利用してＳＣＬＫおよびＬＲＣＫ信号を生成し、それから、対応するシリアルデータとともに出力される。

図２は、サンプリングコンデンサ（Ｃｓ）１０１ａおよび１０１ｂの一対と、演算増幅器２０２と積分コンデンサ（Ｃｉ）２０３ａおよび２０３ｂとを含む演算増幅器積分器ステージと、を含む従来の差動サンプル＆ホールド回路２００の電気回路図である。サンプル＆ホールド回路２００は２段階（ｐｈａｓｅ）で動作し、Φ１およびΦ２とラベルされ、段階Φ１は微調な（ｆｉｎｅ）サブ段階および粗調な（ｒｏｕｇｈ）サブ段階を有し、それぞれΦ１ＲおよびΦ１Ｆとラベルされる。

サンプリング段階Φ１の間、スイッチ２０４ａおよび２０４ｂはそれぞれサンプリングコンデンサ２０１ａおよび２０１ｂの対応プレートを共通モード電圧Ｖｃｍに結合する。それから粗調なサンプリングサブ段階Φ１Ｒの間、入力Ｖｉｎ＋およびＶｉｎ−の入力電圧は、スイッチ２０８ａおよび２０８ｂを介して入力バッファ２０７ａおよび２０７ｂを経て、ノードＡおよびノードＢへサンプリングされる。その後の微調なサンプリングサブ段階Φ１Ｆの間、スイッチ２０８ａおよび２０８ｂが開き、ノードＡおよびノードＢのチャージは、スイッチ２０９ａおよび２０９ｂを介して直接、入力Ｖｉｎ＋およびＶｉｎ−によって完了する。

積分段階Φ２の間、スイッチ２０４ａおよび２０４ｂは開き、スイッチ２０５ａ〜２０５ｂおよび２０６〜２０６ｂは閉じる。したがって、ノードＡおよびノードＢへのチャージは、演算増幅器２０２への反転（−）入力および非反転（＋）入力での積分器コンデンサ２０３ａおよび２０３ｂに移転する。

図２の従来回路において、入力バッファ２０７ａおよび２０７ｂは、粗調なサンプリングサブ段階Φ１Ｒの間、サンプリングコンデンサ２０１ａおよび２０１ｂをチャージし、チャージ動作の線形性を改善するためにユニティゲイン構成を有する典型的な連続時間バッファである。バッファ２０７ａ〜２０７ｂが連続時間バッファであるとき、バッファ２０７ａ〜２０７ｂは通常、連続のＰチャンネルおよびＮチャンネルトランジスタの複数の入力対を含み、入力電圧Ｖｉｎにおいて比較的大きなスイングに適応する。これらの入力トランジスタの対は信号依存オフセット成分を導入し、サンプリング動作中に歪みの原因となり得る。

図１に示される従来のサンプル＆ホールド回路１００はまた、２１０ａ〜２１０ｂでの連続の一対のＡＣ結合コンデンサを含み、入力信号Ｖｉｎを備える。一般的に、ＡＣ結合コンデンサ２１０〜２１０ｂは、ハイパスフィルタとして作用し、入力信号における非常に低い周波数成分と入力電圧におけるＤＣオフセットを減衰する。しかしながら、ＡＣ結合コンデンサ２１０ａ〜２１０ｂは、Φ１Ｒサブ段階中にバッファ２０７ａ〜２０７ｂによって導入される任意のエアチャージを電荷共有する。その結果は、ＡＣ結合コンデンサ２１０ａ〜２１０ｂにおける共通モードとエラーチャージの合計である。ＡＣ結合コンデンサ２０１〜２１０ｂにおけるエラーチャージ合計は、サンプル＆ホールド回路１００に重大な線形性のおよびダイナミックレンジの制限を引き起こす原因となる。

ＡＣ結合コンデンサ２１０〜２１０ｂにおけるエラーチャージ合計を有する課題を緩和するために、図２の例示的構成において、従来のサンプル＆ホールド回路２００は、一対の分流器２１１ａ〜２１１ｂを含む。一般的に、分流器２１１ａ〜２１１ｂは、それぞれのサンプリングサイクルにおけるバッファ２０７〜２０７ｂにより導入される予期されるエラーの大きさに反比例したサイズにされ、入力ノードからの電流を引き付け、それによってエラー合計を防ぐ。しかしながら、分流器２１１ａ〜２１１ｂは、サンプル＆ホールド回路２００の入力インピーダンスを減少させ、さらに入力信号源をロードする。

図３は、本発明の原理の一実施例にしたがった、代表的なサンプル＆ホールド回路３００の電気回路図である。サンプル＆ホールド回路３００は、図１に示されるＡＤＣ１００のサンプル＆ホールドステージ１０１ａ〜１０１ｂのような適用に適切である。

サンプル＆ホールド回路３００は、対応する入力Ｖｉｎ＋およびＶｉｎ−に関連する一対の自動ゼロ化ユニティゲインバッファ３１０ａ〜３１０ｂを含む。自動ゼロ化ユニティゲインバッファ３１０ａ〜３１０ｂは、図４に関連して以下に詳細が考察される。しかしながら一般的に、粗調なサンプリングサブ段階Φ_１Ｒの間、ユニティゲインバッファ３１０ａは、入力Ｖ_ｉｎ＋からのサンプリングコンデンサ２０１ｂにおけるノードＡを駆動す
る一方、ユニティゲインバッファ３０１ｂは、Ｖ_ｉｎ−からのサンプリングコンデンサ２０１ｂにおけるノードＢを駆動する。二重サンプリングスキームを用いて、積分段階Φ_２の粗調なサブ段階Φ_２Ｒの間、ユニティゲインバッファ３０１ａはノードＢを駆動し、ユニティゲインバッファ３０１ｂはノードＡを駆動し、積分コンデンサ２０３ｂおよび２０３ａへのサンプリングコンデンサ２０１ｂおよび２０１ａからのチャージを強いる。サンプリング段階Φ_１および積分段階Φ_２の微調なサブ段階Φ_１ＦおよびΦ_２Ｆの間、バイパスしたユニティゲインバッファ３０１ａ〜３０１ｂおよびノードＡおよびノードＢは、入力Ａ_ｉｎ＋およびＡ_ｉｎ−から直接駆動される。ユニティゲインバッファ３０１ａ〜３０１ｂの出力へのノードＡおよびＢの選択的結合、または入力Ａ_ｉｎ＋およびＡ_ｉｎ−に直接選択的に結合するノードＡおよびＢは、図３の３０２ａ〜３０２ｂ、３０３ａ〜３０３ｂ、３０４ａ〜３０４ｂ、３０５ａ〜３０５ｂのスイッチのセットによって制御される。これらのスイッチの好ましい動作とサンプル＆ホールド回路３００全体は、図５のタイミングに関連してさらに考察される。

図４は、図３に示される自動ゼロ化ユニティゲインバッファ３０１の選択された一つの詳細な電気回路図である。バッファ３０１は、ＲＯＵＧＨおよびＦＩＮＥとラベルされる２つの制御信号に応じて動作する。制御信号ＲＯＵＧＨは、粗調なサンプリングサブ段階Φ１Ｒおよび粗調な積分サブ段階Φ２Ｒの間は、動作状態（ａｃｔｉｖｅ）にある。制御信号ＦＩＮＥは、微調なサンプリングサブ段階Φ１Ｆおよび積分の微調なΦ２Ｆの間は、動作状態にある。

図４に示されるユニットゲインバッファ３０１ａ〜３０１ｂの実施例の一つの利点は、増幅器４０１によって生成される電圧オフセットＶ_ｏｓをセルフキャンセルする性能である。交互の実施例において、他の自動ゼロ化バッファが用いられ得る。

自動ゼロ化バッファ３０１は、バッファホールドコンデンサ（Ｃ_ＨＢ）４０２、バッファサンプリングコンデンサ（ＣＳＢ）、制御信号ＦＩＮＥおよびＲＯＵＧＨに応答性の制御スイッチ４０４〜４０７のセットを含む。

バッファサンプル段階の間、粗調信号は非動作状態（ｉｎａｃｔｉｖｅ）にあり、ＦＩＮＥ信号は動作状態にある。したがって、スイッチ４０４および４０５は開いていて、スイッチ４０６および４０７は閉じている。この構成において、サンプリングコンデンサ４０３は、ほぼＶＣＳＢ＝ＶＩＮ−ＶＯＳとなるようにチャージし、非反転（＋）増幅器入力に結合する共通モード電圧に関連する。ホールドコンデンサ４０２は、ほぼＶＣＨＢ＝ＶＯＳ−）ＶＩＮとなるようにチャージし、）ＶＩＮは前のサンプルから現在のサンプルへのＶＩＮの変化である。バッファ出力電圧ＶＯＵＴＢはこの段階の間、無視される。

バッファホールド段階中、ＲＯＵＧＨ信号は動作状態で、ＦＩＮＥ信号は非動作状態である。この状態において、スイッチ４０４および４０５は閉じていて、スイッチ４０６および４０７は開いている。その結果、バッファ出力電圧Ｖ_ＯＵＴＢは、サンプリングコンデンサ４０３によって引き付けられ、共通モード電圧に関連して、Ｖ_ＯＵＴＢ＝Ｖ_ＩＮ−Ｖ_ＯＳ＋Ｖ_ＯＳになり、共通モード電圧に関連してオフセットＶ_ＯＳはバッファ３０１の出力においてキャンセルされる。

図４に示されるユニティゲインバッファ３０１の実施例は実質的な利点を実現する。自動ゼロエラーキャンセル機能は、静的および信号依存オフセットの両方をキャンセルするために作用する。任意の残留エラー成分は、スイッチ４０７（図４）および３０２ａ〜３０２ｂ（図３）の電荷注入に起因するのみであり、したがって、スイッチのサイズを最小にすることによって、エラー成分は最小にされる。さらに、サンプリングコンデンサ４０３は、サンプリングのためにサンプルからの入力信号Ｖ_ＩＮにおける変化をサンプリング
するのみである。これは、高サンプリングレートで動作するオーバーサンプリングされたシステムにおいて特に有利である。なぜなら、単一の信号源によって提供されたチャージは、信号源負荷とともに実質的に減少されるからである。

図３のサンプル＆ホールド回路３００の全体の動作は、図５のタイミング図に関連してさらに詳細が記載される。

サンプリング段階の開始時、Φ_１Ａ制御信号は動作状態であり、Φ_２Ａ信号は非動作状態であり、スイッチ２０４ａ〜２０４ｂは閉じていて、２０６ａ〜２０６ｂは開いていて、チャージはサンプリングコンデンサ２０１ａ〜２０１ｂに転移するようになる。次に、粗調なサンプリング段階Φ１Ｒの間、スイッチ３０２ａおよび３０２ｂは閉じていて、ユニティゲインバッファ３０１ａ〜３０１ｂがノードＡおよびノードＢにそれぞれ結合する。スイッチ３０３ａ〜３０３ｂ、３０４ａ〜３０４ｂ、３０５ａ〜３０５ｂは開いている。粗調なサンプリング段階Φ１Ｒの間、信号ｒｏｕｇｈは動作状態で、信号ＦＩＮＥは非動作状態であり、ユニティゲインバッファ３０１ａおよび３０１ｂはホールド状態にある。ユニティゲインバッファ３０１ａ〜３０１ｂは、したがってサンプリングコンデンサ２０１ａ〜２０１ｂを粗雑にチャージする。

サンプリング微調なΦ１Ｆの間、スイッチ３０２ａ〜３０２ｂは開いていて、スイッチ３０３ａ〜３０３ｂは閉じていて、サンプリングコンデンサのチャージは直接、信号入力ＶＩＮ＋およびＶＩＮ−によって完了する。わずかな遅延の後、粗調な制御信号は非動作状態に移行し、微調な制御信号は動作状態に移行する。ユニティゲインバッファ３０１ａおよび３０１ｂそれぞれのサンプリングコンデンサ４０３は、それから、上記のようにアップデートされる。ユニティゲインバッファ３０１ａ〜３０１ｂからの出力は、微調なサンプリングサブ段階の間は廃棄される。微調なサンプリングサブ段階Φ１Ｆの最後に、スイッチ３０３ａおよび３０３ｂは開く。

積分段階の間、制御信号Φ_１ＡおよびΦ_２Ａは、スイッチ２０４ａ〜２０４ｂを開き、スイッチ２０６ａ〜２０６ｂを閉じ、サンプリングコンデンサ２０１ａ〜２０１ｂから積分されたコンデンサ２０３ａおよび２０３ｂへのチャージの転移を可能にする。スイッチ３０４ａおよび３０４ｂは制御信号Φ_２Ｒに応じて閉じ、ユニティゲインバッファ３０１ａの出力をノードＢに、そしてユニティゲインバッファ３０１ｂをノードＡに交差結合し、二重サンプリングを実行する。わずかな遅延の後、ＲＯＵＧＨ制御信号は動作状態に移行し、ＦＩＮＥ制御信号は非動作状態に移行し、ユニティゲインバッファ３０１ａ〜３０１ｂはホールド状態に入り、ノードＢおよびノードＡをそれぞれ駆動する。

微調な積分段階の間、スイッチ３０４ａ〜３０４ｂはふたたび開いて、ノードＢおよびＡからのユニティゲインバッファ３０１ａ〜３０１ｂを切断する。制御信号Φ_２Ｆはスイッチ３０５ａおよび３０５ｂを閉じ、入力Ｖ_ＩＮ＋をノードＢに、そして入力Ｖ_ＩＮ−をノードＡに交差結合する。積分段階はそれから、直接入力Ｖ_ＩＮ−およびＶ_ＩＮ＋によってサンプリングコンデンサ２０１ａ〜２０１ｂを駆動することにより完了する。同時に、ＦＩＮＥ信号は動作状態に移行し、ＲＯＵＧＨ信号は活動状態に移行する。ユニティゲインバッファ３０１ａ〜３０１ｂはそれゆえ、対応するバッファサンプリングコンデンサ４０３におけるチャージをアップデートする。

図５に示されるプロセスは、サンプリング段階および積分段階それぞれにおいて微調なそして粗調なサブ段階を両方利用し、連続で入力信号ＶＩＮをサンプリングするために繰り返す。有利なことに、ユニティゲインバッファ３０１ａ〜３０１ｂにおける静的および信号依存オフセットは両方、上記の自動ゼロ化技術を用いて取り除かれる。既に示されたように、電荷注入エラーは、小さなスイッチを利用することによって最小にされ、それぞ
れのユニティゲインバッファ３０１ａ〜３０１ｂを実行する。それゆえ、交流結合モードにおいて、ユニティゲインバッファ３０１ａ〜３０１ｂによって導入されるエラーは最小にされる。エラー合計に関する歪みはまた実質的に減少される。任意の残留エラーは、入力信号源における負荷を最小にする比較的大きな分流器を用いて阻止される。

要約すると、本発明の原理は、特に、比較的高いオーバーサンプリングレートで動作するサンプル＆ホールド段階とそれ同様の回路において具体化される場合、実質的な利点を実現する。これらの原理によって、具体化する回路またはシステムの入力インピーダンスを高めることで、入力信号源における実質的な負荷を減少することが可能となる。さらに、システムの線形性は、単一信号源から引き寄せられる非線形性チャージが実質的に減少する結果、改善される。発明の原理の実際の実行は外部成分の最小数を要し、エンドユーザーには完全に明白である。

本発明の特定の実施形態が示され、記載されてきた一方で、本発明の広範囲な局面から逸脱することなく、変化および修正がなされ得る。それゆえ、添付の請求項における目的は、そのような変化および修正のすべてが、本発明の真の精神および範囲内に収まるように包含することである。

本発明の原理の実施を記載するのに適したアナログ−デジタル変換器（ＡＤＣ）のブロック図である。従来的な差動サンプル＆ホールド回路の電気回路図である。本発明の原理を具体化する例示的サンプル＆ホールド回路の電気回路図である。本発明の原理を具体化し、図３に示されるユニットゲイン入力バッファとして利用するのに適した、代表的なユニティゲイン入力バッファの詳細な電気回路図である。図３および４に示されるサンプル＆ホールド回路の例示的な連続動作を示すタイミング図である。

Claims

入力に存在する入力信号のサンプルを格納するコンデンサと、
粗調段階中に該サンプリングコンデンサをチャージする動的バッファと、
微調段階中に該入力からの該サンプリングコンデンサをチャージするスイッチング回路と
を備える、サンプリング回路。