WO2007004655A1 - サンプリング回路 - Google Patents

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WO2007004655A1
WO2007004655A1 PCT/JP2006/313338 JP2006313338W WO2007004655A1 WO 2007004655 A1 WO2007004655 A1 WO 2007004655A1 JP 2006313338 W JP2006313338 W JP 2006313338W WO 2007004655 A1 WO2007004655 A1 WO 2007004655A1
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WO
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addition
output
sampling
data
sampling circuit
Prior art date
Application number
PCT/JP2006/313338
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English (en)
French (fr)
Inventor
Yuji Ide
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
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Priority to JP2007524081A priority patent/JPWO2007004655A1/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/0658—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by calculating a running average of a number of subsequent samples
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Definitions

  • the present invention relates to a sampling circuit of an AD converter or a DA converter.
  • Noise sources include noise that is mixed into the power supply of the device and GND, and the noise of LSI testers and measuring instruments themselves.
  • sampling data is averaged, so that random noise contained in the sampled data is canceled, and accurate waveform data can be acquired.
  • noise reduction circuits such as the low-pass filter and filter described above can be reduced or minimized, so the circuit or device required for analysis can be simplified, and the reliability of the entire analysis device There is an advantage that it can improve the cost and reduce the cost.
  • the same waveform data is output multiple times and sampled.
  • FIG. 13 (a) four cycles of digital data are input to the sampling circuit, and as shown in FIG. 13 (b), sampling is performed once per lZn cycle. And it adds for every same phase sampling point, and stores it in memory as data for 1 cycle. That is, the sum of the data a, a ', a ", a', is used as the first phase sample.
  • the second phase sampling is the sum of the data a, a ', a ", a',
  • the sum of data a, a ', a ", a' is stored as the nth phase sampling data. And sampling of digital data for 4 cycles has been completed. After that, the sampling data corresponding to each input data is averaged by software, and averaged digital data for 4 cycles can be obtained.
  • Patent Document 1 JP-A-1 156682 (Page 8, Figure 3)
  • the present invention has been made to solve the above-described problems, and can reduce the inspection cost.
  • the sampling time in the AD converter or the DA converter can be reduced.
  • the purpose is to provide a road.
  • a sampling circuit comprises: sampling means for inputting digital data output from a device under measurement and sampling the digital data at a constant period; The digital data sampled by the sampling means is added by a predetermined number of additions for each same input code, and the addition output means for sequentially outputting the addition value, and the addition output processing by the addition output means, the sampling means Control means for performing control in parallel with the sampling process according to the above.
  • sampling processing by the sampling means and the addition output processing by the addition output means can be performed in parallel, so that the inspection time can be further reduced and the sampling processing is completed. Until then, it is not necessary to install a large-capacity memory for storing sampling data, so a low-cost inspection facility with a minimum circuit scale can be realized.
  • the sampling circuit according to claim 2 of the present invention is the sampling circuit according to claim 1, wherein the control means adds the digital data added for each same input code by the addition output means.
  • An addition number setting means for individually setting the addition number for each input code is provided.
  • a sampling circuit according to claim 3 of the present invention is the sampling circuit according to claim 1, wherein the addition value output from the addition output means is stored, and the addition value is read out in a predetermined manner.
  • Data storage means for outputting each number at an arbitrary timing, and the control means sets the number of readings of the added value stored in the data storage means.
  • Output data number setting means to be determined, and the control means controls the timing for storing the added value in the data storage means and the timing for reading the added value from the data storage means.
  • the inspection can be performed even if a memory for storing the averaged sampling data is provided outside the sampling circuit.
  • the addition output means adds the input data by a predetermined addition number
  • the control means has addition number setting means for setting the addition number of the input data added by each of the single or plural addition circuits, and The control means controls to perform addition output processing by each of the one or more addition circuits in parallel with sampling processing by the sampling means.
  • the sampling circuit according to claim 5 of the present invention is the sampling circuit according to claim 3, wherein the addition value read from the data storage unit for each predetermined number of reads is previously stored.
  • Computation means for computing according to a set arbitrary algorithm and outputting the computation result is provided, and the control means controls computation timing by the computation means and output timing of the computation result. To do.
  • a sampling circuit provides the sampler according to claim 5.
  • the sampling circuit according to claim 7 of the present invention is the sampling circuit according to claim 1, wherein the sampling circuit according to claim 1 converts analog data output from the device under test into digital data and outputs the digital data to the sampling means.
  • the control means controls the conversion timing and the dynamic range by the digital conversion means.
  • the sampling circuit according to claim 8 of the present invention has an input of digital data for one cycle from which the device power to be measured is also output, sampling means for sampling the digital data at a constant period, and the sampling The digital data sampled by the means is added for each same input code by a predetermined number of additions, and the addition output means for sequentially outputting the addition value, and each of the addition values output by the addition output means is predetermined.
  • Division output means for dividing by a divisor and outputting the division value, and the control means performs addition output processing by the addition output means and division output processing by the division output means by sampling processing by the sampling means It is characterized in that it is controlled to be performed in parallel.
  • the sampling circuit according to claim 9 of the present invention is the sampling circuit according to claim 8, wherein the control means adds the digital data to be added for each same input code by the addition output means.
  • Addition number setting means for setting the addition number individually for each input code
  • divisor setting for setting the divisor individually for each input data based on the addition number set by the addition number setting means Means.
  • the sampling circuit according to claim 10 of the present invention is the sampling circuit according to claim 8, wherein the division value output from the division output means is stored, and the division value is read out in a predetermined manner.
  • Data storage means for outputting at an arbitrary timing for each number
  • the control means has output data number setting means for setting the number of readout of the division value stored in the data storage means, and The control means controls the timing for storing the division value in the data storage means and the timing for reading the division value from the data storage means.
  • the addition output means adds the input data for each predetermined addition number, and adds the addition data.
  • the control means comprises an addition number setting means for setting the addition number of the input data to be added by each of the single or plural addition circuits, and the addition number setting means.
  • divisor setting means for individually setting the divisor for each input data based on the addition number set by the control means, and the control means performs addition output processing by the single or plural adder circuits.
  • the division output processing by the division means is controlled to be performed in parallel with the sampling processing by the sampling means.
  • the division value read from the data storage unit for each predetermined number of reads is set in advance.
  • Computation means for computing in accordance with an arbitrary algorithm and outputting a computation result is provided, and the control means controls computation timing by the computation means and output timing of the computation result.
  • the sampling circuit according to claim 13 of the present invention is the sampling circuit according to claim 12, wherein the calculation result output from the calculation means is determined based on a predetermined determination criterion, and the determination result
  • the control means controls the determination timing by the determination means and the output timing of the determination result.
  • sampling circuit according to claim 14 of the present invention converts the analog data output from the device under measurement into digital data after the sampling circuit according to claim 8, and the sampling means And the control means controls the conversion timing and dynamic range of the digital conversion means.
  • the input digital data for one cycle is sampled at a constant period. Since the sampled digital data is added to the same input code and sequentially output in parallel, the calculation time can be reduced and the inspection time can be greatly reduced. it can.
  • sampling data is stored in the data storage means as it is for each identical input code, only the averaged result is stored! Memory capacity required to store sampling data can be greatly reduced.
  • FIG. 1 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing a sampling method in the first embodiment.
  • FIG. 3 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram showing a sampling method in the second embodiment.
  • FIG. 5 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 3 of the present invention.
  • FIG. 6 is a diagram showing a sampling method in the third embodiment.
  • FIG. 7 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 4 of the present invention.
  • FIG. 8 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 5 of the present invention.
  • FIG. 9 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 6 of the present invention.
  • FIG. 10 is a diagram showing a configuration of a sampling circuit in an AD converter or a DA converter according to Embodiment 7 of the present invention.
  • FIG. 11 is a diagram showing another configuration example of the sampling circuit according to the second embodiment.
  • FIG. 12 is a diagram showing a sampling method in the sampling circuit shown in FIG. 11.
  • FIG. 13 is a diagram for explaining a conventional sampling method.
  • FIG. 1 is a diagram showing a configuration of a sampling circuit 10 in the AD converter or the DA converter according to the first embodiment.
  • the sampling circuit 10 includes a control logic unit (control means) 11, a latch circuit (constituting sampling means) 12, and an addition output means 13a.
  • the latch circuit 12 receives the digital signal S 1 for one cycle output from the device under test as an input, and samples the digital signal S 1 at a constant period.
  • the addition output means 13a includes an addition register (addition circuit) 13, and adds the digital data sampled by the latch circuit 12 by a predetermined addition number for each identical input code.
  • the added values are sequentially output.
  • the control logic unit 11 has addition number setting means (not shown) for setting the addition number of digital data added for each identical input code by the addition register 13, and performs the addition output processing by the addition register 13. Control is performed in parallel with the sampling processing by the latch circuit 12.
  • FIG. 2 shows a diagram for explaining the sampling method of the first embodiment.
  • the device power to be measured is output to the digital signal S1 force latch circuit 12 for one cycle.
  • the latch circuit 12 samples the input digital signal S1 at a constant cycle as shown in FIG. 2 (b).
  • the sampled digital data is a, a, a, a, ..., a, a, a. Also, support
  • Sampling data a, a, a are data of the same code, and sampling data a, a
  • a, a are data with the same code
  • a, a, a, a are data with the same code
  • the sampled digital data is input to the addition register 13.
  • Addition register In 13 the digital data sampled by the latch circuit 12 is added by 4 data for each identical input code, and the added value is sequentially output.
  • FIG. 2 (c) the addition value output from the addition register 13 is represented by X, X,.
  • the entire sampling circuit 10 sequentially outputs the added value obtained by adding the sampled digital data by a predetermined number of additions for each identical input code.
  • the above-described processing is controlled by the control logic unit 11 so that the sampling processing by the latch circuit 12 and the addition output processing by the addition output means 13a are performed in parallel. Specifically, the four sampling data a, a, a, a addition output by the addition register 13
  • the process is the next sampling process by the latch circuit 12, that is, the subsequent a, a, a, a
  • the sampling circuit 10 of the first embodiment as described above, the latch circuit 12 that samples the digital signal S1 for one cycle to which the device power to be measured is also input at a constant period, and the sampled digital data are the same input. 4 data is added for each code, and the addition register 13 that sequentially outputs the calorific value and the control logic unit 11 that controls the addition output processing by the addition register 13 to be performed in parallel with the sampling processing by the latch circuit 12 Since it is not necessary to wait until the end of the sampling process and perform the force addition output process as in the prior art, the inspection time can be greatly reduced. Conventionally, a memory with a large data capacity was required to store sampling data until addition output processing was performed. In the sampling circuit of the first embodiment, it is necessary to implement such a memory. Therefore, the circuit scale can be minimized and inspection equipment can be realized at low cost.
  • the addition number of sampling data added by the addition register 13 is 4 data for the same input code.
  • the addition number setting means in the force control logic unit 11 is used.
  • the number of additions may be set individually for each input code.
  • noise reduction can be performed with the minimum necessary number of samplings by reducing the number of samplings for input signals that are predominately affected by noise.
  • FIG. 3 is a diagram showing a configuration of the sampling circuit 20 in the AD converter or the DA converter according to the second embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the sampling circuit 20 of the second embodiment includes a control logic unit 11, a latch circuit 12, and an addition output unit 13b.
  • the addition output means 13b includes two addition circuits, ie, an addition register 13 and an addition register 14, which add the input data by a predetermined number of additions and output the added value.
  • the addition register 14 adds the addition value input from the addition register 13 by a predetermined number of additions, and outputs the addition value.
  • control logic unit 11 has addition number setting means (not shown) for setting each addition number to be added by each addition register 13, 14.
  • the addition output processing by the addition register 14 is controlled in parallel with the sampling processing by the latch circuit 12.
  • the first-stage addition register 13 has a small data capacity, but can process data at high speed.
  • the second-stage addition register 14 has low data processing speed.
  • the data capacity is large.
  • FIG. 4 shows a diagram for explaining the sampling method according to the second embodiment.
  • the digital signal S 1 force latch circuit 12 for one cycle output from the device under test is input.
  • the input digital signal S1 is sampled at a constant period as shown in FIG. 4 (b).
  • FIG. 4 (b) 0
  • the sampled digital Honoré data is a, a, aa, ⁇ ⁇ ⁇ , a, a, as a! /, Ru, sampling de
  • Data a, a, a, a are data with the same code, and sampling data a a a a
  • the sampled data is input to the addition register 13.
  • the addition register 13 adds two pieces of digital data sampled by the latch circuit 12 for each identical input code, and sequentially outputs the addition value.
  • the addition values output from the first-stage addition register 13 are represented by X 1, X 2,. Sampling data a to a and added value
  • the addition value output from the addition register 13 is input to the addition register 14.
  • the addition value output from the addition register 13 is added by two data for each identical input code, and the addition value is sequentially output.
  • the addition value output from the second-stage addition register 14 is represented by ⁇ , Y, ⁇ , Y. Output from the first addition register 13
  • the added value from which the output is output is the digital signal S3 output from the sampling circuit 20.
  • the sampling circuit 20 as a whole outputs sequentially the added value obtained by adding four pieces of sampled digital data for each identical input code.
  • the circuit 12 is controlled so as to be performed in parallel with the subsequent sampling process of a, a, a, a.
  • the sampled digital data is identical to the latch circuit 12 that samples the digital signal S1 for one cycle to which the device power to be measured is also input at a constant period.
  • the control logic unit 11 for controlling the addition output processing by the addition register 13 and the addition output processing by the addition register 14 in parallel with the sampling processing by the latch circuit 12, Unlike conventional methods, it is not necessary to wait for the end of the sampling process before adding output processing. It can be reduced in width. Conventionally, a memory having a large data capacity for storing sampling data until the addition output processing is performed is required. In the sampling circuit of the second embodiment, it is necessary to mount such a memory. Therefore, the circuit scale can be kept to the minimum necessary, and inspection equipment can be realized at low cost.
  • the addition register 13 that processes data at high speed with a small data capacity is combined with the addition register 14 that processes data at low speed but has a large data capacity. As a result, data processing can be performed more efficiently and even when the amount of added data is large.
  • the addition number of the sampling data added by the addition register 13 is 4 data for the same input code by the addition number setting means in the force control logic unit 11.
  • the addition number is set individually for each input code
  • the divisor is set individually for each input data by the divisor setting means based on each addition number set by the addition number setting means. May be. In this case, the number of samplings can be adjusted, and the inspection accuracy and inspection cost can be improved with high efficiency.
  • the force shown for the case where the addition output means 13 has a two-stage configuration. This may have a three-stage or more configuration.
  • the force shown in the case where the addition output means 13b is formed by connecting two stages of addition registers 13 and 14 in series. good.
  • addition output means will be described as a sampling circuit in the case where two addition registers are connected in parallel.
  • FIG. 11 shows a sampling circuit according to another configuration example of the second embodiment.
  • the sampling circuit 21 shown in FIG. 11 includes a control logic 11, a latch circuit 12, and addition output means 13c formed by connecting two stages of addition registers 23 and 24 in parallel.
  • the sampling method of the sampling circuit 21 is shown in FIG.
  • sampling data a a is stored in the addition register 23 and the next sampling data a
  • subsequent sampling data a to a are also alternately added to each addition register by two data.
  • the sampling data input to the addition registers 23 and 24 for the same input data is respectively received by the addition registers 23 and 24, as shown in FIGS. 12 (c) and 12 (d).
  • the outputs X to X of the addition register 23 and the outputs Y to Y of the addition register 24 are alternately de-added.
  • the addition output means is configured by connecting two stages of addition registers in parallel, it is necessary to perform the addition output processing after waiting for the end of the sampling processing as in the prior art. Therefore, the inspection time can be greatly reduced.
  • a memory having a large data capacity is required to store sampling data until the addition output processing is performed, but the sampling circuit 21 does not need to be equipped with such a memory. Therefore, the circuit scale can be minimized and inspection equipment can be realized at low cost.
  • FIG. 5 is a diagram showing a configuration of the sampling circuit 30 according to the third embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the sampling circuit 30 includes a control logic unit 11, a latch circuit 12, an addition output unit 13a, and a divider (division output unit) 15. Further, the addition output means 13 a is composed of an addition register 13.
  • the divider 15 divides the addition value output from the addition register 13 by a predetermined divisor, and outputs the division value.
  • the control logic unit 11 is set by an addition number setting means (not shown) for setting the addition number of digital data to be added for each identical input code by the addition register 13 and the addition number setting means. Based on the added number, the divider 15 has a divisor setting means (not shown) for setting a divisor to be used for the division processing.
  • the addition output processing by the addition register 13 and the division output processing by the divider 15 Is controlled in parallel with the sampling process by the latch circuit 12.
  • FIG. 6 shows a diagram for explaining the sampling method in the third embodiment.
  • the device power to be measured is output to the digital signal S1 force latch circuit 12 for one cycle.
  • the input digital signal S1 is sampled at a constant period as shown in FIG. 6 (b).
  • the sampled digital data is a / a, a, a, ..., a, a, a! Also sampling
  • Data a, a, a, a are data of the same code, and sampling data a, a, a, a force S
  • the sampled digital data is input to the addition register 13.
  • the digital data sampled by the latch circuit 12 is added by four data for each identical input code, and the added value is sequentially output.
  • the addition value output from the addition register 13 is represented by X, X,. Add sampling data a to a
  • the output data of the addition register 13 is input to the divider 15.
  • the divider 15 divides the addition value output from the addition register 13 by a predetermined divisor, “4” here, and outputs the division value.
  • the division value output from the divider 15 is expressed as Z, Z, ..., Z.
  • Digital signal S4 That is, the entire sampling circuit 30 outputs a value obtained by averaging the sampled digital data for each identical input code.
  • the above-described processing is controlled by the control logic unit 11 so that the sampling processing by the latch circuit 12, the addition output processing by the addition output means 13a, and the division output processing by the divider 15 are performed in parallel. . Specifically, four sampled data a, a, a, a are added and output by the adder register 13, and the added value X is divided and output by the divider 15.
  • the latch circuit 12 that samples the digital signal S1 for one cycle in which the device power to be measured is also input at a constant period and the sampled digital data are input in the same way.
  • a control logic unit 11 for controlling the addition output processing by the addition register 13 and the division output processing by the divider 15 to be performed in parallel with the sampling processing by the latch circuit 12, so that sampling data can be obtained at the time of sampling. Can be averaged, and inspection time can be greatly reduced.
  • a memory having a large data capacity for storing sampling data is required.
  • the sampling data added by the addition register 13 The number of additions is 4 data for the same input code.
  • the addition number is set individually for each input code by the addition number setting means in the force control logic unit 11, and the addition is performed by the divisor setting means.
  • the divisor may be set individually for each input data based on each addition number set by the number setting means. In this case, the number of samplings can be adjusted, and the inspection accuracy and inspection cost can be improved with high efficiency.
  • FIG. 7 is a diagram showing a configuration of the sampling circuit 40 according to the fourth embodiment.
  • the same components as those in FIG. 5 are denoted by the same reference numerals.
  • the sampling circuit 40 includes a control logic unit 11, a latch circuit 12, an addition output unit 13a, a divider 15, and a digital memory (data storage unit) 16.
  • the addition output means 13a includes an addition register 13.
  • the digital memory 16 stores the division value output from the divider 15 and outputs the division value at an arbitrary timing for each predetermined number of readings.
  • control logic unit 11 is set by an addition number setting means (not shown) for setting the addition number of digital data added for each same input code by the addition register 13 and the addition number setting means. Based on the added number, the divisor setting means (not shown) for setting the divisor used by the divider 15 for the division process, and the output number for setting the number of reading of the digital data stored in the digital memory 16 The control logic unit 11 controls the timing for storing the division value output from the divider 15 and the timing for outputting the division value stored from the digital memory 16. To do.
  • sampling circuit 40 of the fourth embodiment will be described.
  • the processing from the sampling processing by the latch circuit 12 to the division output processing by the divider 15 is the same as that in the third embodiment.
  • the digital signal S1 for one cycle output from the device under test is input to the latch circuit 12.
  • the latch circuit 12 samples the input digital signal S1 at a constant cycle.
  • the sampled digital data is input to the addition register 13.
  • the digital data sampled by the latch circuit 12 is added by four data for each identical input code, and the added value is output.
  • the addition value output from the addition register 13 is input to the divider 15.
  • the divider 15 divides the input added value by a predetermined divisor “4” and outputs the divided value.
  • the above-described processing is controlled by the control logic unit 11 so that the sampling processing by the latch circuit 12, the addition output processing by the addition output means 13a, and the division output processing by the divider 15 are performed in parallel. . Specifically, four sampled data a, a, a, a are added and output by the adder register 13, and the added value X is divided and output by the divider 15.
  • the division value output from the divider 15 is input to the digital memory 16.
  • the digital memory 16 stores the input division value and outputs the division value stored for each predetermined number of readings at an arbitrary timing under the control of the control logic unit 11.
  • the division value output from the digital memory 16 every predetermined number of readings becomes the digital signal S 5 output from the sampling circuit 40.
  • the latch circuit 12 that samples the digital signal S1 for one cycle to which the device power to be measured is also input at a constant period, and the sampled digital data are the same input
  • Addition of 4 data for each code the addition register 13 that sequentially outputs the calorific value, and the division value that outputs the division value by dividing the addition value output from the addition register 13 by the predetermined divisor "4" 15, the division value output from the divider 15 is stored, and the division value is output at an arbitrary timing for each predetermined number of readings, addition output processing by the addition register 13, and the divider 15
  • the digital data storage timing of the digital memory 16 is controlled.
  • control logic unit 11 that controls the output timing and the number of data to be output, the processing time from sampling processing to division output processing can be reduced. Can be greatly reduced. Further, conventionally, a memory having a large data capacity for storing sampling data has been required. In the sampling circuit 40 according to the fourth embodiment, it is not necessary to mount such a memory. Inspection equipment can be realized at a low cost.
  • the sampling circuit 40 of the fourth embodiment includes the digital memory 16 therein, it does not include a memory for storing averaged sampling data outside the sampling circuit. However, a predetermined inspection can be performed, and only the averaged result is stored in the digital memory 16, so that the required memory capacity can be reduced.
  • the digital data input to the digital memory 16 is input with the digital data output from the force addition register 13 being the digital data output from the divider 15. Moyo.
  • the addition number of the sampling data added by the addition register 13 is 4 data for each identical input code by the addition number setting means in the force control logic unit 11.
  • the addition number is set individually for each input code
  • the divisor is set individually for each input data by the divisor setting means based on each addition number set by the addition number setting means. May be. In this case, the number of samplings can be adjusted, and the inspection accuracy and inspection cost can be improved with high efficiency.
  • FIG. 8 is a diagram showing a configuration of the sampling circuit 50 according to the fifth embodiment.
  • the same components as those in FIG. 7 are denoted by the same reference numerals.
  • the sampling circuit 50 of the fifth embodiment includes a control logic unit 11, a latch circuit 12, an addition output means 13a, a divider 15, a digital memory 16, and an arithmetic unit (calculation means) 17.
  • the addition output means 13a includes an addition register 13.
  • the computing unit 17 is output for each predetermined number of readouts output from the digital memory 16.
  • the digital data is received, and a predetermined non-linearity error calculation process is performed on the received digital data according to a predetermined algorithm.
  • a digital signal S6 is output as a calculation result.
  • control logic unit 11 is set by an addition number setting means (not shown) for setting the addition number of digital data to be added for each identical input code by the addition register 13 and the addition number setting means. Based on the added number, the divisor setting means (not shown) for setting the divisor used by the divider 15 for the division process, and the output number for setting the number of reading of the digital data stored in the digital memory 16 The control logic unit 11 outputs the division value output from the divider 15 to the digital memory 16 and the stored division value from the digital memory 16. Control the timing.
  • control logic unit 11 controls the timing of calculation by the calculator 17 and the output timing of the calculation result.
  • sampling circuit 50 of the fifth embodiment will be described.
  • the processing from the sampling processing by the latch circuit 12 to the division output processing by the divider 15 is the same as that in the third embodiment.
  • the digital signal S1 for one cycle output from the device under test is input to the latch circuit 12.
  • the latch circuit 12 samples the input digital signal S1 at a constant cycle.
  • the sampled digital data is input to the addition register 13.
  • the digital data sampled by the latch circuit 12 is added by four data for each identical input code, and the added value is output.
  • the addition value output from the addition register 13 is input to the divider 15.
  • the divider 15 divides the input added value by a predetermined divisor “4” and outputs the divided value.
  • the above-described processing is controlled by the control logic unit 11 so that the sampling processing by the latch circuit 12, the addition output processing by the addition output means 13a, and the division output processing by the divider 15 are performed in parallel. . Specifically, four sampled data a, a, a, a are added and output by the adder register 13, and the added value X is divided and output by the divider 15.
  • the division value output from the divider 15 is stored in the digital memory 16, and the stored division value is output for each predetermined read number at an arbitrary timing under the control of the control logic unit 11.
  • the computing unit 17 receives digital data output from the digital memory 16 for each predetermined number of readings, performs computations such as non-linearity errors on the received digital data, and outputs computation results. This calculation result force becomes the output S6 of the sampling circuit 50.
  • the latch circuit 12 that samples the digital signal S1 for one cycle in which the device power to be measured is also input at a constant period and the sampled digital data are input in the same way. Addition of 4 data for each code, the addition register 13 that sequentially outputs the calorific value, and the division value that outputs the division value by dividing the addition value output from the addition register 13 by the predetermined divisor "4" 15, the division value output from the divider 15, the digital memory 16 that outputs the division value stored for each predetermined number of reads at an arbitrary timing, and the digital data output from the digital memory 16
  • the latch circuit 12 performs the arithmetic unit 17 that performs the calculation according to the algorithm, the addition output process by the addition register 13, and the division output process by the divider 15.
  • Control is performed in parallel with the pulling process, and the digital data storage timing, output timing, and number of data output by the digital memory 16, the arithmetic processing timing by the arithmetic unit 17, and the output timing of the arithmetic result are output. Since the control logic unit 11 that performs the above control is provided, the processing time from the sampling process to the division output process can be reduced, and the inspection time can be greatly reduced. In addition, in the past, it was necessary to use a memory with a large data capacity to store sampling data. In the sampling circuit of Embodiment 5, it is not necessary to implement such a memory with a large data capacity. The circuit scale can be minimized, and inspection equipment can be realized at low cost.
  • the sampling circuit 50 of the fifth embodiment includes the digital memory 16 and the arithmetic unit 17 in the circuit, the sampling circuit 50 for storing the averaged sampling data outside the sampling circuit. Even if you don't have a memory or a circuit with a calculation function, I can. Furthermore, when the calculation unit 17 in the sampling circuit can perform calculation processing faster than the calculation means outside the sampling circuit, the calculation time can be shortened, and thereby the inspection time can be shortened.
  • the digital data input to the digital memory 16 is the digital data output from the divider 15 and the digital data output from the force addition register 13 is also output. May be input.
  • the arithmetic unit 17 receives a divisor for dividing each digital data from the control logic unit 11 and can divide the digital data by the divisor.
  • the addition number of the sampling data added by the addition register 13 is 4 data for each same input code by the addition number setting means in the force control logic unit 11.
  • the addition number is set individually for each input code
  • the divisor is set individually for each input data by the divisor setting means based on each addition number set by the addition number setting means. May be. In this case, the number of samplings can be adjusted, and the inspection accuracy and inspection cost can be improved with high efficiency.
  • FIG. 9 is a diagram showing a configuration of the sampling circuit 60 according to the sixth embodiment.
  • the same components as those in FIG. 8 are denoted by the same reference numerals.
  • the sampling circuit 60 of the sixth embodiment includes a control logic unit 11, a latch circuit 12, an addition output unit 13a, a divider 15, a digital memory 16, an arithmetic unit 17, and a determination unit (determination unit) 18. It is a thing.
  • the addition output means 13a includes an addition register 13.
  • the determiner 18 receives the calculation result from the calculator 9, performs a determination on the received calculation result based on a predetermined determination criterion, and outputs a digital signal S7 that is a determination result.
  • the control logic unit 11 is set by an addition number setting means (not shown) for setting the addition number of digital data to be added for each identical input code by the addition register 13 and the addition number setting means. Based on the added number, the divisor used by the divider 15 for division processing is set. A divisor setting means (not shown) for setting, and an output number setting means (not shown) for setting the number of addition values stored in the digital memory 16 to be read. The timing at which the division value output from the divider 15 is stored in the digital memory 16 and the timing at which the stored division value is output from the digital memory 16 are controlled.
  • control logic unit 11 controls the timing of calculation by the calculator 17 and the output timing of the calculation result.
  • control logic unit 11 controls the timing of determination by the determiner 18 and the output timing of the determination result.
  • sampling circuit 60 of the sixth embodiment will be described.
  • the processing from the sampling processing by the latch circuit 12 to the division output processing by the divider 15 is the same as that in the third embodiment.
  • the digital signal S1 for one cycle output from the device under test is input to the latch circuit 12.
  • the latch circuit 12 samples the input digital signal S1 at a constant cycle.
  • the sampled digital data is input to the addition register 13.
  • the digital data sampled by the latch circuit 12 is added by four data for each identical input code, and the added value is output.
  • the addition value output from the addition register 13 is input to the divider 15.
  • the divider 15 divides the input added value by a predetermined divisor “4” and outputs the divided value.
  • the above-described processing is controlled by the control logic unit 11 so that the sampling processing by the latch circuit 12, the addition output processing by the addition output means 13a, and the division output processing by the divider 15 are performed in parallel. . Specifically, four sampled data a, a, a, a are added and output by the adder register 13, and the added value X is divided and output by the divider 15.
  • the division value output from the divider 15 is stored in the digital memory 16, and the stored division value is output for each predetermined number of readings at an arbitrary timing under the control of the control logic unit 11.
  • the computing unit 17 receives digital data output from the digital memory 16 every predetermined number of readings, performs operations such as non-linearity error on the received digital data, and outputs a calculation result.
  • the decision unit 18 receives the calculation result from the calculation unit 17, performs a determination on the received calculation result based on a predetermined determination criterion, and outputs the determination result. This determination result is the output S7 of the sampling circuit 60.
  • the latch circuit 12 that samples the digital signal S1 for one cycle to which the device power to be measured is also input in a certain period, and the sampled digital data have the same input code. 4 each time, and the addition register 13 that sequentially outputs the addition value, and the divider 15 that divides the addition value output from the addition register 13 by a predetermined divisor “4” and outputs the division value.
  • the digital memory 16 that stores the division value output from the divider 15 and outputs the stored division value at an arbitrary timing for each predetermined number of readings, and the digital data output from the digital memory 16 to a predetermined key.
  • Calculation unit 17 that calculates according to the algorithm, determination unit 18 that determines the calculation result by calculation unit 17 based on a predetermined determination criterion, and addition output processing by addition register 13
  • the digital memory 16 stores digital data storage timing, output timing, and control of the number of output data.
  • a control logic unit 11 for controlling the calculation processing timing and calculation result output timing by the calculation unit 17 and the determination processing timing and determination result output timing by the determiner 18.
  • sampling circuit it is not necessary to implement such a large memory capacity.
  • the circuit scale can be minimized and inspection equipment can be realized at low cost.
  • the sampling circuit of the sixth embodiment can perform processing up to averaging, calculation, and determination of sampling data at the time of sampling, an inspection apparatus that does not include averaging means, calculation means, and determination means Also in AD converter non-linearity error etc. Can be performed.
  • the number of sampling data added by the addition register 13 is set by the addition number setting means included in the force control logic unit 11 having 4 data for each same input code.
  • the addition number is set individually for each input code
  • the divisor is set individually for each input data by the divisor setting means based on each addition number set by the addition number setting means. It may be. In this case, the number of samplings can be adjusted, and the inspection accuracy and inspection cost can be improved with high efficiency.
  • FIG. 10 is a diagram showing a configuration of the sampling circuit 70 according to the seventh embodiment.
  • the same components as those in FIG. 9 are denoted by the same reference numerals.
  • the sampling circuit 70 of the seventh embodiment includes a control logic unit 11, a latch circuit 12, an addition output means 13a, a divider 15, a digital memory 16, an arithmetic unit 17, a determiner 18, and an AD converter (digital Conversion means) 19 is provided.
  • the addition output means 13 a is composed of an addition register 13.
  • the AD converter 19 performs AD conversion processing on the analog signal S8 input to the sampling circuit 10 as well as the device power to be measured, and outputs the digital data S1 to the latch circuit 12.
  • control logic unit 11 controls the AD conversion timing and the dynamic range by the AD converter 19.
  • control logic unit 11 is set by an addition number setting means (not shown) for setting the addition number of digital data added for each identical input code by the addition register 13 and the addition number setting means. Based on the added number, the divisor setting means (not shown) for setting the divisor used by the divider 15 for the division process, and the output number for setting the number of reading of the digital data stored in the digital memory 16 The control logic unit 11 has a setting means (not shown), and the control logic unit 11 stores the division value output from the divider 15 in the digital memory 16. , And the timing to output the division value from the digital memory 16 is controlled.
  • control logic unit 11 controls the timing of calculation by the calculator 17 and the output timing of the calculation result.
  • control logic unit 11 controls the timing of determination by the determiner 18 and the output timing of the determination result.
  • sampling circuit 70 of the seventh embodiment will be described.
  • the processing from the sampling processing by the latch circuit 12 to the division output processing by the divider 15 is the same as that in the third embodiment.
  • the AD converter 19 performs AD conversion on the input analog signal S8 and outputs it as a digital signal S1.
  • the digital signal S1 output from the AD converter 19 is input to the latch circuit 12.
  • the latch circuit 12 samples the input digital signal S1 at a constant cycle.
  • the digital data sampled by the latch circuit 12 is added by 4 data for each identical input code, and the added value is output.
  • the input addition value is divided by a predetermined divisor “4”, and the division value is output.
  • the addition output processing by the addition output means 13a and the division output processing by the divider 15 are controlled to be performed in parallel. Specifically, four sampled data a, a, a, a are added and output by the adder register 13, and the added value X is divided and output by the divider 15.
  • the division value output from the divider 15 is stored in the digital memory 16, and the stored division value is output for each predetermined number of reads at an arbitrary timing under the control of the control logic unit 11.
  • the computing unit 17 outputs the digital data output from the digital memory 16 every predetermined number of readings. Receives data, performs operations such as nonlinearity error on the received digital data, and outputs the calculation results.
  • the decision unit 18 receives the calculation result from the calculation unit 17, performs a determination on the received calculation result based on a predetermined determination criterion, and outputs the determination result.
  • the determination result is the output S9 of the sampling circuit 70.
  • the AD converter 19 that converts the analog signal for one cycle output from the device under test into a digital signal, and the output signal S1 of the AD converter 19 are output at a constant cycle.
  • the latch circuit 12 that samples at the same time, the sampled digital data are added by 4 pieces of data for each same input code, the addition value 13 that outputs the addition value sequentially, and the addition value output from the addition register 13 is predetermined.
  • the control logic unit 11 that controls the determination processing timing and the determination result output timing by the determination unit 18 Since the control logic unit 11 that controls the determination processing timing and the determination result output timing by the determination unit 18 is provided, the processing time from the sampling processing to the division output processing can be reduced. This allows the sampling data to be averaged during sampling. Nau it can, it is possible to significantly reduce the examination time. Conventionally, a memory having a large data capacity for storing sampling data is required. However, in the sampling circuit according to the seventh embodiment, it is not necessary to mount a memory having such a large data capacity. Therefore, the circuit scale can be kept to the minimum necessary, and inspection equipment can be realized at low cost.
  • AD conversion, sampling, sampling data averaging, calculation, determination Therefore, even in an inspection apparatus that does not include averaging means, arithmetic means, and determination means, it is possible to inspect non-linearity errors of the DA converter.
  • the addition number of the sampling data added by the addition register 13 is set by the addition number setting means included in the force control logic unit 11 having 4 data for each same input code.
  • the addition number is set individually for each input data
  • the divisor is set individually for each input data by the divisor setting means based on each addition number set by the addition number setting means. It may be. In this case, the number of samplings can be adjusted, and the inspection accuracy and inspection cost can be improved with high efficiency.
  • the sampling circuit of the present invention described in Embodiments 1 to 7 above may be mounted on a measuring instrument such as an LSI tester, inside a device under measurement, or on a measuring jig such as an inspection board. That's fine.
  • the AD converter 'DA converter sampling circuit that helps the present invention has the effect of reducing the cost of inspection equipment or jigs and reducing the inspection time. This is useful as a method to reduce the inspection cost of devices equipped with converters.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

明 細 書
サンプリング回路
技術分野
[0001] 本発明は、 ADコンバータ、あるいは DAコンバータのサンプリング回路に関するも のである。
背景技術
[0002] ADコンバータ、あるいは DAコンバータから出力される波形を解析する場合は、波 形に含まれるノイズを除去しなければ、正確な解析を行なうことができない。ノイズの 発生源としては、デバイスの電源や GND力 混入されるノイズ、 LSIテスタや計測機 器自身がもつノイズなどがある。
[0003] ノイズを除去するために、アナログ信号に対してはローパスフィルタを用い、デジタ ル信号に対してはフィルタを用いてフィルタ処理を行なうという方法がある。しかし、こ れらの方法では、 ADコンバータ、あるいは DAコンバータに合わせて適当なローパス フィルタやフィルタを選択する必要がある。また、 1つの信号ラインに複数の ADコン バータ、あるいは DAコンバータの出力を切り換えて出力する場合には、ローパスフィ ルタゃフィルタについても複数用意しなければならず、回路が複雑になるという問題 がある。
[0004] ノイズ除去の別の方法として、サンプリングデータを平均化する方法がある。この方 法は、サンプリングデータを平均化することにより、サンプリングしたデータに含まれる ランダムなノイズが相殺され、精度のよい波形データを取得することが可能である。ま た、上述したローパスフィルタやフィルタなどのノイズ低減のためのノイズ除去回路を 、削減または最小限にすることができるため、解析に必要な回路または装置を簡単化 でき、解析装置全体の信頼性を向上させ、かつコストを削減させることができるという 長所がある。
[0005] この従来の平均化によるノイズ除去方法について、図 13を用いて説明する。
図 13に示す従来のノイズ除去方法では、同一波形データを複数回出力させ、サン プリングを行っている。 [0006] 例えば、図 13 (a)に示すように、 4サイクル分のデジタルデータをサンプリング回路 に入力し、図 13 (b)に示すように、 lZnサイクル単位で 1回のサンプリングを行なう。 そして、同一位相サンプリング点ごとに加算して 1サイクル分のデータとしてメモリに格 納する。すなわち、データ a , a ' , a " , a '，，を加算したものを第 1の位相サンプリン
1 1 1 1
グデータとして、データ a , a ' , a " , a '，，を加算したものを第 2の位相サンプリング
2 2 2 2
データとして、 · ··、データ a , a ' , a " , a '，，を加算したものを第 nの位相サンプリン グデータとして格納する。そして、 4サイクル分のデジタルデータのサンプリングが全 て完了した後、各入力データに対応するサンプリングデータごとにソフト的に平均化 する。これにより、 4サイクル分の平均化されたデジタルデータを得ることができる。
[0007] また別の平均化によるノイズ除去の方法として、同一の波形データを複数回入力し 、各波形データにおいてサンプリングするタイミングが同じである出力データを加算し てメモリに格納して 、き、サンプリング完了後に演算器を用いて加算平均を出力させ ることにより、平均化処理のうち加算出力処理の部分をサンプリング時に行い、計算 時間を削減する方法もある (例えば、特許文献 1参照)。
特許文献 1 :特開平 1 156682号公報 (第 8頁、第 3図）
発明の開示
発明が解決しょうとする課題
[0008] し力しながら、従来の平均化によるノイズを除去する方法では、サンプリング数が増 えると、サンプリングデータを記憶するためのデータメモリの必要容量も大きくなり、結 果、検査設備の価格が高価格になり、検査コストが増大するという課題がある。
[0009] また、サンプリングデータをメモリに格納する際に、サンプリング点アドレスを発生す るためのアドレス発生器が必要であるため、回路規模を十分に抑えることができず、 低コストの検査設備を実現することができな 、という問題があった。
[0010] また、サンプリング終了後に平均化などの演算処理を行なう必要があるため、その 演算処理に力かる時間により検査時間が伸び、その結果、検査コストが増大する問 題があった。
[0011] そこで、本発明は、上記問題点を解消するためになされたものであり、検査コストを 低減することができる ADコンバータ、あるいは DAコンバータにおけるサンプリング回 路を提供することを目的とするものである。
課題を解決するための手段
[0012] 上記課題を解決するために、本発明の請求項 1にかかるサンプリング回路は、被測 定デバイスから出力されるデジタルデータを入力とし、該デジタルデータを一定周期 でサンプリングするサンプリング手段と、前記サンプリング手段によりサンプリングされ たデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を 順次出力する加算出力手段と、前記加算出力手段による加算出力処理を、前記サ ンプリング手段によるサンプリング処理と並行して行なうよう制御する制御手段と、を 備えた、ことを特徴とする。
[0013] これにより、サンプリング手段によるサンプリング処理と、加算出力手段による加算 出力処理とを並行して行なうことが可能であるため、より検査時間を削減することがで き、また、サンプリング処理が終了するまでサンプリングデータを格納するための容量 の大きいメモリを搭載する必要がないため、回路規模を必要最小限に抑えた、低コス トの検査設備を実現することができる。
[0014] また、本発明の請求項 2にかかるサンプリング回路は、請求項 1に記載のサンプリン グ回路において、前記制御手段は、前記加算出力手段により同一入力コードごとに 加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加 算数設定手段を有する、ことを特徴とする。
[0015] これにより、 ADコンバータの非直線性誤差等を検査する場合に ADコンバータから 出力されるデジタルデータのうち、ノイズの影響の受けやすい入力信号については サンプリング回数を増やしてノイズ除去精度を向上させることができ、ノイズの影響の 受けにくい入力信号についてはサンプリング回数を減らすことができるため、被測定 デバイスを検査する際において、サンプリング回数を調整することにより、検査精度お よび検査コストを高効率ィ匕することができる。
[0016] また、本発明の請求項 3にかかるサンプリング回路は、請求項 1に記載のサンプリン グ回路において、前記加算出力手段から出力される前記加算値を記憶し、該加算値 を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、前記 制御手段は、前記データ記憶手段に記憶されて 、る加算値の前記読み出し数を設 定する出力データ数設定手段を有し、かつ、前記制御手段は、前記加算値を前記 データ記憶手段に記憶するタイミング、および前記加算値を前記データ記憶手段か ら読み出すタイミングを制御する、ことを特徴とする。
[0017] これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するた めのメモリを具備して!/、なくても、検査を行なうことができる。
[0018] また、本発明の請求項 4にかかるサンプリング回路は、請求項 1に記載のサンプリン グ回路において、前記加算出力手段は、その入力データを各々所定の加算数ずつ 加算し、該加算値を出力する単数または複数の加算回路よりなり、前記制御手段は 、前記単数または複数の各加算回路により加算される前記入力データの加算数を設 定する加算数設定手段を有し、かつ、前記制御手段は、前記単数または複数の各 加算回路による加算出力処理を、前記サンプリング手段によるサンプリング処理と並 行して行なうよう制御する、ことを特徴とする。
[0019] これにより、加算データ量が大きい場合にも対応することができるため、例えば、デ ータ容量が小さ!/、が高速にデータを処理可能な加算回路と、データ処理は低速であ るがデータ容量が大きい加算回路とを組み合わることで、より効率良くデータ処理を 行なうことができる。
[0020] また、本発明の請求項 5にかかるサンプリング回路は、請求項 3に記載のサンプリン グ回路において、前記データ記憶手段から所定の読み出し数ごとに読み出された前 記加算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結果を出 力する演算手段を備え、前記制御手段は、前記演算手段による演算タイミング、およ び演算結果の出力タイミングを制御する、ことを特徴とする。
[0021] これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するた めのメモリや演算機能を備えた回路を具備していなくても、所定の検査を行なうことが でき、また、サンプリング回路外部に演算手段を具備している場合、外部の演算手段 よりもサンプリング回路内部の演算手段のほうが高速な演算処理を実行可能なとき、 サンプリング回路内の演算手段を優先的に用いれば、演算時間を短縮することがで き、その結果、検査時間を短縮することができる。
[0022] また、本発明の請求項 6にかかるサンプリング回路は、請求項 5に記載のサンプリン グ回路において、前記演算手段から出力される演算結果を、所定の判定基準で判 定し、その判定結果を出力する判定手段を備え、前記制御手段は、前記判定手段に よる判定のタイミング、および判定結果の出力タイミングを制御する、ことを特徴とする
[0023] これにより、本サンプリング回路内で、入力信号のサンプリング、演算、判定までの 一連の処理を行なうことができるため、平均化手段、演算手段、および判定手段を具 備しない検査装置においても、 ADコンバータの非直線性誤差等の検査を行なうこと ができる。
また、本発明の請求項 7にかかるサンプリング回路は、請求項 1に記載のサンプリン グ回路において、被測定デバイスから出力されるアナログデータをデジタルデータに 変換し、前記サンプリング手段に出力するデジタル変換手段を備え、前記制御手段 は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御す る、ことを特徴とする。
[0024] これにより、本サンプリング回路内で、 AD変換、サンプリング、演算、判定までの一 連の処理を行なうことができるため、サンプリング手段、演算手段、および判定手段を 具備しない検査装置においても、 DAコンバータの非直線性誤差等の検査を行なうこ とがでさる。
[0025] また、本発明の請求項 8にかかるサンプリング回路は、被測定デバイス力も出力さ れる 1サイクル分のデジタルデータを入力とし、該デジタルデータを一定周期でサン プリングするサンプリング手段と、前記サンプリング手段によりサンプリングされたデジ タルデータを、同一入力コードごとに所定の加算数ずつ加算し、該加算値を順次出 力する加算出力手段と、前記加算出力手段力 出力された加算値の各々を所定の 除数で除算し、該除算値を出力する除算出力手段とを備え、前記制御手段は、前記 加算出力手段による加算出力処理、および前記除算出力手段による除算出力処理 を、前記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、こと を特徴とする。
[0026] これにより、複数サイクルのデジタルデータのサンプリングを行なう必要がないため 、検査時間を削減することができ、また、サンプリング手段によるサンプリングと加算 出力手段による加算出力処理と除算出力手段による除算出力処理とを並行して行な うことが可能であるため、より検査時間を削減することができ、さらに、サンプリングが 終了するまでにサンプリングデータを格納するための容量の大きいメモリを搭載する 必要がないため、回路規模を必要最小限に抑えた、低コストの検査設備を実現する ことができる。
[0027] また、本発明の請求項 9にかかるサンプリング回路は、請求項 8に記載のサンプリン グ回路において、前記制御手段は、前記加算出力手段により同一入力コードごとに 加算される前記デジタルデータの加算数を、各入力コードごとに個別に設定する加 算数設定手段と、前記加算数設定手段により設定される加算数に基づいて、前記除 数を、各入力データごとに個別に設定する除数設定手段とを有する、ことを特徴とす る。
[0028] これにより、 ADコンバータの非直線性誤差等を検査する場合に ADコンバータから 出力されるデジタルデータのうち、ノイズの影響の受けやすい入力信号については サンプリング回数を増やしてノイズ除去精度を向上させることができ、ノイズの影響の 受けにくい入力信号についてはサンプリング回数を減らすことができるため、被測定 デバイスを検査する際においても、サンプリング回数の調整を行なうことにより、検査 精度と検査コストを高効率ィ匕することができる。
[0029] また、本発明の請求項 10にかかるサンプリング回路は、請求項 8に記載のサンプリ ング回路において、前記除算出力手段から出力される前記除算値を記憶し、該除算 値を所定の読み出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、前 記制御手段は、前記データ記憶手段に記憶されて 、る除算値の前記読み出し数を 設定する出力データ数設定手段を有し、かつ、前記制御手段は、前記除算値を前 記データ記憶手段に記憶するタイミング、および前記除算値を前記データ記憶手段 力 読み出すタイミングを制御する、ことを特徴とする。
[0030] これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するた めのメモリを具備していなくても、所定の検査を行なうことができ、また、平均化した結 果のみをデータ記憶手段に記憶するため、必要となるメモリ容量を大幅に削減するこ とがでさる。 [0031] また、本発明の請求項 11にかかるサンプリング回路は、請求項 8に記載のサンプリ ング回路において、前記加算出力手段は、その入力データを各々所定の加算数ず つ加算し、該加算値を出力する単数または複数の加算回路よりなり、前記制御手段 は、前記単数または複数の各加算回路により加算される前記入力データの加算数を 設定する加算数設定手段と、前記加算数設定手段により設定される加算数に基づ いて、前記除数を各入力データごとに個別に設定する除数設定手段とを有し、かつ 、前記制御手段は、前記単数または複数の各加算回路による加算出力処理、及び 前記除算手段による除算出力処理を、前記サンプリング手段によるサンプリング処理 と並行して行なうよう制御する、ことを特徴とする。
[0032] これにより、加算データ量が大きい場合にも対応することができ、例えば、データ容 量が小さいが高速にデータを処理可能な加算回路と、データ処理は低速であるがデ ータ容量が大きい加算回路とを組み合わることで、より効率良くデータ処理を行なうこ とがでさる。
[0033] また、本発明の請求項 12にかかるサンプリング回路は、請求項 10に記載のサンプ リング回路において、前記データ記憶手段から所定の読み出し数ごとに読み出され た前記除算値を、予め設定されている任意のアルゴリズムに従って演算し、演算結 果を出力する演算手段を備え、前記制御手段は、前記演算手段による演算タイミン グ、および演算結果の出力タイミングを制御する、ことを特徴とする。
[0034] これにより、サンプリング回路外部に、平均化したサンプリングデータを格納するた めのメモリや演算機能を備えた回路を具備していなくても、所定の検査を行なうことが でき、また、サンプリング回路外部に演算手段を具備している場合、外部の演算手段 よりもサンプリング回路内部の演算手段のほうが高速な演算処理を実行可能なとき、 サンプリング回路内の演算手段を優先的に用いれば、演算時間を短縮することがで き、その結果、検査時間を短縮することができる。
[0035] また、本発明の請求項 13にかかるサンプリング回路は、請求項 12に記載のサンプ リング回路において、前記演算手段から出力される演算結果を、所定の判定基準で 判定し、その判定結果を出力する判定手段を備え、前記制御手段は、前記判定手 段による判定のタイミング、および判定結果の出力タイミングを制御する、ことを特徴 とする。
[0036] これにより、本サンプリング回路内で、入力信号のサンプリング、演算、判定までの 一連の処理を行なうことができるため、平均化手段、演算手段、および判定手段を具 備しない検査装置においても、 ADコンバータの非直線性誤差等の検査を行なうこと ができる。
[0037] また、本発明の請求項 14にかかるサンプリング回路は、請求項 8に記載のサンプリ ング回路にぉ 、て、被測定デバイスから出力されるアナログデータをデジタルデータ に変換し、前記サンプリング手段に出力するデジタル変換手段を備え、前記制御手 段は、前記デジタル変換手段による変換タイミング、およびダイナミックレンジを制御 する、ことを特徴とする。
[0038] これにより、本サンプリング回路内で、 AD変換、サンプリング、演算、判定までの一 連の処理を行なうことができるため、サンプリング手段、演算手段、および判定手段を 具備しない検査装置においても、 DAコンバータの非直線性誤差等の検査を行なうこ とがでさる。
発明の効果
[0039] 本発明のサンプリング回路によれば、 ADコンバータ、あるいは DAコンバータの非 直線性誤差などの検査にぉ ヽては、入力された 1サイクル分のデジタルデータを一 定周期でサンプリングする処理と、上記サンプリングしたデジタルデータを同一入力 コードごとに加算し、順次出力する処理とを、並行して行なうようにしたので、演算時 間を減少させることができ、検査時間を大幅に削減することができる。
[0040] また、本発明のサンプリング回路によれば、同一入力コードごとにサンプリングデー タをそのままデータ記憶手段に格納するのでなぐ平均化した結果のみを格納するよ うにして!/、るため、サンプリングデータを格納するために必要なメモリ容量を大幅に削 減することができる。
図面の簡単な説明
[0041] [図 1]図 1は、本発明の実施の形態 1による ADコンバータ、あるいは DAコンバータに おけるサンプリング回路の構成を示す図である。
[図 2]図 2は、上記実施の形態 1におけるサンプリング方式を示す図である。 [図 3]図 3は、本発明の実施の形態 2による ADコンバータ、あるいは DAコンバータに おけるサンプリング回路の構成を示す図である。
[図 4]図 4は、上記実施の形態 2におけるサンプリング方式を示す図である。
[図 5]図 5は、本発明の実施の形態 3による ADコンバータ、あるいは DAコンバータに おけるサンプリング回路の構成を示す図である。
[図 6]図 6は、上記実施の形態 3におけるサンプリング方式を示す図である。
[図 7]図 7は、本発明の実施の形態 4による ADコンバータ、あるいは DAコンバータに おけるサンプリング回路の構成を示す図である。
[図 8]図 8は、本発明の実施の形態 5による ADコンバータ、あるいは DAコンバータに おけるサンプリング回路の構成を示す図である。
[図 9]図 9は、本発明の実施の形態 6による ADコンバータ、あるいは DAコンバータに おけるサンプリング回路の構成を示す図である。
[図 10]図 10は、本発明の実施の形態 7による ADコンバータ、あるいは DAコンバータ におけるサンプリング回路の構成を示す図である。
[図 11]図 11は、上記実施の形態 2のサンプリング回路の他の構成例を示す図である
[図 12]図 12は、図 11に示すサンプリング回路における、サンプリング方式を示す図 である。
[図 13]図 13は、従来のサンプリング方式を説明するための図である。
符号の説明
10, 20, 21, 30, 40, 50, 60, 70 サンプリング回路
11 制御ロジック部
12 ラッチ回路
13, 14, 23, 24 カロ算レジスタ
15 除算器
16 デジタルメモリ
17 演算器
18 判定器 19 ADコンバータ
発明を実施するための最良の形態
[0043] (実施の形態 1)
以下、本発明の実施の形態 1によるサンプリング回路について、図面を参照しなが ら説明する。
図 1は、本実施の形態 1による ADコンバータ、あるいは DAコンバータにおけるサン プリング回路 10の構成を示す図である。
[0044] 本実施の形態 1のサンプリング回路 10は、制御ロジック部（制御手段） 11、ラッチ回 路 (サンプリング手段を構成する） 12、および加算出力手段 13aを備えたものである。
[0045] ラッチ回路 12は、被測定デバイスから出力される 1サイクル分のデジタル信号 S 1を 入力とし、該デジタル信号 S1を一定周期でサンプリングする。
[0046] 加算出力手段 13aは、加算レジスタ (加算回路） 13よりなり、ラッチ回路 12によりサ ンプリングされたデジタルデータを、同一入力コードごとに所定の加算数ずつ加算し
、該加算値を順次出力する。
[0047] 制御ロジック部 11は、加算レジスタ 13により同一入力コードごとに加算されるデジタ ルデータの加算数を設定する加算数設定手段（図示せず)を有し、加算レジスタ 13 による加算出力処理を、ラッチ回路 12によるサンプリング処理と並行して行なうよう制 御する。
[0048] 次に、本実施の形態 1のサンプリング回路 10の動作について説明する。
図 2に、本実施の形態 1のサンプリング方式を説明するための図を示す。 図 2 (a)に示すように、被測定デバイス力 出力された 1サイクル分のデジタル信号 S 1力 ラッチ回路 12に入力される。ラッチ回路 12では、入力されたデジタル信号 S1 に対し、図 2 (b)に示すように、一定周期のサンプリングを行なう。図 2 (b)では、サン プリングされたデジタノレデータを、 a , a , a , a , · · ·, a , a , aとしている。また、サ
1 2 3 4 n-2 n- 1 n
ンプリングデータ a , a , a , aが同じコードのデータであり、サンプリングデータ a , a
1 2 3 4 5 6
, a , aが同じコードのデータであり、 a , a , a , aが同じコードのデータであるこ
7 8 η-3 η-2 π - 1 η
とを示している。
[0049] サンプリングされたデジタルデータは、加算レジスタ 13に入力される。加算レジスタ 13では、ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごと に 4データずつ加算し、該加算値を順次出力する。図 2 (c)では、加算レジスタ 13か ら出力される加算値を X , X , · · ·, Xで表している。サンプリングデータ a〜aと加算
1 2 m I n 値 X〜Xとの関係は、 a +a +a +a =X、 a +a +a +a =X、…ゝ a +a +a
1 m 1 2 3 4 1 5 6 7 8 2 n-3 n-2 n
+ a =Xである。この加算値力 サンプリング回路 10から出力されるデジタル信号
-1 n m
S2となる。つまり、サンプリング回路 10全体では、サンプリングしたデジタルデータを 同一入力コードごとに所定の加算数ずつ加算した加算値を順次出力することになる
[0050] 上述した処理は、制御ロジック部 11により、ラッチ回路 12によるサンプリング処理と 、加算出力手段 13aによる加算出力処理とを並行して行なうよう制御されている。具 体的には、加算レジスタ 13による 4つのサンプリングデータ a , a , a , aの加算出力
1 2 3 4
処理を、ラッチ回路 12による次のサンプリング処理、つまり、後続の a , a , a , aのサ
5 6 7 8 ンプリング処理と並行して行なうよう制御している。
[0051] このような実施の形態 1のサンプリング回路 10では、被測定デバイス力も入力され た 1サイクル分のデジタル信号 S1を一定周期でサンプリングするラッチ回路 12と、サ ンプリングされたデジタルデータを同一入力コードごとに 4データずつ加算し、該カロ 算値を順次出力する加算レジスタ 13と、加算レジスタ 13による加算出力処理を、ラッ チ回路 12によるサンプリング処理と並行して行なうよう制御する制御ロジック部 11とを 備えたことより、従来のようにサンプリング処理の終了を待って力 加算出力処理をす るようにする必要がないため、検査時間を大幅に削減することができる。また、従来で は、加算出力処理を行なうまでサンプリングデータを格納しておくためのデータ容量 の大きいメモリが必要であった力 本実施の形態 1のサンプリング回路では、そのよう なメモリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低 コストで検査設備を実現することができる。
[0052] なお、本実施の形態 1では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11内の加 算数設定手段を用いて、上記加算数を、各入力コードごとに個別に設定するようにし ても良い。 [0053] 例えば、 ADコンバータの非直線性誤差を検査する場合、 ADコンバータから出力 されるデジタルデータのうち、ノイズの影響を受けやす 、入力信号につ 、てはサンプ リング回数を増やすことにより、平均化する母数を増やし、ノイズ除去精度を向上させ ることができる。一方、ノイズの影響を受けにくいことが予め分力つている入力信号に 対しては、サンプリング回数を減らすことにより、必要最小限のサンプリング回数でノ ィズ除去を行なうことができる。このように、被測定デバイスを検査する際において、 サンプリング回数の調整を行なうことが可能となり、検査精度および検査コストを高効 率ィ匕することができる。
[0054] (実施の形態 2)
以下、本発明の実施の形態 2によるサンプリング回路について、図面を参照しなが ら説明する。
図 3は、本実施の形態 2による ADコンバータ、あるいは DAコンバータにおけるサン プリング回路 20の構成を示す図である。図 3において、図 1と同一の構成要素につい ては、同一符号を付している。
[0055] 本実施の形態 2のサンプリング回路 20は、制御ロジック部 11、ラッチ回路 12、及び 加算出力手段 13bを備えたものである。
[0056] 加算出力手段 13bは、その入力データを各々所定の加算数ずつ加算し、該加算 値を出力する、 2つの加算回路、すなわち、加算レジスタ 13と加算レジスタ 14とよりな る。
[0057] 加算レジスタ 14は、加算レジスタ 13から入力される加算値を所定の加算数ずつ加 算し、該加算値を出力する。
[0058] なお、制御ロジック部 11は、各加算レジスタ 13、 14が加算する該各加算数を設定 する加算数設定手段（図示せず)を有し、加算レジスタ 13による加算出力処理、およ び加算レジスタ 14による加算出力処理を、ラッチ回路 12によるサンプリング処理と並 行して行なうよう制御する。
[0059] 本実施の形態 2では、 1段目の加算レジスタ 13は、データ容量は小さいが、高速に データを処理できるものであり、 2段目の加算レジスタ 14は、データ処理は低速であ る力 データ容量の大きいものである。 [0060] 次に、本実施の形態 2のサンプリング回路 20の動作について説明する。
図 4に、本実施の形態 2におけるのサンプリング方式を説明するための図を示す。
[0061] 図 4 (a)に示すように、被測定デバイスから出力された 1サイクル分のデジタル信号 S 1力 ラッチ回路 12に入力される。ラッチ回路 12では、入力されたデジタル信号 S 1 を、図 4 (b)に示すように、一定周期でサンプリングする。図 4 (b)では、サンプリングさ れたデジタノレデータを a , a , a a , · · · , a , a , aとして! /、る 0また、サンプリングデ
1 2 3, 4 n-2 n- 1 n
ータ a , a , a , aが同じコードのデータであり、サンプリングデータ a a a aが同じコ
1 2 3 4 5, 6, 7, 8
ードのデータであり、 a , a , a , aが同じコードのデータであることを示している。
η-3 η-2 π - 1 η
[0062] サンプリングされたデータは、加算レジスタ 13に入力される。加算レジスタ 13では、 ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごとに 2データ ずつ加算し、該加算値を順次出力する。図 4 (c)では、 1段目の加算レジスタ 13から 出力される加算値を X , X , · · · , Xで表している。サンプリングデータ a〜aと加算値
1 2 m I n
X〜Xとの関係は、 a + a =X、 a + a =X、 · · ·、 a + a =X 、a + a =Xで
1 m 1 2 1 3 4 2 n- 3 n- 2 m- 1 n- 1 n m ある。
[0063] 加算レジスタ 13から出力される加算値は、加算レジスタ 14に入力される。加算レジ スタ 14では、加算レジスタ 13から出力された加算値を、同一入力コードごとに 2デー タずつ加算し、該加算値を順次出力する。図 4では、 2段目の加算レジスタ 14から出 力される加算値を Υ , Y , · · · , Y で表している。 1段目の加算レジスタ 13から出力さ
1 2 m/2
れる加算値 X〜Xと 2段目の加算レジスタ 14から出力される加算値 Y〜Y との関
1 m 1 m/2 係は、 X +X =Y、 X +X =Y、 "ヽ X +Χ =Υ である。この加算レジスタ 14
1 2 1 3 4 2 m-1 m m/2
力も出力される加算値が、サンプリング回路 20から出力されるデジタル信号 S3となる 。つまり、サンプリング回路 20全体では、サンプリングしたデジタルデータを同一入力 コードごとに 4データずつ加算した加算値を順次出力することになる。
[0064] 上述した処理は、制御ロジック部 11により、加算出力手段 13bによる加算出力処理 を、ラッチ回路 12によるサンプリング処理と並行して行なうよう制御されている。具体 的には、加算レジスタ 13によるサンプリングデータ aとサンプリングデータ aの加算出
1 2
力処理と、加算レジスタ 13によるサンプリングデータ aとサンプリングデータ aの加算
3 4 出力処理と、加算レジスタ 14による加算値 Xと加算値 Xの加算出力処理とを、ラッチ
1 2 回路 12による後続の a , a , a , aのサンプリング処理と並行して行なうよう制御して
5 6 7 8
いる。
[0065] このような本実施の形態 2のサンプリング回路 20では、被測定デバイス力も入力さ れた 1サイクル分のデジタル信号 S1を一定周期でサンプリングするラッチ回路 12と、 サンプリングされたデジタルデータを同一入力コードごとに 2データずつ加算し、該カロ 算値を順次出力する加算レジスタ 13と、加算レジスタ 13から出力された加算値を同 一入力コードごとに 2データずつ加算し、該加算値を順次出力する加算レジスタ 14と 、加算レジスタ 13による加算出力処理、および加算レジスタ 14による加算出力処理 を、ラッチ回路 12によるサンプリング処理と並行して行なうよう制御する制御ロジック 部 11とを備えたことにより、従来のようにサンプリング処理の終了を待ってから加算出 力処理をするようにする必要がないため、検査時間を大幅に削減することができる。 また、従来では、加算出力処理を行なうまでサンプリングデータを格納しておくため のデータ容量の大きいメモリが必要であった力 本実施の形態 2のサンプリング回路 では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑える ことができ、低コストで検査設備を実現することができる。
[0066] また、本実施の形態 2では、データ容量が小さ 、が高速にデータを処理する加算レ ジスタ 13と、データ処理は低速であるがデータ容量が大きい加算レジスタ 14とを組 み合わるようにしたので、より効率良くデータ処理を行なうことができ、加算データ量 が大き ヽ場合でも対応することができる。
[0067] なお、本実施の形態 2では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11内の加 算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定 手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、 各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の 調整を行なうことが可能となり、検査精度および検査コストを高効率ィ匕することができ る。
[0068] また、本実施の形態 2では、加算出力手段 13が 2段構成となっている場合について 示している力 これは、 3段以上の構成であってもよい。 [0069] また、本実施の形態 2では、加算出力手段 13bが 2段の加算レジスタ 13, 14を直列 接続してなる場合について示している力 これは、並列接続してなるものであっても 良い。
[0070] ここで、加算出力手段を、 2段の加算レジスタを並列接続して構成した場合のサン プリング回路にっ 、て説明する。図 11に上記実施の形態 2の他の構成例によるサン プリング回路を示す。
[0071] 図 11に示すサンプリング回路 21は、制御ロジック 11、ラッチ回路 12、および、 2段 の加算レジスタ 23, 24を並列に接続してなる加算出力手段 13cを備えて 、る。
[0072] このサンプリング回路 21のサンプリング方式を、図 12に示す。
図 12 (a)に示すデジタル信号 S Iがサンプリング回路 21に入力されると、図 12 (b) に示すように、ラッチ回路 2により同一入力コード毎に 2データずつサンプリングされ、 このサンプリングデータ a aは、 2データずつ交互に加算レジスタ 23, 24に入力さ
1〜 n
れる。つまり、サンプリングデータ a aは加算レジスタ 23に、次のサンプリングデータ a
1, 2
aは加算レジスタ 24に、次のサンプリングデータ a aは加算レジスタ 23に入力され
3, 4 5, 6
、さらに後続のサンプリングデータ a〜aも同様に、 2データずつ交互に各加算レジス
7 n
タ 23, 24に入力される。
[0073] そして、同一入力データごとに各加算レジスタ 23, 24に入力されたサンプリングデ ータは、図 12 (c) ,図 12 (d)に示すように、各加算レジスタ 23, 24によりそれぞれ加 算され、加算レジスタ 23の出力 X〜Xと加算レジスタ 24の出力 Y〜Yは交互にデ
1 m 1 m
ジタル信号 S10として出力される。
[0074] このように、加算出力手段を、 2段の加算レジスタを並列接続して構成した場合にも 、従来のようにサンプリング処理の終了を待ってから加算出力処理をするようにする 必要がないため、検査時間を大幅に削減することができる。また、従来では、加算出 力処理を行なうまでサンプリングデータを格納しておくためのデータ容量の大きいメ モリが必要であつたが、本サンプリング回路 21では、そのようなメモリを実装する必要 がないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現 することができる。
[0075] (実施の形態 3) 以下、本発明の実施の形態 3によるサンプリング回路について、図面を参照しなが ら説明する。
図 5は、本実施の形態 3によるサンプリング回路 30の構成を示す図である。図 5に おいて、図 1と同一の構成要素については、同一符号を付している。
[0076] 本実施の形態 3のサンプリング回路 30は、制御ロジック部 11、ラッチ回路 12、加算 出力手段 13a、および除算器 (除算出力手段） 15を備えたものである。また、加算出 力手段 13aは、加算レジスタ 13よりなる。
[0077] 除算器 15は、加算レジスタ 13から出力された加算値を、各々所定の除数で除算し 、該除算値を出力する。
[0078] なお、制御ロジック部 11は、加算レジスタ 13により同一入力コードごとに加算される デジタルデータの加算数を設定する加算数設定手段（図示せず)と、該加算数設定 手段により設定された加算数に基づいて、除算器 15が除算処理に用いる除数を設 定する除数設定手段（図示せず)とを有し、加算レジスタ 13による加算出力処理、お よび除算器 15による除算出力処理を、ラッチ回路 12によるサンプリング処理と並行し て行なうよう制御する。
[0079] 次に、本実施の形態 3によるサンプリング回路 30の動作について説明する。
図 6に、本実施の形態 3におけるサンプリング方式を説明するための図を示す。 図 6 (a)に示すように、被測定デバイス力 出力された 1サイクル分のデジタル信号 S 1力 ラッチ回路 12に入力される。ラッチ回路 12では、入力されたデジタル信号 S1 を、図 6 (b)に示すように、一定周期でサンプリングする。図 6 (b)では、サンプリングさ れたデジタノレデータを a , a , a , a , · · ·, a , a , aとして!/ヽる。また、サンプリング
1 2 3 4 n-2 n- 1 n
データ a , a , a , aが同じコードのデータであり、サンプリングデータ a , a , a , a力 S
1 2 3 4 5 6 7 8 同じコードのデータであり、 a , a , a , aが同じコードのデータであることを示して n-3 n-2 n-1 n
いる。
[0080] サンプリングされたデジタルデータは、加算レジスタ 13に入力される。加算レジスタ 13では、ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごと に 4データずつ加算し、該加算値を順次出力する。図 6 (c)では、加算レジスタ 13か ら出力される加算値を X , X , · · ·, Xで表している。サンプリングデータ a〜aと加算
1 2 m I n 値 X〜Xとの関係は、 a +a +a +a =X、 a +a +a +a =X、 · ··、 a +a +a
1 m 1 2 3 4 1 5 6 7 8 2 n- 3 n- 2 n
+ a =Xである。
-1 n m
[0081] 加算レジスタ 13の出力データは、除算器 15に入力される。除算器 15では、加算レ ジスタ 13から出力された加算値を、所定の除数、ここでは" 4"で除算し、該除算値を 出力する。図 6 (d)では、除算器 15から出力される除算値を Z、 Z、 · ··、 Zで表して
1 2 m いる。加算値 X〜Xと除算値 Z〜Zとの関係は、 X /4=Z、 X /4=Z、 · ··、 X
1 m 1 m 1 1 2 2 m Z
4=Zである。この除算器 15から出力される除算値が、サンプリング回路 30から出力 m
されるデジタル信号 S4となる。つまり、サンプリング回路 30全体では、サンプリングし たデジタルデータを同一入力コードごとに平均化した値を出力することになる。
[0082] 上述した処理は、制御ロジック部 11により、ラッチ回路 12によるサンプリング処理と 、加算出力手段 13aによる加算出力処理と、除算器 15による除算出力処理とを並行 して行なうよう制御されている。具体的には、加算レジスタ 13による 4つのサンプリン グデータ a , a , a , aの加算出力処理と、除算器 15による加算値 Xの除算出力処
1 2 3 4 1
理とを、ラッチ回路 12による後続の a , a , a , aのサンプリング処理と並行して行なう
5 6 7 8
よう制御している。
[0083] このような実施の形態 3のサンプリング回路 30では、被測定デバイス力も入力され た 1サイクル分のデジタル信号 S1を一定周期でサンプリングするラッチ回路 12と、サ ンプリングされたデジタルデータを同一入力コードごとに 4データずつ加算し、該カロ 算値を出力する加算レジスタ 13と、加算レジスタ 13から出力された加算値を所定の 除数" 4"で除算し、該除算値を出力する除算器 15と、加算レジスタ 13による加算出 力処理、および除算器 15による除算出力処理を、ラッチ回路 12によるサンプリング 処理と並行して行なうよう制御する制御ロジック部 11とを備えたことより、サンプリング 時にサンプリングデータの平均化を行なうことができ、検査時間を大幅に削減するこ とができる。また、従来では、サンプリングデータを格納するためのデータ容量の大き いメモリが必要であった力 本実施の形態 3のサンプリング回路 30では、そのようなメ モリを実装する必要がないため、回路規模を必要最小限に抑えることができ、低コス トで検査設備を実現することができる。
[0084] なお、本実施の形態 3では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11内の加 算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定 手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、 各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の 調整を行なうことが可能となり、検査精度および検査コストを高効率ィ匕することができ る。
[0085] (実施の形態 4)
以下、本発明の実施の形態 4によるサンプリング回路について、図面を参照しなが ら説明する。
図 7は、本実施の形態 4によるサンプリング回路 40の構成を示す図である。図 7に おいて、図 5と同一の構成要素については、同一符号を付している。
[0086] 本実施の形態 4のサンプリング回路 40は、制御ロジック部 11、ラッチ回路 12、加算 出力手段 13a、除算器 15、デジタルメモリ（データ記憶手段） 16を備えたものである。 また、加算出力手段 13aは、加算レジスタ 13よりなる。
[0087] デジタルメモリ 16は、除算器 15から出力される除算値を記憶し、該除算値を所定 の読み出し数ごとに任意のタイミングで出力する。
[0088] なお、制御ロジック部 11は、加算レジスタ 13により同一入力コードごとに加算される デジタルデータの加算数を設定する加算数設定手段（図示せず)と、該加算数設定 手段により設定された加算数に基づいて、除算器 15が除算処理に用いる除数を設 定する除数設定手段（図示せず）と、デジタルメモリ 16に記憶されているデジタルデ ータの読み出し数を設定する出力数設定手段（図示せず)とを有し、かつ制御ロジッ ク部 11は、除算器 15から出力される除算値を記憶するタイミング、およびデジタルメ モリ 16から記憶した除算値を出力するタイミングを制御する。
[0089] 次に、本実施の形態 4のサンプリング回路 40の動作について説明する。なお、ラッ チ回路 12によるサンプリング処理から除算器 15による除算出力処理までの処理は、 上記実施の形態 3と同様である。
[0090] 被測定デバイスから出力された 1サイクル分のデジタル信号 S1が、ラッチ回路 12に 入力される。ラッチ回路 12では、入力されたデジタル信号 S1を、一定周期でサンプリ ングする。
[0091] サンプリングされたデジタルデータは、加算レジスタ 13に入力される。加算レジスタ 13では、ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごと に 4データずつ加算し、該加算値を出力する。
[0092] 加算レジスタ 13から出力された加算値は、除算器 15に入力される。除算器 15では 、入力された加算値を、所定の除数" 4"で除算し、該除算値を出力する。
[0093] 上述した処理は、制御ロジック部 11により、ラッチ回路 12によるサンプリング処理と 、加算出力手段 13aによる加算出力処理と、除算器 15による除算出力処理とを並行 して行なうよう制御されている。具体的には、加算レジスタ 13による 4つのサンプリン グデータ a , a , a , aの加算出力処理と、除算器 15による加算値 Xの除算出力処
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理とを、ラッチ回路 12による後続の a , a , a , aのサンプリング処理と並行して行なう
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よう制御している。
[0094] 除算器 15から出力された除算値は、デジタルメモリ 16に入力される。デジタルメモ リ 16では、入力された除算値を記憶し、制御ロジック部 11の制御により、任意のタイミ ングで所定の読み出し数ごとに記憶した除算値を出力する。このデジタルメモリ 16か ら所定の読み出し数ごとに出力される除算値が、サンプリング回路 40から出力される デジタル信号 S 5となる。
[0095] このような実施の形態 4のサンプリング回路 40では、被測定デバイス力も入力され た 1サイクル分のデジタル信号 S1を一定周期でサンプリングするラッチ回路 12と、サ ンプリングされたデジタルデータを同一入力コードごとに 4データずつ加算し、該カロ 算値を順次出力する加算レジスタ 13と、加算レジスタ 13から出力される加算値を所 定の除数" 4"で除算し、該除算値を出力する除算器 15と、除算器 15から出力された 除算値を記憶し、該除算値を所定の読み出し数ごとに任意のタイミングで出力する デジタルメモリ 16と、加算レジスタ 13による加算出力処理、および除算器 15による除 算出力処理を、ラッチ回路 12によるサンプリング処理と並行して行なうよう制御すると ともに、デジタルメモリ 16によるデジタルデータの記憶タイミング、出力タイミング、お よび出力するデータ数を制御する制御ロジック部 11とを備えたことより、サンプリング 処理から除算出力処理までの処理時間を削減することができ、これにより、検査時間 を大幅に削減することができる。また、従来では、サンプリングデータを格納するため のデータ容量の大きいメモリが必要であった力 本実施の形態 4のサンプリング回路 40では、そのようなメモリを実装する必要がないため、回路規模を必要最小限に抑え ることができ、低コストで検査設備を実現することができる。
[0096] さらに、この実施の形態 4のサンプリング回路 40は、内部にデジタルメモリ 16を備え ているため、サンプリング回路外部に、平均化したサンプリングデータを格納するた めのメモリを具備していなくても、所定の検査を行なうことができ、また、平均化した結 果のみをデジタルメモリ 16に記憶させるため、必要となるメモリ容量を削減することが できる。
[0097] なお、本実施の形態 4では、デジタルメモリ 16に入力されるデジタルデータは、除 算器 15から出力されたデジタルデータとなっている力 加算レジスタ 13から出力され るデジタルデータを入力としてもよ 、。
[0098] また、本実施の形態 4では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11内の加 算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定 手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、 各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の 調整を行なうことが可能となり、検査精度および検査コストを高効率ィ匕することができ る。
[0099] (実施の形態 5)
以下、本発明の実施の形態 5によるサンプリング回路について、図面を参照しなが ら説明する。
図 8は、本実施の形態 5によるサンプリング回路 50の構成を示す図である。図 8に おいて、図 7と同一構成要素については、同一符号を付している。
[0100] 本実施の形態 5のサンプリング回路 50は、制御ロジック部 11、ラッチ回路 12、加算 出力手段 13a、除算器 15、デジタルメモリ 16、および演算器 (演算手段） 17を備えた ものである。また、加算出力手段 13aは、加算レジスタ 13よりなる。
[0101] 演算器 17は、デジタルメモリ 16から出力される所定の読み出し数ごとに出力された デジタルデータを受け取り、受け取ったデジタルデータに対し、予め設定されている 任意のアルゴリズムに従って所定の非直線性誤差等の演算処理を行! \演算結果 であるデジタル信号 S6を出力する。
[0102] なお、制御ロジック部 11は、加算レジスタ 13により同一入力コードごとに加算される デジタルデータの加算数を設定する加算数設定手段（図示せず)と、該加算数設定 手段により設定された加算数に基づいて、除算器 15が除算処理に用いる除数を設 定する除数設定手段（図示せず）と、デジタルメモリ 16に記憶されているデジタルデ ータの読み出し数を設定する出力数設定手段（図示せず)とを有し、かつ制御ロジッ ク部 11は、除算器 15から出力される除算値をデジタルメモリ 16に記憶するタイミング 、およびデジタルメモリ 16から前記記憶した除算値を出力するタイミングを制御する。
[0103] また、制御ロジック部 11は、演算器 17による演算のタイミング、演算結果の出力タイ ミングを制御する。
[0104] 次に、本実施の形態 5のサンプリング回路 50の動作について説明する。なお、ラッ チ回路 12によるサンプリング処理から除算器 15による除算出力処理までの処理は、 上記実施の形態 3と同様である。
[0105] 被測定デバイスから出力された 1サイクル分のデジタル信号 S1が、ラッチ回路 12に 入力される。ラッチ回路 12では、入力されたデジタル信号 S1を、一定周期でサンプリ ングする。
[0106] サンプリングされたデジタルデータは、加算レジスタ 13に入力される。加算レジスタ 13では、ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごと に 4データずつ加算し、該加算値を出力する。
[0107] 加算レジスタ 13から出力された加算値は、除算器 15に入力される。除算器 15では 、入力された加算値を、所定の除数" 4"で除算し、該除算値を出力する。
[0108] 上述した処理は、制御ロジック部 11により、ラッチ回路 12によるサンプリング処理と 、加算出力手段 13aによる加算出力処理と、除算器 15による除算出力処理とを並行 して行なうよう制御されている。具体的には、加算レジスタ 13による 4つのサンプリン グデータ a , a , a , aの加算出力処理と、除算器 15による加算値 Xの除算出力処
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理とを、ラッチ回路 12による後続の a , a , a , aのサンプリング処理と並行して行なう よう制御している。
[0109] 除算器 15から出力された除算値は、デジタルメモリ 16に記憶され、該記憶された 除算値は、制御ロジック部 11の制御により、任意のタイミングで所定の読み出し数ご とに出力される。
[0110] 演算器 17では、デジタルメモリ 16から所定の読み出し数ごとに出力されたデジタル データを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行 い、演算結果を出力する。この演算結果力 サンプリング回路 50の出力 S6となる。
[0111] このような実施の形態 5のサンプリング回路 50では、被測定デバイス力も入力され た 1サイクル分のデジタル信号 S1を一定周期でサンプリングするラッチ回路 12と、サ ンプリングされたデジタルデータを同一入力コードごとに 4データずつ加算し、該カロ 算値を順次出力する加算レジスタ 13と、加算レジスタ 13から出力された加算値を所 定の除数" 4"で除算し、該除算値を出力する除算器 15と、除算器 15から出力された 除算値を記憶し、所定の読み出し数ごとに記憶した除算値を任意のタイミングで出力 するデジタルメモリ 16と、デジタルメモリ 16から出力されたデジタルデータを所定のァ ルゴリズムに従って演算する演算部 17と、加算レジスタ 13による加算出力処理、およ び除算器 15による除算出力処理を、ラッチ回路 12によるサンプリング処理と並行し て行なうよう制御するとともに、デジタルメモリ 16によるデジタルデータの記憶タイミン グ、出力タイミング、および出力するデータ数の制御と、演算部 17による演算処理タ イミング、および演算結果の出力タイミングの制御とを行なう制御ロジック部 11とを備 えたことより、サンプリング処理から除算出力処理までの処理時間を削減することがで き、これにより、検査時間を大幅に削減することができる。また、従来では、サンプリン グデータを格納するためのデータ容量の大きいメモリが必要であった力 本実施の形 態 5のサンプリング回路では、そのようなデータ容量の大きいメモリを実装する必要が ないため、回路規模を必要最小限に抑えることができ、低コストで検査設備を実現す ることがでさる。
[0112] また、この実施の形態 5のサンプリング回路 50は、回路内に、デジタルメモリ 16、お よび演算部 17を備えているため、サンプリング回路外部に、平均化したサンプリング データを格納するためのメモリや演算機能を備えた回路を持たなくても、検査を行な うことができる。さらに、サンプリング回路内の演算部 17が、サンプリング回路外部の 演算手段よりも高速に演算処理を行える場合、演算時間を短縮することができ、これ により、検査時間を短縮することができる。
[0113] なお、本実施の形態 5では、図 8において、デジタルメモリ 16に入力されるデジタル データは、除算器 15から出力されたデジタルデータとなっている力 加算レジスタ 13 力も出力されるデジタルデータを入力としてもよい。その場合には、演算器 17は、制 御ロジック部 11から各デジタルデータを除算する除数を受け取り、その除数でデジタ ルデータを除算できるものとする。
[0114] また、本実施の形態 5では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11内の加 算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設定 手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を、 各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数の 調整を行なうことが可能となり、検査精度および検査コストを高効率ィ匕することができ る。
[0115] (実施の形態 6)
以下、本発明の実施の形態 6によるサンプリング回路について、図面を参照しなが ら説明する。
図 9は、本実施の形態 6によるサンプリング回路 60の構成を示す図である。図 9に おいて、図 8と同一構成要素については、同一符号を付している。
[0116] 本実施の形態 6のサンプリング回路 60は、制御ロジック部 11、ラッチ回路 12、加算 出力手段 13a、除算器 15、デジタルメモリ 16、演算器 17、および判定器 (判定手段) 18を備えたものである。また、加算出力手段 13aは、加算レジスタ 13よりなる。
[0117] 判定器 18は、演算器 9から演算結果を受け取り、受け取った演算結果に対し所定 の判定基準により判定を実施し、判定結果であるデジタル信号 S7を出力する。
[0118] なお、制御ロジック部 11は、加算レジスタ 13により同一入力コードごとに加算される デジタルデータの加算数を設定する加算数設定手段（図示せず)と、該加算数設定 手段により設定された加算数に基づいて、除算器 15が除算処理に用いる除数を設 定する除数設定手段（図示せず)と、デジタルメモリ 16に記憶されている加算値の読 み出し数を設定する出力数設定手段（図示せず）とを有し、かつ制御ロジック部 11は 、除算器 15から出力される除算値をデジタルメモリ 16に記憶するタイミング、および デジタルメモリ 16から前記記憶した除算値を出力するタイミングを制御する。
[0119] また、制御ロジック部 11は、演算器 17による演算のタイミング、演算結果の出力タイ ミングを制御する。
[0120] また、制御ロジック部 11は、判定器 18による判定のタイミング、および判定結果の 出力タイミングを制御する。
[0121] 次に、本実施の形態 6のサンプリング回路 60の動作について説明する。なお、ラッ チ回路 12によるサンプリング処理から除算器 15による除算出力処理までの処理は、 上記実施の形態 3と同様である。
[0122] 被測定デバイスから出力された 1サイクル分のデジタル信号 S1が、ラッチ回路 12に 入力される。ラッチ回路 12では、入力されたデジタル信号 S1を、一定周期でサンプリ ングする。
[0123] サンプリングされたデジタルデータは、加算レジスタ 13に入力される。加算レジスタ 13では、ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごと に 4データずつ加算し、該加算値を出力する。
[0124] 加算レジスタ 13から出力された加算値は、除算器 15に入力される。除算器 15では 、入力された加算値を、所定の除数" 4"で除算し、該除算値を出力する。
[0125] 上述した処理は、制御ロジック部 11により、ラッチ回路 12によるサンプリング処理と 、加算出力手段 13aによる加算出力処理と、除算器 15による除算出力処理とを並行 して行なうよう制御されている。具体的には、加算レジスタ 13による 4つのサンプリン グデータ a , a , a , aの加算出力処理と、除算器 15による加算値 Xの除算出力処
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理とを、ラッチ回路 12による後続の a , a , a , aのサンプリング処理と並行して行なう
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よう制御している。
[0126] 除算器 15から出力された除算値は、デジタルメモリ 16に記憶され、該記憶された 除算値は、制御ロジック部 11の制御により、任意のタイミングで所定の読み出し数ご とに出力される。 [0127] 演算器 17では、デジタルメモリ 16から所定の読み出し数ごとに出力されたデジタル データを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行 い、演算結果を出力する。
[0128] 判定器 18では、演算器 17から演算結果を受け取り、受け取った演算結果に対し所 定の判定基準により判定を実施し、判定結果を出力する。この判定結果が、サンプリ ング回路 60の出力 S7となる。
[0129] このような実施の形態 6のサンプリング回路では、被測定デバイス力も入力された 1 サイクル分のデジタル信号 S1を一定周期でサンプリングするラッチ回路 12と、サンプ リングされたデジタルデータを同一入力コードごとに 4データずつ加算し、該加算値 を順次出力する加算レジスタ 13と、加算レジスタ 13から出力された加算値を所定の 除数" 4"で除算し、該除算値を出力する除算器 15と、除算器 15から出力された除算 値を記憶し、所定の読み出し数ごとに前記記憶した除算値を任意のタイミングで出力 するデジタルメモリ 16と、デジタルメモリ 16から出力されたデジタルデータを所定のァ ルゴリズムに従って演算する演算部 17と、演算部 17による演算結果を所定の判断基 準で判定する判定器 18と、加算レジスタ 13による加算出力処理、および除算器 15 による除算出力処理を、ラッチ回路 12によるサンプリング処理と並行して行なうよう制 御するとともに、デジタルメモリ 16によるデジタルデータの記憶タイミング、出カタイミ ング、および出力するデータ数の制御と、演算部 17による演算処理タイミング、およ び演算結果の出力タイミングの制御と、判定器 18による判定処理タイミング、および 判定結果出力タイミングの制御とを行なう制御ロジック部 11とを備えたことより、サン プリング処理から除算出力処理までの処理時間を削減することができ、これにより、検 查時間を削減できる。また、従来では、サンプリングデータを格納するためのデータ 容量の大きいメモリが必要であった力 本実施の形態 6のサンプリング回路では、そ のようなデータ容量の大きいメモリを実装する必要がないため、回路規模を必要最小 限に抑えることができ、低コストで検査設備を実現することができる。さらに、この実施 の形態 6のサンプリング回路では、サンプリング時に、サンプリングデータの平均化、 演算、判定までの処理を行なうことができるため、平均化手段、演算手段、および判 定手段を具備しない検査装置においても、 ADコンバータの非直線性誤差等の検査 を行なうことができる。
[0130] なお、本実施の形態 6では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11が有する 加算数設定手段により、上記加算数を、各入力コードごとに個別に設定し、除数設 定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を 、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数 の調整を行なうことが可能となり、検査精度および検査コストを高効率ィ匕することがで きる。
[0131] (実施の形態 7)
以下、本発明の実施の形態 7によるサンプリング回路について、図面を参照しなが ら説明する。
図 10は、本実施の形態 7のによるサンプリング回路 70の構成を示す図である。図 1 0において、図 9と同一構成要素については、同一符号を付している。
[0132] 本実施の形態 7のサンプリング回路 70は、制御ロジック部 11、ラッチ回路 12、加算 出力手段 13a、除算器 15、デジタルメモリ 16、演算器 17、判定器 18、および ADコ ンバータ (デジタル変換手段） 19を備えたものである。また、加算出力手段 13aは、 加算レジスタ 13よりなる。
[0133] ADコンバータ 19は、被測定デバイス力もサンプリング回路 10に入力されるアナ口 グ信号 S8に対し、 AD変換処理を実施し、デジタルデータ S1をラッチ回路 12に出力 する。
[0134] なお、制御ロジック部 11は、 ADコンバータ 19による AD変換のタイミング、およびダ イナミックレンジを制御する。
[0135] また、制御ロジック部 11は、加算レジスタ 13により同一入力コードごとに加算される デジタルデータの加算数を設定する加算数設定手段（図示せず)と、該加算数設定 手段により設定された加算数に基づいて、除算器 15が除算処理に用いる除数を設 定する除数設定手段（図示せず）と、デジタルメモリ 16に記憶されているデジタルデ ータの読み出し数を設定する出力数設定手段（図示せず)とを有し、かつ制御ロジッ ク部 11は、除算器 15から出力される除算値をデジタルメモリ 16に記憶するタイミング 、およびデジタルメモリ 16から除算値を出力するタイミングを制御する。
[0136] また、制御ロジック部 11は、演算器 17による演算のタイミング、演算結果の出力タイ ミングを制御する。
[0137] さらに、制御ロジック部 11は、判定器 18による判定のタイミング、および判定結果の 出力タイミングを制御する。
[0138] 次に、本実施の形態 7のサンプリング回路 70の動作について説明する。なお、ラッ チ回路 12によるサンプリング処理から除算器 15による除算出力処理までの処理は、 上記実施の形態 3と同様である。
[0139] 被測定デバイスから出力された 1サイクル分のアナログ信号 S8が、 ADコンバータ 1
9に入力される。 ADコンバータ 19では、入力されたアナログ信号 S8に対し AD変換 を実施し、デジタル信号 S1として出力する。
[0140] ADコンバータ 19から出力されたデジタル信号 S1は、ラッチ回路 12に入力される。
ラッチ回路 12では、入力されたデジタル信号 S1を、一定周期でサンプリングする。
[0141] サンプリングされたデジタルデータは、加算レジスタ 13に入力される。加算レジスタ
13では、ラッチ回路 12でサンプリングされたデジタルデータを、同一入力コードごと に 4データずつ加算し、該加算値を出力する。
[0142] 加算レジスタ 13から出力された加算値は、除算器 15に入力される。除算器 15では
、入力された加算値を、所定の除数" 4"で除算し、該除算値を出力する。
[0143] 上述した処理は、制御ロジック部 11により、ラッチ回路 12によるサンプリング処理と
、加算出力手段 13aによる加算出力処理と、除算器 15による除算出力処理とを並行 して行なうよう制御されている。具体的には、加算レジスタ 13による 4つのサンプリン グデータ a , a , a , aの加算出力処理と、除算器 15による加算値 Xの除算出力処
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理とを、ラッチ回路 12による後続の a , a , a , aのサンプリング処理と並行して行なう
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よう制御している。
[0144] 除算器 15から出力された除算値は、デジタルメモリ 16に記憶され、該記憶された 除算値は、制御ロジック部 11の制御により、任意のタイミングで所定の読み出し数ご とに出力される。
[0145] 演算器 17では、デジタルメモリ 16から所定の読み出し数ごとに出力されたデジタル データを受け取り、受け取ったデジタルデータに対し、非直線性誤差等の演算を行 い、演算結果を出力する。
[0146] 判定器 18では、演算器 17から演算結果を受け取り、受け取った演算結果に対し所 定の判定基準により判定を実施し、判定結果を出力する。この判定結果が、サンプリ ング回路 70の出力 S9となる。
[0147] このような実施の形態 7のサンプリング回路では、被測定デバイスから出力された 1 サイクル分のアナログ信号をデジタル信号に変換する ADコンバータ 19と、 ADコン バータ 19の出力信号 S1を一定周期でサンプリングするラッチ回路 12と、サンプリン グされたデジタルデータを同一入力コードごとに 4データずつ加算し、該加算値を順 次出力する加算レジスタ 13と、加算レジスタ 13から出力された加算値を所定の除数 "4"で除算し、該除算値を出力する除算器 15と、除算器 15から出力された除算値を 記憶し、所定の読み出し数ごとに前記記憶した除算値を任意のタイミングで出力する デジタルメモリ 16と、デジタルメモリ 16から出力されたデジタルデータを所定のアル ゴリズムに従って演算する演算部 17と、演算部 17による演算結果を所定の判断基準 で判定する判定器 18と、加算レジスタ 13による加算出力処理、および除算器 15によ る除算出力処理を、ラッチ回路 12によるサンプリング処理と並行して行なうよう制御す るとともに、 ADコンバータ 19による変換タイミング、およびダイナミックレンジの制御と 、デジタルメモリ 16によるデジタルデータの記憶タイミング、出力タイミング、および出 力するデータ数の制御と、演算部 17による演算処理タイミング、および演算結果の 出力タイミングの制御と、判定器 18による判定処理タイミング、および判定結果出力 タイミングの制御とを行なう制御ロジック部 11とを備えたことより、サンプリング処理か ら除算出力処理までの処理時間を削減することができ、これにより、サンプリング時に サンプリングデータの平均化を行なうことができ、検査時間を大幅に削減することが できる。また、従来では、サンプリングデータを格納するためのデータ容量の大きいメ モリが必要であつたが、本実施の形態 7のサンプリング回路では、そのようなデータ容 量の大きいメモリを実装する必要がないため、回路規模を必要最小限に抑えることが でき、低コストで検査設備を実現することができる。さらに、この実施の形態 7のサンプ リング回路では、 AD変換、サンプリング、サンプリングデータの平均化、演算、判定 までの処理を行なうことができるため、平均化手段、演算手段、および判定手段を具 備しない検査装置においても、 DAコンバータの非直線性誤差等の検査を行なうこと ができる。
[0148] なお、本実施の形態 7では、加算レジスタ 13により加算されるサンプリングデータの 加算数は、同一入力コードごとに 4データとなっている力 制御ロジック部 11が有する 加算数設定手段により、上記加算数を、各入力データごとに個別に設定し、除数設 定手段により、上記加算数設定手段により設定された各加算数に基づいて、除数を 、各入力データごとに個別に設定するようにしてもよい。この場合、サンプリング回数 の調整を行なうことが可能となり、検査精度および検査コストを高効率ィ匕することがで きる。
[0149] また、上記実施の形態 1〜7で説明した本発明のサンプリング回路は、 LSIテスター などの計測器等、被測定デバイス内部、または検査ボード等の測定冶具のどれかに 実装されていればよい。
産業上の利用可能性
[0150] 本発明に力かる ADコンバータ 'DAコンバータのサンプリング回路は、検査設備ま たは検査治具のコスト削減、および検査時間の短縮といった効果を有し、特に高精 度な ADコンバータ 'DAコンバータを搭載したデバイスの検査コストを削減させる方 法として有用である。

Claims

請求の範囲
[1] 被測定デバイスから出力されるデジタルデータを入力とし、該デジタルデータを一 定周期でサンプリングするサンプリング手段と、
前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コード ごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、 前記加算出力手段による加算出力処理を、前記サンプリング手段によるサンプリン グ処理と並行して行なうよう制御する制御手段と、を備えた、
ことを特徴とするサンプリング回路。
[2] 請求項 1に記載のサンプリング回路にぉ 、て、
前記制御手段は、
前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの 加算数を、各入力コードごとに個別に設定する加算数設定手段を有する、
ことを特徴とするサンプリング回路。
[3] 請求項 1に記載のサンプリング回路にぉ 、て、
前記加算出力手段から出力される前記加算値を記憶し、該加算値を所定の読み 出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、
前記制御手段は、前記データ記憶手段に記憶されて!、る加算値の前記読み出し 数を設定する出力データ数設定手段を有し、かつ、
前記制御手段は、前記加算値を前記データ記憶手段に記憶するタイミング、およ び前記加算値を前記データ記憶手段から読み出すタイミングを制御する、
ことを特徴とするサンプリング回路。
[4] 請求項 1に記載のサンプリング回路にぉ 、て、
前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算 値を出力する単数または複数の加算回路よりなり、
前記制御手段は、前記単数または複数の各加算回路により加算される前記入力デ ータの加算数を設定する加算数設定手段を有し、かつ、
前記制御手段は、前記単数または複数の各加算回路による加算出力処理を、前 記サンプリング手段によるサンプリング処理と並行して行なうよう制御する、 ことを特徴とするサンプリング回路。
[5] 請求項 3に記載のサンプリング回路において、
前記データ記憶手段から所定の読み出し数ごとに読み出された前記加算値を、予 め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手 段を備え、
前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイ ミングを帘 U御する、
ことを特徴とするサンプリング回路。
[6] 請求項 5に記載のサンプリング回路において、
前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結 果を出力する判定手段を備え、
前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出カタ イミングを制御する、
ことを特徴とするサンプリング回路。
[7] 請求項 1に記載のサンプリング回路にぉ 、て、
被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サ ンプリング手段に出力するデジタル変換手段を備え、
前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミック レンジを制御する、
ことを特徴とするサンプリング回路。
[8] 被測定デバイスから出力される 1サイクル分のデジタルデータを入力とし、該デジタ ルデータを一定周期でサンプリングするサンプリング手段と、
前記サンプリング手段によりサンプリングされたデジタルデータを、同一入力コード ごとに所定の加算数ずつ加算し、該加算値を順次出力する加算出力手段と、 前記加算出力手段から出力された加算値の各々を所定の除数で除算し、該除算 値を出力する除算出力手段とを備え、
前記制御手段は、前記加算出力手段による加算出力処理、および前記除算出力 手段による除算出力処理を、前記サンプリング手段によるサンプリング処理と並行し て行なうよう制御する、
ことを特徴とするサンプリング回路。
[9] 請求項 8に記載のサンプリング回路において、
前記制御手段は、
前記加算出力手段により同一入力コードごとに加算される前記デジタルデータの 加算数を、各入力コードごとに個別に設定する加算数設定手段と、
前記加算数設定手段により設定される加算数に基づいて、前記除数を、各入力デ ータごとに個別に設定する除数設定手段とを有する、
ことを特徴とするサンプリング回路。
[10] 請求項 8に記載のサンプリング回路において、
前記除算出力手段力 出力される前記除算値を記憶し、該除算値を所定の読み 出し数ごとに任意のタイミングで出力するデータ記憶手段を備え、
前記制御手段は、前記データ記憶手段に記憶されて!、る除算値の前記読み出し 数を設定する出力データ数設定手段を有し、かつ、
前記制御手段は、前記除算値を前記データ記憶手段に記憶するタイミング、およ び前記除算値を前記データ記憶手段から読み出すタイミングを制御する、
ことを特徴とするサンプリング回路。
[11] 請求項 8に記載のサンプリング回路において、
前記加算出力手段は、その入力データを各々所定の加算数ずつ加算し、該加算 値を出力する単数または複数の加算回路よりなり、
前記制御手段は、前記単数または複数の各加算回路により加算される前記入力デ ータの加算数を設定する加算数設定手段と、
前記加算数設定手段により設定される加算数に基づいて、前記除数を各入力デー タごとに個別に設定する除数設定手段とを有し、かつ、
前記制御手段は、前記単数または複数の各加算回路による加算出力処理、及び 前記除算手段による除算出力処理を、前記サンプリング手段によるサンプリング処理 と並行して行なうよう制御する、
ことを特徴とするサンプリング回路。
[12] 請求項 10に記載のサンプリング回路において、
前記データ記憶手段から所定の読み出し数ごとに読み出された前記除算値を、予 め設定されている任意のアルゴリズムに従って演算し、演算結果を出力する演算手 段を備え、
前記制御手段は、前記演算手段による演算タイミング、および演算結果の出力タイ ミングを帘 U御する、
ことを特徴とするサンプリング回路。
[13] 請求項 12に記載のサンプリング回路において、
前記演算手段から出力される演算結果を、所定の判定基準で判定し、その判定結 果を出力する判定手段を備え、
前記制御手段は、前記判定手段による判定のタイミング、および判定結果の出カタ イミングを制御する、
ことを特徴とするサンプリング回路。
[14] 請求項 8に記載のサンプリング回路において、
被測定デバイスから出力されるアナログデータをデジタルデータに変換し、前記サ ンプリング手段に出力するデジタル変換手段を備え、
前記制御手段は、前記デジタル変換手段による変換タイミング、およびダイナミック レンジを制御する、
ことを特徴とするサンプリング回路。
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