JP4664837B2 - 電圧等の実効値演算回路および測定器 - Google Patents

Description

本発明は、交流電圧、交流電流の入力波形に対する実効値、および電力実効値の演算回路に関し、さらにはその実効値演算回路を用いた電圧電流電力測定器に関するものである。

電圧等の入力波形から実効値を演算し、その実効値をディスプレイに表示したり、記録計で記録する測定装置が知られている。交流の実効値算出は下記の式で行われている。

式中のＵkはサンプリング個所における電圧値、Ｍはサンプリング回数である。

かかる算出は、独立した集積回路であるＤＳＰ（Digital Signal Processor)あるいは高速なＣＰＵで演算処理されていた。すなわち、入力波形は、図３に示すように、交流の１周期（或いは複数周期）につきサンプリングクロックＭ回（図示例では１周期あたり２０回）でサンプリングされる。そのサンプリング個所における電圧値（アナログデータ）がアナログ／グデジタル（Ａ／Ｄ）変換される。電圧値Ｕkを二乗してサンプリングクロック毎に加算し、サンプリング回数Ｍで除算して後、その平方根を算出した値が電圧のデジタル値となる。そして表示等の利用に供される。

かかる実効値を演算する回路構成が特許文献１に開示されている。開示された回路構成では、Ｓ電圧値Ｕk二乗から、サンプリングクロック毎の加算、サンプリングクロックＭで除算、平方根算出（rms：root mean square）までの、一連の電圧等の実効値演算を、ＤＳＰで演算処理していた。

しかしながら、このような一連の演算を、ＤＳＰにより処理する方式であると、サンプリングクロックの速度が速くなったり、測定のチャンネル数が増えた場合に、ＤＳＰの演算速度が間に合わなくなったりする。また、サンプリング電圧値Ｕk二乗から、サンプリング毎の加算、サンプリング回数Ｍで除算、平方根算出まで、一連の実効値演算処理を専用回路で実装すると必ずしも汎用の演算回路ではないため、高コストとならざるをえない。

一方、最近は乗算器などを搭載し積和演算が低コストに行えるＦＰＧＡ（Field Programmable Gate Array）などの回路素子が普及し、積和演算は低コストで高速に行う回路を構成できる。しかし、平方根演算や除算演算は回路素子で構成すると多くのゲート数を消費しコストが高いという問題がある。

特許第３２３６７１０号公報

本発明は、前記した従来のＤＳＰにより処理する方式の欠陥を解消するためになされたもので、サンプリングクロックの速度が速く、また測定のチャンネル数が増えた場合においても対応できでき、しかも汎用の演算回路として安価かつ容易に入手できる演算素子を使用する電圧電流電力の実効値の演算回路、その実効値演算回路を用いた電圧電流電力測定器を提供することを目的とする。

電圧実効値の演算には、上記式を分解してみると、1.電圧値の二乗、2.サンプリング毎の加算、3.サンプリング回数Ｍで除算、4.平方根算出、４つの演算処理に別けることができる。この一連の演算処理のなかで、一実効値を算出する間に複数回の演算が必要な処理は1.と2.であり、3.と4.は一実効値を算出する間に一度だけの処理である。そこで、1.と2.の処理は専用の回路素子を使い、3.と4.の処理は汎用のＣＰＵ（Central Processing Unit：中央演算処理回路）の機能の一部に振り分けても電圧実効値の算出速度は全体的に見れば実質上低下しない。このような知見の下に、以下に記載する本発明を完成するに至った。

前記の目的を達成するためになされた、特許請求の範囲の請求項１に係る発明の電圧実効値演算回路は、交流電圧入力に繋がり、一定周期のクロックでサンプリングした該交流電圧をデジタル信号化するアナログ／デジタル変換回路、該交流のゼロクロスタイミングを検出するゼロクロス検出回路、およびその電圧デジタル信号を乗算器で二乗した値を加算器で順に累積加算し、この電圧二乗累積加算値を該ゼロクロスタイミング毎に出力する演算回路を有し、この演算回路がフィールドプログラマブルゲートアレイで構成されており、該演算回路に繋がる中央演算処理回路に、該電圧二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを、備えたことを特徴とする。

同じく前記の目的を達成するためになされた、特許請求の範囲の請求項２に係る発明の電流実効値演算回路は、交流電流入力に繋がり、一定周期のクロックでサンプリングした該交流電流をデジタル信号化するアナログ／デジタル変換回路、該交流のゼロクロスタイミングを検出するゼロクロス検出回路、およびその電流デジタル信号を乗算器で二乗した値を加算器で順に累積加算し、この電流二乗累積加算値を該ゼロクロスタイミング毎に出力する演算回路を有し、この演算回路がフィールドプログラマブルゲートアレイで構成されており、該演算回路に繋がる中央演算処理回路に、該電流二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを、備えたことを特徴とする。

同じく前記の目的を達成するためになされた、特許請求の範囲の請求項３に係る発明の電力実効値演算回路は、交流電圧入力に繋がり、一定周期のクロックでサンプリングした該交流電圧をデジタル信号化するアナログ／デジタル第１変換回路、交流電流入力に繋がり、一定周期のクロックでサンプリングした該交流電流をデジタル信号化するアナログ／デジタル第２変換回路、該交流電圧入力または該交流電流入力に繋がり、該交流のゼロクロスタイミングを検出するゼロクロス検出回路、および第１変換回路からの電圧デジタル信号と第２変換回路からの電流デジタル信号とを乗算器で乗算した電力値を加算器で順に累積加算し、この乗算電力累積加算値を該ゼロクロスタイミング信号毎に出力する演算回路を有し、この演算回路がフィールドプログラマブルゲートアレイで構成されており、該演算回路に繋がる中央演算処理回路に、該乗算電力累積加算値をサンプリング回数Ｍで除算する機能を、備えたことを特徴とする。

さらに、前記の目的を達成するためになされた、特許請求の範囲の請求項４に係る発明の電圧測定器は、請求項１に記載の電圧実効値演算回路が表示手段または／および記録手段に接続されていることを特徴とする。

前記の目的を達成するためになされた、特許請求の範囲の請求項５に係る発明の電流測定器は、請求項２に記載の電流実効値演算回路が表示手段または／および記録手段に接続されていることを特徴とする。

前記の目的を達成するためになされた、特許請求の範囲の請求項６に係る発明の電力測定器は、請求項３に記載の電力実効値演算回路が表示手段または／および記録手段に接続されていることを特徴とする。

また、前記の目的を達成するためになされた、特許請求の範囲の請求項７に係る発明の電圧電流電力測定器は、交流電圧入力に繋がり、一定周期のクロックでサンプリングした該交流電圧をデジタル信号化するアナログ／デジタル第１変換回路、およびその電圧デジタル信号を第１乗算器で二乗した値を第１加算器で順に累積加算し、この電圧二乗累積加算値を入力交流のゼロクロスタイミング毎に出力する第１演算回路と、交流電流入力に繋がり、一定周期のクロックでサンプリングした該交流電流をデジタル信号化するアナログ／デジタル第２変換回路、およびその電流デジタル信号を第２乗算器で二乗した値を第２加算器で順に累積加算し、この電流二乗累積加算値を前記ゼロクロスタイミング毎に出力する第２演算回路と、第１変換回路からの電圧デジタル信号と第２変換回路からの電流デジタル信号とを第３乗算器で乗算した電力値を第３加算器で順に累積加算し、この乗算電力累積加算値を前記ゼロクロスタイミング毎に出力する第３演算回路とを有し、これら第１演算回路、第２演算回路、および第３演算回路がフィールドプログラマブルゲートアレイで構成されており、第１演算回路、第２演算回路、および第３演算回路に繋がる中央演算処理回路に、第１演算回路から出力される電圧二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを備えた電圧実効値演算回路、第２演算回路から出力される電流二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを備えた電流実効値演算回路、および第３演算回路から出力される乗算電力累積加算値をサンプリング回数Ｍで除算する機能を備えた電力実効値演算回路が、表示手段または／および記録手段に接続されていることを特徴とする。

本発明の電圧等の実効値演算回路は、積和演算のみを行う専用の演算回路と、ゼロクロス毎に積和演算結果を受け取り除算と平方根演算を行う中央演算処理回路（ＣＰＵ）を組み合わせることにより、低コストで実効値演算回路を実現できた。汎用で安価に出回っている積和演算回路の演算素子を充てることができるから、実効値演算回路の全体構成としても安価に製造できる。

この実効値演算回路は、一実効値を算出する間に多数回の繰り返し演算は専用の演算回路で高速に処理でき、一実効値を算出する間に一度だけの演算は汎用のＣＰＵに割り当てるため、実効値演算回路全体としての低速化はない。ＣＰＵの負担はさほど増加することがない。さらに、本発明の電圧等の実効値演算回路は、サンプリングクロックの速度を速くしても、測定のチャンネル数が増やす場合においても容易に対応できる。

発明を実施するための形態

以下、本発明を実施するための好ましい形態を、図面を参照しながら詳細に説明するが、本発明の範囲はこれらの実施形態に限定されるものではない。

図１は本発明を適用する電圧電流電力測定器の一実施形態を示す概略ブロック図である。図に示すとおり、この電圧電流電力測定器は、積和演算回路１を中心にアナログ／デジタル（Ａ／Ｄ）変換回路３および４、ゼロクロス検出器５が配置される。積和演算回路１は中央演算処理回路（ＣＰＵ:Central Processing Unit）７に連結している。アナログ／デジタル（Ａ／Ｄ）変換回路３および４はクロック回路６に連結している。

積和演算回路１は独立した集積回路であり、例えばＦＰＧＡ（Field Programmable Gate Array）で構成される。図２に示すとおり、乗算回路１１とそれに続く加算回路１５、乗算回路１２とそれに続く加算回路１６、乗算回路１３とそれに続く加算回路１７が含まれている。図２中のＵkはデジタル電圧入力でありアナログ／デジタル変換回路３の出力Ｕk（図１参照）に対応し、Ｉkはデジタル電流入力でありＡ／Ｄ変換回路４の出力Ｉkに対応する。したがって、乗算回路１１は（デジタル電圧Ｕk）×（デジタル電圧Ｕk）すなわち電圧の二乗を演算し、乗算回路１２は電流の二乗を演算し、乗算回路１３は（デジタル電圧Ｕk）×（デジタル電流Ｉk）すなわち電力を算出する。

加算回路１５は乗算回路１１の出力である電圧二乗を順に加算してゆく回路であり、ゼロクロス検出器５からのゼロクロス信号を受け入れて加算結果Σ(Ｕk)^２をＣＰＵ７に転送した後、リセットして次の加算を繰返す機能を持つ。加算回路１６は乗算回路１２の出力電流二乗を順に加算し、ゼロクロス信号により加算結果Σ(Ｉk)^２をＣＰＵ７に転送した後、新たに加算を繰返す回路である。加算回路１７は乗算回路１３の出力電圧を順に加算し、ゼロクロス信号により加算結果Σ(Ｕｋ・Ｉk)をＣＰＵ７に転送した後、新たに加算を繰返す回路である。

積和演算回路１に連結しているＣＰＵ７には、ソフトウエア的な処理により除算と平方根演算を行う機能がある。加算回路１５からの加算結果Σ(Ｕk)^２は、ＣＰＵ７内の電圧の除算と平方根演算を行うＵrmsエリア２１に連結する。加算回路１６からの加算結果Σ(Ｉk)^２は、電流の除算と平方根演算を行うＩrmsエリア２２に連結する。加算回路１７からの加算結果Σ(Ｕk・Ｉk)は、ＣＰＵ７内の電力の除算を行うＰエリア２３に連結する。

さらにＣＰＵ７には、デジタル／アナログ（Ｄ／Ａ）変換回路８を介して記録手段であるプリンタ９、表示手段であるディスプレイ１０、およびキーボード２が連結している。

図１および図２に示す電圧電流電力測定器は以下のように動作する。先ず、図３に示すタイムチャートを参照しながら、電圧測定器としての機能動作を説明する。

交流電圧入力から入力した測定すべき交流電圧の波形は、例えば図３(Ａ)に示す波形であるとする。これを適当な回数でサンプリングする。尚、サンプリング回数Ｍは電圧測定の要求精度等に応じてクロック回路６によりキーボード２を介して設定する。図示の例では(Ａ)の正弦波形１周期に対してＭ＝２０回サンプリングしている。しかし、実際の測定対象は正弦波であるとは限らず、また波形１周期分（ゼロクロスポイントから次のゼロクロスポイントまで）が、設定した１クロックのＭ倍にサンプリングされるとは限らない。端数が出ると誤差になるから、誤差を減らすためにはサンプリング回数Ｍを大きくする。すなわち、クロックを上げる必要がある。

クロック回路６を設定して、図３(Ｂ)に示すクロックパルスを発生させると、(Ａ)に示すサンプリング点にて電圧のアナログ値がサンプリングされ、Ａ／Ｄ変換回路３により(Ｃ)に示すタイミングでデジタル変換される。この電圧値Ｕkは、回路処理により乗算回路１１の２入力となって乗算回路１１にて(Ｄ)に示すタイミングで二乗される。そして二乗値（Ｕk）^２は加算回路１５にて加算される（(Ｅ)参照）。

この一連の演算が繰返される間、(Ｆ)に示すようにゼロクロス検出器５が交流電圧からゼロクロス信号を検出したら、加算回路１５から加算結果である電圧二乗累積加算値Σ（Ｕk）^２をＣＰＵ７に転送する（(Ｇ)参照）。図示の例ではサンプリング回数Ｍ＝２０回で次のゼロクロスポイントが検出され加算結果の転送をしている。

この加算結果Σ（Ｕk）^２は、ＣＰＵ７でソフトウエア処理によりクロック周期Ｍで除算してから、平方根演算をする。すなわち、中央演算処理回路（ＣＰＵ）７は図示外の外部メモリィに記憶されているプログラム指令により、演算処理を行う。

外部メモリィには、図４のフローチャートに示す手順のプログラムが書き込まれている。キーボード２でコマンドを入力し、ＣＰＵ７でこのプログラムを起動する。図４のステップ１０１に示すように、ＣＰＵ７内の一時記憶領域に、積和演算回路１の加算回路１５から電圧二乗累積加算値Σ（Ｕk）^２が転送されていれば、Σ（Ｕk）^２／Ｍを実行する（ステップ１０２）。転送されていなければ転送されるまで待機してからステップ１０２を実行する。次いでΣ（Ｕk）^２／Ｍの平方根演算を実行する（ステップ１０３）と、電圧実効値が得られる。

図１および図２に示す電圧電流電力測定器は、図３、図４を参照した前記説明の電圧測定器としての機能動作以外に、電流測定器、電力測定器としての機能動作も実施できる。電流測定器、電力測定器としての機能動作は、測定すべき交流の入力が異なるが、動作手順、および演算内容は電圧測定器と殆ど同じである。

電流測定器は、交流電流入力を使用する。電力測定器は、交流電圧入力と交流電流入力を使用し、乗算回路１３は電圧×電流（＝電力）を演算するから、ＣＰＵ７で平方根演算（ステップ１０３）は不要である。

本発明を適用する電圧電流電力測定器の一実施例の全体を示す概略ブロック図。

本発明を適用する電圧電流電力測定器の一実施例の要部を示す概略ブロック図。

本発明を適用する電圧電流電力測定器が電圧測定器として機能する場合のタイムチャート図。

本発明を適用する電圧電流電力測定器が電圧測定器として機能する場合の中央演算処理回路の動作手順を示すフローチャート図。

符号の説明

１は積和演算回路、２はキーボード、３，４はアナログ／デジタル（Ａ／Ｄ）変換回路、５はゼロクロス検出器、６はクロック回路、７は中央演算処理回路、８はデジタル／アナログ（Ｄ／Ａ）変換回路、９はプリンタ、１０はディスプレイ、１１，１２，１３は乗算回路、１５，１６，１７は加算回路、２１は電圧演算Ｕrmsのエリア、２２は電圧演算Ｉrmsのエリア、２３は電力演算Ｐのエリアである。

Claims (7)

1. 交流電圧入力に繋がり、一定周期のクロックでサンプリングした該交流電圧をデジタル信号化するアナログ／デジタル変換回路、該交流のゼロクロスタイミングを検出するゼロクロス検出回路、およびその電圧デジタル信号を乗算器で二乗した値を加算器で順に累積加算し、この電圧二乗累積加算値を該ゼロクロスタイミング毎に出力する演算回路を有し、
   この演算回路がフィールドプログラマブルゲートアレイで構成されており、
   該演算回路に繋がる中央演算処理回路に、該電圧二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを、備えたことを特徴とする電圧実効値演算回路。
2. 交流電流入力に繋がり、一定周期のクロックでサンプリングした該交流電流をデジタル信号化するアナログ／デジタル変換回路、該交流のゼロクロスタイミングを検出するゼロクロス検出回路、およびその電流デジタル信号を乗算器で二乗した値を加算器で順に累積加算し、この電流二乗累積加算値を該ゼロクロスタイミング毎に出力する演算回路を有し、
   この演算回路がフィールドプログラマブルゲートアレイで構成されており、
   該演算回路に繋がる中央演算処理回路に、該電流二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを、備えたことを特徴とする電流実効値演算回路。
3. 交流電圧入力に繋がり、一定周期のクロックでサンプリングした該交流電圧をデジタル信号化するアナログ／デジタル第１変換回路、交流電流入力に繋がり、一定周期のクロックでサンプリングした該交流電流をデジタル信号化するアナログ／デジタル第２変換回路、該交流電圧入力または該交流電流入力に繋がり、該交流のゼロクロスタイミングを検出するゼロクロス検出回路、および第１変換回路からの電圧デジタル信号と第２変換回路からの電流デジタル信号とを乗算器で乗算した電力値を加算器で順に累積加算し、この乗算電力累積加算値を該ゼロクロスタイミング信号毎に出力する演算回路を有し、
   この演算回路がフィールドプログラマブルゲートアレイで構成されており、
   該演算回路に繋がる中央演算処理回路に、該乗算電力累積加算値をサンプリング回数Ｍで除算する機能を、備えたことを特徴とする電力実効値演算回路。
4. 請求項１に記載の電圧実効値演算回路が表示手段または／および記録手段に接続されていることを特徴とする電圧測定器。
5. 請求項２に記載の電流実効値演算回路が表示手段または／および記録手段に接続されていることを特徴とする電流測定器。
6. 請求項３に記載の電力実効値演算回路が表示手段または／および記録手段に接続されていることを特徴とする電力測定定器。
7. 交流電圧入力に繋がり、一定周期のクロックでサンプリングした該交流電圧をデジタル信号化するアナログ／デジタル第１変換回路、およびその電圧デジタル信号を第１乗算器で二乗した値を第１加算器で順に累積加算し、この電圧二乗累積加算値を入力交流のゼロクロスタイミング毎に出力する第１演算回路と、
   交流電流入力に繋がり、一定周期のクロックでサンプリングした該交流電流をデジタル信号化するアナログ／デジタル第２変換回路、およびその電流デジタル信号を第２乗算器で二乗した値を第２加算器で順に累積加算し、この電流二乗累積加算値を前記ゼロクロスタイミング毎に出力する第２演算回路と、
   第１変換回路からの電圧デジタル信号と第２変換回路からの電流デジタル信号とを第３乗算器で乗算した電力値を第３加算器で順に累積加算し、この乗算電力累積加算値を前記ゼロクロスタイミング毎に出力する第３演算回路とを有し、
   これら第１演算回路、第２演算回路、および第３演算回路がフィールドプログラマブルゲートアレイで構成されており、
   第１演算回路、第２演算回路、および第３演算回路に繋がる中央演算処理回路に、
   第１演算回路から出力される電圧二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを備えた電圧実効値演算回路、
   第２演算回路から出力される電流二乗累積加算値をサンプリング回数Ｍで除算する機能と、この除算値を平方根演算する機能とを備えた電流実効値演算回路、および
   第３演算回路から出力される乗算電力累積加算値をサンプリング回数Ｍで除算する機能を備えた電力実効値演算回路が、
   表示手段または／および記録手段に接続されていることを特徴とする電圧電流電力測定器。

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